JPS63167496A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ装置に係り、特に、アドレス・
スキューを無くシ、かつメモリの低消費電力化に好適な
、アドレス・カラ／りを有する半導体メモリ装置に関す
る。

〔従来の技術〕

従来、メモリシステムにおいて、信号配線の長さの差等
による複数ビットのアドレス入力データの伝達遅延時間
のばらつき（アドレス・スキュー）に対策するため、第
５図に示したようにメモリ（ＲＡＭ）（７）７ドレス・
バッファ（ＡＢ）の直前にアドレス・ラッチ回路（ＡＬ
）を挿入したり。

特開昭５８−２２２４８６号に記載の工うにアドレス・
バッファ自身にランチ機能を持たせたりしている。以下
、上記アドレス・ラッチ回路の効果を第５図で説明する
。第５図で、カラ／り（ＣＮＴＲ）はＪＫ７リツプ・フ
ロップ（ＦＦＩ〜ＦＦ４）で構成されており、クロック
信号（ＣＬＫＩ）に同期して、アドレス入力データを順
次出力する。第６図に、上記出力データＱ１〜Ｑ４のタ
イミング・チャートを示す、ここで、出力データＱ１〜
Ｑ４は１時刻ｔ８で、同時に切り換わっていることがわ
かる。しかし、出力データＱ１〜Ｑ４は長さの異なる信
号配線Ｌ１〜Ｌ４を伝達するため。

実際、信号Ａ１〜Ａ４には、伝達遅延時間のばらつきに
よる。タイミングのずれが生じる。そのため、アドレス
・ラッチ回路（ＡＬ　）を挿入し、信号Ａ１〜Ａ４をク
ロック信号（ＣＬＫ２）で同期させ、メモリ（ＲＡＭ）
Ｋ入力するアドレス入力データＡＩ’〜Ａ４’の入力タ
イミングを揃えている。しかし、上記従来技術において
は、上記ラッチ回路でアドレス入力データのタイミング
を揃えた後に生じるアドレス・バッファ（ＡＢ）、デコ
ーダ（ＤＥＣ）、　　ドライバ（ＤＲ，）の遅延時間の
差による。メモリセル（ＭＣ）の駆動タイミングのずれ
については配慮されていなかった。

〔発明が解決しようとする問題点〕

上記従来技術は、アドレス・ラッチ回路でアドレス入力
データのタイミングを揃えた後に生じる複数個あるアド
レス・バッファ、デコーダ、ドライバの遅延時間の差に
よるスキューについては配慮されておらず、このスキュ
ーによるメモリセルの駆動タイミングのずれが、メモリ
セルの動作マージンを減少させるという問題があった。

本発明の目的は、上記スキューの問題を無くシ。

メモリセルの動作マージンを拡大する手段を提供するこ
とにある。

〔問題点を解決するだめの手段〕

上記目的は、ｍ（ｍは正の整数）個のアドレス入力端子
を有するメモリと、上記端子に入力するｎ（ｎはｎ≦ｍ
ｆ満たす正の整数）ビットのアドレス入力データを発生
するカウンタとを有する半導体メモリ装置において、上
記カウンタを、ｎビットのグレーコードを発生するカウ
ンタにすることにより達成される。

〔作用〕

上記手段は、アドレス入力データを発生するカウンタ全
クレーコードを発生するカウンタにしている。このため
、このカウンタがｌｌｌａ次発生するアドレス入力デー
タのハミング距離は常に１となり。

あるタイミングで切り換わるアドレス・バッファは常に
１個となる。このため、複数個あるアドレス・バッファ
、デコーダ、ドライバの遅延時間に歪があっても、ある
タイミングで切り換わるアドレス・バッファ、デコーダ
、ドライバが常に１組であるため、メモリセルの駆動タ
イミングがずれるということは起こり得ない。すなわち
、スキューが生じないため、メモリセルの動作マージン
を著しく拡大できる。また、アドレス入力データを顆次
カウント・アップする時、あるタイミングで切り換わる
アドレス・バッファが常に１個であるため、アドレス・
バッファの切り換わり時に消費される電力が常に１個分
ですみ、その分メモリの低消費電力化にもなる。

〔実施例〕

第１図は１本発明の第１の実施例を示す図であり、４個
のアドレス入力端子（Ａｌ−Ａ４）を有するメモＩＪ（
ＲＡＭ＋と、上記端子に入力する４ビツトのアドレス入
力データを発生するカウンタ（ＣＮＴＲ）とを有する半
導体メモリ装置において。

上記力クンタ（ＣＮＴＲ）を、４ビツトのグレーコード
を発生するカウンタにしている。このカウンタ（ＣＮＴ
Ｒ）はＪＫ７リツプ・７０ツグ（ＦＦＩ〜ＦＦ４）及び
エクスクルシブ（Ｅｘｃｌｕｓｉｖｅ　）　−オア（Ｏ
ＦＬ）ゲート（Ｇｌ〜Ｇ３）で構成されており、クロッ
ク信号（ＣＬＫ）に同期して、４ビツトのグレーコード
を順次０１〜０４に出力する。

第２図に上記ＪＫクリップ・７０ツブＦＦＩ〜ＦＦ４の
出力Ｑ１〜Ｑ４と、カラ／りＣＮＴＲ，の出力データ０
１〜０４のタイミング・チャートを示す。ここで、カウ
ンタ（ＣＮＴＲ）は、４ビツトのグレーコードを発生す
るカウンタであるため。

出力データ０１〜０４は決して同時に切り換わっておら
ず、あるタイミングで切り換わる出力データ０１〜０４
は常に１個であることがわかる。よって、データ０１−
０４が伝達する信号配線Ｌ１〜Ｌ４の畏さが異なってい
ても、また、アドレス・バッファ（ＡＢ）、デコーダ（
ＤＥＣ）、　　ドライバ（ＤＲ）の遅延時間に差があっ
ても、あるタイミングで切り換わるアドレス・バッファ
（ＡＢ）。

デコーダ（ＤＥＣ）、　　ドライバ（ＤＲ）が常に１組
であるため、メモリセル（ＭＣ）の駆動タイミングがず
れるということは起こり得ない。すなわち、スキューが
生じないため、メモリセルの動作マージンを著しく拡大
できる。また、アドレス入力データを順次力クント・ア
ップする時、あるタイミングで切り換わるアドレス・バ
ッファが常に１個であるため、アドレス・バッファの切
り換わり時に消費される電力が常に１個分ですみ、その
分メモリの低消費電力化になっている。

第３図は１本発明の第２の実施例を示す図であり、第１
図例示した第１の実施例と同様に、４個のアドレス入力
端子＋Ａｌ〜Ａ４）を有するメモＩＪ（ＲＡＭ）と、上
記端子に入力する４ビツトのアドレス入力データを発生
するカウンタ（ＣＮＴＲ）とを有する半導体メモリ装置
において、上記カウンタｔｃＮＴＲ）を、４ビツトのグ
レーコードを発生するカウンタにしている。ここで、第
１図に示した。第１の実施例と異なるのは、カウンタ（
ＣＮＴＲ）をＪＫフリップ・７０ツブ（ＦＦ１〜ＦＦ４
）ｌ’Ｄクリップ・フロップ（ＦＦ５〜ＦＦ１３）で構
成している点のみであり、クロック信号ｔｃＬＫ）に同
期して、４ビツトのグレーコードを順次出力する点は全
く同様である。

第４図に、上記ＪＫフリップ・フロップＦＦＩ〜ＦＦ４
の出力Ｑ１〜Ｑ４と、カウンタＣ’ＮＴＲの出力データ
Ｑ２．Ｑ７．Ｑ８．Ｑ１３のタイミング・チャートを示
す。ここで、出力データＱ２゜Ｑ７．Ｑ８．Ｑ１３は決
して同時に切り換わっておらず、以下、第１図に示した
。第１の実施例と同様の１論が成立する。よって、本実
施例においても、メモリセルの動作マージン会著しく拡
大できる。また、アドレス・バッファの切り換わり時に
消費される電力が常に１個分ですみ、その分メモリの低
消費電力化になる。

〔発明の効果〕

以上述べてきたように１本発明によれば、アドレス入力
データが伝達する信号配線の長さが異なっていても、°
また。アドレス・バッファ、デコーダ、ドライバの遅延
時間に差があっても、るるタイミングで切り換わるアド
レス・バッファ、デコーダ、ドライバが常に１組である
ため、メモリセルの駆動タイミングのずれ、すなわちス
キューが全く生じない。よって、メモリセルの動作マー
ジンを著しく拡大できる。また、アドレス入力データを
順次カウント・アップする時、あるタイミングで切り換
わるアドレス・バッファが常に１個であるため、アドレ
ス・バッファの切り換わり時に消費される電力が常に１
個分ですみ、その分メモリの低消費電力化が図れる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す論理図。 第２図は本発明の第１の実施例のタイミング・チャート
図、第３図は本発明の第２の実施例を示す論理図、第４
図は本発明の第２の実施例のタイミング・チャート図、
第５図は従来例を示す論理図。 第６図は従来例のタイミング・チャート図である。 ＲＡＭ・・・メモリ、ＣＮＴＲ・・・カウンタ、ＡＬ・
・・アドレス・ラッチ回路、ＡＢ・・・アドレス・バッ
ファ。 ＤＥＣ・・・デコーダ、ＤＨ，・・・ドライバ、ＭＣ・
・・メモリセル、ＦＦ１〜ＦＦ４・・・ＪＫフリップ・
フロップ、　０１〜Ｇ　３−・Ｅｘｃｌｕｓｉｖｅ−Ｏ
Ｒゲート。 ＦＦ５〜ＦＦ１３・・・Ｄフリップ・フロップ。 代理人　弁理士　小川勝男１．′ ＼、− ｚ　１　口

Claims (1)

【特許請求の範囲】
1. １、ｍ（ｍは正の整数）個のアドレス入力端子を有する
   メモリと、上記端子に入力するｎ（ｎはｎ≦ｍを満たす
   正の整数）ビットのアドレス入力データを発生するカウ
   ンタとを有する半導体メモリ装置において、上記カウン
   タは、ｎビットのグレーコードを発生するカウンタであ
   ることを特徴とする半導体メモリ装置。