JP2000188555A - ブロックインターリーブ回路 - Google Patents
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 10
- 230000015654 memory Effects 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 6
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- 238000000034 method Methods 0.000 description 4
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
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- 230000000630 rising effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2782—Interleaver implementations, which reduce the amount of required interleaving memory
-
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
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Abstract
(57)【要約】
【課題】 メモリを用いないブロックインターリーブ回
路を実現し、データ速度が高速な場合でも複雑な制御を
必要としない。 【解決手段】 シフトレジスタ３によりデータ入力Ｄin
のうちのｎ×ｄビット分をパラレル信号に変換し、レジ
スタ６によりラッチする。シフトレジスタ７はデータロ
ード信号１０１がハイレベルの時にはレジスタ６にラッ
チされたパラレル信号をロードし、データロード信号１
０１がロウレベルの時にはロードしたパラレル信号をシ
リアル信号に変換して出力データＤoutとして出力す
る。レジスタ６とシフトレジスタ７の接続は、入力デー
タＤinの時系列順が入れ替えられるように設定されてい
るので、メモリを用いずにブロックインターリーブを行
うことができる。
路を実現し、データ速度が高速な場合でも複雑な制御を
必要としない。 【解決手段】 シフトレジスタ３によりデータ入力Ｄin
のうちのｎ×ｄビット分をパラレル信号に変換し、レジ
スタ６によりラッチする。シフトレジスタ７はデータロ
ード信号１０１がハイレベルの時にはレジスタ６にラッ
チされたパラレル信号をロードし、データロード信号１
０１がロウレベルの時にはロードしたパラレル信号をシ
リアル信号に変換して出力データＤoutとして出力す
る。レジスタ６とシフトレジスタ７の接続は、入力デー
タＤinの時系列順が入れ替えられるように設定されてい
るので、メモリを用いずにブロックインターリーブを行
うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力データのうち
のある一定量のデータを一つのブロックに区切り、その
ブロック内でデータの時系列順を変換するブロックイン
ターリーブ回路に関する。
のある一定量のデータを一つのブロックに区切り、その
ブロック内でデータの時系列順を変換するブロックイン
ターリーブ回路に関する。
【０００２】
【従来の技術】デジタル通信システムでは、送信装置と
受信装置の間で発生するデータ誤りを訂正するために、
送信装置には送信信号の誤り訂正符号化を行なう回路が
設けられ、受信装置には誤り訂正符号化された信号を復
号するための回路が設けられている。
受信装置の間で発生するデータ誤りを訂正するために、
送信装置には送信信号の誤り訂正符号化を行なう回路が
設けられ、受信装置には誤り訂正符号化された信号を復
号するための回路が設けられている。
【０００３】また、送信装置の誤り訂正符号化を行う回
路には、誤り訂正能力を向上することを目的として、伝
送路上にてバースト的に発生するビットエラーを間引く
ため、ｎ×ｄ個のデータを一つのブロックに区切り、そ
のブロック内でデータの時系列順を変換するブロックイ
ンタリーブ回路がさらに設けられている。そして、イン
ターリーブされた信号を受信する受信装置には、送信装
置からの送信信号を元の時系列順に戻すためのデインタ
ーリーブ回路が設けられる。
路には、誤り訂正能力を向上することを目的として、伝
送路上にてバースト的に発生するビットエラーを間引く
ため、ｎ×ｄ個のデータを一つのブロックに区切り、そ
のブロック内でデータの時系列順を変換するブロックイ
ンタリーブ回路がさらに設けられている。そして、イン
ターリーブされた信号を受信する受信装置には、送信装
置からの送信信号を元の時系列順に戻すためのデインタ
ーリーブ回路が設けられる。
【０００４】ブロックインターリーブ回路においてデー
タの時系列変換を行う方法は、例えば特開平６−２１６
８８２号公報、特開平４−１６８８１１号公報に記載さ
れているように、複数個のメモリを使う方式が従来より
知られている。
タの時系列変換を行う方法は、例えば特開平６−２１６
８８２号公報、特開平４−１６８８１１号公報に記載さ
れているように、複数個のメモリを使う方式が従来より
知られている。
【０００５】図４にこのような従来のブロックインター
リーブ回路の回路構成の一例を示す。図４を用いて従来
のブロックインターリーブ回路におけるデータの時系列
変換方法を説明する。
リーブ回路の回路構成の一例を示す。図４を用いて従来
のブロックインターリーブ回路におけるデータの時系列
変換方法を説明する。
【０００６】この従来のブロックインターリーブ回路
は、ライトアドレス生成回路１４と、リードアドレス生
成回路１５と、ライト／リードアドレス切替回路１６
と、ＲＡＭ(Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）１７、１８と、データライト／リード切替回路１９
とから構成されている。
は、ライトアドレス生成回路１４と、リードアドレス生
成回路１５と、ライト／リードアドレス切替回路１６
と、ＲＡＭ(Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）１７、１８と、データライト／リード切替回路１９
とから構成されている。
【０００７】入力データＤinがデータ入力端子１１か
ら、フレーム信号Ｆinがフレーム信号入力端子１２か
ら、クロック入力端子１３から入力される入力クロック
Ｃinに同期して、データライト／リード切替回路１９に
入力される。ここで、フレーム信号Ｆinは、入力データ
Ｄinのブロックの区切れを示すための信号である。
ら、フレーム信号Ｆinがフレーム信号入力端子１２か
ら、クロック入力端子１３から入力される入力クロック
Ｃinに同期して、データライト／リード切替回路１９に
入力される。ここで、フレーム信号Ｆinは、入力データ
Ｄinのブロックの区切れを示すための信号である。
【０００８】データライト／リード切替回路１９では、
フレーム信号Ｆinを基準としてｎ×ｄ個のブロック単位
のライト／リード切替信号２０１を生成し、ライトアド
レス生成回路１４に与える。ライトアドレス生成回路１
４はライト／リード切替信号２０１を基準としてＲＡＭ
１７とＲＡＭ１８に対し、ライトアドレス信号を生成す
る。さらに、リードアドレス生成回路１５はライトアド
レス生成回路１４と同期がとれており、ＲＡＭ１７とＲ
ＡＭ１８に対し、リードアドレス信号を生成する。
フレーム信号Ｆinを基準としてｎ×ｄ個のブロック単位
のライト／リード切替信号２０１を生成し、ライトアド
レス生成回路１４に与える。ライトアドレス生成回路１
４はライト／リード切替信号２０１を基準としてＲＡＭ
１７とＲＡＭ１８に対し、ライトアドレス信号を生成す
る。さらに、リードアドレス生成回路１５はライトアド
レス生成回路１４と同期がとれており、ＲＡＭ１７とＲ
ＡＭ１８に対し、リードアドレス信号を生成する。
【０００９】ライト／リードアドレス切替回路１６は、
ライトアドレス生成回路１４からのライトアドレス信号
と、リードアドレス生成回路１５からのリードアドレス
信号をライト／リード切替信号２０１を用いて、ＲＡＭ
１７とＲＡＭ１８に交互に与えるように切替制御する。
同時にデータライト／リード切替回路１９はＲＡＭ１７
とＲＡＭ１８に対し、交互にデータのリード／ライト動
作を行うように制御している。
ライトアドレス生成回路１４からのライトアドレス信号
と、リードアドレス生成回路１５からのリードアドレス
信号をライト／リード切替信号２０１を用いて、ＲＡＭ
１７とＲＡＭ１８に交互に与えるように切替制御する。
同時にデータライト／リード切替回路１９はＲＡＭ１７
とＲＡＭ１８に対し、交互にデータのリード／ライト動
作を行うように制御している。
【００１０】図５は上記で説明したＲＡＭ１７とＲＡＭ
１８のリード／ライトの動作方向を概略を示したもので
ある。今、ＲＡＭ１７に対しデータ・ライト、ＲＡＭ１
８に対しデータ・リードの動作が行われているとする。
ＲＡＭ１７では図５（ａ）に示す方向でデータ・ライト
動作が行われており、同時にＲＡＭ１８では図５（ｂ）
に示す方向にデータ・リード動作が行われている。ライ
トアドレス生成回路１４とリードアドレス生成回路１５
は、ライト／リード切替信号２０１により同期がとれて
いるためにＲＡＭ１７とＲＡＭ１８のライト動作とリー
ド動作は同時に始まり、終了する。さらに次はＲＡＭ１
７に対し図５（ｂ）に示す方向でデータ・リード、ＲＡ
Ｍ１８に対し図５（ａ）に示す方向でデータ・ライトの
動作が行われる。
１８のリード／ライトの動作方向を概略を示したもので
ある。今、ＲＡＭ１７に対しデータ・ライト、ＲＡＭ１
８に対しデータ・リードの動作が行われているとする。
ＲＡＭ１７では図５（ａ）に示す方向でデータ・ライト
動作が行われており、同時にＲＡＭ１８では図５（ｂ）
に示す方向にデータ・リード動作が行われている。ライ
トアドレス生成回路１４とリードアドレス生成回路１５
は、ライト／リード切替信号２０１により同期がとれて
いるためにＲＡＭ１７とＲＡＭ１８のライト動作とリー
ド動作は同時に始まり、終了する。さらに次はＲＡＭ１
７に対し図５（ｂ）に示す方向でデータ・リード、ＲＡ
Ｍ１８に対し図５（ａ）に示す方向でデータ・ライトの
動作が行われる。
【００１１】以上の動作により、データ入力端子１１か
ら入力された入力データＤinは、時系列順が変換されて
データ出力端子２０から出力データＤoutとして出力さ
れることになる。
ら入力された入力データＤinは、時系列順が変換されて
データ出力端子２０から出力データＤoutとして出力さ
れることになる。
【００１２】このように従来のインターリーブ回路は２
つのメモリ（ＲＡＭ１７、１８）が必要であり、またＲ
ＡＭ１７、１８に対し、リード・ライトアドレス切替制
御、データリード・ライト切替制御が必要となる。ま
た、データ速度が高速になると高速ＲＡＭが必要であ
り、回路を実現する上でコストアップの原因となる。
つのメモリ（ＲＡＭ１７、１８）が必要であり、またＲ
ＡＭ１７、１８に対し、リード・ライトアドレス切替制
御、データリード・ライト切替制御が必要となる。ま
た、データ速度が高速になると高速ＲＡＭが必要であ
り、回路を実現する上でコストアップの原因となる。
【００１３】さらに、データを１シンボルがｍビットか
ら構成されているシンボル単位で扱う場合には、シンボ
ルの時系列の変換は、上記方法により実現できるが、シ
ンボルを構成するビットの時系列の変換には、ビット毎
にライトアドレス生成回路とリードアドレス生成回路、
メモリ２個（ＲＡＭ）が必要となり、回路規模が大きく
なりコストも上昇する
ら構成されているシンボル単位で扱う場合には、シンボ
ルの時系列の変換は、上記方法により実現できるが、シ
ンボルを構成するビットの時系列の変換には、ビット毎
にライトアドレス生成回路とリードアドレス生成回路、
メモリ２個（ＲＡＭ）が必要となり、回路規模が大きく
なりコストも上昇する
【００１４】
【発明が解決しようとする課題】上述した従来のブロッ
クインターリーブ回路では、メモリを用いて入力データ
のインターリーブを行なっているため、データ速度が高
速になると高速メモリが必要となり、変換するデータ量
が増えると必要なメモリ量が増加するためコストが上昇
するという問題点があった。
クインターリーブ回路では、メモリを用いて入力データ
のインターリーブを行なっているため、データ速度が高
速になると高速メモリが必要となり、変換するデータ量
が増えると必要なメモリ量が増加するためコストが上昇
するという問題点があった。
【００１５】本発明の目的は、データ速度が高速な場合
でも複雑な制御を必要とせずにデータの時系列変換を行
うことのできるブロックインターリーブ回路を提供する
ことである。
でも複雑な制御を必要とせずにデータの時系列変換を行
うことのできるブロックインターリーブ回路を提供する
ことである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のブロックインターリーブ回路は、入力デー
タのうちのある一定量のデータを一つのブロックに区切
り、該ブロック内でデータの時系列順を変換するブロッ
クインターリーブ回路であって、前記入力データのうち
の前記一定量のデータをパラレル信号に変換するシリア
ル／パラレル変換手段と、前記シリアル／パラレル変換
手段により生成されたパラレル信号を予め設定された順
序で入力してから順次シフトしてシリアル信号に変換す
ることにより時系列順の変換を行うパラレル／シリアル
変換手段とを有する。
に、本発明のブロックインターリーブ回路は、入力デー
タのうちのある一定量のデータを一つのブロックに区切
り、該ブロック内でデータの時系列順を変換するブロッ
クインターリーブ回路であって、前記入力データのうち
の前記一定量のデータをパラレル信号に変換するシリア
ル／パラレル変換手段と、前記シリアル／パラレル変換
手段により生成されたパラレル信号を予め設定された順
序で入力してから順次シフトしてシリアル信号に変換す
ることにより時系列順の変換を行うパラレル／シリアル
変換手段とを有する。
【００１７】また、本発明のブロックインターリーブ回
路は、前記シリアル／パラレル変換手段が、前記入力ク
ロックを、前記入力データのブロックの区切れを示すた
めの信号であるフレーム信号を用いることにより分周し
て分周クロックとして出力している分周回路と、縦列に
接続された前記一定量分のデータ量に応じた数のデータ
フリップフロップ回路から構成されており、入力データ
を入力クロックを用いてビットシフトすることにより前
記入力データのうちの一定量分のデータをパラレルデー
タとして出力している第１のシフトレジスタと、前記一
定量分のデータ量に応じた数のデータフリップフロップ
回路から構成され、前記第１のシフトレジスタから出力
された一定量分のパラレルデータを、前記分周回路から
の分周クロックによりそれぞれラッチすることにより保
持しているレジスタとから構成されている。
路は、前記シリアル／パラレル変換手段が、前記入力ク
ロックを、前記入力データのブロックの区切れを示すた
めの信号であるフレーム信号を用いることにより分周し
て分周クロックとして出力している分周回路と、縦列に
接続された前記一定量分のデータ量に応じた数のデータ
フリップフロップ回路から構成されており、入力データ
を入力クロックを用いてビットシフトすることにより前
記入力データのうちの一定量分のデータをパラレルデー
タとして出力している第１のシフトレジスタと、前記一
定量分のデータ量に応じた数のデータフリップフロップ
回路から構成され、前記第１のシフトレジスタから出力
された一定量分のパラレルデータを、前記分周回路から
の分周クロックによりそれぞれラッチすることにより保
持しているレジスタとから構成されている。
【００１８】また、本発明のブロックインターリーブ回
路は、前記パラレル／シリアル変換手段が、前記分周ク
ロックを前記入力クロックにより１クロック分遅延させ
ることにより、１ブロック分のデータが全て読み込まれ
たタイミングで出力されるデータロード信号を生成して
いるデータロード信号生成回路と、縦列接続された前記
一定量分のデータ量に応じた数のデータフリップフロッ
プ回路と、前記データロード信号がアクティブの場合に
は、前記シリアル／パラレル変換手段によりラッチされ
た一定量分のデータのパラレルロードを行ない該データ
フリップフロップ回路に記憶させ、前記データロード信
号がインアクティブの場合には該データフリップフロッ
プ回路に記憶されたデータに対してシフト動作を行わせ
る複数の論理回路とを有する第２のシフトレジスタとか
ら構成されている。
路は、前記パラレル／シリアル変換手段が、前記分周ク
ロックを前記入力クロックにより１クロック分遅延させ
ることにより、１ブロック分のデータが全て読み込まれ
たタイミングで出力されるデータロード信号を生成して
いるデータロード信号生成回路と、縦列接続された前記
一定量分のデータ量に応じた数のデータフリップフロッ
プ回路と、前記データロード信号がアクティブの場合に
は、前記シリアル／パラレル変換手段によりラッチされ
た一定量分のデータのパラレルロードを行ない該データ
フリップフロップ回路に記憶させ、前記データロード信
号がインアクティブの場合には該データフリップフロッ
プ回路に記憶されたデータに対してシフト動作を行わせ
る複数の論理回路とを有する第２のシフトレジスタとか
ら構成されている。
【００１９】また、本発明のブロックインターリーブ回
路は、前記データロード信号生成回路が、前記分周クロ
ックを前記入力クロックに基づいて１クロック分保持し
ているデータフリップフロップ回路と、該データフリッ
プフロップ回路の出力を論理反転して出力している第１
の反転回路と、前記分周クロックと前記第１の反転回路
の出力との間の論理積演算を行ない、該演算結果を前記
データロード信号として出力している論理積回路と、前
記データロード信号を論理反転して出力している第２の
反転回路とから構成されている。本発明は、入力データ
をシリアル／パラレル変換手段によりパラレル信号に変
換し、入力データの時系列順を入れ替えた後に、パラレ
ル／シリアル変換手段によりシリアル信号として出力デ
ータとすることによりブロックインターリーブを行うよ
うにしたものである。
路は、前記データロード信号生成回路が、前記分周クロ
ックを前記入力クロックに基づいて１クロック分保持し
ているデータフリップフロップ回路と、該データフリッ
プフロップ回路の出力を論理反転して出力している第１
の反転回路と、前記分周クロックと前記第１の反転回路
の出力との間の論理積演算を行ない、該演算結果を前記
データロード信号として出力している論理積回路と、前
記データロード信号を論理反転して出力している第２の
反転回路とから構成されている。本発明は、入力データ
をシリアル／パラレル変換手段によりパラレル信号に変
換し、入力データの時系列順を入れ替えた後に、パラレ
ル／シリアル変換手段によりシリアル信号として出力デ
ータとすることによりブロックインターリーブを行うよ
うにしたものである。
【００２０】したがって、本発明では、メモリを使わず
にシフトレジスタとレジスタ、論理回路のみでブロック
インターリーブ回路を構成しているため、データ速度の
高速化にも対応することができるとともに変換するデー
タ量が増えた場合でも回路規模が大幅に増加することが
ない。
にシフトレジスタとレジスタ、論理回路のみでブロック
インターリーブ回路を構成しているため、データ速度の
高速化にも対応することができるとともに変換するデー
タ量が増えた場合でも回路規模が大幅に増加することが
ない。
【００２１】また、本発明のブロックインターリーブ回
路は、前記入力データがシンボルとして扱われ、１シン
ボルが複数のビットから構成され、前記第１および第２
のシフトレジスタおよび前記レジスタがそれぞれ前記シ
ンボルのビット数分だけ設けられている。
路は、前記入力データがシンボルとして扱われ、１シン
ボルが複数のビットから構成され、前記第１および第２
のシフトレジスタおよび前記レジスタがそれぞれ前記シ
ンボルのビット数分だけ設けられている。
【００２２】また、本発明のブロックインターリーブ回
路は、前記レジスタと前記第２のシフトレジスタの間の
接続が、各ビット毎に設定されている。
路は、前記レジスタと前記第２のシフトレジスタの間の
接続が、各ビット毎に設定されている。
【００２３】本発明は、シンボルの時系列変換に加え
て、ビットの時系列変換を行うような、より複雑な時系
列変換に対しても、１シンボルを構成するビット数分の
同一のシフトレジスタ、レジスタの追加構成で実現でき
る。
て、ビットの時系列変換を行うような、より複雑な時系
列変換に対しても、１シンボルを構成するビット数分の
同一のシフトレジスタ、レジスタの追加構成で実現でき
る。
【００２４】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００２５】（第１の実施形態）図１は本発明の第１の
実施形態のブロックインターリーブ回路の構成を示すブ
ロック図である。
実施形態のブロックインターリーブ回路の構成を示すブ
ロック図である。
【００２６】本実施形態では、ビット列の入力データＤ
inをｎ×ｄビットのデータを一つのブロックとして区切
り、そのブロック内でデータの時系列順を変換して出力
データＤoutとして出力している。データ入力端子１か
ら入力される入力データＤinは、クロック入力端子２か
ら入力される入力クロックＣinと同期がとれている。さ
らに、フレーム信号入力端子５から入力されるフレーム
信号Ｆinも入力クロックＣinと同期がとれている。
inをｎ×ｄビットのデータを一つのブロックとして区切
り、そのブロック内でデータの時系列順を変換して出力
データＤoutとして出力している。データ入力端子１か
ら入力される入力データＤinは、クロック入力端子２か
ら入力される入力クロックＣinと同期がとれている。さ
らに、フレーム信号入力端子５から入力されるフレーム
信号Ｆinも入力クロックＣinと同期がとれている。
【００２７】そして、データ入力端子１入力された入力
データＤinの時系列順が並び替えられた時系列変換デー
タが出力データＤoutとしてデータ出力端子９から、出
力データＤoutと同期した出力クロックＣoutがクロック
出力端子１０から出力される。
データＤinの時系列順が並び替えられた時系列変換デー
タが出力データＤoutとしてデータ出力端子９から、出
力データＤoutと同期した出力クロックＣoutがクロック
出力端子１０から出力される。
【００２８】本実施形態のブロックインターリーブ回路
は、シフトレジスタ３と、分周回路４と、レジスタ６
と、シフトレジスタ７と、データロード信号生成回路８
とから構成されている。
は、シフトレジスタ３と、分周回路４と、レジスタ６
と、シフトレジスタ７と、データロード信号生成回路８
とから構成されている。
【００２９】分周回路４は、クロック入力端子２から入
力された入力クロックＣinをフレーム信号Ｆinを用いる
ことにより１／（ｎ×ｄ）分周して１／（ｎ×ｄ）分周
クロックとしてレジスタ６およびデータロード信号生成
回路８に出力している。
力された入力クロックＣinをフレーム信号Ｆinを用いる
ことにより１／（ｎ×ｄ）分周して１／（ｎ×ｄ）分周
クロックとしてレジスタ６およびデータロード信号生成
回路８に出力している。
【００３０】シフトレジスタ３は、縦列に接続されたｎ
×ｄ個のＤＦＦ（データフリップフロップ回路）から構
成されており、入力データＤinを入力クロックＣinを用
いてビットシフトすることにより入力データＤinのうち
のｎ×ｄビット分のデータをレジスタ６にｎ×ｄビット
のパラレルデータとして出力している。
×ｄ個のＤＦＦ（データフリップフロップ回路）から構
成されており、入力データＤinを入力クロックＣinを用
いてビットシフトすることにより入力データＤinのうち
のｎ×ｄビット分のデータをレジスタ６にｎ×ｄビット
のパラレルデータとして出力している。
【００３１】レジスタ６は、ｎ×ｄ個のＤＦＦから構成
され、シフトレジスタ３から出力されたｎ×ｄビットの
パラレルデータを、分周回路４からの１／(ｎ×ｄ)分周
クロックによりそれぞれラッチすることにより保持して
いる。
され、シフトレジスタ３から出力されたｎ×ｄビットの
パラレルデータを、分周回路４からの１／(ｎ×ｄ)分周
クロックによりそれぞれラッチすることにより保持して
いる。
【００３２】具体的には、図１に示されているように、
レジスタ６にはＤＦＦ２６1〜２６4が含まれていて、Ｄ
ＦＦ２６1〜２６4は、入力データＤinのＤ1〜Ｄ4ビット
をそれぞれ保持している。
レジスタ６にはＤＦＦ２６1〜２６4が含まれていて、Ｄ
ＦＦ２６1〜２６4は、入力データＤinのＤ1〜Ｄ4ビット
をそれぞれ保持している。
【００３３】ここで、１／(ｎ×ｄ)分周クロックは分周
回路４によって、入力クロックＣinを１／(ｎ×ｄ)分周
したものであり、フレーム信号Ｆinにより、１／(ｎ×
ｄ)分周のタイミング調整が行われているため、レジス
タ６は入力データＤinをｎ×ｄビット単位でラッチ動作
を行うことになる。
回路４によって、入力クロックＣinを１／(ｎ×ｄ)分周
したものであり、フレーム信号Ｆinにより、１／(ｎ×
ｄ)分周のタイミング調整が行われているため、レジス
タ６は入力データＤinをｎ×ｄビット単位でラッチ動作
を行うことになる。
【００３４】シフトレジスタ３とレジスタ６と分周回路
４により、データ入力端子１から入力された入力データ
Ｄinのシリアル／パラレル変換を行うためのシリアル／
パラレル変換回路が構成されている。
４により、データ入力端子１から入力された入力データ
Ｄinのシリアル／パラレル変換を行うためのシリアル／
パラレル変換回路が構成されている。
【００３５】データロード信号生成回路８は、１／(ｎ
×ｄ)分周クロックを入力クロックＣ inに基づいて１ク
ロック分遅延させることにより、１ビット幅分のデータ
ロード信号１０１を生成している。従って、データロー
ド信号１０１は、１ブロック分のデータが全て読み込ま
れたタイミングで出力され、ｎ×ｄビットに１度だけ生
成されることになる。
×ｄ)分周クロックを入力クロックＣ inに基づいて１ク
ロック分遅延させることにより、１ビット幅分のデータ
ロード信号１０１を生成している。従って、データロー
ド信号１０１は、１ブロック分のデータが全て読み込ま
れたタイミングで出力され、ｎ×ｄビットに１度だけ生
成されることになる。
【００３６】データロード信号生成回路８は、ＤＦＦ２
８と、反転回路２９、３１と、論理積回路３０とから構
成されている。
８と、反転回路２９、３１と、論理積回路３０とから構
成されている。
【００３７】ＤＦＦ２８は、１／（ｎ×ｄ）分周クロッ
クを入力クロックＣinに基づいて１クロック分保持して
いる。反転回路２９は、ＤＦＦ２８の出力を論理反転し
て出力している。論理積回路３０は、１／（ｎ×ｄ）分
周クロックと反転回路２９の出力との間の論理積演算を
行ない、その演算結果をデータロード信号１０１として
出力している。反転回路３１は、データロード信号１０
１を論理反転して出力している。
クを入力クロックＣinに基づいて１クロック分保持して
いる。反転回路２９は、ＤＦＦ２８の出力を論理反転し
て出力している。論理積回路３０は、１／（ｎ×ｄ）分
周クロックと反転回路２９の出力との間の論理積演算を
行ない、その演算結果をデータロード信号１０１として
出力している。反転回路３１は、データロード信号１０
１を論理反転して出力している。
【００３８】シフトレジスタ７は、縦列接続されたｎ×
ｄ個のＤＦＦと複数の論理ゲートから構成されたクロッ
ク同期パラレルロード型のシフトレジスタであり、デー
タロード信号生成回路８からのデータロード信号１０１
がハイレベルの場合には、レジスタ６によりラッチされ
たｎ×ｄビットのデータのパラレルロードを行ない、デ
ータロード信号１０１がロウレベルの場合にはデータロ
ードしたデータに対してシフト動作を行うことによりパ
ラレル／シリアル変換を行ない出力データＤou tとして
データ出力端子９から出力している。
ｄ個のＤＦＦと複数の論理ゲートから構成されたクロッ
ク同期パラレルロード型のシフトレジスタであり、デー
タロード信号生成回路８からのデータロード信号１０１
がハイレベルの場合には、レジスタ６によりラッチされ
たｎ×ｄビットのデータのパラレルロードを行ない、デ
ータロード信号１０１がロウレベルの場合にはデータロ
ードしたデータに対してシフト動作を行うことによりパ
ラレル／シリアル変換を行ない出力データＤou tとして
データ出力端子９から出力している。
【００３９】シフトレジスタ７を構成する複数の論理ゲ
ートは、データロード信号１０１により、入力クロック
Ｃinに同期して、レジスタ６からのｎ×ｄビットのデー
タをｎ×ｄ個のＤＦＦにロードさせる、又はｎ×ｄ個の
ＤＦＦのデータを順次シフトさせるかの選択を行う。
ートは、データロード信号１０１により、入力クロック
Ｃinに同期して、レジスタ６からのｎ×ｄビットのデー
タをｎ×ｄ個のＤＦＦにロードさせる、又はｎ×ｄ個の
ＤＦＦのデータを順次シフトさせるかの選択を行う。
【００４０】具体的には、シフトレジスタ７は、ＤＦＦ
２７1〜２７4を含んでいて、またＤＦＦ２７1には、ロ
ード動作とシフト動作を切り換えるための論理回路とし
て論理積回路３３、３４と論理和回路３２が設けられて
いる。
２７1〜２７4を含んでいて、またＤＦＦ２７1には、ロ
ード動作とシフト動作を切り換えるための論理回路とし
て論理積回路３３、３４と論理和回路３２が設けられて
いる。
【００４１】また、レジスタ６からのパラレルデータは
そのままの順序でシフトレジスタ７に入力されているの
ではなく、時系列順が入れ替えられるようにシフトレジ
スタ７に入力されるようになっている。
そのままの順序でシフトレジスタ７に入力されているの
ではなく、時系列順が入れ替えられるようにシフトレジ
スタ７に入力されるようになっている。
【００４２】データロード信号１０１がハイレベルの場
合には、論理積回路３３はＤ1ビットを論理和回路３２
に出力する。この場合には、反転回路３１から出力され
る信号はロウレベルとなっているため、論理積回路３４
の出力は常にロウレベルとなる。そのため、論理和回路
３２は論理積回路３３から出力されたＤ1ビットのデー
タをＤＦＦ２７1に出力する。このようにしてロード動
作が行われる。
合には、論理積回路３３はＤ1ビットを論理和回路３２
に出力する。この場合には、反転回路３１から出力され
る信号はロウレベルとなっているため、論理積回路３４
の出力は常にロウレベルとなる。そのため、論理和回路
３２は論理積回路３３から出力されたＤ1ビットのデー
タをＤＦＦ２７1に出力する。このようにしてロード動
作が行われる。
【００４３】データロード信号１０１がロウレベルの場
合には、論理積回路３３はロウレベルを常に論理和回路
３２に出力する。この場合には、反転回路３１から出力
される信号はハイレベルとなっているため、論理積回路
３４はＤＦＦ２７2からの出力データを論理和回路３２
に出力する。そのため、論理和回路３２は論理積回路３
４から出力されたＤＦＦ２７2からの出力データをＤＦ
Ｆ２７1に出力する。このようにしてシフト動作が行わ
れる。
合には、論理積回路３３はロウレベルを常に論理和回路
３２に出力する。この場合には、反転回路３１から出力
される信号はハイレベルとなっているため、論理積回路
３４はＤＦＦ２７2からの出力データを論理和回路３２
に出力する。そのため、論理和回路３２は論理積回路３
４から出力されたＤＦＦ２７2からの出力データをＤＦ
Ｆ２７1に出力する。このようにしてシフト動作が行わ
れる。
【００４４】データロード信号生成回路８とシフトレジ
スタ７により、レジスタ６によりラッチされたパラレル
データに対してパラレル／シリアル変換を行うためのパ
ラレル／シリアル変換回路が構成されている。
スタ７により、レジスタ６によりラッチされたパラレル
データに対してパラレル／シリアル変換を行うためのパ
ラレル／シリアル変換回路が構成されている。
【００４５】次に、図１に示す本実施形態の動作につい
て、図２を用いて説明する。図２は図１のブロックイン
ターリーブ回路におけるデータのタイミング関係を示し
たものである。
て、図２を用いて説明する。図２は図１のブロックイン
ターリーブ回路におけるデータのタイミング関係を示し
たものである。
【００４６】先ず始めに図１における入力データＤinの
シリアル／パラレル変換動作について説明する。
シリアル／パラレル変換動作について説明する。
【００４７】分周回路４はクロック入力端子２から入力
されたクロックＣinとフレーム信号入力端子５から入力
されたフレーム信号Ｆinにより、１／（ｎ×ｄ）分周ク
ロックを生成する。そして、データ入力端子１から入力
されたデータはシフトレジスタ３においてクロックＣin
により１クロック分ずつシフトされ、レジスタ６におい
て１／（ｎ×ｄ）分周クロックによりシフトレジスタ３
からの出力データＤ1〜Ｄnxdがラッチされることにより
シリアル／パラレル変換が行われる。
されたクロックＣinとフレーム信号入力端子５から入力
されたフレーム信号Ｆinにより、１／（ｎ×ｄ）分周ク
ロックを生成する。そして、データ入力端子１から入力
されたデータはシフトレジスタ３においてクロックＣin
により１クロック分ずつシフトされ、レジスタ６におい
て１／（ｎ×ｄ）分周クロックによりシフトレジスタ３
からの出力データＤ1〜Ｄnxdがラッチされることにより
シリアル／パラレル変換が行われる。
【００４８】次に、データのパラレル／シリアル変換動
作を説明する。
作を説明する。
【００４９】１／(ｎ×ｄ)分周クロックはさらにデータ
ロード信号生成回路８により、１ビット幅のデータロー
ド信号１０１に変換された後に、シフトレジスタ７に供
給される。ここで、ハイレベルのデータロード信号１０
１がシフトレジスタ７に出力されるタイミングは、ｎ×
ｄビットのデータがレジスタ６にラッチされたタイミン
グとなっていて、ハイレベルとなっている期間はクロッ
クＣinの１クロック分となっている。そのため、シフト
レジスタ７においてデータロード信号１０１がハイレベ
ルとなったタイミングで、クロックＣin（又はクロック
Ｃout）の立ち上がりでレジスタ６にラッチされている
データをロードすることにより１ブロック分のデータが
ロードされることになる。
ロード信号生成回路８により、１ビット幅のデータロー
ド信号１０１に変換された後に、シフトレジスタ７に供
給される。ここで、ハイレベルのデータロード信号１０
１がシフトレジスタ７に出力されるタイミングは、ｎ×
ｄビットのデータがレジスタ６にラッチされたタイミン
グとなっていて、ハイレベルとなっている期間はクロッ
クＣinの１クロック分となっている。そのため、シフト
レジスタ７においてデータロード信号１０１がハイレベ
ルとなったタイミングで、クロックＣin（又はクロック
Ｃout）の立ち上がりでレジスタ６にラッチされている
データをロードすることにより１ブロック分のデータが
ロードされることになる。
【００５０】データロード信号１０１がロウレベルの場
合は、データロード信号１０１がハイレベルの時にクロ
ックＣinでロードしたデータを順次シフトしてデータ出
力端子９から出力する。
合は、データロード信号１０１がハイレベルの時にクロ
ックＣinでロードしたデータを順次シフトしてデータ出
力端子９から出力する。
【００５１】ここで、本実施形態では、レジスタ６から
のｎ×ｄビットのデータは、シフトレジスタ７に対し、
ｎビット毎に時系列順を入れ替えられて入力されてい
る。したがって、レジスタ６のデータがシフトレジスタ
７に入力されることにより、データの時系列変換が行わ
れることになる。
のｎ×ｄビットのデータは、シフトレジスタ７に対し、
ｎビット毎に時系列順を入れ替えられて入力されてい
る。したがって、レジスタ６のデータがシフトレジスタ
７に入力されることにより、データの時系列変換が行わ
れることになる。
【００５２】図３は本実施形態によるデータの時系列変
換の概略を表している。図３（ａ）に示した変換前の時
系列データＤ1、Ｄ2、Ｄ3、…は図３（ｂ）に示すｎ×
ｄビットのブロック単位に区切られ、時系列順が変換さ
れて図３（ｃ）に示す順となる。
換の概略を表している。図３（ａ）に示した変換前の時
系列データＤ1、Ｄ2、Ｄ3、…は図３（ｂ）に示すｎ×
ｄビットのブロック単位に区切られ、時系列順が変換さ
れて図３（ｃ）に示す順となる。
【００５３】以上説明したように、本実施形態によれ
ば、入力データをシフトレジスタ、レジスタ、論理ゲー
ト、分周回路、ロードパルス生成回路により、入力クロ
ックに同期したシリアル／パラレル変換、パラレル／シ
リアル変換を行うだけで、データの時系列変換を実現し
ている。
ば、入力データをシフトレジスタ、レジスタ、論理ゲー
ト、分周回路、ロードパルス生成回路により、入力クロ
ックに同期したシリアル／パラレル変換、パラレル／シ
リアル変換を行うだけで、データの時系列変換を実現し
ている。
【００５４】本実施形態では、レジスタ６とシフトレジ
スタ７の接続により、入力データの時系列順の変換を行
なっているため、メモリを使わずにより高速なデータの
時系列順変換が可能である。従って、データ速度が１０
０Ｍｂｐｓ以上の高速な場合でも、簡単な回路構成でイ
ンターリーブ回路が実現できる。
スタ７の接続により、入力データの時系列順の変換を行
なっているため、メモリを使わずにより高速なデータの
時系列順変換が可能である。従って、データ速度が１０
０Ｍｂｐｓ以上の高速な場合でも、簡単な回路構成でイ
ンターリーブ回路が実現できる。
【００５５】また、本実施形態は、従来のブロックイン
ターリーブ回路のように複数個のメモリ（ＲＡＭ）も必
要としないため、複雑なメモリのリード／ライト制御回
路が不要である。 （第２の実施形態）次に、本発明の第２の実施形態のブ
ロックインターリーブ回路について説明する。
ターリーブ回路のように複数個のメモリ（ＲＡＭ）も必
要としないため、複雑なメモリのリード／ライト制御回
路が不要である。 （第２の実施形態）次に、本発明の第２の実施形態のブ
ロックインターリーブ回路について説明する。
【００５６】上記第１の実施形態では、入力データＤin
がビット列の場合であったが、本実施形態では、１シン
ボルがｍビットからなるデータの場合である。
がビット列の場合であったが、本実施形態では、１シン
ボルがｍビットからなるデータの場合である。
【００５７】本実施形態は、図１においてシフトレジス
タ３、レジスタ６、シフトレジスタ７をそれぞれｍ個に
拡張することにより入力シンボルの時系列順の変換が可
能である。この場合、さらにレジスタ６、シフトレジス
タ７間の接続を、各シンボルを構成するｍビット毎に変
えることにより、入力シンボルの時系列順の変換に加え
て、さらにシンボルを構成する各ビットの時系列順の変
換が可能となり、より複雑なインターリーブ回路を実現
することができる。
タ３、レジスタ６、シフトレジスタ７をそれぞれｍ個に
拡張することにより入力シンボルの時系列順の変換が可
能である。この場合、さらにレジスタ６、シフトレジス
タ７間の接続を、各シンボルを構成するｍビット毎に変
えることにより、入力シンボルの時系列順の変換に加え
て、さらにシンボルを構成する各ビットの時系列順の変
換が可能となり、より複雑なインターリーブ回路を実現
することができる。
【００５８】上記第１および第２の実施形態では、ブロ
ックインターリーブ回路について説明したが、図１にお
けるシフトレジスタ７の入力信号のｎとｄを入れ替える
ことにより、デインターリーブ回路を実現することがで
きる。この場合、デインターリーブ回路の後続に通常接
続されるフレーム同期回路からの信号をフレーム信号Ｆ
inとしてフレーム信号入力端子５に入力するようにすれ
ばよい。
ックインターリーブ回路について説明したが、図１にお
けるシフトレジスタ７の入力信号のｎとｄを入れ替える
ことにより、デインターリーブ回路を実現することがで
きる。この場合、デインターリーブ回路の後続に通常接
続されるフレーム同期回路からの信号をフレーム信号Ｆ
inとしてフレーム信号入力端子５に入力するようにすれ
ばよい。
【００５９】
【発明の効果】以上説明したように、本発明は、下記の
ような効果を有する。 （１）データ速度が１００Ｍｂｐｓ以上の高速な場合で
も、簡単な回路構成でインターリーブ回路が実現でき
る。 （２）複数個のメモリ（ＲＡＭ）も必要としないため、
複雑なメモリのリード／ライト制御回路が不要となる。
ような効果を有する。 （１）データ速度が１００Ｍｂｐｓ以上の高速な場合で
も、簡単な回路構成でインターリーブ回路が実現でき
る。 （２）複数個のメモリ（ＲＡＭ）も必要としないため、
複雑なメモリのリード／ライト制御回路が不要となる。
【図１】本発明の第１の実施形態のブロックインターリ
ーブ回路の構成を示すブロック図である。
ーブ回路の構成を示すブロック図である。
【図２】図１のブロックインターリーブ回路の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図３】ブロックインターリーブの概略図である。
【図４】従来のブロックインターリーブ回路の構成を示
すブロック図である。
すブロック図である。
【図５】ＲＡＭのライト方向を示す図（図５（ａ））お
よびＲＡＭのリード方向を示す図（図５（ｂ））であ
る。
よびＲＡＭのリード方向を示す図（図５（ｂ））であ
る。
１ データ入力端子 ２ クロック入力端子 ３ シフトレジスタ ４ 分周回路 ５ フレーム信号入力端子 ６ レジスタ ７ シフトレジスタ ８ データロード信号生成回路 ９ データ出力端子 １０ クロック出力端子 １１ データ入力端子 １２ フレーム信号入力端子 １３ クロック入力端子 １４ ライトアドレス生成回路 １５ リードアドレス生成回路 １６ ライト／リードアドレス切替回路 １７、１８ ＲＡＭ １９ データライト／リード切替回路 ２０ データ出力端子 ２１ クロック出力端子 ２６1〜２６4 ＤＦＦ ２７1〜２７4 ＤＦＦ ２８ ＤＦＦ ２９ 反転回路 ３０ 論理積回路 ３１ 反転回路 ３２ 論理和回路 ３３、３４ 論理積回路 １０１ データロード信号 ２０１ ライト／リード切替信号
Claims (6)
- 【請求項１】 入力データのうちのある一定量のデータ
を一つのブロックに区切り、該ブロック内でデータの時
系列順を変換するブロックインターリーブ回路であっ
て、 前記入力データのうちの前記一定量のデータをパラレル
信号に変換するシリアル／パラレル変換手段と、 前記シリアル／パラレル変換手段により生成されたパラ
レル信号を予め設定された順序で入力してから順次シフ
トしてシリアル信号に変換することにより時系列順の変
換を行うパラレル／シリアル変換手段とを有するブロッ
クインターリーブ回路。 - 【請求項２】 前記シリアル／パラレル変換手段が、 前記入力クロックを、前記入力データのブロックの区切
れを示すための信号であるフレーム信号を用いることに
より分周して分周クロックとして出力している分周回路
と、 縦列に接続された前記一定量分のデータ量に応じた数の
データフリップフロップ回路から構成されており、入力
データを入力クロックを用いてビットシフトすることに
より前記入力データのうちの一定量分のデータをパラレ
ルデータとして出力している第１のシフトレジスタと、 前記一定量分のデータ量に応じた数のデータフリップフ
ロップ回路から構成され、前記第１のシフトレジスタか
ら出力された一定量分のパラレルデータを、前記分周回
路からの分周クロックによりそれぞれラッチすることに
より保持しているレジスタとから構成されている請求項
１記載のブロックインターリーブ回路。 - 【請求項３】 前記パラレル／シリアル変換手段が、 前記分周クロックを前記入力クロックにより１クロック
分遅延させることにより、１ブロック分のデータが全て
読み込まれたタイミングで出力されるデータロード信号
を生成しているデータロード信号生成回路と、 縦列接続された前記一定量分のデータ量に応じた数のデ
ータフリップフロップ回路と、前記データロード信号が
アクティブの場合には、前記シリアル／パラレル変換手
段によりラッチされた一定量分のデータのパラレルロー
ドを行ない該データフリップフロップ回路に記憶させ、
前記データロード信号がインアクティブの場合には該デ
ータフリップフロップ回路に記憶されたデータに対して
シフト動作を行わせる複数の論理回路とを有する第２の
シフトレジスタとから構成されている請求項１または２
記載のブロックインターリーブ回路。 - 【請求項４】 前記データロード信号生成回路が、 前記分周クロックを前記入力クロックに基づいて１クロ
ック分保持しているデータフリップフロップ回路と、 該データフリップフロップ回路の出力を論理反転して出
力している第１の反転回路と、 前記分周クロックと前記第１の反転回路の出力との間の
論理積演算を行ない、該演算結果を前記データロード信
号として出力している論理積回路と、 前記データロード信号を論理反転して出力している第２
の反転回路とから構成されている請求項３記載のブロッ
クインターリーブ回路。 - 【請求項５】 前記入力データがシンボルとして扱われ
ていて、１シンボルが複数のビットから構成され、前記
第１および第２のシフトレジスタおよび前記レジスタが
それぞれ前記シンボルのビット数分だけ設けられている
請求項３または４記載のブロックインターリーブ回路。 - 【請求項６】 前記レジスタと前記第２のシフトレジス
タの間の接続が、各ビット毎に設定されている請求項５
記載のブロックインターリーブ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36327998A JP3549756B2 (ja) | 1998-12-21 | 1998-12-21 | ブロックインターリーブ回路 |
| US09/467,975 US6476738B1 (en) | 1998-12-21 | 1999-12-21 | Block interleave circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36327998A JP3549756B2 (ja) | 1998-12-21 | 1998-12-21 | ブロックインターリーブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000188555A true JP2000188555A (ja) | 2000-07-04 |
| JP3549756B2 JP3549756B2 (ja) | 2004-08-04 |
Family
ID=18478940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36327998A Expired - Fee Related JP3549756B2 (ja) | 1998-12-21 | 1998-12-21 | ブロックインターリーブ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6476738B1 (ja) |
| JP (1) | JP3549756B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100443003B1 (ko) * | 2000-10-30 | 2004-08-04 | 엘지전자 주식회사 | 오류정정을 위한 순차형 블록 인터리버 장치 |
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| FR2886307B1 (fr) * | 2005-05-26 | 2007-07-13 | Arkema Sa | Liant de coextrusion de pe et pp cogreffes dilues dans un pe non greffe. |
| JP2011176596A (ja) * | 2010-02-24 | 2011-09-08 | Panasonic Mobile Communications Co Ltd | インタリーブ装置及びインタリーブ方法 |
| JP5577932B2 (ja) * | 2010-08-09 | 2014-08-27 | ソニー株式会社 | 送信回路および通信システム |
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| JPH06216882A (ja) | 1993-01-19 | 1994-08-05 | Matsushita Electric Ind Co Ltd | 誤り訂正送信装置及び受信装置 |
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| JPH1013253A (ja) | 1996-06-24 | 1998-01-16 | Nec Eng Ltd | コンボリューショナル・インターリーバ |
-
1998
- 1998-12-21 JP JP36327998A patent/JP3549756B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-21 US US09/467,975 patent/US6476738B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3549756B2 (ja) | 2004-08-04 |
| US6476738B1 (en) | 2002-11-05 |
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