KR100443003B1

KR100443003B1 - 오류정정을 위한 순차형 블록 인터리버 장치

Info

Publication number: KR100443003B1
Application number: KR10-2000-0063845A
Authority: KR
Inventors: 전진화
Original assignee: 엘지전자 주식회사
Priority date: 2000-10-30
Filing date: 2000-10-30
Publication date: 2004-08-04
Also published as: KR20020033229A

Abstract

본 발명은 종래 블록 인터리버의 단점을 개선하기 위하여 연속적인 심볼의 입출력이 되는 순차형 블록 인터리버를 구현함으로써, 심볼의 인터리빙 수행시 버퍼 메모리의 효율성과 지연시간을 줄이고 순차적인 인터리빙이 이루어지도록 한 오류정정을 위한 순차형 블록 인터리버 장치를 제공하기 위한 것으로, 이러한 본 발명은, 인터리브되기 위해 입력되는 심볼열을 일정한 시간간격 만큼 지연시키기 위한 쉬프트 레지스터와; 상기 쉬프트 레지스터에 의해 지연된 심볼들을 행과 열방향으로 선택하기 위한 인터리버 행렬회로와; 상기 행과 열방향으로 배치된 심볼들을 일정한 체계에 따라 순차적으로 출력시키는 멀티플렉서로 이루어지는 장치를 제공하여, 인터리버의 심볼출력시 지연시간을 개선하고 인터리브 효율을 보다 향상시킬 수 있도록 한다.

Description

오류정정을 위한 순차형 블록 인터리버 장치 {Apparatus for sequential block interleaving conjunctive to error correction system}

본 발명은 오류정정 분야의 인터리버(Interleaver)에 관한 것으로, 특히 종래 블록 인터리버(Block Interleaver)의 단점을 개선하기 위하여 연속적인 심볼(Symbol)의 입출력이 되는 순차형 블록 인터리버(Sequential Block Interleaver)를 구현함으로써, 심볼의 인터리빙 수행시 버퍼 메모리의 효율성과 지연시간을 줄이고 순차적인 인터리빙이 이루어지도록 한 오류정정을 위한 순차형 블록 인터리버 장치에 관한 것이다.

일반적으로 데이터 또는 신호 전송을 수행하는 일련의 시스템간에는 그 전송되는 신호의 오류여부를 진단하기 위한 기능부를 구비하게 된다. 특히, 데이터 전송시 높은 신뢰도가 요구되는 경 우 또는 대용량의 신호전송을 수행하는 경우에 신호전송 오류의 검출 및 정정에 대한 기술이 더욱 요구된다.

이러한 오류 검출 및 정정 기술과 그 기술의 구현을 위한 장치 구성 등은 매우 다양한데, CRC(Cyclic Redundancy Check) 부호의 오류 정정 기법 등이 이에 해당한다.

인터리버(Interleaver)는 CRC 부호와 같은 전향 오류정정(Forward Error Correct) 시스템과 함께 사용되어 연집오류(Burst Error)를 정정하기 위하여 사용되는 장치를 의미한다. 인터리버를 사용하게 되면, 연집오류를 여러 개의 부호어에 분산시키는 효과를 얻게 되며 그에 따라 전체 시스템의 오류정정 능력이 향상되는 것을 기대할 수 있게 된다.

상기 기능을 기대할 수 있는 인터리버 중에서 블록 인터리버는 현재 IS-95 CDMA 시스템을 비롯하여 많은 응용 분야에 적용되고 있다. 블록 인터리버는 일정한 크기의 버퍼 메모리에 쓰기/읽기를 교대로 수행하여 심볼 인터리빙을 달성하는 단순한 구조와 우수한 성능을 갖는 특징이 있다.

본 발명은 블록 인터리버의 개선을 위한 것으로, 이에 대비되는 종래기술을 설명하면 다음과 같다.

먼저, 도1a는 종래기술에 의한 블록 인터리버의 구조도이며, 도1b는 도1a에 대응되는 블록 디인터리버의 구조도이다.

상기 도1a에 도시된 바와 같이 종래의 블록 인터리버는, 연속하여 집단적으로 발생되는 연집오류를 분산시키기 위하여 n x m 행렬크기의 버퍼 메모리(Buffer Memory)를 사용하게 된다. 도1a 및 도1b에는 3 x 3 행렬크기의 블록 인터리버 및 디인터리버(Deinterleaver)의 적용례가 도시되어 있다.

이하, 3 x 3 블록 인터리버 및 디인터리버를 중심으로 블록 인터리버의 동작을 설명하기로 한다.

블록 인터리버는 순차적으로 입력되는 심볼들이 1에서 9까지 각 행의 방향으로 부여된 순번에 따라 버퍼 메모리에 저장하게 된다. 그래서 버퍼 메모리가 가득차게 되면, 각 열의 방향을 따라 출력하게 된다.

그러므로 인터리버의 입력에서 서로 인접된 심볼들은 인터리버의 출력에서 행렬의 행 크기인 n 만큼의 간격으로 상호 분산되어 진다. 이러한 심볼의 분산은 인터리버에 기대되는 동작특성이다.

즉, 인터리버로의 심볼입력이 x1,x2,x3,x4,x5,x6,x7,x8,x9,...와 같으면, 버퍼 메모리의 행방향으로 순차적 쓰기가 수행된 결과는 제1 행이 (x1,x2,x3), 제2 행이 (x4,x5,x6), 제3 행이 (x7,x8,x9)로 각각 된다.

그래서 버퍼 메모리가 모두 차게 되면, 열방향으로 순차적으로 출력되므로 그 심볼출력은 x1,x4,x7,x2,x5,x8,x3,x6,x9,...와 같게 된다. 따라서 심볼입력시 인접되어 있던 x1과 x2는 인터리버에 의해 그 심볼출력에서 행의 크기에 해당하는 3만큼의 간격으로 분산되며, 상기 분산은 다른 심볼들에 대해서도 동일하게 나타난다.

인터리버는 이후 연속되는 심볼에 대해서도 상기의 동작을 반복적으로 수행하게 된다.

상기 설명한 바와 같이 블록 인터리버에 의해 심볼들을 분산시키는 동작은 송신기측에서 이루어진다. 송신기의 인터리버에 의해 위치가 분산된 심볼들은 수신기로 전송된다.

수신기는 블록 디인터리버를 구비하는 것으로, 상기 분산된 심볼들을 수신하여 상기 블록 인터리버에 대응하는 디인터리버를 이용하여 상기 수신된 심볼들의 원래 순서를 회복하게 된다.

이때 디인터리버는 인터리버에 사용된 것과 동일한 행렬크기의 버퍼 메모리를 구비하여, 수신되는 심볼을 버퍼 메모리에 열방향으로 순차적으로 쓰고, 상기 버퍼 메모리가 가득 차는 경우에 행방향으로 순차적으로 출력하는 체계로 동작한다.

도1b에는 3 x 3 행렬크기의 디인터리버가 도시되어 있다.

즉, 디인터리버는 송신기측의 인터리버에 의해 분산된 심볼이 수신되면 그 심볼을 순차적으로 입력받게 되는데, 이때의 심볼입력이 x1,x4,x7,x2,x5,x8,x3,x6,x9,...와 같다.

상기 입력되는 심볼은 버퍼 메모리의 열방향으로 순차적 쓰기가 수행되는데, 그 결과는 제1 행이 (x1,x4,x7), 제2 행이 (x2,x5,x8), 제3 행이 (x3,x6,x9)로 각각 된다. 그러므로 각 열의 경우에 제1 열은 (x1,x2,x3), 제2 열은 (x4,x5,x6), 제3 열은 (x7,x8,x9)와 같다.

그래서 버퍼 메모리의 심볼이 모두 쓰여지는 경우에 행방향으로 순차적으로 출력하게 되면, 심볼출력은 x1,x4,x7,x2,x5,x8,x3,x6,x9,...와 같다. 따라서 심볼입력시 서로 3만큼의 간격으로 분산되어 있던 x1과 x2는 디인터리버에 의해 상호 인접하게 되며, 이러한 체계에 따라 전체 출력심볼의 순서는 원래의 순서와 같게 되는 것이다.

그러나 상기 설명한 종래의 블록 인터리버/디인터리버는, 일정한 크기를 갖는 버퍼 메모리에 쓰기, 읽기가 번갈아 수행되는 단순한 구조와 우수한 성능을 가지는 장점에도 불구하고, 인터리버가 버퍼에 심볼을 쓰고 읽어내는 동작을 반복적으로 수행하는 방식으로 동작하기 때문에 버퍼에 심볼을 모두 채우는 데 소요되는 필요한 만큼의 지연시간이 심볼입력과 심볼출력 사이에 발생되는 문제점이 있었다.

또한, 버퍼의 입력과 출력 순서가 달라서 단일 버퍼 메모리상에서 입력과 출력을 동시에 처리할 수 없으므로, 심볼의 연속적인 인터리브 처리를 위해서는 두 장의 버퍼 메모리를 구비하여 입력과 출력을 교대로 수행하도록 하는 이중 버퍼를 구성하여야만 했던 기술적 한계가 있었다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 종래 블록 인터리버(Block Interleaver)의 단점을 개선하기 위하여 연속적인 심볼(Symbol)의 입출력이 되는 순차형 블록 인터리버(Sequential Block Interleaver)를 구현함으로써, 심볼의 인터리빙 수행시 버퍼 메모리의 효율성과 지연시간을 줄이고 순차적인 인터리빙이 이루어지도록 한오류정정을 위한 순차형 블록 인터리버 장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 오류정정을 위한 순차형 블록 인터리버 장치는, 인터리브되기 위해 입력되는 심볼열을 일정한 시간간격 만큼 지연시키기 위한 쉬프트 레지스터와; 상기 쉬프트 레지스터에 의해 지연된 심볼들을 행과 열방향으로 선택하기 위한 인터리버 행렬회로와; 상기 행과 열방향으로 배치된 심볼들을 일정한 체계에 따라 순차적으로 출력시키는 멀티플렉서로 이루어짐을 그 기술적 구성상의 특징으로 한다.

도1a는 종래기술에 의한 블록 인터리버의 구조도이며,

도1b는 도1a에 대응되는 블록 디인터리버의 구조도이고,

도2는 오류정정을 위한 순차형 블록 인터리버 장치의 블록구성도이다.

이하, 상기와 같은 오류정정을 위한 순차형 블록 인터리버 장치의 기술적 사상에 따른 실시예에 의거 본 발명의 구성 및 동작을 설명한다.

먼저, 도2는 오류정정을 위한 순차형 블록 인터리버 장치의 블록구성도이다.

상기 도2에 도시된 바와 같이 본 발명의 적절한 실시예는, 입력되는 심볼열을 일정한 시간간격 만큼 지연시키기 위한 쉬프트 레지스터(SR)와; 상기 쉬프트 레지스터(SR)에 의해 지연된 심볼들을 행과 열방향으로 선택하기 위한 인터리버 행렬회로(Mtx)와; 상기 행과 열방향으로 배치된 심볼들을 일정한 체계에 따라 순차적으로 출력시키는 멀티플렉서(MUX)를 포함하여 구성된다.

이와 같이 구성되는 장치의 동작을 설명하면 다음과 같다.

본 발명은 블록 인터리버의 장점인 우수한 인터리빙 성능을 유지하면서 인터리버 출력의 지연시간을 개선하고 연속적인 심볼 입출력이 가능케 하고자 한다. 그래서 인터리버에서 사용되는 버퍼 메모리를 대체하여 일정한 시간간격으로 출력 탭을 갖는 쉬프트 레지스터를 사용하여 순차형 블록 인터리버를 구현하게 된다.

순차 블록 인터리버가 도2에 도시되어 있다.

각각의 입력 심볼들은 단위 지연시간 Zn을 갖는 쉬프트 레지스터로 입력이 되며, 일정한 시간지연 후에 인터리브 행렬에 의해서 멀티플렉서에 의해 하나씩 출력된다.

순차 블록 인터리버에서 얻어진 심볼의 순서를 다시 원래대로 환원하기 위한 순차 블록 디인터리버의 구조는 순차 블록 인터리버의 구조와 동일하다.

본 발명이 제시하는 순차형 블록 인터리버에 의하면, 기존의 버퍼형 블록 인터리버와 동일한 인터리버 간격의 조건하에서 데이터 심볼열의 연속적인 인터리브 동작이 가능할 뿐만 아니라, 입출력 데이터 심볼간의 인터리브 간격이 감소되고, 인터리브 효율의 향상을 기대할 수 있다.

순차형 블록 인터리버의 동작을 보다 구체적으로 설명하기로 한다.

우선, 인터리버의 입력 데이터는 쉬프트 레지스터로 입력되고, 상기 쉬프트 레지스터에서 얻어진 일정한 시간간격으로 지연된 심볼들은 하드웨어적으로 고정된 인터리버 행렬회로에 의해 인터리브된다.

이어서 멀티플렉서를 통해 순차적으로 선택된다.

순차형 블록 인터리버의 동작을 종래기술과 대비하기 위해 심볼의 분산간격을 3으로 하기 위해, 도2에서 쉬프트 레지스터의 시간지연 단위를 D라 할 때 D=2로 설정하게 된다.

그러면 쉬프트 레지스터에서는 2주기의 심볼 만큼 지연되어 심볼 t1,t2,..., t5가 순차적으로 얻어지게 된다. 이러한 쉬프트 레지스터의 시간지연에 의한 심볼출력의 일례는 다음의 <표1>과 같다.

<표1>

심볼 클럭(Symbol Clock)	지연된 심볼(Delayed Symbol)	출력 심볼(Output Symbol)
	t1	t2	t3	t4	t5
0번째	1	-	-	-	-	-
:	:	:	:	:	:	:
4번째	5	2	①	-	-	①
5번째	6	④	2	-	-	④
6번째	⑦	5	3	1	-	⑦
7번째	8	6	4	②	-	②
8번째	9	7	⑤	3	1	⑤
9번째	10	⑧	6	4	2	⑧
10번째	11	9	7	5	③	③
11번째	12	10	8	⑥	4	⑥
12번째	13	11	⑨	7	5	⑨
:	:	:	:	:	:	:

상기 <표1>의 표기방식을 보면, 심볼클럭은 인터리버의 쉬프트 레지스터로 입력되는 심볼열의 순서를 지시하고, 지연된 심볼은 2주기 만큼 지연되어 심볼 t1,t2,..., t5이 얻어지는 과정을 지시하는 것이며, 출력심볼은 쉬프트 레지스터를 통해 얻어진 출력 심볼열의 순서를 지시하는 것이다.

<표1>과 같은 체계로 지연된 심볼에서 ① 등과 같이 외주원을 갖는 심볼들을 인터리버 행렬회로와 멀티플렉서를 통하여 순차적으로 선택하게 됨으로써, 인터리버로의 입력 심볼열이 ...,X1,X2,X3,X4,X5,X6,X7,X8,X9,...와 같을 때 인터리버의 출력 심볼열은 ...,X1,X4,X7,X2,X5,X8,X3,X6,X9,...와 같게 된다.

상기에서 4번째 심볼클럭에서 12번째 심볼클럭에 이르는 인터리버의 동작은13번째 심볼클럭 이후에도 계속 순환하여 반복된다. 이때 입력 심볼열로부터 출력 심볼열에 이르는 지연시간은 4주기의 심볼클럭에 해당하는 것을 확인할 수 있다.

이러한 순차 블록 인터리버에 의해 얻어진 심볼의 순서를 다시 원래대로 환원하기 위한 순차블록 디인터리버는 상기 순차 블록 인터리버와 동일한 구성을 갖는다.

다음의 <표2>는 순차 블록 인터리버 또는 순차 블록 디인터리버의 심볼열 쉬프트에 의한 출력의 일예를 보이는 것이다.

<표2>

심볼 클럭(Symbol Clock)	지연된 심볼(Delayed Symbol)	출력 심볼(Output Symbol)
	t1	t2	t3	t4	t5
0번째	1	-	-	-	-	-
:	:	:	:	:	:	:
4번째	5	7	①	-	-	①
5번째	8	②	4	-	-	②
6번째	③	5	7	1	-	③
7번째	6	8	2	④	-	④
8번째	9	3	⑤	7	1	⑤
9번째	-	⑥	8	2	4	⑥
10번째	-	9	3	5	⑦	⑦
11번째	-	-	6	⑧	2	⑧
12번째	-	-	⑨	3	5	⑨
:	:	:	:	:	:	:

상기 <표2>에서 보는 바와 같이 디인터리버에 의한 심볼열 쉬프트의 경우는 쉬프트 레지스터로 입력되는 심볼열에 대해 4주기의 심볼 클럭에 해당하는 지연시간이 경과한 후, 외주원을 갖는 문자로 표시된 심볼들을 선택하게 된다.

이때 <표2>의 표기방식은 기 설명한 <표1>에 적용된 체계를 따른다.

그러면 순차형 블록 인터리버에 의해 3의 간격만큼 분산된 입력 심볼열이 원래의 심볼열 순서로 환원되어 출력될 수 있다.

즉, 송신기측에서 인터리브된 후 전송되어 순차형 블록 디인터리버로의 입력 심볼열이 ...,X1,X4,X7,X2,X5,X8,X3,X6,X9,...와 같을 때, 디인터리버의 출력 심볼열은 ...,X1,X2,X3,X4,X5,X6,X7,X8,X9,...와 같게 되는 것이다.

한편, 인터리버의 행렬이 정방형이 아닌 경우에는 인터리버 행렬의 행과 열을 따라 쓰고 읽어내는 시간이 일치하지 않게 되므로, 연속적인 심볼출력을 얻기 위해서는 심볼클럭을 주기적으로 저장해 주어야 한다.

이때 n x m 인터리버의 구성에는 지연시간이 각각 (m-1)인 2(n-1)의 메모리를 갖는 쉬프트 레지스터가 필요하게 된다.

이러한 동작에 따른 순차형 블록 인터리버에 기대되는 작용 효과를 설명하기로 한다.

인터리버의 시간지연를 d라 하면, 상기 d는 심볼열이 인터리버로 입력된 후 인터리브된 심볼열이 연속적으로 출력되기 시작할 때 까지의 심볼수를 의미하게 된다. 상기 d에 심볼 전송율을 곱하게 되면, 인터리버의 지연시간을 산정할 수 있다.

예를 들어 보면, 종래기술에서 n x m 행렬크기의 버퍼형 인터리버에서는 버퍼 메모리에 입력 심볼이 모두 채워진 후에 출력이 시작되므로, 시간지연은 인터리브의 행렬크기와 같게 된다.

즉, n x m 행렬의 버퍼형 메모리에 의한 시간지연을 d_buf라 하면, d_buf=nm와 같이 행과 열의 곱에 해당하는 만큼이 된다.

이와는 달리, 순차형 블록 인터리버에서는 상기 <표1>에서 보는 바와 같이인터리버 행렬의 맨끝행의 첫 심볼이 도착하는 때로부터 행의 수만큼 앞서는 심볼들이 연속적으로 출력되는 체계이다.

그러므로, n x m 행렬크기의 쉬프트 레지스터를 갖는 순차형 블록 인터리버의 지연시간을라 하면,과 같다. 이러한 지연시간을 상기 버퍼형 메모리에 의한 지연시간과 비교해 보면, 동일한 크기의 레지스터에 대해 (n+m-1) 만큼 지연시간의 개선이 이루어짐을 확인할 수 있다.

또한, 인터리버의 인터리브 효율을 υ라 하면, 상기 υ는 인터리버에 사용된 메모리의 수에 대한 오류정정 능력을 초과하는 연집오류의 최소길이 비이다.

버퍼형 블록 인터리버의 경우, 입력 심볼열에서 인접되어 있던 심볼들이 출력 심볼열에서는 (n-1) 개의 다른 심볼들을 사이에 두고 분산되므로, 인터리브 간격은 (n-1)이 된다.

한편, n x m 블록 인터리버를 구현하기 위하여 필요한 메모리의 수를 산정해 보면, 종래와 같이 이중버퍼를 사용하는 경우 2nm이 된다. 따라서 버퍼형 인터리버의 인터리브 효율 υ_buf는 다음의 수식과 같이 산정된다.

그리고 n x m 행렬크기의 순차형 블록 인터리버의 경우에도 심볼열간의 인터리브 간격은 (n-1)이 된다. 또한, n x m 순차형 블록 인터리버의 쉬프트 레지스터를 구현하기 위한 메모리의 수를 산정해 보면, (m-1) 개의 단위 지연소자에 갖는2(n-1) 개의 메모리가 필요하다.

따라서 n x m 순차형 블록 인터리버의 인터리브 효율는 다음과 같이 산정된다.

이러한 인터리브 효율을 상호 비교해 보면, 순차형 인터리버의 인터리브 효율이 버퍼형 인터리버에 비해 개선된 것을 확인할 수 있다.

이처럼 본 발명은 쉬프트 레지스터를 이용하는 순차형 블록 인터리버를 구현하여 연속적인 심볼 입출력이 가능하도록 함으로써, 메모리에 의해 유발되는 시간지연을 개선하고 인터리브 효율을 향상시킬 수 있게 되는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이 본 발명에 의한 오류정정을 위한 순차형 블록 인터리버 장치는, 종래의 버퍼형 블록 인터리버의 구조적 단순성과 우수한 동작성능과 같은 장점을 유지하면서도 연속적인 심볼출력을 가능케 함으로써, 인터리버의심볼출력시 지연시간을 개선할 수 있는 효과가 있다.

또한, 순차형 블록 인터리버를 적용함으로써 심볼의 인터리브/디인터리브시 종래의 버퍼형 블록 인터리버에 비해 인터리브 효율을 보다 향상시키는 효과를 갖는다.

Claims

인터리브되기 위해 입력되는 심볼열을 단위 지연시간 주기에 해당하는 만큼 지연시키기 위한 쉬프트 레지스터와;

상기 쉬프트 레지스터에 의해 지연된 심볼들을 행과 열방향으로 선택하기 위한 인터리버 행렬회로와;

상기 행과 열방향으로 배치된 심볼들을 일정한 체계에 따라 순차적으로 출력시키는 멀티플렉서를 포함하여 구성된 것을 특징으로 하는 오류정정을 위한 순차형 블록 인터리버 장치.
삭제
제 1항에 있어서, 상기 인터리버 행렬회로는,

상기 쉬프트 레지스터에 의해 일정하게 지연된 심볼들을 행방향으로 배치하여 상기 멀티플렉서가 상기 배치된 심볼들을 열방향으로 순차적으로 읽어갈 수 있도록 함을 특징으로 하는 오류정정을 위한 순차형 블록 인터리버 장치.
제 1항에 있어서,

상기 순차형 블록 인터리버에 의해 인터리브된 심볼들을 입력으로 하여 인터리브되기 이전의 심볼을 환원하기 위한 순차형 블록 디인터리버로 상기 순차형 블록 인터리버를 적용하는 것을 특징으로 하는 오류정정을 위한 순차형 블록 인터리버 장치.
제 1항에 있어서,

상기 인터리버 행렬회로가 정방형 행렬로 구성되지 않는 경우에,

심볼클럭을 주기적으로 저장하여 연속적인 심볼출력을 얻도록 하며, n x m 행렬크기의 인터리버 행렬회로 구성시 상기 쉬프트 레지스터는 단위 지연시간이 각각 (m-1)인 2(n-1)개의 메모리를 구비하도록 함을 특징으로 하는 것을 오류정정을 위한 순차형 블록 인터리버 장치.