JP3882097B2 - 重畳インターリーバ及びメモリのアドレス発生方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ディジタル通信システムのチャンネル符号化器に関し、特にデータの伝送中に発生するバーストエラー(burst error)に効率よく対処するために入力ビットストリームをランダム化させる重畳インターリーバ及びこれに用いられるメモリのアドレス発生方法に関するものである。
【0002】
【従来の技術】
一般に、ディジタル通信システムにおいては、チャンネルを通したデータの伝送中に発生するエラーを受信側で処理するためにエラー訂正技術を用いる。このようなエラー訂正技術は、送信側で伝送しようとする情報データにパリティデータを付加するエラー訂正符号化(ECC)と、符号化されたデータの順番を再配列するインターリーブとに分けられる。
【0003】
エラー訂正符号化(ECC)に用いられるコードとしては、ブロックコードとノンブロックコードがある。リードソロモン符号のようなブロックコードを用いる場合には、情報データを所定単位のブロックに分離した後、ブロック単位でエラーを検出かつ訂正できる冗長ビットを追加して符号化を行う。重畳符号のようなノンブロックコードを用いる場合には、情報データの入力シーケンスに応じて符号化を行い、過去の入力データが現在のデータに影響を及ぼすように符号化することにより、ブロック符号より優れたエラー訂正能力を有する。インターリーブは、重畳符号又はリードソロモン符号で符号化されたデータ列を入力され、所定の方式により該データの順番を再配列して通信チャンネルに伝送するためのものである。即ち、インターリーブ技術によると、入力データストリームをランダム化することにより、ビットエラーが一箇所に集まって発生するバーストエラーを効率よく改善することができる。
【0004】
一般に、通信チャンネルを通したデータの伝送中に発生するエラーとしては、多数箇所に無作為に発生するランダムエラーと、一箇所に集中して発生するバーストエラーとがある。エラー訂正符号化(ECC)は、ランダムエラーに対しては優れた訂正能力を発揮するが、バーストエラーには劣る短所がある。従って、ほとんどの通信システムでは、送信側に元のデータストリームを再配列するインターリーバを具備し、受信側には再配列されたデータを元のデータストリームに復元するディインターリーバを一つ以上具備してバーストエラーに備えている。
【0005】
このようなインターリーブ技術の種類には、ブロックインターリーブと重畳インターリーブとがある。ブロックインターリーバは入力されたデータストリームをK行L列で構成されたブロック単位(K×L)でインターリーブ処理し、この際、データの入出力の手順を異なるようにしてデータストリームをランダム化させる。例えば、入力データストリームを水平に走査してメモリに格納し、メモリに格納されたデータは垂直に走査して出力する。結果的に、ブロックインターリーブによると、二つの連続した入力データの間にインターリービング間隔(L)だけの任意のビット列が挿入される。即ち、ブロック単位(K×L)において、Kは符号語長であり、Lはインターリービング間隔である。
【0006】
一方、重畳インターリーバによると、入力データをメモリに一時格納して所定時間だけ遅延させた後に出力させるので、入力時に連続した(隣接した)二つのデータの間に、所定時間だけ遅延され出力される幾つかのデータが挿入される。
【0007】
図6は、重畳インターリーバと重畳ディインターリーバとを説明するための概念図であり、重畳インターリーバ10は、入力スイッチ11と、複数個のシフトレジスタI−0〜I−(B−1)と、出力スイッチ12とから構成され、重畳ディインターリーバ15は、入力スイッチ16と、複数個のシフトレジスタD−(B−1)〜D−0と、出力スイッチ17とから構成される。ここで、重畳インターリーバ10と重畳ディインターリーバ15とに入力又は出力されるデータの例はバイト単位のものを挙げることにする。
【0008】
重畳インターリーバ10において、シフトレジスタの構造を見ると、最上端I−0はシフトレジスタ無しに直接入力と出力とが連結され、シフトレジスタの長さは0になる。その次の端I−1から最終端I−(B−1)までのシフトレジスタは、それぞれ、M、2M、3M、…、(B−1)Mの長さを有するので、隣接したシフトレジスタ間の長さの差値はMバイトになる。
【0009】
かつ、重畳ディインターリーバ15のシフトレジスタは重畳インターリーバ10のシフトレジスタと正反対の構造を有する。即ち、重畳ディインターリーバ15において、最上端D−(B−1)のシフトレジスタは、(B−1)Mの長さを有し、その次の端D−(B−2)から最終端D−0までのシフトレジスタは、それぞれ、(B−2)M、…、2M、M、0の長さを有する。このような構造の重畳インターリーバは、(B、M)重畳インターリーバとして示されるが、この際、Bはシフトレジスタの垂直端数であり、インターリービング間隔といい、Mは隣接したシフトレジスタ間の長さの差値である。
【0010】
重畳インターリーバ10において、入力スイッチ11と出力スイッチ12とは相互に同期して動作し、(I−0)端のシフトレジスタから(I(B−1))端までのシフトレジスタを順番にスイッチングする動作を周期Bに対して繰り返す。このようなスイッチング動作を通して、(I−0)端のシフトレジスタに入力される周期Bの一番目のデータは遅延されることなく出力され、(I−1)端のシフトレジスタに入力される周期Bの二番目のデータはBMだけ遅延された後に出力され、(I−2)端のシフトレジスタに入力される周期Bの三番目のデータは2BMだけ遅延された後に出力される。最後に、(I−(B−1))端のシフトレジスタに入力される周期Bの最終データは(B−1)BMだけ遅延された後に出力される。結局、送信側では入力データストリームで連続した二つのデータの間にBM個の任意のデータが挿入されて通信チャンネル13を通して伝送される。
【0011】
一方、重畳ディインターリーバ15において、入力スイッチ16と出力スイッチ17とが相互に同期して動作し、(D−(B−1))端のシフトレジスタから(D−0)端までのシフトレジスタを順番にスイッチングする動作を周期Bに対して繰り返す。このようなスイッチング動作を通して(D−(B−1))端のシフトレジスタに入力される周期Bの一番目のデータは(B−1)BMだけ遅延された後に出力され、(D−(B−2))端のシフトレジスタに入力される周期Bの二番目のデータは(B−2)BMだけ遅延された後に出力される。最後に、(D−0)端のシフトレジスタに入力される周期Bの最後のデータは遅延されず出力される。結局、受信側ではシステムが動作し始めて(B−1)BMクロックが経過した後から実際的にインターリーブされる前の元のデータストリームを得ることができる。
【0012】
このような重畳インターリーバを具現するための最小限のメモリ量は下記の式1に示した通りである。
【0013】
(式1)
Smin={M×B×(B−1)}/2 (bytes)
【0014】
ここで、Bはインターリービング間隔、Mは隣接したシフトレジスタ間の長さの差値をそれぞれ示す。
【0015】
重畳インターリーバにおいて、データ格納手段を、図6のように、先入先出バッファー(FIFO)のようなレジスタで具現する場合には非常に多数のハードウエアが必要になるので、実際の具現時には面積や複雑度を考えてレジスタの代りにRAM(Random Access Memory)を用いる。
【0016】
【発明が解決しようとする課題】
ところが、データの格納手段としてRAMを用いると、ハードウエア量は著しく減るが、RAMのアドレス制御ロジックが追加されるし、小容量のメモリを用いて高精度の重畳インターリーブを行うためのアドレス制御方法が必要になる。
【0017】
本発明は、前記のような問題点を解決するために案出されたものであり、必要な最小限のメモリのみを用いてハードウエアのサイズ及びコストを減少させた重畳インターリーバを提供することにその目的がある。
【0018】
かつ、本発明の他の目的は、前記重畳インターリーバに用いられるメモリのアドレス発生方法を提供することである。
【0019】
【課題を解決するための手段】
前記目的を達成するために本発明の重畳インターリーバは、N個のデータから構成されたデータストリームをランダム化させるためにインターリービング間隔(B)を1周期としてインターリーブする重畳インターリーバにおいて、前記データストリームを入力し、第1クロック周期の間に前記インターリービング間隔のうち一番目の入力データを出力し、第2乃至第Bクロックの各半周期の間に残りの(B−1)個の入力データをそれぞれ出力する入力手段と、垂直端が(B−1)個であり水平長さが(B/2)×Mセルである中間メモリから構成され、インターリービング間隔の二番目のデータ及びB番目のデータの一部を格納する(B/2)×Mセルと、インターリービング間隔の三番目のデータ及びB−1番目のデータの一部を格納する(B/2)×Mセルと、…、インターリービング間隔のB番目のデータの残りの一部を格納する(B/2)×Mセル等が垂直方向に連続的に位置する(ここで、MはN/Bである)メモリ部と、垂直端が(B−1)個であり水平長さが(B−1)×Mセルである基本メモリを前記中間メモリに変換させて前記中間メモリをアクセスするための物理的アドレスを発生するアドレス発生手段と、前記第1クロックの間に前記入力手段から出力される一番目の入力データを出力し、第2乃至第Bクロックの間に前記メモリ部からそれぞれ出力される以前のデータを出力する出力手段と、前記アドレス発生手段から発生された基本垂直アドレスに応じて、前記入力手段、出力手段、及びメモリ部を制御する各種制御信号を出力する制御部とを含むことを特徴とする。
【0020】
前記他の目的を達成するために本発明によるメモリアドレスの発生方法は、N個のデータから構成されたデータストリームをランダム化させるためにインターリービング間隔Bを1周期として重畳インターリーブするのに用いられるメモリのアドレスを生成する方法は、(a)B周期の一番目のデータのためにB周期の一番目のクロックでは前記メモリのアクセスをディスエーブルさせる段階と、(b)B周期の一番目のデータを除いた残りのデータの遅延のために、垂直端が(B−1)個であり水平長さが(B−1)×Mセルである基本メモリで、(B−1)個の垂直端のうち何れか一つを選択する基本垂直アドレス(AV)、(B−1)個の水平群のうち何れか一つを選択する基本水平群アドレス(MAH)、及び何れか一つの水平群内のM個のセルのうち何れか一つを選択する水平セルアドレス(LAH)を発生する段階(ここで、M=N/Bである)と、(c)垂直端が(B−1)個であり水平長さが(B/2)×Mセルである中間メモリで前記(b)段階の基本垂直アドレス(AV)を前記中間メモリの(B−1)個の垂直端のうち何れか一つを選択する中間垂直アドレス(IAV)に変換し、前記(b)段階の基本水平群アドレス(MAH)を前記中間メモリの(B/2)個の水平群のうち何れか一つを選択する中間水平群アドレス(IMAH)に変換する段階と、(d)前記(c)段階の中間垂直アドレス(IAV)と中間水平群アドレス(IMAH)及び前記(b)段階の垂直セルアドレス(LAH)を用いて前記中間メモリをアクセスするための物理的アドレス(PA)を発生する段階と、(e)前記(d)段階の物理的アドレス(PA)を1クロック間保持しながら、クロックの前の半周期にはデータを読出し、クロックの後の半周期にはデータを書込む段階とを含んで構成されることを特徴とする。
【0021】
【発明の実施の形態】
以下、本発明を添した図面に基づき更に詳細に説明する。
【0022】
図1に示した本発明による重畳インターリーバは、入力バッファー21と、メモリ、例えばスタティックRAM(SRAM)22と、アドレス発生部23と、出力バッファー24と、制御部25とから構成される。かつ、アドレス発生部23は基本アドレス発生部23−1と、中間アドレス変換部23−2と、物理的アドレス割当部23−3とから構成される。かつ、本発明ではメモリをSRAM22により具現したが、これは他の種類のメモリに取り替えることができる。更に、入出力データはバイト単位のものを例に挙げる。
【0023】
図2は図1に示したアドレス発生部23から生成される基本アドレスを用いたメモリマッピング図であり、図3は図1に示したアドレス発生部から生成される中間アドレスを用いたメモリマッピング図であり、それぞれ(12、17)重畳インターリーバを例に挙げたものである。
【0024】
図2を参照すると、基本アドレスに応じるメモリセルの配列は重畳インターリーバ(図6の重畳インターリーバ10)の(I−1)端から(I−(B−1))端までのシフトレジスタの配列と同一である。図6と比較すると、重畳インターリーバの最前端(I−0)はシフトレジスタが要らないので、この部分に当たるメモリセルが示されていないという差がある。この差は、図6の入出力スイッチ11、12が最前端(I−0)を選択する時点で図1の入力バッファー21から出力バッファー24へと直接データを伝達することにより解消される。前記メモリマッピング図では、基本垂直アドレス(AV)0〜10を用いてメモリの垂直端のうち何れか一つを選択し、基本水平群アドレス(MAH)0〜10と水平セルアドレス(LAH)0〜16とを用いて水平メモリセルを選択する。即ち、基本水平群アドレス(MAH)は11個のレジスタ群(一つのレジスタ群は17個の連続したレジスタから構成されている)のうち何れか一つを示すアドレスであり、水平セルアドレス(LAH)は基本水平群アドレス(MAH)により選択されたレジスタ群を構成する17個のレジスタのうち何れか一つの位置を示すアドレスである。
【0025】
ところが、図2のように割り当てられた基本アドレスにメモリをマッピングする場合には、SRAM22の全体サイズ、即ち121レジスタ群(=11×11)のうち斜線により示した66レジスタ群のみを用いていることがわかる。従って、用いられない残りの55レジスタ群のメモリの無駄を招き、よって重畳インターリーバのハードウエアのサイズ及びコストが増加される。
【0026】
図3は、図2のようなメモリの無駄を無くすためにメモリの使用を最適化させるメモリのマッピング方法を示したものであり、図2で基本水平群アドレス(MAH)6〜10番に当たる15個のレジスタ群(アルファベットa〜oに示す)を中間アドレスを用いて基本水平群アドレス(MAH)0〜5番で用いない部分に移してマッピングしたものである。移動されたレジスタ群の位置は図2と同一なアルファベット(a〜o)により示される。このようなメモリのマッピング時に用いられた中間垂直アドレス(IAV)0〜10はメモリの垂直端を選択し、中間水平群アドレス(IMAH)0〜5と水平セルアドレス(LAH)0〜16は水平メモリセルを選択する。図3のようなメモリマッピングによると、SRAM22は1レジスタ群が17(=M)個のレジスタから構成された66レジスタ群(=(B−1)×B/2)の最小限の容量を有し、メモリを無駄に使用することなく重畳インターリーブを行うことができる。
【0027】
図4は図1に示した基本アドレス発生部23−1の細部ブロック図であり、基本アドレス発生部23−1は、第1カウンター41、第2カウンター42、第3カウンター43、加算器44及びモジューラ計算器45から構成される。
【0028】
図5のA〜Iは、図1に示した重畳インターリーバの動作を示したタイミング図であり、(12、17)重畳インターリーバを例に挙げて入出力データ及び制御信号のレベル値を示したものである。ここで、図5のAはバイトクロック信号(byte_clock)であり、図5のBは入力データストリームD(k、i)であり、バイトクロック(byte_clock)に同期して入力バッファー21に入力される。ここで、D(k、i)はk番目の周期のi番目のデータを示す。
【0029】
図5のCは入力バッファー21のイネーブル信号IN_ENAを示したものであり、制御部25で基本垂直信号(AV)をモニタして12クロック周期の一番目のクロックでは、ローレベルを有し、12クロック周期の残りの11クロックにおいて、各クロックの前の半周期には、ハイレベルを有し、後の半周期には、ローレベルを有する。これは、アクティブロー信号である。
【0030】
図5のDは入力バッファー21の出力データを示したものであり、入力バッファーイネーブル信号IN_ENAにより1クロック遅延された後、一番目のデータはバイトクロック(図5のA参照)の一番目のクロックで全周期の間にデータバスに格納され、12周期の残りの11個のデータは残りの11クロックで各クロックの後の半周期のみにデータバスに格納される。
【0031】
図5のEは読出イネーブル信号READを示したものであり、制御部25で基本垂直信号(AV)をモニタして12クロック周期の一番目のクロックでは、ハイレベルを有し、12クロック周期の残りの11クロックのうち各クロックの前の半周期には、ローレベルを有し、後の半周期には、ハイレベルを有する。これは、アクティブロー信号である。
【0032】
図5のFは書込みイネーブル信号WRITEを示したものであり、制御部25で基本垂直信号(AV)をモニタして12クロック周期の一番目のクロックでは、ハイレベルを有し、12クロック周期の残りの11クロックのうち各クロックの前の半周期には、ハイレベルを有し、後の半周期には、ローレベルを有する。これは、アクティブロー信号である。
【0033】
図5のGはSRAM22をアクセスするためにアドレスバスに格納されたアドレスデータのことを示したものであり、アドレス発生部23から提供された物理的アドレス(PA)31は12クロック周期の一番目のクロックを除いた残りのクロックで各クロックの全周期の間に同一な値に保持される。
【0034】
図5のHはデータバスに格納されたデータであり、12クロック周期の一番目のクロックと、残りの11クロックの後の半周期には入力バッファー21の出力データD(k、i)が格納され、残りの11クロックの前の半周期には物理的アドレス(PA)(図5のG参照)に応じてSRAM22から読出された出力データM(k、i)が格納される。
【0035】
図5のIは出力バッファー24の出力データであり、12クロック周期の一番目のクロックでは入力バッファー21から供給されるデータが出力され、残りの11クロックではそれぞれSRAM22から読出されたデータが出力される。
【0036】
次いで、上記のように構成された本実施の形態の重畳インターリーバの動作について詳細に説明する。
【0037】
図1において、入力バッファー21は入力データをバイト単位でラッチして制御部25から提供された入力バッファーイネーブル信号IN_ENAに応じて入力データをデータバスに出力する。データバスに出力されたデータは、制御部25の書込みイネーブル信号WRITE及びアドレス発生部23から提供された物理的アドレス(PA)31に応じてSRAM22の該当するセル位置に格納される。SRAM22に格納されたデータは、制御部25の読出イネーブル信号及びアドレス発生部23から提供された物理的アドレス(PA)31に応じて該当するセル位置から読出されてデータバスに出力される。出力バッファー24は、制御部25から提供された出力バッファーイネーブル信号OUT_ENAに応じてデータバスに格納されたデータをラッチして出力する。
【0038】
本発明の実施形態では各クロックの前の半周期にはSRAM22からデータを出力する読出動作を行い、クロックの残りの後の半周期にはデータバスに格納された入力データをSRAM22に格納する書込み動作を行う。このために、制御部25ではアドレス発生部23の基本アドレス発生部23−1から出力された基本垂直アドレス(AV)26に応じて、各クロックの前の半周期にはSRAM22の読出イネーブル信号READと出力バッファー24の出力バッファーイネーブル信号OUT_ENAとを提供し、各クロックの後の半周期にはSRAM22の書込みイネーブル信号WRITEと入力バッファー21の入力バッファーイネーブル信号IN_OUTとを提供する。
【0039】
アドレス発生部23において、基本アドレス発生部23−1はリセット信号(RESET)によりリセットされ、バイトクロック(CLK)に応じて図2のように垂直端数が(B−1)であり、水平メモリセルの数が(B−1)Mであるメモリマッピングのための基本垂直アドレス(AV)26と基本水平群アドレス(MAH)27及び水平セルアドレス(LAH)28とを発生させる。中間アドレス変換部23−2では、基本アドレス発生部23−1から提供された基本垂直アドレス(AV)26と基本水平群アドレス(MAH)27とを用いて、図3のように垂直端数が(B−1)であり、水平メモリセル数が(B/2×M)であるメモリマッピングのための中間垂直アドレス(IAV)29と中間水平群アドレス(IMAH)30とに変換させて出力する。かつ、物理的アドレス割当部23−3では、中間アドレス変換部23−2から中間垂直アドレス(IAV)29と中間水平群アドレス(IMAH)30とを提供され、基本アドレス発生部23−1から水平セルアドレス(LAH)28を提供され、図3のようなSRAM22に実際にアクセスするための1次元の物理的アドレス(PA)31を出力する。
【0040】
本発明による重畳インターリーバの動作は、1クロック周期の間に物理的アドレス(PA)31は変らず、各クロックの前の半周期に物理的アドレス(PA)31が示すメモリ位置に格納されたデータを読出してデータバスに出力させ、そのクロックの後の半周期には現在の入力データを読出されたアドレスのメモリ位置に格納する。即ち、メモリの物理的アドレス(PA)31は一つのクロックに対して同じ値を保持しながら、インターリービング間隔(B=12クロック)毎に同一な基本垂直アドレス(AV)を示すようになる。ところが、基本垂直アドレス(AV)に応じて水平位置を示すアドレスである基本水平群アドレス(MAH)と水平セルアドレス(LAH)は変り、特に基本水平群アドレス(MAH)の変化周期は基本垂直アドレス(AV)に応じて変る。
【0041】
基本水平群アドレス(MAH)の変化周期は、図6のシフトレジスタ端の長さと同一な周期性を有し、表1は基本水平群アドレス(MAH)の変化周期を説明するためのものである。
【0042】
【表1】
【0043】
前記表1と図2とを比較して説明すると、基本垂直アドレス(AV=−1)は遅延されず出力される12周期の一番目のデータD(k、0)のためのものであり、基本垂直アドレス(AV=0)は12周期の二番目のデータD(k、1)を格納するための、図2の一番目の垂直端のアドレスであり、基本垂直アドレス(AV=1)は12周期の三番目のデータD(k、2)を格納するための、図2の二番目の垂直端のアドレスである。即ち、基本垂直アドレス(AV)は1クロック毎に1ずつ増加され−1、0、1、…、10、−1、0、1、…に出力される。基本水平群アドレス(MAH)は、12周期のi番目のデータが17個入力された後(即ち、水平セルアドレス(LAH)が0〜16まで変化した後、再び最初の0になる瞬間に)、1ずつ増加される。即ち、基本水平群アドレス(MAH)は図2の斜線部分のメモリ位置を示すために、基本垂直アドレス(AV)及び水平セルアドレス(LAH)に応じて周期的に変化する。
【0044】
このような基本垂直アドレス(AV)、基本水平群アドレス(MAH)及び水平セルアドレス(LAH)を生成するための基本アドレス発生部(23−1)に対して図4に基づき更に詳細に説明すると次の通りである。
【0045】
図4において、第1カウンター41はリセット信号(RST)によりリセットされた後、全体システムのバイトクロック(図5のA参照)に応じて同期され、初期値−1から順番に1ずつ増加させて10までカウントし、再び−1からカウント周期(B=12)に対してカウント動作を繰り返す。第1カウンター41のカウント値は4ビットの基本垂直アドレス(AV)26に当たる。
【0046】
第2カウンター42は第1カウンター41から提供された第1キャリー信号CARRY1に応じてカウントし始めて、初期値0から順番に1ずつ増加させて16までカウントし、再び0からカウント周期(M=17)に対してカウント動作を繰り返す。第2カウンター42のカウント値は5ビットの水平セルアドレス(LAH)28に当たる。
【0047】
第3カウンター43は第2カウンター42から提供された第2キャリー信号CARRY2に応じてカウントし始めて、初期値0から順番に1ずつ増加させて27719までカウントし、再び0からカウント周期(LCM=27720)に対してカウント動作を繰り返す。ここで、27720は0〜11までの定数に対する最小公倍数に当たり、基本アドレスを生成する循環周期である。
【0048】
加算器44は基本垂直アドレス(AV)26に1を加えて出力し、モジューラ計算器45は加算器44の出力値(AV+1)を用いて第3カウンター43のカウント値をモジューラ演算して出力する。モジューラ計算器45から出力された値は基本水平群アドレス(MAH)27に当たる。
【0049】
再び図1に戻り、前記のように発生された基本アドレス26、27、28は、下記の式により実際のSRAM22にアクセスできる1次元の実際のアドレス(PA)31に変換される。
【0050】
まず、中間アドレス変換部23−2では、基本垂直アドレス(AV)26と基本水平群アドレス(MAH)27から中間垂直アドレス(IAV)29と中間水平群アドレス(IMAH)30を計算するが、その変換式は下記の式2及び式3の通りである。
【0051】
(式2)
IAV=AV、(0≦MAH<B/2)
IAV=(B−2)−AV、(B/2≦MAH)
【0052】
(式3)
IMAH=MAH、(0≦MAH<B/2)
IMAH=(B−1)−MAH、(B/2≦MAH)
【0053】
前記のように計算された2次元の中間垂直アドレス(IAV)29と中間水平群アドレス(IMAH)30は、図2の基本メモリの群セルa、b、c、…、n、oが図3の中間メモリのように移動した時の各メモリセルの位置を示すアドレスに当たる。
【0054】
そこで、物理的アドレス割当部23−3では、図3のようなメモリをアクセスするために2次元の中間垂直アドレス29、中間水平群アドレス30及び水平セルアドレス28を1次元の物理的アドレス(PA)31にマッピングさせる。
【0055】
中間垂直アドレス29、中間水平群アドレス30及び垂直セルアドレス28を物理的アドレス(PA)31に割り当てる規則は、図3のメモリセルの配列を垂直又は水平に走査して順次にアドレス値を割り当てることである。物理的アドレス(PA)の割当式は下記の式4a及び式4bの通りである。
【0056】
(式4a)
PA=(IMAH×M+LAH)×(B−1)+IAV :垂直に走査したアドレス
【0057】
(式4b)
PA={IAV×(B/2)×M+IMAH}×M+LAH :水平に走査したアドレス
【0058】
前記のような変換を行う中間アドレス変換部23−2及び物理的アドレス割当部23−3は、周知の加算器と演算器とを用いて簡単に実現することができる。ここで、インターリービング間隔(B)と一つのレジスタ群を構成するレジスタ数(M=N/B)(ここで、Nは一つのデータストリームを構成するデータの数)は予め設定された定数である。
【0059】
制御部25では、基本アドレス発生部23−1から基本垂直アドレス(AV)26を入力され、入力バッファー21のための入力バッファーネーブル信号IN_ENA、SRAM22のための読出イネーブル信号READ及び書込みイネーブル信号WRITE、並びに出力バッファー24のための出力バッファーイネーブル信号OUT_ENAを発生する。
【0060】
即ち、制御部25では、基本垂直アドレス(AV)26を監視して、現在のクロックがインターリービング間隔(B)、即ち12クロックのうち何番目のクロックであるかを判断し、該クロックに応じて制御信号を発生させる。その反面、図5のA乃至図5のIを参照して説明すると次の通りである。制御部25から供給される制御信号はアクティブロー信号であることを例に挙げる。
【0061】
周期12クロック(図5のA参照)のうち一番目のクロックに同期して一番目のデータD(k、0)が入力バッファー21に入力されると、一番目のデータD(k、0)は、SRAM22を通らず、そのまま出力バッファー24を通して出力させるべきである。従って、入力時点から1クロック遅延された二番目のクロックの間、入力バッファーイネーブル信号IN_ENA(図5のC参照)は、ローレベルを保持して、入力バッファー21に入力されたデータ(図5のB参照)を図5のDのようにデータバスに出力する。これと同時に、読出イネーブル信号READ(図5のE参照)と書込みイネーブル信号WRITE(図5のF参照)とは、ハイレベルを保持してSRAM22をディスエーブル状態にする。この際、出力バッファーイネーブル信号OUT_ENAは、ローレベルを保持し、出力バッファー24は、データバスに格納された一番目のデータD(k、0)をラッチして図5のIのように出力する。
【0062】
周期12のデータのうち、一番目のデータD(k、0)を除いた残りのデータD(k、1)〜D(k、11)は、SRAM22に格納させて所定の時間だけ遅延した後に出力させるべきである。従って、周期12クロック(図5のA参照)の二番目のクロックに同期して二番目のデータD(k、1)が入力バッファー21に入力されると、三番目のクロックの前の半周期ではSRAM22の物理的アドレス(PA)31(図5のG参照)に格納された以前の入力データM(k、1)を読出してデータバスに出力するように、読出イネーブル信号READ(図5のE参照)は、ローレベルを保持し、書込みイネーブル信号WRITE(図5のF参照)は、ハイレベルを保持する。三番目のクロックの後の半周期では、入力バッファーイネーブル信号IN_ENA(図5のC参照)は、ローレベルを保持して入力データD(k、1)をデータバス上に格納させ、以前の入力データM(k、1)が格納された物理的アドレス(図5のG参照)と同一な位置に現在入力されたデータD(k、1)を格納するように、読出イネーブル信号READ(図5のE参照)は、ハイレベルを保持し、書込みイネーブル信号WRITE(図5のF参照)は、ローレベルを保持する。かつ、出力バッファー24に入力される出力バッファーイネーブル信号OUT_ENAは、ローレベルに遷移され、三番目のクロックの前の半周期にデータバス(図5のH参照)上に格納されたSRAM22からの以前の入力データM(k、1)が出力バッファー24によりラッチされて図5のIのように出力される。
【0063】
引き続き、前記二番目のデータD(k、1)を処理する過程で発生された制御信号は、残りのデータD(k、2)〜D(k、11)を処理する過程でも同一な値に遷移されながら入力バッファー21、SRAM22及び出力バッファー24を制御するようになる。
【0064】
前述した動作を要約すると、12周期のデータストリームで一番目に入力されたデータD(k、0)は、入力バッファー21でSRAM22を通らず直接出力バッファー24を通して出力される。12周期の二番目以下に入力されたデータD(k、1)〜D(k、11)は、アドレス発生部23から提供された物理的アドレス(PA)31に応じてSRAM22に格納され、所定の時間だけ遅延された後に出力される。この際、物理的アドレス(PA)31は、1クロック間保持されながら、各クロックの前の半周期にはSRAM22に格納されていた過去の入力データM(k、1)〜M(k、11)が出力され、各クロックの後の半周期には現在の入力データD(k、1)〜D(k、11)がSRAM22に格納される。
【0065】
【発明の効果】
以上、本発明によると、メモリのアドレス及び制御信号を効率よく発生させて高精度の重畳インターリーブ動作を行うことができ、理論上必要な最小限のメモリサイズ(=B×M×(B−1)/2)(バイト)のみを用いるので、インターリーバのハードウエアのサイズ及びコストを減少させることができる。
【図面の簡単な説明】
【図1】図1は、本発明の一実施の形態の重畳インターリーバの構成を示すブロック図である。
【図2】図2は、図1に示すアドレス発生部から生成される基本アドレスを用いたメモリマッピング図である。
【図3】図3は、図1に示すアドレス発生部から生成される中間アドレスを用いたメモリマッピング図である。
【図4】図2に示す基本アドレス発生部の細部ブロック図である。
【図5】図5は、図1に示す各部の動作を説明するタイミング図である。
【図6】図6は、一般的な重畳インターリーバの概念図である。
【符号の説明】
21 入力バッファー
22 SRAM
23 アドレス発生部
23−1 基本アドレス発生部
23−2 中間アドレス変換部
23−3 物理アドレス割当部
24 出力バッファー
25 制御部
41 第1カウンター
42 第2カウンター
43 第3カウンター
44 加算器
45 モジューラ計算器
Claims (8)
- N個のデータから構成されたデータストリームをランダム化させるためにインターリービング間隔(B)を1周期としてインターリーブする重畳インターリーバにおいて、
前記データストリームを入力し、第1クロック周期の間に前記インターリービング間隔のうち一番目の入力データを出力し、第2乃至第Bクロックの各半周期の間に残りの(B−1)個の入力データをそれぞれ出力する入力手段と、
垂直端が(B−1)個であり水平長さが(B/2)×Mセルである中間メモリから構成され、インターリービング間隔の二番目のデータ及びB番目のデータの一部を格納する(B/2)×Mセルと、インターリービング間隔の三番目のデータ及びB−1番目のデータの一部を格納する(B/2)×Mセルと、…、インターリービング間隔のB番目のデータの残りの一部を格納する(B/2)×Mセル等が垂直方向に連続的に位置する(ここで、MはN/Bである)メモリ部と、
垂直端が(B−1)個であり水平長さが(B−1)×Mセルである基本メモリを前記中間メモリに変換させて前記中間メモリをアクセスするための物理的アドレスを発生するアドレス発生手段と、
前記第1クロックの間に前記入力手段から出力される一番目の入力データを出力し、第2乃至第Bクロックの間に前記メモリ部からそれぞれ出力される以前のデータを出力する出力手段と、
前記アドレス発生手段から発生した基本垂直アドレスに応じて、前記入力手段、出力手段、及びメモリ部を制御する各種制御信号を出力する制御部とを含むことを特徴とする重畳インターリーバ。 - 前記アドレス発生手段は、
前記基本メモリをアクセスする基本垂直アドレス、基本水平群アドレス、及び水平セルアドレスを生成する基本アドレス発生部と、
前記基本メモリで実際に用いられる一部のメモリの位置を用いられないメモリの位置に移動させて形成された前記中間メモリをアクセスするために、前記基本垂直アドレス及び基本水平群アドレスを中間垂直アドレス及び中間水平群アドレスに変換させる中間アドレス変換部と、
前記中間垂直アドレス、前記中間水平群アドレス、及び前記水平セルアドレスを用いて、前記物理的アドレスを生成する物理的アドレス割当部とを含んで構成されることを特徴とする請求項1に記載の重畳インターリーバ。 - 前記基本アドレス発生部は、
バイトクロックに同期され、初期値−1から順番に1ずつ増加させて、B−2までを繰り返してカウントし、カウントされた値を前記基本垂直アドレスとして出力する第1カウンターと、
前記第1カウンターから提供された第1キャリー信号を入力されてカウントし始め、初期値0から順番に1ずつ増加させ、M−1までを繰り返してカウントし、カウントされた値を前記水平セルアドレスとして出力する第2カウンターと、
前記第2カウンターから提供された第2キャリー信号を入力されてカウントし始め、初期値0から順番に1ずつ増加させ、LCMまで(ここで、LCMは、1〜B−1までの定数に対する最小公倍数である)を繰り返してカウントし、カウントされた値を前記基本アドレスに対する循環周期として出力する第3カウンターと、
前記第1カウンターから提供された基本垂直アドレスに、1を加算して出力する加算器と、
前記加算器の出力値を用いて前記第3カウンターのカウント値をモジューラ演算してその結果値を基本水平群アドレスとして出力するモジューラ計算器とを含んで構成されることを特徴とする請求項2に記載の重畳インターリーバ。 - 1クロック周期の間に前記物理的アドレスが保持されながら、前記メモリ部はクロックの前の半周期に物理的アドレスに当たるメモリ位置に格納された以前のデータを読出し、クロックの後の半周期に前記物理的アドレスに当たるメモリ位置に前記入力手段としての現在の入力データを格納することを特徴とする請求項1に記載の重畳インターリーバ。
- N個のデータから構成されたデータストリームをランダム化させるために、インターリービング間隔(B)を1周期として重畳インターリーブするのに用いられるメモリのアドレスを生成する方法であって、
(a)B周期の一番目のデータのためにB周期の一番目のクロックでは前記メモリのアクセスをディスエーブルさせる段階と、
(b)B周期の一番目のデータを除いた残りのデータの遅延のために、垂直端が(B−1)個であり水平長さが(B−1)×Mセルである基本メモリで、(B−1)個の垂直端のうち何れか一つを選択する基本垂直アドレス(AV)、(B−1)個の水平群のうち何れか一つを選択する基本水平群アドレス(MAH)、及び何れか一つの水平群内のM個のセルのうち何れか一つを選択する水平セルアドレス(LAH)を発生する段階(ここで、M=N/Bである)と、
(c)垂直端が(B−1)個であり水平長さが(B/2)×Mセルである中間メモリで前記(b)段階の基本垂直アドレス(AV)を用いて、前記中間メモリの(B−1)個の垂直端のうち何れか一つを選択する中間垂直アドレス(IAV)に変換し、前記(b)段階の基本水平群アドレス(MAH)を用いて、前記中間メモリの(B/2)個の水平群のうち何れか一つを選択する中間水平群アドレス(IMAH)に変換する段階と、
(d)前記(c)段階の中間垂直アドレス(IAV)と中間水平群アドレス(IMAH)及び前記(b)段階の水平セルアドレス(LAH)を用いて前記中間メモリをアクセスするための物理的アドレス(PA)を発生する段階と、
(e)前記(d)段階の物理的アドレス(PA)を1クロック間保持しながら、クロックの前の半周期にはデータを読出し、クロックの後の半周期にはデータを書込む段階とを含んで構成されることを特徴とするメモリのアドレス発生方法。 - 前記(b)段階で、前記基本垂直アドレス(AV)は、初期値−1からB−2まで繰り返してカウントすることにより生成され、前記水平セルアドレス(LAH)は、初期値0からM−1まで繰り返してカウントすることにより生成され、前記基本水平群アドレス(MAH)は、初期値0からLCM(ここで、LCMは1〜B−1までの定数に対する最小公倍数である)まで繰り返してカウントした値を前記基本垂直アドレス(AV)に1を加算した値にてモジューラ演算することにより生成されることを特徴とする請求項5に記載のメモリのアドレス発生方法。
- 前記(c)段階で、前記中間垂直アドレス(IAV)は、基本水平群アドレス(MAH)が0≦MAH<B/2である時にはIAV=AVであり、B/2≦MAHである時にはIAV=(B−2)−AVに変換され、前記中間水平群アドレス(IMAH)は、基本水平群アドレス(MAH)が0≦MAH<B/2である時にはIMAH=MAHであり、B/2≦MAHである時にはIMAH=(B−1)−MAHに変換されることを特徴とする請求項5に記載のメモリのアドレス発生方法。
- 前記(d)段階で、前記物理的アドレス(PA)は、前記メモリを垂直方向に走査した場合にはPA=(IMAH×M+LAH)×(B−1)+IAVに割り当てられ、前記メモリを水平方向に走査した場合にはPA=(IAV×B/2×M+IMAH)×M+LAHに割り当てられることを特徴とする請求項5に記載のメモリのアドレス発生方法。
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