RU29816U1 - Кодирующее устройство помехоустойчивого кода - Google Patents
Кодирующее устройство помехоустойчивого кода Download PDFInfo
- Publication number
- RU29816U1 RU29816U1 RU2002131581/20U RU2002131581U RU29816U1 RU 29816 U1 RU29816 U1 RU 29816U1 RU 2002131581/20 U RU2002131581/20 U RU 2002131581/20U RU 2002131581 U RU2002131581 U RU 2002131581U RU 29816 U1 RU29816 U1 RU 29816U1
- Authority
- RU
- Russia
- Prior art keywords
- error
- shift register
- inputs
- memory elements
- outputs
- Prior art date
Links
Description
fld 3458l
: ,й rtift lUH ави «I Кодирующее устройство помехоустойчивого кода
Полезная модель относится к области техники связи и может быть использована для помехоустойчивого кодирования цифровой информации в системах передачи данных.
Кодирующее устройство, описанное в настоящей заявке, применимо для кодирования информации линейными циклическими помехоустойчивыми кодами. Устройство можно использовать для кодирования двоичных и недвоичных помехоустойчивых кодов. В результате кодирования формируется помехоустойчивый код, в котором информационная и проверочная части кода разделены, т. е. формируется систематический помехоустойчивый код.
В настоящее время цифровые каналы связи ультракоротковолновых и дециметровых диапазонов, в частности спутниковые каналы, характеризуются большими массивами передаваемой информации. Причем скорость обработки информации во вновь вводимых линиях связи достигает 120 Мбит/с и более.
При использовании в таких каналах связи помехоустойчивых кодов актуальной является задача создания кодирующих устройств, обладающих высоким быстродействием и при этом имеющих простую аппаратную и программную реализацию.
Известно кодирующее устройство помехоустойчивого кода, содержащее регистр сдвига и блок сумматоров по модулю два, причем выходы регистра сдвига, соединены с входами блока сумматоров по модулю два и являются выходами кодирующего устройства помехоустойчивого кода, а выход блока сумматоров по модулю два соединен со входом регистра сдвига 1.
. -. ,1 : ;
МПК 7H03 M 13/05
да получают при сдвиге входной последовательности на один символ и количество сдвигов, необходимых для кодирования всего помехоустойчивого кода равно, по крайней мере, числу проверочных символов в кодовом слове.
Наиболее близким к предлагаемому устройству является кодирующее устройство помехоустойчивого кода (прототип), содержащее регистр сдвига, блок запоминающих устройств и блок сумматоров по модулю два, причем регистр сдвига состоит из совокупности последовательно соединенных групп элементов памяти, по т элементов памяти в каждой группе и выходы каждой предыдущей группы элементов памяти связаны с соответствующими входами каждой последующей группы элементов памяти, выход последней группы элементов памяти является выходом кодирующего устройства помехоустойчивого кода, выходы регистра сдвига соединены со входами блока запоминающих устройств, выходы блока запоминающих устройств связаны с входами блока сумматоров по модулю два, выход которого соединен с входом регистра сдвига 2.
Недостатком этого устройства является высокая сложность из-за большого объема памяти блока запоминающих устройств. В блоке запоминающих устройств хранится кодовая таблица, состоящая из 2 строк, где т - число элементов памяти в каждой группе элементов памяти регистра сдвига, V - задается порождающим полиномом кода g(x) jc+...+л; +7, а именно степенью младшего, отличного от 1 члена порождающего полинома кода, г - степень порождающего полинома кода или избыточность помехоустойчивого кода. При больших величинах v объем памяти блока запоминающих устройств будет большим, что может вызывать затруднения при аппаратной и программной реализации устройства.
Цель полезной модели - уменьшение сложности кодирующего устройства помехоустойчивого кода за счет уменьшения объема памяти блока запоминающих устройств.
Для достижения цели предложено кодирующее устройство помехоустойчивого кода, содержащее регистр сдвига, блок запоминающих устройств и блок сумматоров по модулю два, причем регистр сдвига состоит из совокупности последовательно соединенных групп элементов памяти, по т элементов памяти в каждой группе и выходы каждой предыдущей группы элементов памяти связаны с соответствующими входами каждой последующей группы элементов памяти, выход последней группы элементов памяти является выходом кодирующего устройства помехоустойчивого кода, выходы регистра сдвига соединены со входами блока запоминающих устройств, выходы блока запоминающих устройств связаны с входами блока сумматоров по модулю два, выход которого соединен с входом регистра сдвига. Новым является то, что блок запоминающих устройств состоит из совокупности запоминающих устройств и блок сумматоров по модулю два состоит из совокупности сумматоров по модулю два, входы каждого из запоминающих устройств блока запоминающих устройств соединены с выходами соответствующих групп элементов памяти регистра сдвига, первые выходы запоминающих устройств связаны со входами первого сумматора по модулю два, вторые выходы запоминающих устройств соединены со входами второго сумматора по модулю два и т. д. При этом входы регистра сдвига являются входами кодирующего устройства помехоустойчивого кода.
На чертеже приведена структурная электрическая схема предлагаемого устройства.
Кодирующее устройство помехоустойчивого кода содержит; регистр сдвига 1, выполненный из последовательно соединенных групп элементов памяти 2 по /и элементов в каждой группе, блок запоминающих устройств 3, состоящий из совокупности запоминающих устройств 4 и блок сумматоров по модулю два 5, выполненный из совокупности сумматоров по модулю два 6.
Количество элементов памяти (разрядов) в группах элементов памяти 2 регистра сдвига 1 в устройстве соответствует количеству символов k в исходной информационной последовательности, для которой формируется помехоустойчивый код. Элементы памяти в регистре сдвига 1 собраны в группы элементов памяти 2 по /и элементов в каждой группе. Всего регистр сдвига 1 состоит из j Л/т групп элементов памяти 2.
Вначале исходная информационная последовательность, состоящая из k символов, поступает в параллельном коде на вход устройства, и символы этой информационной последовательности записываются в группы элементов памяти 2 регистра сдвига 1.
Для описания работы устройства будем представлять исходную информацию в виде информационного полинома/(;t), коэффициентами которого являются информационные символы.
Проверочная часть г(х) слова помехоустойчивого кода в полиномиальной форме записи может быть записана в виде
r(x)f(x)x-modg(x) ,(1)
где g -порождающий полином помехоустойчивого кода, п блоковая длина, а Л:- информационная длина кода .
Информационная часть помехоустойчивого кода в соответствии с порядком записи ее в регистр сдвига 1, состоящий из 5 т разрядных групп элементов памяти 2, может быть представлена в форме
f(x)f(x)Фf2(x)Ф...фf,(x) ,(2)
где fi(x) есть i -аят разрядная компонента информационной части кода, записанная в соответствующую г - ую w разрядную группу элементов памяти 2 регистра сдвига l,s - общее число групп элементов памяти 2 в регистре сдвига (k mxs}.
Подставляя уравнение (2) в (1) получим проверочную часть помехоустойчивого кода в виде г(х) f,(x) modg(x) modg(x) Ф... Ф/,(х) modg(x) (3) g и первые (старшие) т разрядов проверочной части кода будут равны (х)„г modg(x) (x) modg(x)m Ф ...Ф f,(x) mod (x)n,,(4) где / 7m обозначает первые m разрядов полинома. Вычисления проверочных символов помехоустойчивого кода в кодирующем устройстве осуществляют в соответствии с уравнением (4). Для этого каждая группа символов, находящаяся в соответствующей группе элементов памяти 2-сдвигового регистра 1, т. е. / - ая /и разрядная компонента информационной части KOflfl.fi(x) подается на адресные входы соответствующего запоминающего устройства 4 блока запоминающих устройств 3. В / - ом запоминающем устройстве 4 блока запоминающих устройств 3 определяют / - ое слагаемое ) mod g(x)m , входящее в уравнение (4). В запоминающем устройстве 3, которое может быть как оперативным, так и постоянным, так как в нем хранится постоянно одна и та же информация, помещается таблица, состоящая из 2 строк. Адресом (аргументом) строки таблицы является i - аят разрядная компонента информационной части KOflfl.fi(x), а содержимым таблицы с этим адресом будет fi(x) modg(x). Соответствующие таблицы формируются заранее по правилу j(x)(x) modg(x) и выходом таблицы будет i - ая т разрядная компонента проверочной части кода, входящая в уравнение (4). После вычисления по таблицам всех компонентов проверочной части помехоустойчивого кода fi(x)x modg(x)m , i l...s осуществляют определение первых т разрядов проверочной части кода. Для этого, в соответствии с уравнением (4), компоненты проверочной части помехоустойчивого кода, сформированные на выходах запоминающих устройств 4,
поразрядно суммируют в сумматорах по модулю два 6 блока сумматоров по модулю два 5.
Далее первые т разрядов проверочной части кода с выхода блока сумматоров по модулю два 5, записывают в первую группу элементов памяти 2 регистра сдвига 1. При этом остальные информационные символы кода, находящиеся до этого в регистре сдвига 1, сдвигают группами по т символов в сторону старших разрядов.
Следующие разряды проверочной части кода вычисляют, в силу цикличности помехоустойчивого кода, аналогичным образом.
Таким образом, вычисление очередных от разрядов проверочной части помехоустойчивого кода выполняют за один такт, что обеспечивает высокое быстродействие кодирующего устройства.
При этом информационные символы, а вслед за ними проверочные символы кода, группами по m символов с выхода последней группы элементов памяти 2 регистра сдвига 1 поступают на выход кодирующего устройства помехоустойчивого кода.
В предполагаемой полезной модели для вычисления проверочных символов помехоустойчивого кода требуемый объем памяти блока запоминающих устройств 3 оценивается величиной
FO бит(5)
В известном устройстве объем памяти блока запоминающих устройств 3 будет равен
V} бит,(6)
где величина v определяется видом порождающего полинома кода g(x)x+.,.+x-+l.
Поскольку величина v входит в показатель степени двойки формулы (6), объем памяти в известном устройстве может достигать больших значений и вызывать существенные затруднения при реализации устройства.
позволяющим исправлять тройные ошибки, имеет порождающий многочлен вида g(x,) x +x +jc +jc +x +x +jc +/+/+jc +7. Для требуемый объем памяти блока запоминающих устройств предлагаемого кодирующего устройства, согласно уравнению (5), будет равен (16/4) бит, в то время, как аналогичный объем памяти для известного устройства будет составлять Vi 2 х4 131072 бит.
Отметим также, что предлагаемое кодирующее устройство может быть реализовано как аппаратным, так и программно - аппаратным путем. В последнем случае, включение уже существующих отдельных элементов ЭВМ (сумматоров, запоминающих устройств, регистров) в предлагаемое устройство дает дополнительный выигрыш в объеме оборудования.
Достигаемым техническим результатом предлагаемого кодирующего устройства помехоустойчивого кода является уменьшение сложности его аппаратной и программной реализаций.
Источники информации:
1.Питерсон У., Уэлдон Э. Коды, исправляющие ошибки. Пер. с англ./ Под ред. Р. Л. Добрушина и С. И. Самойленко. - М.: Мир, 1976, стр. 253 -255.
2.Авторское свидетельство СССР № 1239868, кл. 4 П 03 М 13/02 //G 06 F 11/26, опубл. 1986. Автор:Kjluj S- - Квашенников
Claims (1)
- Кодирующее устройство помехоустойчивого кода, содержащее регистр сдвига, блок запоминающих устройств и блок сумматоров по модулю два, причем регистр сдвига состоит из совокупности последовательно соединенных групп элементов памяти, по m элементов памяти в каждой группе и выходы каждой предыдущей группы элементов памяти связаны с соответствующими входами каждой последующей группы элементов памяти, выход последней группы элементов памяти является выходом кодирующего устройства помехоустойчивого кода, выходы регистра сдвига соединены со входами блока запоминающих устройств, выходы блока запоминающих устройств связаны с входами блока сумматоров по модулю два, выход которого соединен с входом регистра сдвига, отличающееся тем, что блок запоминающих устройств состоит из совокупности запоминающих устройств и блок сумматоров по модулю два состоит из совокупности сумматоров по модулю два, входы каждого из запоминающих устройств блока запоминающих устройств соединены с выходами соответствующих групп элементов памяти регистра сдвига, первые выходы запоминающих устройств связаны со входами первого сумматора по модулю два, вторые выходы запоминающих устройств соединены со входами второго сумматора по модулю два, i-тые выходы запоминающих устройств соединены с входами i-го сумматора по модулю два, при этом входы регистра сдвига являются входами кодирующего устройства помехоустойчивого кода.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2002131581/20U RU29816U1 (ru) | 2002-11-28 | 2002-11-28 | Кодирующее устройство помехоустойчивого кода |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2002131581/20U RU29816U1 (ru) | 2002-11-28 | 2002-11-28 | Кодирующее устройство помехоустойчивого кода |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU29816U1 true RU29816U1 (ru) | 2003-05-27 |
Family
ID=48233675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2002131581/20U RU29816U1 (ru) | 2002-11-28 | 2002-11-28 | Кодирующее устройство помехоустойчивого кода |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU29816U1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2621971C1 (ru) * | 2016-03-14 | 2017-06-08 | Акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" | Способ передачи многоблочных сообщений в комплексах телекодовой связи |
-
2002
- 2002-11-28 RU RU2002131581/20U patent/RU29816U1/ru active Protection Beyond IP Right Term
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2621971C1 (ru) * | 2016-03-14 | 2017-06-08 | Акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" | Способ передачи многоблочных сообщений в комплексах телекодовой связи |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0066618B1 (en) | Bit serial encoder | |
| US9876607B2 (en) | Methods and apparatus employing FEC codes with permanent inactivation of symbols for encoding and decoding processes | |
| US5465260A (en) | Dual purpose cyclic redundancy check | |
| EP0290349B1 (en) | Method and apparatus for encoding using a Reed-Solomon error correction code | |
| KR930017343A (ko) | 데이타 스트림의 인터리빙 및 인코딩 방법과 그 장치 | |
| CN101902228B (zh) | 快速循环冗余校验编码方法及装置 | |
| EP0092960A2 (en) | Apparatus for checking and correcting digital data | |
| Arazi | A commonsense approach to the theory of error correcting codes | |
| US4293951A (en) | Method and apparatus for encoding/decoding a convolutional code to a periodic convolutional code block | |
| US7895498B2 (en) | Apparatuses and method for error correction coding and error correction decoding | |
| EP0720759B1 (en) | Programmable redundancy/syndrome generator | |
| US3571795A (en) | Random and burst error-correcting systems utilizing self-orthogonal convolution codes | |
| WO1984003157A1 (en) | Burst error correction using cyclic block codes | |
| KR101391725B1 (ko) | 선형 블럭 코딩을 위한 생성 행렬 구성 장치 및 그 방법과,그 방법으로 생성된 생성 행렬을 이용하는 코딩 장치 및디코딩 장치 | |
| EP1610467A1 (en) | Efficient address generation for Forney's modular periodic interleavers | |
| RU29816U1 (ru) | Кодирующее устройство помехоустойчивого кода | |
| KR200141094Y1 (ko) | 비씨에이취 코드워드를 부호화하는 장치 | |
| US8301962B2 (en) | Apparatus and method for generating a linear code | |
| EP0341851A2 (en) | Method and apparatus for interleaved encoding | |
| EP0674395A2 (en) | Error correction code encoding device and error correction code encoding method | |
| RU42143U1 (ru) | Декодирующее устройство помехоустойчивого кода | |
| KR20060101039A (ko) | 갈로이스 필드의 원소 재배열을 이용한 인터리빙 방법 | |
| KR100192792B1 (ko) | 리드 솔로몬 복호기의 다항식 평가 장치 | |
| KR100510643B1 (ko) | 이동통신 시스템에서의 인터리빙 방법 | |
| JPH07262030A (ja) | 誤り訂正符号化装置および誤り訂正符号化方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ND1K | Extending utility model patent duration | ||
| PC12 | Official registration of the transfer of the exclusive right without contract for utility models |
Effective date: 20120731 |
|
| ND1K | Extending utility model patent duration |
Extension date: 20151128 |