RU42143U1 - Декодирующее устройство помехоустойчивого кода - Google Patents
Декодирующее устройство помехоустойчивого кодаInfo
- Publication number
- RU42143U1 RU42143U1 RU2004116998/22U RU2004116998U RU42143U1 RU 42143 U1 RU42143 U1 RU 42143U1 RU 2004116998/22 U RU2004116998/22 U RU 2004116998/22U RU 2004116998 U RU2004116998 U RU 2004116998U RU 42143 U1 RU42143 U1 RU 42143U1
- Authority
- RU
- Russia
- Prior art keywords
- error
- output
- input
- correcting code
- modulo
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
Декодирующее устройство помехоустойчивого кода относится к области техники связи и может быть использовано для декодирования помехоустойчивого кода в системах передачи цифровой информации. Декодирующее устройство содержит двоичный фильтр, состоящий из регистра сдвига и блоков сумматоров по модулю два, дешифратора, накопителя, блока коррекции ошибок, блоки вычисления проверочных частей помехоустойчивого кода и регистр информации, причем входы регистра сдвига и первого блока сумматоров по модулю два подключены к информационному входу декодирующего устройства, выход i-ого блока сумматоров по модулю два подключен к входу i+1-ого блока сумматоров по модулю два, выход последнего блока сумматоров по модулю два соединен с входом накопителя, выход которого подключен к входу дешифратора, а выход дешифратора соединен с входом блока коррекции ошибок. При этом первые выходы регистра сдвига соединены с входами блоков вычисления проверочных частей помехоустойчивого кода, а второй выход регистра сдвига соединен с входом регистра информации, выходы блоков вычисления проверочных частей помехоустойчивого кода подключены к входам соответствующих блоков сумматоров по модулю два, выход регистра информации соединен с входом блока коррекции ошибок, выход которого является информационным выходом декодирующего устройства. Техническим результатом, достигаемым при применении данного декодирующего устройства помехоустойчивого кода, является повышение его быстродействия.
Description
Полезная модель относится к области техники связи и может быть использована для декодирования помехоустойчивого кода в системах передачи цифровой информации.
Декодирующее устройство, описанное в настоящей заявке, применимо для декодирования помехоустойчивого линейного циклического кода. Устройство можно использовать для декодирования помехоустойчивого систематического двоичного и недвоичного кодов, то есть помехоустойчивого кода, в котором информационная и проверочная части разделены.
В настоящее время цифровые каналы связи ультракоротковолновых и дециметровых диапазонов, в частности спутниковые каналы, характеризуются большими массивами передаваемой информации. При этом скорость обработки информации во вновь вводимых линиях связи достигает 120 Мбит/с и более.
При использовании в таких каналах связи помехоустойчивых кодов актуальной является задача создания декодирующих устройств, обладающих высоким быстродействием и при этом имеющих простую аппаратную и программную реализации.
Высокое быстродействие декодирующего устройства необходимо также при использовании его в групповых трактах многоканальной аппаратуры связи.
Известно декодирующее устройство помехоустойчивого кода, содержащее генератор синдрома, состоящий из регистра сдвига, связанного с блоком сумматоров по модулю два, комбинационную логическую схему, буферное запоминающее устройство и сумматор по модулю два, причем выходы регистра сдвига соединены с входами комбинационной логической схемы, выход которой соединен с входом сумматора по модулю два, другой вход которого связан с выходом буферного запоминающего устройства,
а выход является выходом декодирующего устройства помехоустойчивого кода, при этом входы блока сумматоров по модулю два и буферного запоминающего устройства соединены с входом декодирующего устройства помехоустойчивого кода (Питерсон У., Уэлдон Э. Коды, исправляющие ошибки. Пер. с англ. / Под ред. Р.Л.Добрушина и С.И.Самойленко. - М.: Мир, 1976, стр.261.)
Однако это устройство имеет недостаточное быстродействие, обусловленное тем, что каждый новый символ синдрома помехоустойчивого кода получают при сдвиге входной последовательности на один символ в регистре сдвига генератора синдрома, и количество сдвигов, необходимых для декодирования помехоустойчивого кода, равно, по крайней мере, числу символов в кодовом слове.
Наиболее близким к предлагаемому устройству является декодирующее устройство помехоустойчивого кода (прототип), содержащее двоичный фильтр, состоящий из регистра сдвига и блоков сумматоров по модулю два, дешифратора, накопителя и блока коррекции ошибок, причем входы регистра сдвига и первого блока сумматоров по модулю два подключены к информационному входу декодирующего устройства, выход i-ого блока сумматоров по модулю два подключен к входу i+1-ого блока сумматоров по модулю два, выход последнего блока сумматоров по модулю два соединен с входом накопителя, выход которого подключен к входу дешифратора, а выход дешифратора соединен с входом блока коррекции ошибок (Авторское свидетельство СССР №809550, кл. 3 Н 03 М 13/04, опубл. 1981).
Недостатком этого устройства является низкое быстродействие, из-за того, что вычисление синдрома помехоустойчивого кода в двоичном фильтре осуществляют путем сдвига входной информации, представленной в последовательном коде, и общее количество сдвигов входной информации, необходимое для декодирования помехоустойчивого кода, равно числу символов в кодовом слове. Время декодирования помехоустойчивого
кода будет равно Т=τ·n, где τ - период тактовой рабочей частоты регистра сдвига двоичного фильтра, а n - блоковая длина помехоустойчивого кода. При больших величинах n время декодирования помехоустойчивого кода будет большим, что может вызывать затруднения при использовании декодирующего устройства в высокоскоростных каналах связи.
Цель полезной модели - повышение быстродействия декодирующего устройства помехоустойчивого кода за счет последовательно - параллельного ввода входной информации и параллельного выполнения операций декодирования с группами символов помехоустойчивого кода по m(m>1) символов в каждой группе.
Для достижения цели предложено декодирующее устройство помехоустойчивого кода, содержащее двоичный фильтр, состоящий из регистра сдвига и блоков сумматоров по модулю два, дешифратора, накопителя и блока коррекции ошибок, причем входы регистра сдвига и первого блока сумматоров по модулю два подключены к информационному входу декодирующего устройства, выход i-ого блока сумматоров по модулю два подключен к входу i+1-ого блока сумматоров по модулю два, выход последнего блока сумматоров по модулю два соединен с входом накопителя, выход которого подключен к входу дешифратора, а выход дешифратора соединен с входом блока коррекции ошибок. Новым является то, что в него введены блоки вычисления проверочных частей помехоустойчивого кода и регистр информации, при этом первые выходы регистра сдвига соединены с входами блоков вычисления проверочных частей помехоустойчивого кода, а второй выход регистра сдвига соединен с входом регистра информации, выходы блоков вычисления проверочных частей помехоустойчивого кода подключены к входам соответствующих блоков сумматоров по модулю два, выход регистра информации соединен с входом блока коррекции ошибок, выход которого является информационным выходом декодирующего устройства. Причем дешифратор целесообразно
выполнить в виде постоянного запоминающего устройства, адресные входы которого являются входами дешифратора, а выходы постоянного запоминающего устройства являются выходами дешифратора.
На чертеже приведена структурная схема предлагаемого устройства.
Декодирующее устройство помехоустойчивого кода содержит двоичный фильтр 1, состоящий из блоков сумматоров по модулю два 2, блоков вычисления 3 проверочных частей помехоустойчивого кода и регистра сдвига 4, регистра информации 5, накопителя 6, дешифратора 7 и блока коррекции ошибок 8.
Предлагаемое устройство работает следующим образом.
Элементы памяти в регистре сдвига 4 собраны в группы элементов памяти по т элементов памяти в каждой группе. Всего регистр сдвига 4 состоит из k элементов памяти, собранных в s=k/m групп элементов памяти, где k - информационная длина помехоустойчивого кода.
Вначале исходная информационная последовательность, принятая из канала связи и состоящая из n символов помехоустойчивого кода, поступает в последовательно - параллельном коде группами по m символов в каждой группе на вход декодирующего устройства. Символы этой информационной последовательности записывают в группы элементов памяти регистра сдвига 4.
Для описания работы устройства представим информационную часть помехоустойчивого кода в виде информационного полинома f(χ), коэффициентами которого являются информационные символы.
Проверочную часть r(χ) помехоустойчивого кода в полиномиальной форме записи, по определению, запишем в виде
где g(χ) - порождающий полином помехоустойчивого кода, n -блоковая длина, k - информационная длина кода.
Информационную часть помехоустойчивого кода в соответствии с порядком записи ее в регистр сдвига 4, состоящую из s m - разрядных групп элементов памяти, представим в форме
где fi(χ) есть i-ая m - разрядная компонента информационной части кода, записанная в соответствующую i-ую m - разрядную группу элементов памяти регистра сдвига 4, s - общее число групп элементов памяти в регистре сдвига 1 (k=m×s).
Подставляя уравнение (2) в (1) получим проверочную часть помехоустойчивого кода в виде
и первые (старшие) т разрядов проверочной части кода будут равны
где []m обозначает первые m разрядов полинома.
Отсюда первые m разрядов синдрома помехоустойчивого кода запишутся в виде
Вычисления синдрома помехоустойчивого кода в двоичном фильтре 1 декодирующего устройства осуществляют в соответствии с уравнением (5).
Для этого каждую группу символов помехоустойчивого кода, находящуюся в соответствующей группе элементов памяти сдвигового регистра 4, то есть i-ую m - разрядную компоненту информационной части кода fi(χ) подают на входы соответствующего блока вычисления 3 проверочных частей помехоустойчивого кода.
В i-ом блоке вычисления 3 проверочных частей помехоустойчивого кода определяют i-ое слагаемое [fi(χ)χn-kmodg(χ)]m, входящее в уравнение (5). Блоки вычисления 3 проверочных частей помехоустойчивого кода могут быть реализованы с помощью запоминающего устройства, которое может быть как оперативным, так и постоянным. В этом запоминающем устройстве постоянно хранится одна и та же информация, то есть помещается таблица данных, состоящая из 2m строк и осуществляющая функциональное преобразование y=[fi(χ)χn-kmodg(χ)]m, задаваемое уравнением (5). Адресом (аргументом) строки таблицы является i-ая m - разрядная компонента информационной части кода fi(χ), а содержимым (выходом) таблицы с этим адресом будет [fi(χ)χn-kmodg(χ)]m.
Соответствующие таблицы формируют заранее по правилу
fi(χ)→[fi(χ)χn-kmodg(χ)]m
и выходом таблицы будет i-ая m - разрядная компонента проверочной части кода, входящая в уравнение (5).
После вычисления по таблицам всех компонентов проверочной части помехоустойчивого кода [fi(χ)χn-kmodg(χ)]m, i=1...s осуществляют определение первых т разрядов проверочной части кода. Для этого, в соответствии с уравнением (5), компоненты проверочной части помехоустойчивого кода, сформированные на выходах блоков вычисления 3 проверочных частей помехоустойчивого кода, поразрядно суммируют в блоках сумматоров по модулю два 2 двоичного фильтра 1. Это достигается за счет того, что выход i-ого блока сумматоров по модулю два 2 подключен к входу i+1-ого блока сумматоров по модулю два 2. Одновременно на вход первого блока сумматоров по модулю два 2 поступает из канала связи m - разрядная компонента [r(χ)]m проверочной части помехоустойчивого кода и в результате, в соответствии с уравнением (5), на выходе последнего блока сумматоров по модулю два 2 будет т разрядов синдрома помехоустойчивого кода.
Далее m разрядов синдрома помехоустойчивого кода с выхода последнего блока сумматоров по модулю два 2 записывают в накопитель 6. При этом остальные информационные символы кода, находящиеся в регистре сдвига 4, сдвигают группами по т символов в сторону старших разрядов.
Следующие m разрядов синдрома помехоустойчивого кода вычисляют, в силу цикличности помехоустойчивого кода, аналогичным образом.
Таким образом, вычисление очередных m разрядов синдрома помехоустойчивого кода выполняют за один такт рабочей частоты регистра сдвига 4, что обеспечивает высокое быстродействие декодирующего устройства, в отличие от прототипа, в котором за один такт вычисляют только один разряд синдрома.
По окончании ввода символов помехоустойчивого кода в регистре сдвига 4 и в накопителе 6 будет находиться синдром помехоустойчивого кода. Одновременно с выхода регистра сдвига 4 информация группами по m символов переписывается в регистр информации 5. Запись информации в регистр сдвига 4 и регистр информации 5 осуществляется в последовательно - параллельном коде с помощью тактов одной и той же рабочей частоты. Объем памяти регистра информации 5 составляет k разрядов (k/m - групп элементов памяти) и он подключен к выходу (n-k)/m группы элементов памяти регистра сдвига 4, поэтому регистр информации 5 полностью заполняется информацией в момент времени, когда в накопителе 6 будет находиться синдром помехоустойчивого кода.
К накопителю 6 подключен дешифратор 7, настроенный на структуру синдрома помехоустойчивого кода, соответствующего комбинации ошибок допустимой кратности. При этом допустимая кратность ошибок определяется исправляющей способностью помехоустойчивого кода. На выходе дешифратора 7 будет комбинация ошибок, соответствующая синдрому помехоустойчивого кода.
Дешифратор 7 может быть выполнен, например в виде постоянного запоминающего устройства (ПЗУ), в которое записаны таблицы ошибок.
Адресным входом этого ПЗУ является комбинация символов, соответствующая комбинации синдрома, а выходом ПЗУ - соответствующая комбинация ошибок в информационной части помехоустойчивого кода.
Определение комбинации ошибок в дешифраторе 7 позволяет исправить ошибочные символы в информационной части помехоустойчивого кода. Исправление ошибок осуществляют в блоке коррекции ошибок 8. Блок коррекции ошибок 8 представляет собой многоразрядный сумматор по модулю два. На первые входы блока коррекции ошибок 8 в параллельном коде поступает информация с выхода регистра информации 5, на вторые входы его в параллельном коде поступает комбинация ошибок с выхода дешифратора 7, а на выходе блока коррекции ошибок 8 будет информация с исправленными ошибками, которая затем поступает на выход декодирующего устройства.
В предполагаемой полезной модели для декодирования помехоустойчивого кода требуется примерно n/m тактов рабочей частоты регистра сдвига 4. В известном устройстве количество тактов рабочей частоты для декодирования помехоустойчивого кода будет равно n. Поскольку m>1, предлагаемое устройство будет обладать примерно в m раз большим быстродействием, чем известное.
Например, помехоустойчивый циклический двоичный код Боуза-Чоудхури-Хоквингема (БЧХ - код) (31, 16) с минимальным кодовым расстоянием dmin=7 позволяет исправлять тройные ошибки. В случае, если входная информация на вход декодирующего устройства поступает байтами (группами по 8 бит) и m=8, требуемое количество тактов рабочей частоты для декодирования помехоустойчивого кода равно 4, в то время как в известном устройстве аналогичное количество тактов равно 31. Объем памяти запоминающих устройств для реализации блоков вычисления 3 проверочных частей помехоустойчивого кода составляет 512 байт, а для реализации дешифратора 7 на три ошибки - 64 кбайта.
Отметим также, что предлагаемое декодирующее устройство может быть реализовано как аппаратным, так и программно - аппаратным методом. В последнем случае включение уже существующих отдельных элементов ЭВМ (сумматоров, запоминающих устройств, регистров) в предлагаемое устройство дает выигрыш в объеме оборудования.
Достигаемым техническим результатом предлагаемого декодирующего устройства помехоустойчивого кода является повышение его быстродействия.
Claims (2)
1. Декодирующее устройство помехоустойчивого кода, содержащее двоичный фильтр, состоящий из регистра сдвига и блоков сумматоров по модулю два, дешифратора, накопителя и блока коррекции ошибок, причем входы регистра сдвига и первого блока сумматоров по модулю два подключены к информационному входу декодирующего устройства, выход i-го блока сумматоров по модулю два подключен к входу i+1-го блока сумматоров по модулю два, выход последнего блока сумматоров по модулю два соединен с входом накопителя, выход которого подключен к входу дешифратора, а выход дешифратора соединен с входом блока коррекции ошибок, отличающееся тем, что в него введены блоки вычисления проверочных частей помехоустойчивого кода и регистр информации, при этом первые выходы регистра сдвига соединены с входами блоков вычисления проверочных частей помехоустойчивого кода, а второй выход регистра сдвига соединен с входом регистра информации, выходы блоков вычисления проверочных частей помехоустойчивого кода подключены к входам соответствующих блоков сумматоров по модулю два, выход регистра информации соединен с входом блока коррекции ошибок, выход которого является информационным выходом декодирующего устройства.
2. Устройство по п.1, отличающееся тем, что дешифратор выполнен в виде постоянного запоминающего устройства, адресные входы которого являются входами дешифратора, а выходы постоянного запоминающего устройства являются выходами дешифратора.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004116998/22U RU42143U1 (ru) | 2004-06-07 | 2004-06-07 | Декодирующее устройство помехоустойчивого кода |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004116998/22U RU42143U1 (ru) | 2004-06-07 | 2004-06-07 | Декодирующее устройство помехоустойчивого кода |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU42143U1 true RU42143U1 (ru) | 2004-11-20 |
Family
ID=48232187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2004116998/22U RU42143U1 (ru) | 2004-06-07 | 2004-06-07 | Декодирующее устройство помехоустойчивого кода |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU42143U1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2734450C2 (ru) * | 2018-04-09 | 2020-10-16 | ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ Военная академия Ракетных войск стратегического назначения имени Петра Великого МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ | Способ декодирования помехоустойчивых кодов |
-
2004
- 2004-06-07 RU RU2004116998/22U patent/RU42143U1/ru not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2734450C2 (ru) * | 2018-04-09 | 2020-10-16 | ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ Военная академия Ракетных войск стратегического назначения имени Петра Великого МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ | Способ декодирования помехоустойчивых кодов |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100210583B1 (ko) | 에러정정 부호화 복호화 방법 및 이 방법을 사용하는 회로 | |
| JP4355030B2 (ja) | 一般的なターボコードトレリスの終端方法およびシステム | |
| US7103830B1 (en) | DC balanced error correction coding | |
| US5440570A (en) | Real-time binary BCH decoder | |
| JP4764973B2 (ja) | Ｃｒｃ値の算出装置 | |
| US20120102382A1 (en) | Method and Device for Fast Cyclic Redundancy Check Coding | |
| US8103943B2 (en) | Symbol reconstruction in Reed-Solomon codes | |
| US8433974B2 (en) | Cyclic redundancy check code generating circuit and cyclic redundancy check code generating method | |
| JPH0728227B2 (ja) | Ｂｃｈ符号の復号装置 | |
| CN112468161A (zh) | 一种rs高速编码电路 | |
| EP0720759B1 (en) | Programmable redundancy/syndrome generator | |
| EP0136292A4 (en) | CORRECTION OF BURST ERROR USING CYCLIC BLOCK CODES. | |
| RU2314639C1 (ru) | Устройство декодирования кодов рида-соломона | |
| RU42143U1 (ru) | Декодирующее устройство помехоустойчивого кода | |
| JP3279624B2 (ja) | Ｃｒｃ演算に基づく１ビット誤り訂正回路 | |
| US20220286145A1 (en) | Pipelined forward error correction for vector signaling code channel | |
| EP0004718A1 (en) | Method of and apparatus for decoding shortened cyclic block codes | |
| JP2003078421A (ja) | 符号系列の先頭位置検出方法とその装置、それを用いた復号方法とその装置 | |
| JP3812983B2 (ja) | エラー評価多項式係数計算装置 | |
| JPH10327080A (ja) | シンドローム計算装置 | |
| RU29816U1 (ru) | Кодирующее устройство помехоустойчивого кода | |
| KR980013161A (ko) | 오류 정정 부호 발생 회로 및 이를 이용한 변조 장치(error-correcting code) | |
| KR100192803B1 (ko) | 에러 정정 신드롬 계산 장치 | |
| KR100192792B1 (ko) | 리드 솔로몬 복호기의 다항식 평가 장치 | |
| RU2107953C1 (ru) | Устройство для записи-воспроизведения многоканальной цифровой информации |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM1K | Utility model has become invalid (non-payment of fees) |
Effective date: 20100608 |