JP3549756B2 - ブロックインターリーブ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力データのうちのある一定量のデータを一つのブロックに区切り、そのブロック内でデータの時系列順を変換するブロックインターリーブ回路に関する。
【０００２】
【従来の技術】
デジタル通信システムでは、送信装置と受信装置の間で発生するデータ誤りを訂正するために、送信装置には送信信号の誤り訂正符号化を行なう回路が設けられ、受信装置には誤り訂正符号化された信号を復号するための回路が設けられている。
【０００３】
また、送信装置の誤り訂正符号化を行う回路には、誤り訂正能力を向上することを目的として、伝送路上にてバースト的に発生するビットエラーを間引くため、ｎ×ｄ個のデータを一つのブロックに区切り、そのブロック内でデータの時系列順を変換するブロックインタリーブ回路がさらに設けられている。そして、インターリーブされた信号を受信する受信装置には、送信装置からの送信信号を元の時系列順に戻すためのデインターリーブ回路が設けられる。
【０００４】
ブロックインターリーブ回路においてデータの時系列変換を行う方法は、例えば特開平６−２１６８８２号公報、特開平４−１６８８１１号公報に記載されているように、複数個のメモリを使う方式が従来より知られている。
【０００５】
図４にこのような従来のブロックインターリーブ回路の回路構成の一例を示す。図４を用いて従来のブロックインターリーブ回路におけるデータの時系列変換方法を説明する。
【０００６】
この従来のブロックインターリーブ回路は、ライトアドレス生成回路１４と、リードアドレス生成回路１５と、ライト／リードアドレス切替回路１６と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１７、１８と、データライト／リード切替回路１９とから構成されている。
【０００７】
入力データＤｉｎがデータ入力端子１１から、フレーム信号Ｆｉｎがフレーム信号入力端子１２から、クロック入力端子１３から入力される入力クロックＣｉｎに同期して、データライト／リード切替回路１９に入力される。ここで、フレーム信号Ｆｉｎは、入力データＤｉｎのブロックの区切れを示すための信号である。
【０００８】
データライト／リード切替回路１９では、フレーム信号Ｆｉｎを基準としてｎ×ｄ個のブロック単位のライト／リード切替信号２０１を生成し、ライトアドレス生成回路１４に与える。ライトアドレス生成回路１４はライト／リード切替信号２０１を基準としてＲＡＭ１７とＲＡＭ１８に対し、ライトアドレス信号を生成する。さらに、リードアドレス生成回路１５はライトアドレス生成回路１４と同期がとれており、ＲＡＭ１７とＲＡＭ１８に対し、リードアドレス信号を生成する。
【０００９】
ライト／リードアドレス切替回路１６は、ライトアドレス生成回路１４からのライトアドレス信号と、リードアドレス生成回路１５からのリードアドレス信号をライト／リード切替信号２０１を用いて、ＲＡＭ１７とＲＡＭ１８に交互に与えるように切替制御する。同時にデータライト／リード切替回路１９はＲＡＭ１７とＲＡＭ１８に対し、交互にデータのリード／ライト動作を行うように制御している。
【００１０】
図５は上記で説明したＲＡＭ１７とＲＡＭ１８のリード／ライトの動作方向を概略を示したものである。今、ＲＡＭ１７に対しデータ・ライト、ＲＡＭ１８に対しデータ・リードの動作が行われているとする。ＲＡＭ１７では図５（ａ）に示す方向でデータ・ライト動作が行われており、同時にＲＡＭ１８では図５（ｂ）に示す方向にデータ・リード動作が行われている。ライトアドレス生成回路１４とリードアドレス生成回路１５は、ライト／リード切替信号２０１により同期がとれているためにＲＡＭ１７とＲＡＭ１８のライト動作とリード動作は同時に始まり、終了する。さらに次はＲＡＭ１７に対し図５（ｂ）に示す方向でデータ・リード、ＲＡＭ１８に対し図５（ａ）に示す方向でデータ・ライトの動作が行われる。
【００１１】
以上の動作により、データ入力端子１１から入力された入力データＤｉｎは、時系列順が変換されてデータ出力端子２０から出力データＤｏｕｔとして出力されることになる。
【００１２】
このように従来のインターリーブ回路は２つのメモリ（ＲＡＭ１７、１８）が必要であり、またＲＡＭ１７、１８に対し、リード・ライトアドレス切替制御、データリード・ライト切替制御が必要となる。また、データ速度が高速になると高速ＲＡＭが必要であり、回路を実現する上でコストアップの原因となる。
【００１３】
さらに、データを１シンボルがｍビットから構成されているシンボル単位で扱う場合には、シンボルの時系列の変換は、上記方法により実現できるが、シンボルを構成するビットの時系列の変換には、ビット毎にライトアドレス生成回路とリードアドレス生成回路、メモリ２個（ＲＡＭ）が必要となり、回路規模が大きくなりコストも上昇する
【００１４】
【発明が解決しようとする課題】
上述した従来のブロックインターリーブ回路では、メモリを用いて入力データのインターリーブを行なっているため、データ速度が高速になると高速メモリが必要となり、変換するデータ量が増えると必要なメモリ量が増加するためコストが上昇するという問題点があった。
【００１５】
本発明の目的は、データ速度が高速な場合でも複雑な制御を必要とせずにデータの時系列変換を行うことのできるブロックインターリーブ回路を提供することである。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明のブロックインターリーブ回路は、入力データのうちのある一定量のデータを一つのブロックに区切り、該ブロック内でデータの時系列順を変換するブロックインターリーブ回路であって、
前記１ブロック分のデータ量に応じた数のデータフリップフロップ回路を備え、前記入力データのうちの１ブロック分のデータを順次シフトしてパラレル信号に変換するシリアル／パラレル変換手段と、
前記１ブロック分のデータ量に応じた数のデータフリップフロップ回路を備えるとともに前記シリアル／パラレル変換手段との間でシフトの時系列順が入れ替えられるように接続され、前記シリアル／パラレル変換手段により生成されたパラレル信号を時系列順が入れ替えられるような順序で入力してから順次シフトしてシリアル信号に変換することにより時系列順の変換を行うパラレル／シリアル変換手段とを有する。
【００１７】
また、本発明のブロックインターリーブ回路は、前記シリアル／パラレル変換手段が、
前記入力クロックを、前記入力データのブロックの区切れを示すための信号であるフレーム信号を用いることにより分周して分周クロックとして出力している分周回路と、
縦列に接続された前記１ブロック分のデータ量に応じた数のデータフリップフロップ回路から構成されており、入力データを入力クロックを用いてビットシフトすることにより前記入力データのうちの１ブロック分のデータをパラレルデータとして出力している第１のシフトレジスタと、
前記１ブロック分のデータ量に応じた数のデータフリップフロップ回路から構成され、前記第１のシフトレジスタから出力された１ブロック分のパラレルデータを、前記分周回路からの分周クロックによりそれぞれラッチすることにより保持しているレジスタとから構成されている。
【００１８】
また、本発明のブロックインターリーブ回路は、前記パラレル／シリアル変換手段が、
前記分周クロックを前記入力クロックにより１クロック分遅延させることにより、１ブロック分のデータが全て読み込まれたタイミングで出力されるデータロード信号を生成しているデータロード信号生成回路と、
縦列接続された前記一定量分のデータ量に応じた数のデータフリップフロップ回路と、前記データロード信号がアクティブの場合には、前記シリアル／パラレル変換手段によりラッチされた一定量分のデータのパラレルロードを行ない該データフリップフロップ回路に記憶させ、前記データロード信号がインアクティブの場合には該データフリップフロップ回路に記憶されたデータに対してシフト動作を行わせる複数の論理回路とを有する第２のシフトレジスタとから構成されている。
【００１９】
また、本発明のブロックインターリーブ回路は、前記データロード信号生成回路が、
前記分周クロックを前記入力クロックに基づいて１クロック分保持しているデータフリップフロップ回路と、
該データフリップフロップ回路の出力を論理反転して出力している第１の反転回路と、
前記分周クロックと前記第１の反転回路の出力との間の論理積演算を行ない、該演算結果を前記データロード信号として出力している論理積回路と、
前記データロード信号を論理反転して出力している第２の反転回路とから構成されている。
本発明は、入力データをシリアル／パラレル変換手段によりパラレル信号に変換し、入力データの時系列順を入れ替えた後に、パラレル／シリアル変換手段によりシリアル信号として出力データとすることによりブロックインターリーブを行うようにしたものである。
【００２０】
したがって、本発明では、メモリを使わずにシフトレジスタとレジスタ、論理回路のみでブロックインターリーブ回路を構成しているため、データ速度の高速化にも対応することができるとともに変換するデータ量が増えた場合でも回路規模が大幅に増加することがない。
【００２１】
また、本発明のブロックインターリーブ回路は、前記入力データがシンボルとして扱われ、１シンボルが複数のビットから構成され、前記第１および第２のシフトレジスタおよび前記レジスタがそれぞれ前記シンボルのビット数分だけ設けられている。
【００２２】
また、本発明のブロックインターリーブ回路は、前記レジスタと前記第２のシフトレジスタの間の接続が、各ビット毎に設定されている。
【００２３】
本発明は、シンボルの時系列変換に加えて、ビットの時系列変換を行うような、より複雑な時系列変換に対しても、１シンボルを構成するビット数分の同一のシフトレジスタ、レジスタの追加構成で実現できる。
【００２４】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して詳細に説明する。
【００２５】
（第１の実施形態）
図１は本発明の第１の実施形態のブロックインターリーブ回路の構成を示すブロック図である。
【００２６】
本実施形態では、ビット列の入力データＤｉｎをｎ×ｄビットのデータを一つのブロックとして区切り、そのブロック内でデータの時系列順を変換して出力データＤｏｕｔとして出力している。データ入力端子１から入力される入力データＤｉｎは、クロック入力端子２から入力される入力クロックＣｉｎと同期がとれている。さらに、フレーム信号入力端子５から入力されるフレーム信号Ｆｉｎも入力クロックＣｉｎと同期がとれている。
【００２７】
そして、データ入力端子１入力された入力データＤｉｎの時系列順が並び替えられた時系列変換データが出力データＤｏｕｔとしてデータ出力端子９から、出力データＤｏｕｔと同期した出力クロックＣｏｕｔがクロック出力端子１０から出力される。
【００２８】
本実施形態のブロックインターリーブ回路は、シフトレジスタ３と、分周回路４と、レジスタ６と、シフトレジスタ７と、データロード信号生成回路８とから構成されている。
【００２９】
分周回路４は、クロック入力端子２から入力された入力クロックＣｉｎをフレーム信号Ｆｉｎを用いることにより１／（ｎ×ｄ）分周して１／（ｎ×ｄ）分周クロックとしてレジスタ６およびデータロード信号生成回路８に出力している。
【００３０】
シフトレジスタ３は、縦列に接続されたｎ×ｄ個のＤＦＦ（データフリップフロップ回路）から構成されており、入力データＤｉｎを入力クロックＣｉｎを用いてビットシフトすることにより入力データＤｉｎのうちのｎ×ｄビット分のデータをレジスタ６にｎ×ｄビットのパラレルデータとして出力している。
【００３１】
レジスタ６は、ｎ×ｄ個のＤＦＦから構成され、シフトレジスタ３から出力されたｎ×ｄビットのパラレルデータを、分周回路４からの１／（ｎ×ｄ）分周クロックによりそれぞれラッチすることにより保持している。
【００３２】
具体的には、図１に示されているように、レジスタ６にはＤＦＦ２６１〜２６４が含まれていて、ＤＦＦ２６１〜２６４は、入力データＤｉｎのＤ１〜Ｄ４ビットをそれぞれ保持している。
【００３３】
ここで、１／（ｎ×ｄ）分周クロックは分周回路４によって、入力クロックＣｉｎを１／（ｎ×ｄ）分周したものであり、フレーム信号Ｆｉｎにより、１／（ｎ×ｄ）分周のタイミング調整が行われているため、レジスタ６は入力データＤｉｎをｎ×ｄビット単位でラッチ動作を行うことになる。
【００３４】
シフトレジスタ３とレジスタ６と分周回路４により、データ入力端子１から入力された入力データＤｉｎのシリアル／パラレル変換を行うためのシリアル／パラレル変換回路が構成されている。
【００３５】
データロード信号生成回路８は、１／（ｎ×ｄ）分周クロックを入力クロックＣｉｎに基づいて１クロック分遅延させることにより、１ビット幅分のデータロード信号１０１を生成している。従って、データロード信号１０１は、１ブロック分のデータが全て読み込まれたタイミングで出力され、ｎ×ｄビットに１度だけ生成されることになる。
【００３６】
データロード信号生成回路８は、ＤＦＦ２８と、反転回路２９、３１と、論理積回路３０とから構成されている。
【００３７】
ＤＦＦ２８は、１／（ｎ×ｄ）分周クロックを入力クロックＣｉｎに基づいて１クロック分保持している。反転回路２９は、ＤＦＦ２８の出力を論理反転して出力している。論理積回路３０は、１／（ｎ×ｄ）分周クロックと反転回路２９の出力との間の論理積演算を行ない、その演算結果をデータロード信号１０１として出力している。反転回路３１は、データロード信号１０１を論理反転して出力している。
【００３８】
シフトレジスタ７は、縦列接続されたｎ×ｄ個のＤＦＦと複数の論理ゲートから構成されたクロック同期パラレルロード型のシフトレジスタであり、データロード信号生成回路８からのデータロード信号１０１がハイレベルの場合には、レジスタ６によりラッチされたｎ×ｄビットのデータのパラレルロードを行ない、データロード信号１０１がロウレベルの場合にはデータロードしたデータに対してシフト動作を行うことによりパラレル／シリアル変換を行ない出力データＤｏｕｔとしてデータ出力端子９から出力している。
【００３９】
シフトレジスタ７を構成する複数の論理ゲートは、データロード信号１０１により、入力クロックＣｉｎに同期して、レジスタ６からのｎ×ｄビットのデータをｎ×ｄ個のＤＦＦにロードさせる、又はｎ×ｄ個のＤＦＦのデータを順次シフトさせるかの選択を行う。
【００４０】
具体的には、シフトレジスタ７は、ＤＦＦ２７１〜２７４を含んでいて、またＤＦＦ２７１には、ロード動作とシフト動作を切り換えるための論理回路として論理積回路３３、３４と論理和回路３２が設けられている。
【００４１】
また、レジスタ６からのパラレルデータはそのままの順序でシフトレジスタ７に入力されているのではなく、時系列順が入れ替えられるようにシフトレジスタ７に入力されるようになっている。
【００４２】
データロード信号１０１がハイレベルの場合には、論理積回路３３はＤ１ビットを論理和回路３２に出力する。この場合には、反転回路３１から出力される信号はロウレベルとなっているため、論理積回路３４の出力は常にロウレベルとなる。そのため、論理和回路３２は論理積回路３３から出力されたＤ１ビットのデータをＤＦＦ２７１に出力する。このようにしてロード動作が行われる。
【００４３】
データロード信号１０１がロウレベルの場合には、論理積回路３３はロウレベルを常に論理和回路３２に出力する。この場合には、反転回路３１から出力される信号はハイレベルとなっているため、論理積回路３４はＤＦＦ２７２からの出力データを論理和回路３２に出力する。そのため、論理和回路３２は論理積回路３４から出力されたＤＦＦ２７２からの出力データをＤＦＦ２７１に出力する。このようにしてシフト動作が行われる。
【００４４】
データロード信号生成回路８とシフトレジスタ７により、レジスタ６によりラッチされたパラレルデータに対してパラレル／シリアル変換を行うためのパラレル／シリアル変換回路が構成されている。
【００４５】
次に、図１に示す本実施形態の動作について、図２を用いて説明する。図２は図１のブロックインターリーブ回路におけるデータのタイミング関係を示したものである。
【００４６】
先ず始めに図１における入力データＤｉｎのシリアル／パラレル変換動作について説明する。
【００４７】
分周回路４はクロック入力端子２から入力されたクロックＣｉｎとフレーム信号入力端子５から入力されたフレーム信号Ｆｉｎにより、１／（ｎ×ｄ）分周クロックを生成する。そして、データ入力端子１から入力されたデータはシフトレジスタ３においてクロックＣｉｎにより１クロック分ずつシフトされ、レジスタ６において１／（ｎ×ｄ）分周クロックによりシフトレジスタ３からの出力データＤ１〜Ｄｎｘｄがラッチされることによりシリアル／パラレル変換が行われる。
【００４８】
次に、データのパラレル／シリアル変換動作を説明する。
【００４９】
１／（ｎ×ｄ）分周クロックはさらにデータロード信号生成回路８により、１ビット幅のデータロード信号１０１に変換された後に、シフトレジスタ７に供給される。ここで、ハイレベルのデータロード信号１０１がシフトレジスタ７に出力されるタイミングは、ｎ×ｄビットのデータがレジスタ６にラッチされたタイミングとなっていて、ハイレベルとなっている期間はクロックＣｉｎの１クロック分となっている。そのため、シフトレジスタ７においてデータロード信号１０１がハイレベルとなったタイミングで、クロックＣｉｎ（又はクロックＣｏｕｔ）の立ち上がりでレジスタ６にラッチされているデータをロードすることにより１ブロック分のデータがロードされることになる。
【００５０】
データロード信号１０１がロウレベルの場合は、データロード信号１０１がハイレベルの時にクロックＣｉｎでロードしたデータを順次シフトしてデータ出力端子９から出力する。
【００５１】
ここで、本実施形態では、レジスタ６からのｎ×ｄビットのデータは、シフトレジスタ７に対し、ｎビット毎に時系列順を入れ替えられて入力されている。したがって、レジスタ６のデータがシフトレジスタ７に入力されることにより、データの時系列変換が行われることになる。
【００５２】
図３は本実施形態によるデータの時系列変換の概略を表している。図３（ａ）に示した変換前の時系列データＤ１、Ｄ２、Ｄ３、…は図３（ｂ）に示すｎ×ｄビットのブロック単位に区切られ、時系列順が変換されて図３（ｃ）に示す順となる。
【００５３】
以上説明したように、本実施形態によれば、入力データをシフトレジスタ、レジスタ、論理ゲート、分周回路、ロードパルス生成回路により、入力クロックに同期したシリアル／パラレル変換、パラレル／シリアル変換を行うだけで、データの時系列変換を実現している。
【００５４】
本実施形態では、レジスタ６とシフトレジスタ７の接続により、入力データの時系列順の変換を行なっているため、メモリを使わずにより高速なデータの時系列順変換が可能である。従って、データ速度が１００Ｍｂｐｓ以上の高速な場合でも、簡単な回路構成でインターリーブ回路が実現できる。
【００５５】
また、本実施形態は、従来のブロックインターリーブ回路のように複数個のメモリ（ＲＡＭ）も必要としないため、複雑なメモリのリード／ライト制御回路が不要である。
（第２の実施形態）
次に、本発明の第２の実施形態のブロックインターリーブ回路について説明する。
【００５６】
上記第１の実施形態では、入力データＤｉｎがビット列の場合であったが、本実施形態では、１シンボルがｍビットからなるデータの場合である。
【００５７】
本実施形態は、図１においてシフトレジスタ３、レジスタ６、シフトレジスタ７をそれぞれｍ個に拡張することにより入力シンボルの時系列順の変換が可能である。この場合、さらにレジスタ６、シフトレジスタ７間の接続を、各シンボルを構成するｍビット毎に変えることにより、入力シンボルの時系列順の変換に加えて、さらにシンボルを構成する各ビットの時系列順の変換が可能となり、より複雑なインターリーブ回路を実現することができる。
【００５８】
上記第１および第２の実施形態では、ブロックインターリーブ回路について説明したが、図１におけるシフトレジスタ７の入力信号のｎとｄを入れ替えることにより、デインターリーブ回路を実現することができる。この場合、デインターリーブ回路の後続に通常接続されるフレーム同期回路からの信号をフレーム信号Ｆｉｎとしてフレーム信号入力端子５に入力するようにすればよい。
【００５９】
【発明の効果】
以上説明したように、本発明は、下記のような効果を有する。
（１）データ速度が１００Ｍｂｐｓ以上の高速な場合でも、簡単な回路構成でインターリーブ回路が実現できる。
（２）複数個のメモリ（ＲＡＭ）も必要としないため、複雑なメモリのリード／ライト制御回路が不要となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のブロックインターリーブ回路の構成を示すブロック図である。
【図２】図１のブロックインターリーブ回路の動作を示すタイミングチャートである。
【図３】ブロックインターリーブの概略図である。
【図４】従来のブロックインターリーブ回路の構成を示すブロック図である。
【図５】ＲＡＭのライト方向を示す図（図５（ａ））およびＲＡＭのリード方向を示す図（図５（ｂ））である。
【符号の説明】
１ データ入力端子
２ クロック入力端子
３ シフトレジスタ
４ 分周回路
５ フレーム信号入力端子
６ レジスタ
７ シフトレジスタ
８ データロード信号生成回路
９ データ出力端子
１０ クロック出力端子
１１ データ入力端子
１２ フレーム信号入力端子
１３ クロック入力端子
１４ ライトアドレス生成回路
１５ リードアドレス生成回路
１６ ライト／リードアドレス切替回路
１７、１８ ＲＡＭ
１９ データライト／リード切替回路
２０ データ出力端子
２１ クロック出力端子
２６１〜２６４ ＤＦＦ
２７１〜２７４ ＤＦＦ
２８ ＤＦＦ
２９ 反転回路
３０ 論理積回路
３１ 反転回路
３２ 論理和回路
３３、３４ 論理積回路
１０１ データロード信号
２０１ ライト／リード切替信号
【発明の属する技術分野】
本発明は、入力データのうちのある一定量のデータを一つのブロックに区切り、そのブロック内でデータの時系列順を変換するブロックインターリーブ回路に関する。
【０００２】
【従来の技術】
デジタル通信システムでは、送信装置と受信装置の間で発生するデータ誤りを訂正するために、送信装置には送信信号の誤り訂正符号化を行なう回路が設けられ、受信装置には誤り訂正符号化された信号を復号するための回路が設けられている。
【０００３】
また、送信装置の誤り訂正符号化を行う回路には、誤り訂正能力を向上することを目的として、伝送路上にてバースト的に発生するビットエラーを間引くため、ｎ×ｄ個のデータを一つのブロックに区切り、そのブロック内でデータの時系列順を変換するブロックインタリーブ回路がさらに設けられている。そして、インターリーブされた信号を受信する受信装置には、送信装置からの送信信号を元の時系列順に戻すためのデインターリーブ回路が設けられる。
【０００４】
ブロックインターリーブ回路においてデータの時系列変換を行う方法は、例えば特開平６−２１６８８２号公報、特開平４−１６８８１１号公報に記載されているように、複数個のメモリを使う方式が従来より知られている。
【０００５】
図４にこのような従来のブロックインターリーブ回路の回路構成の一例を示す。図４を用いて従来のブロックインターリーブ回路におけるデータの時系列変換方法を説明する。
【０００６】
この従来のブロックインターリーブ回路は、ライトアドレス生成回路１４と、リードアドレス生成回路１５と、ライト／リードアドレス切替回路１６と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１７、１８と、データライト／リード切替回路１９とから構成されている。
【０００７】
入力データＤｉｎがデータ入力端子１１から、フレーム信号Ｆｉｎがフレーム信号入力端子１２から、クロック入力端子１３から入力される入力クロックＣｉｎに同期して、データライト／リード切替回路１９に入力される。ここで、フレーム信号Ｆｉｎは、入力データＤｉｎのブロックの区切れを示すための信号である。
【０００８】
データライト／リード切替回路１９では、フレーム信号Ｆｉｎを基準としてｎ×ｄ個のブロック単位のライト／リード切替信号２０１を生成し、ライトアドレス生成回路１４に与える。ライトアドレス生成回路１４はライト／リード切替信号２０１を基準としてＲＡＭ１７とＲＡＭ１８に対し、ライトアドレス信号を生成する。さらに、リードアドレス生成回路１５はライトアドレス生成回路１４と同期がとれており、ＲＡＭ１７とＲＡＭ１８に対し、リードアドレス信号を生成する。
【０００９】
ライト／リードアドレス切替回路１６は、ライトアドレス生成回路１４からのライトアドレス信号と、リードアドレス生成回路１５からのリードアドレス信号をライト／リード切替信号２０１を用いて、ＲＡＭ１７とＲＡＭ１８に交互に与えるように切替制御する。同時にデータライト／リード切替回路１９はＲＡＭ１７とＲＡＭ１８に対し、交互にデータのリード／ライト動作を行うように制御している。
【００１０】
図５は上記で説明したＲＡＭ１７とＲＡＭ１８のリード／ライトの動作方向を概略を示したものである。今、ＲＡＭ１７に対しデータ・ライト、ＲＡＭ１８に対しデータ・リードの動作が行われているとする。ＲＡＭ１７では図５（ａ）に示す方向でデータ・ライト動作が行われており、同時にＲＡＭ１８では図５（ｂ）に示す方向にデータ・リード動作が行われている。ライトアドレス生成回路１４とリードアドレス生成回路１５は、ライト／リード切替信号２０１により同期がとれているためにＲＡＭ１７とＲＡＭ１８のライト動作とリード動作は同時に始まり、終了する。さらに次はＲＡＭ１７に対し図５（ｂ）に示す方向でデータ・リード、ＲＡＭ１８に対し図５（ａ）に示す方向でデータ・ライトの動作が行われる。
【００１１】
以上の動作により、データ入力端子１１から入力された入力データＤｉｎは、時系列順が変換されてデータ出力端子２０から出力データＤｏｕｔとして出力されることになる。
【００１２】
このように従来のインターリーブ回路は２つのメモリ（ＲＡＭ１７、１８）が必要であり、またＲＡＭ１７、１８に対し、リード・ライトアドレス切替制御、データリード・ライト切替制御が必要となる。また、データ速度が高速になると高速ＲＡＭが必要であり、回路を実現する上でコストアップの原因となる。
【００１３】
さらに、データを１シンボルがｍビットから構成されているシンボル単位で扱う場合には、シンボルの時系列の変換は、上記方法により実現できるが、シンボルを構成するビットの時系列の変換には、ビット毎にライトアドレス生成回路とリードアドレス生成回路、メモリ２個（ＲＡＭ）が必要となり、回路規模が大きくなりコストも上昇する
【００１４】
【発明が解決しようとする課題】
上述した従来のブロックインターリーブ回路では、メモリを用いて入力データのインターリーブを行なっているため、データ速度が高速になると高速メモリが必要となり、変換するデータ量が増えると必要なメモリ量が増加するためコストが上昇するという問題点があった。
【００１５】
本発明の目的は、データ速度が高速な場合でも複雑な制御を必要とせずにデータの時系列変換を行うことのできるブロックインターリーブ回路を提供することである。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明のブロックインターリーブ回路は、入力データのうちのある一定量のデータを一つのブロックに区切り、該ブロック内でデータの時系列順を変換するブロックインターリーブ回路であって、
前記１ブロック分のデータ量に応じた数のデータフリップフロップ回路を備え、前記入力データのうちの１ブロック分のデータを順次シフトしてパラレル信号に変換するシリアル／パラレル変換手段と、
前記１ブロック分のデータ量に応じた数のデータフリップフロップ回路を備えるとともに前記シリアル／パラレル変換手段との間でシフトの時系列順が入れ替えられるように接続され、前記シリアル／パラレル変換手段により生成されたパラレル信号を時系列順が入れ替えられるような順序で入力してから順次シフトしてシリアル信号に変換することにより時系列順の変換を行うパラレル／シリアル変換手段とを有する。
【００１７】
また、本発明のブロックインターリーブ回路は、前記シリアル／パラレル変換手段が、
前記入力クロックを、前記入力データのブロックの区切れを示すための信号であるフレーム信号を用いることにより分周して分周クロックとして出力している分周回路と、
縦列に接続された前記１ブロック分のデータ量に応じた数のデータフリップフロップ回路から構成されており、入力データを入力クロックを用いてビットシフトすることにより前記入力データのうちの１ブロック分のデータをパラレルデータとして出力している第１のシフトレジスタと、
前記１ブロック分のデータ量に応じた数のデータフリップフロップ回路から構成され、前記第１のシフトレジスタから出力された１ブロック分のパラレルデータを、前記分周回路からの分周クロックによりそれぞれラッチすることにより保持しているレジスタとから構成されている。
【００１８】
また、本発明のブロックインターリーブ回路は、前記パラレル／シリアル変換手段が、
前記分周クロックを前記入力クロックにより１クロック分遅延させることにより、１ブロック分のデータが全て読み込まれたタイミングで出力されるデータロード信号を生成しているデータロード信号生成回路と、
縦列接続された前記一定量分のデータ量に応じた数のデータフリップフロップ回路と、前記データロード信号がアクティブの場合には、前記シリアル／パラレル変換手段によりラッチされた一定量分のデータのパラレルロードを行ない該データフリップフロップ回路に記憶させ、前記データロード信号がインアクティブの場合には該データフリップフロップ回路に記憶されたデータに対してシフト動作を行わせる複数の論理回路とを有する第２のシフトレジスタとから構成されている。
【００１９】
また、本発明のブロックインターリーブ回路は、前記データロード信号生成回路が、
前記分周クロックを前記入力クロックに基づいて１クロック分保持しているデータフリップフロップ回路と、
該データフリップフロップ回路の出力を論理反転して出力している第１の反転回路と、
前記分周クロックと前記第１の反転回路の出力との間の論理積演算を行ない、該演算結果を前記データロード信号として出力している論理積回路と、
前記データロード信号を論理反転して出力している第２の反転回路とから構成されている。
本発明は、入力データをシリアル／パラレル変換手段によりパラレル信号に変換し、入力データの時系列順を入れ替えた後に、パラレル／シリアル変換手段によりシリアル信号として出力データとすることによりブロックインターリーブを行うようにしたものである。
【００２０】
したがって、本発明では、メモリを使わずにシフトレジスタとレジスタ、論理回路のみでブロックインターリーブ回路を構成しているため、データ速度の高速化にも対応することができるとともに変換するデータ量が増えた場合でも回路規模が大幅に増加することがない。
【００２１】
また、本発明のブロックインターリーブ回路は、前記入力データがシンボルとして扱われ、１シンボルが複数のビットから構成され、前記第１および第２のシフトレジスタおよび前記レジスタがそれぞれ前記シンボルのビット数分だけ設けられている。
【００２２】
また、本発明のブロックインターリーブ回路は、前記レジスタと前記第２のシフトレジスタの間の接続が、各ビット毎に設定されている。
【００２３】
本発明は、シンボルの時系列変換に加えて、ビットの時系列変換を行うような、より複雑な時系列変換に対しても、１シンボルを構成するビット数分の同一のシフトレジスタ、レジスタの追加構成で実現できる。
【００２４】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して詳細に説明する。
【００２５】
（第１の実施形態）
図１は本発明の第１の実施形態のブロックインターリーブ回路の構成を示すブロック図である。
【００２６】
本実施形態では、ビット列の入力データＤｉｎをｎ×ｄビットのデータを一つのブロックとして区切り、そのブロック内でデータの時系列順を変換して出力データＤｏｕｔとして出力している。データ入力端子１から入力される入力データＤｉｎは、クロック入力端子２から入力される入力クロックＣｉｎと同期がとれている。さらに、フレーム信号入力端子５から入力されるフレーム信号Ｆｉｎも入力クロックＣｉｎと同期がとれている。
【００２７】
そして、データ入力端子１入力された入力データＤｉｎの時系列順が並び替えられた時系列変換データが出力データＤｏｕｔとしてデータ出力端子９から、出力データＤｏｕｔと同期した出力クロックＣｏｕｔがクロック出力端子１０から出力される。
【００２８】
本実施形態のブロックインターリーブ回路は、シフトレジスタ３と、分周回路４と、レジスタ６と、シフトレジスタ７と、データロード信号生成回路８とから構成されている。
【００２９】
分周回路４は、クロック入力端子２から入力された入力クロックＣｉｎをフレーム信号Ｆｉｎを用いることにより１／（ｎ×ｄ）分周して１／（ｎ×ｄ）分周クロックとしてレジスタ６およびデータロード信号生成回路８に出力している。
【００３０】
シフトレジスタ３は、縦列に接続されたｎ×ｄ個のＤＦＦ（データフリップフロップ回路）から構成されており、入力データＤｉｎを入力クロックＣｉｎを用いてビットシフトすることにより入力データＤｉｎのうちのｎ×ｄビット分のデータをレジスタ６にｎ×ｄビットのパラレルデータとして出力している。
【００３１】
レジスタ６は、ｎ×ｄ個のＤＦＦから構成され、シフトレジスタ３から出力されたｎ×ｄビットのパラレルデータを、分周回路４からの１／（ｎ×ｄ）分周クロックによりそれぞれラッチすることにより保持している。
【００３２】
具体的には、図１に示されているように、レジスタ６にはＤＦＦ２６１〜２６４が含まれていて、ＤＦＦ２６１〜２６４は、入力データＤｉｎのＤ１〜Ｄ４ビットをそれぞれ保持している。
【００３３】
ここで、１／（ｎ×ｄ）分周クロックは分周回路４によって、入力クロックＣｉｎを１／（ｎ×ｄ）分周したものであり、フレーム信号Ｆｉｎにより、１／（ｎ×ｄ）分周のタイミング調整が行われているため、レジスタ６は入力データＤｉｎをｎ×ｄビット単位でラッチ動作を行うことになる。
【００３４】
シフトレジスタ３とレジスタ６と分周回路４により、データ入力端子１から入力された入力データＤｉｎのシリアル／パラレル変換を行うためのシリアル／パラレル変換回路が構成されている。
【００３５】
データロード信号生成回路８は、１／（ｎ×ｄ）分周クロックを入力クロックＣｉｎに基づいて１クロック分遅延させることにより、１ビット幅分のデータロード信号１０１を生成している。従って、データロード信号１０１は、１ブロック分のデータが全て読み込まれたタイミングで出力され、ｎ×ｄビットに１度だけ生成されることになる。
【００３６】
データロード信号生成回路８は、ＤＦＦ２８と、反転回路２９、３１と、論理積回路３０とから構成されている。
【００３７】
ＤＦＦ２８は、１／（ｎ×ｄ）分周クロックを入力クロックＣｉｎに基づいて１クロック分保持している。反転回路２９は、ＤＦＦ２８の出力を論理反転して出力している。論理積回路３０は、１／（ｎ×ｄ）分周クロックと反転回路２９の出力との間の論理積演算を行ない、その演算結果をデータロード信号１０１として出力している。反転回路３１は、データロード信号１０１を論理反転して出力している。
【００３８】
シフトレジスタ７は、縦列接続されたｎ×ｄ個のＤＦＦと複数の論理ゲートから構成されたクロック同期パラレルロード型のシフトレジスタであり、データロード信号生成回路８からのデータロード信号１０１がハイレベルの場合には、レジスタ６によりラッチされたｎ×ｄビットのデータのパラレルロードを行ない、データロード信号１０１がロウレベルの場合にはデータロードしたデータに対してシフト動作を行うことによりパラレル／シリアル変換を行ない出力データＤｏｕｔとしてデータ出力端子９から出力している。
【００３９】
シフトレジスタ７を構成する複数の論理ゲートは、データロード信号１０１により、入力クロックＣｉｎに同期して、レジスタ６からのｎ×ｄビットのデータをｎ×ｄ個のＤＦＦにロードさせる、又はｎ×ｄ個のＤＦＦのデータを順次シフトさせるかの選択を行う。
【００４０】
具体的には、シフトレジスタ７は、ＤＦＦ２７１〜２７４を含んでいて、またＤＦＦ２７１には、ロード動作とシフト動作を切り換えるための論理回路として論理積回路３３、３４と論理和回路３２が設けられている。
【００４１】
また、レジスタ６からのパラレルデータはそのままの順序でシフトレジスタ７に入力されているのではなく、時系列順が入れ替えられるようにシフトレジスタ７に入力されるようになっている。
【００４２】
データロード信号１０１がハイレベルの場合には、論理積回路３３はＤ１ビットを論理和回路３２に出力する。この場合には、反転回路３１から出力される信号はロウレベルとなっているため、論理積回路３４の出力は常にロウレベルとなる。そのため、論理和回路３２は論理積回路３３から出力されたＤ１ビットのデータをＤＦＦ２７１に出力する。このようにしてロード動作が行われる。
【００４３】
データロード信号１０１がロウレベルの場合には、論理積回路３３はロウレベルを常に論理和回路３２に出力する。この場合には、反転回路３１から出力される信号はハイレベルとなっているため、論理積回路３４はＤＦＦ２７２からの出力データを論理和回路３２に出力する。そのため、論理和回路３２は論理積回路３４から出力されたＤＦＦ２７２からの出力データをＤＦＦ２７１に出力する。このようにしてシフト動作が行われる。
【００４４】
データロード信号生成回路８とシフトレジスタ７により、レジスタ６によりラッチされたパラレルデータに対してパラレル／シリアル変換を行うためのパラレル／シリアル変換回路が構成されている。
【００４５】
次に、図１に示す本実施形態の動作について、図２を用いて説明する。図２は図１のブロックインターリーブ回路におけるデータのタイミング関係を示したものである。
【００４６】
先ず始めに図１における入力データＤｉｎのシリアル／パラレル変換動作について説明する。
【００４７】
分周回路４はクロック入力端子２から入力されたクロックＣｉｎとフレーム信号入力端子５から入力されたフレーム信号Ｆｉｎにより、１／（ｎ×ｄ）分周クロックを生成する。そして、データ入力端子１から入力されたデータはシフトレジスタ３においてクロックＣｉｎにより１クロック分ずつシフトされ、レジスタ６において１／（ｎ×ｄ）分周クロックによりシフトレジスタ３からの出力データＤ１〜Ｄｎｘｄがラッチされることによりシリアル／パラレル変換が行われる。
【００４８】
次に、データのパラレル／シリアル変換動作を説明する。
【００４９】
１／（ｎ×ｄ）分周クロックはさらにデータロード信号生成回路８により、１ビット幅のデータロード信号１０１に変換された後に、シフトレジスタ７に供給される。ここで、ハイレベルのデータロード信号１０１がシフトレジスタ７に出力されるタイミングは、ｎ×ｄビットのデータがレジスタ６にラッチされたタイミングとなっていて、ハイレベルとなっている期間はクロックＣｉｎの１クロック分となっている。そのため、シフトレジスタ７においてデータロード信号１０１がハイレベルとなったタイミングで、クロックＣｉｎ（又はクロックＣｏｕｔ）の立ち上がりでレジスタ６にラッチされているデータをロードすることにより１ブロック分のデータがロードされることになる。
【００５０】
データロード信号１０１がロウレベルの場合は、データロード信号１０１がハイレベルの時にクロックＣｉｎでロードしたデータを順次シフトしてデータ出力端子９から出力する。
【００５１】
ここで、本実施形態では、レジスタ６からのｎ×ｄビットのデータは、シフトレジスタ７に対し、ｎビット毎に時系列順を入れ替えられて入力されている。したがって、レジスタ６のデータがシフトレジスタ７に入力されることにより、データの時系列変換が行われることになる。
【００５２】
図３は本実施形態によるデータの時系列変換の概略を表している。図３（ａ）に示した変換前の時系列データＤ１、Ｄ２、Ｄ３、…は図３（ｂ）に示すｎ×ｄビットのブロック単位に区切られ、時系列順が変換されて図３（ｃ）に示す順となる。
【００５３】
以上説明したように、本実施形態によれば、入力データをシフトレジスタ、レジスタ、論理ゲート、分周回路、ロードパルス生成回路により、入力クロックに同期したシリアル／パラレル変換、パラレル／シリアル変換を行うだけで、データの時系列変換を実現している。
【００５４】
本実施形態では、レジスタ６とシフトレジスタ７の接続により、入力データの時系列順の変換を行なっているため、メモリを使わずにより高速なデータの時系列順変換が可能である。従って、データ速度が１００Ｍｂｐｓ以上の高速な場合でも、簡単な回路構成でインターリーブ回路が実現できる。
【００５５】
また、本実施形態は、従来のブロックインターリーブ回路のように複数個のメモリ（ＲＡＭ）も必要としないため、複雑なメモリのリード／ライト制御回路が不要である。
（第２の実施形態）
次に、本発明の第２の実施形態のブロックインターリーブ回路について説明する。
【００５６】
上記第１の実施形態では、入力データＤｉｎがビット列の場合であったが、本実施形態では、１シンボルがｍビットからなるデータの場合である。
【００５７】
本実施形態は、図１においてシフトレジスタ３、レジスタ６、シフトレジスタ７をそれぞれｍ個に拡張することにより入力シンボルの時系列順の変換が可能である。この場合、さらにレジスタ６、シフトレジスタ７間の接続を、各シンボルを構成するｍビット毎に変えることにより、入力シンボルの時系列順の変換に加えて、さらにシンボルを構成する各ビットの時系列順の変換が可能となり、より複雑なインターリーブ回路を実現することができる。
【００５８】
上記第１および第２の実施形態では、ブロックインターリーブ回路について説明したが、図１におけるシフトレジスタ７の入力信号のｎとｄを入れ替えることにより、デインターリーブ回路を実現することができる。この場合、デインターリーブ回路の後続に通常接続されるフレーム同期回路からの信号をフレーム信号Ｆｉｎとしてフレーム信号入力端子５に入力するようにすればよい。
【００５９】
【発明の効果】
以上説明したように、本発明は、下記のような効果を有する。
（１）データ速度が１００Ｍｂｐｓ以上の高速な場合でも、簡単な回路構成でインターリーブ回路が実現できる。
（２）複数個のメモリ（ＲＡＭ）も必要としないため、複雑なメモリのリード／ライト制御回路が不要となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のブロックインターリーブ回路の構成を示すブロック図である。
【図２】図１のブロックインターリーブ回路の動作を示すタイミングチャートである。
【図３】ブロックインターリーブの概略図である。
【図４】従来のブロックインターリーブ回路の構成を示すブロック図である。
【図５】ＲＡＭのライト方向を示す図（図５（ａ））およびＲＡＭのリード方向を示す図（図５（ｂ））である。
【符号の説明】
１ データ入力端子
２ クロック入力端子
３ シフトレジスタ
４ 分周回路
５ フレーム信号入力端子
６ レジスタ
７ シフトレジスタ
８ データロード信号生成回路
９ データ出力端子
１０ クロック出力端子
１１ データ入力端子
１２ フレーム信号入力端子
１３ クロック入力端子
１４ ライトアドレス生成回路
１５ リードアドレス生成回路
１６ ライト／リードアドレス切替回路
１７、１８ ＲＡＭ
１９ データライト／リード切替回路
２０ データ出力端子
２１ クロック出力端子
２６１〜２６４ ＤＦＦ
２７１〜２７４ ＤＦＦ
２８ ＤＦＦ
２９ 反転回路
３０ 論理積回路
３１ 反転回路
３２ 論理和回路
３３、３４ 論理積回路
１０１ データロード信号
２０１ ライト／リード切替信号
Claims (6)
- 入力データのうちのある一定量のデータを一つのブロックに区切り、該ブロック内でデータの時系列順を変換するブロックインターリーブ回路であって、
前記１ブロック分のデータ量に応じた数のデータフリップフロップ回路を備え、前記入力データのうちの１ブロック分のデータを順次シフトしてパラレル信号に変換するシリアル／パラレル変換手段と、
前記１ブロック分のデータ量に応じた数のデータフリップフロップ回路を備えるとともに前記シリアル／パラレル変換手段との間でシフトの時系列順が入れ替えられるように接続され、前記シリアル／パラレル変換手段により生成されたパラレル信号を時系列順が入れ替えられるような順序で入力してから順次シフトしてシリアル信号に変換することにより時系列順の変換を行うパラレル／シリアル変換手段とを有するブロックインターリーブ回路。 - 前記シリアル／パラレル変換手段が、
前記入力クロックを、前記入力データのブロックの区切れを示すための信号であるフレーム信号を用いることにより分周して分周クロックとして出力している分周回路と、
縦列に接続された前記１ブロック分のデータ量に応じた数のデータフリップフロップ回路から構成されており、入力データを入力クロックを用いてビットシフトすることにより前記入力データのうちの１ブロック分のデータをパラレルデータとして出力している第１のシフトレジスタと、
前記１ブロック分のデータ量に応じた数のデータフリップフロップ回路から構成され、前記第１のシフトレジスタから出力された１ブロック分のパラレルデータを、前記分周回路からの分周クロックによりそれぞれラッチすることにより保持しているレジスタとから構成されている請求項１記載のブロックインターリーブ回路。 - 前記パラレル／シリアル変換手段が、
前記分周クロックを前記入力クロックにより１クロック分遅延させることにより、１ブロック分のデータが全て読み込まれたタイミングで出力されるデータロード信号を生成しているデータロード信号生成回路と、
縦列接続された前記１ブロック分のデータ量に応じた数のデータフリップフロップ回路と、前記データロード信号がアクティブの場合には、前記シリアル／パラレル変換手段によりラッチされた１ブロック分のデータのパラレルロードを行ない該データフリップフロップ回路に記憶させ、前記データロード信号がインアクティブの場合には該データフリップフロップ回路に記憶されたデータに対してシフト動作を行わせる複数の論理回路とを有する第２のシフトレジスタとから構成されている請求項２記載のブロックインターリーブ回路。 - 前記データロード信号生成回路が、
前記分周クロックを前記入力クロックに基づいて１クロック分保持しているデータフリップフロップ回路と、
該データフリップフロップ回路の出力を論理反転して出力している第１の反転回路と、
前記分周クロックと前記第１の反転回路の出力との間の論理積演算を行ない、該演算結果を前記データロード信号として出力している論理積回路と、
前記データロード信号を論理反転して出力している第２の反転回路とから構成されている請求項３記載のブロックインターリーブ回路。 - 前記入力データがシンボルとして扱われていて、１シンボルが複数のビットから構成され、前記第１および第２のシフトレジスタおよび前記レジスタがそれぞれ前記シンボルのビット数分だけ設けられている請求項３または４記載のブロックインターリーブ回路。
- 前記レジスタと前記第２のシフトレジスタの間の接続が、各ビット毎に設定されている請求項５記載のブロックインターリーブ回路。
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