JPH10308676A - インターリーブ装置およびデインターリーブ装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＲＡＭを使用してＲａｍｓｅｙインターリー
ブ装置およびデインターリーブ装置を実現し、回路規模
および消費電力を削減する。 【解決手段】 書込みアドレスレジスタ１は、列アドレ
スレジスタ１ａおよび行アドレスレジスタ１ｂからな
り、加算器３は、行アドレスレジスタ１ｂにｎ２を法と
してｎ１づつ加算する。読出しアドレスレジスタ５は加
算器７により１づつ加算される。書込みアドレスレジス
タ１または読出しアドレスレジスタ５はアドレスセレク
タ９により選択されてＲＡＭ１１のアドレスとなる。バ
イパスセレクタ１３は、入力端子１５のデータまたはＲ
ＡＭ１１の読出しデータのいずれかを選択してデータ出
力端子１７に出力し、インターリーブされたデータ列を
出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ列の順序を入
れ換えるインターリーブ装置およびこの逆入れ換えを行
うデインターリーブ装置に係り、特にＲａｍｓｅｙイン
ターリーブに好適なインターリーブ装置およびデインタ
ーリーブ装置に関する。

【０００２】

【従来の技術】一般に、伝送または記録再生におけるデ
ィジタル信号の誤りは、ランダム（平均的）に生じると
は限らず、バースト的（局所的）に生じる傾向がある。
このバースト的な誤りが生じた場合、その部分で誤りが
訂正能力を超え、訂正不能な誤りが残ってしまう。しか
し信号の並べ替えによって誤りが広い範囲に分散されれ
ば、全ての誤りが誤り訂正能力の範囲内となることが期
待できる。

【０００３】このように、信号（データ、シンボル）を
並べ替えてバースト誤りを分散させ、平均的な誤りに変
換することにより、効率よく誤り訂正符号の能力を引き
出す技術は、インターリーブ方式と呼ばれ、フレーム構
造の中で並べ替えが完結するブロックインターリーブ方
式、フレーム構造に関わらず連続的に並べ替えを行う畳
み込みインターリーブ方式などがある。

【０００４】John L.Ramsey は、文献"Realization of
Optimun Interleavers"IEEE TR.onINFO.vol.IT-16 No.
3,MAY 1970の中でいくつかのインターリーブ方式を提案
している。このインターリーブ方式は、畳み込みインタ
ーリーブ方式の一種であり、以下Ｒａｍｓｅｙインター
リーブと呼ぶこととする。上記文献中のインターリーブ
回路を図９（ａ）に、デインターリーブ回路を図９
（ｂ）にそれぞれ示す。

【０００５】Ｒａｍｓｅｙインターリーブは、タップ間
ステージ数（ｎ１）とタップ数（ｎ２＋１）とで特徴づ
けられ、図９（ａ），（ｂ）は、ｎ１＝２、ｎ２＝３の
場合を示している。

【０００６】図９（ａ）のインターリーブ回路は、ｎ１
＝２ビットづつのシフトレジスタがそれぞれタップとな
る論理和回路を挟んで、ｎ２＝３個縦続接続された構成
となっており、合計ｎ１×ｎ２＝６段のシフトレジスタ
が設けられている。

【０００７】入力シンボルを１つづつ分配する４接点の
スイッチは、それぞれ各タップの論理和回路の入力に接
続された４個の接点を備え、クロック毎に接点の位置が
０，１，２，３，０，１，…と循環するようになってい
る。

【０００８】また、上記６段のシフトレジスタの最前段
には、”０”（または入力シンボル無し）が入力される
とともに、各段はクロック毎に左から右へシフトする。

【０００９】さて、このＲａｍｓｅｙに、入力シンボル
列０，１，２，…，が与えられたとき、まず最初のシン
ボル０は、スイッチ接点０からタップ０に供給され、同
じクロック期間で直ちに出力される（ｔ０）。

【００１０】次いで、シンボル１が入力されるとき（ｔ
１）、スイッチ接点１が閉じているので、タップ１の論
理和回路を介して右から２段目のシフトレジスタの入力
となり、次のクロック（ｔ２）でこのシフトレジスタに
シンボル１がセットされる。このシンボル１が出力端子
から出力されるのは、もう１段シフト後のクロック（ｔ
３）となる。ｔ１、ｔ２のクロックの期間は、レジスタ
の初期状態に依存する定義されないシンボルＸが出力さ
れる。

【００１１】またクロック（ｔ２）では、シンボル２が
スイッチ接点２を介してタップ２の論理和回路を介して
シフトレジスタの右から４段目の入力となり、このシフ
トレジスタにクロック（ｔ３）でシンボル２がセットさ
れる。

【００１２】次いで、クロック（ｔ３）では、シンボル
３がスイッチ接点３を介してシフトレジスタの右から６
段目の入力となり、このシフトレジスタにクロック（ｔ
４）でシンボル３がセットされる。

【００１３】次いで、クロック（ｔ４）では、シンボル
４がスイッチ接点０を介して出力端子に現れる。以下、
図１０に示すように、インターリーブした出力シンボル
列、０，Ｘ，Ｘ，１，４，Ｘ，２，５，８，３，６，
９，…，が得られる。

【００１４】このＲａｍｓｅｙインターリーブにおい
て、ｎ１とｎ２とが互いに素な関係にあれば、各タップ
の論理和回路におけるシンボルの衝突はなく、常に一方
の入力のみからシンボルが供給されることとなり、最も
右にシフトされてきたときには、常にシンボルが格納さ
れた状態となり、出力される。

【００１５】図９（ｂ）のＲａｍｓｅｙデインターリー
ブ回路は、６段のシフトレジスタと、この両端を含む２
段毎のタップから選択的に出力する４接点を備えたスイ
ッチからなり、図９（ａ）のインターリーブ回路により
インターリーブされたシンボル列を復元するものであ
る。

【００１６】なお、実際の回路構成では、図９（ａ）に
おいては、スイッチと論理和回路の代わりに各タップに
２ウェイのセレクタを設け、図９（ｂ）においてはスイ
ッチに代えてセレクタを設ける構成となる。

【００１７】

【発明が解決しようとする課題】しかしながら、上記従
来のＲａｍｓｅｙインターリーブ回路またはＲａｍｓｅ
ｙデインターリーブ回路は、シフトレジスタとセレクタ
から構成されていたために、回路規模が大きく、消費電
力が大きいという問題点があった。

【００１８】また、インターリーブによる遅延のうち半
分づつをインターリーブとデインターリーブで分けるこ
とが可能であるが、従来の構成ではシフトレジスタの上
段の方が使用効率が悪く、実際に保持すべき情報量の約
２倍の記憶容量を必要とするという問題点があった。

【００１９】以上の問題点に鑑み、本発明の目的は、従
来より記憶容量を約１／２に削減したＲａｍｓｅｙイン
ターリーブ装置およびデインターリーブ装置を提供する
ことである。

【００２０】また本発明の目的は、１ビット当たりのチ
ップ専有面積の小さいＲＡＭを使用してＲａｍｓｅｙイ
ンターリーブ装置およびデインターリーブ装置を実現
し、回路規模および消費電力を削減することである。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、本発明は次の構成を有する。

【００２２】すなわち、本願第１発明は、読出しアドレ
スを発生する読出しアドレス発生回路と、書込みアドレ
スを発生する書込みアドレス発生回路と、前記読出しア
ドレスまたは前記書込みアドレスのいずれか一方を選択
して出力するアドレスセレクタと、前記選択されたアド
レスでアドレスされるとともに入力データを記憶するこ
とができるＲＡＭと、前記入力データまたは前記ＲＡＭ
から読出されたデータのいずれか一方を選択して出力す
るバイパスセレクタと、を備えたことを要旨とするイン
ターリーブ装置である。

【００２３】また、この第１発明において、入力データ
列に対して、タップ間ステージ数ｎ1 、タップ数［ｎ2
＋１］のＲａｍｓｅｙインターリーブを実行する際に、
前記書込みアドレス発生回路は、行アドレス発生回路と
列アドレス発生回路とを備え、前記行アドレス発生回路
は、インターリーブ対象のデータ列の先頭で初期化され
るとともに、ｎ2 を法としてｎ1 づつ加算することによ
り、順次行アドレスを生成し、前記読出しアドレス発生
回路は、アドレスを１づつ増加させたアドレスを生成す
ることができる。

【００２４】また、本願第２発明は、読出しアドレスを
発生する読出しアドレス発生回路と、書込みアドレスを
発生する書込みアドレス発生回路と、前記読出しアドレ
スまたは前記書込みアドレスのいずれか一方を選択して
出力するアドレスセレクタと、前記選択されたアドレス
でアドレスされるとともに入力データを記憶することが
できるＲＡＭと、前記入力データまたは前記ＲＡＭから
読出されたデータのいずれか一方を選択して出力するバ
イパスセレクタと、を備えたことを要旨とするデインタ
ーリーブ装置である。

【００２５】また、この第２発明において、タップ間ス
テージ数ｎ1 、タップ数［ｎ2 ＋１］のＲａｍｓｅｙイ
ンターリーブを施されたデータ列に対してデインターリ
ーブを実行する際に、前記読出しアドレス発生回路は、
行アドレス発生回路と列アドレス発生回路とを備え、前
記行アドレス発生回路は、インターリーブ対象のデータ
列の先頭で初期化されるとともに、ｎ2 を法としてｎ1
づつ加算することにより、順次行アドレスを生成し、前
記書込みアドレス発生回路は、アドレスを１づつ増加さ
せたアドレスを生成することができる。

【００２６】

【発明の実施の形態】次に図面を参照して、本発明の実
施の形態を詳細に説明する。図１および図２は、それぞ
れ本発明に係るインターリーブ装置およびデインターリ
ーブ装置の第一の実施形態の構成を示すブロック回路図
であり、図１のインターリーブ装置によってインターリ
ーブされたシンボル列を図２のデインターリーブ装置が
復元するものである。

【００２７】図１によれば、インターリーブ装置は、列
アドレスレジスタ１ａおよび行アドレスレジスタ１ｂか
らなる書込みアドレスレジスタ１と、行アドレスレジス
タ１ｂの内容にｎ２を法としてｎ１づつ加算する加算器
３と、読出しアドレスレジスタ５と、読出しアドレスレ
ジスタ５の内容に１づつ加算する加算器７と、書込みア
ドレスレジスタ１または読出しアドレスレジスタ５のい
ずれか一方を選択して出力するアドレスセレクタ９と、
アドレスセレクタ９によりアドレスされるとともにデー
タ入力端子１５から与えられる入力データを記憶するこ
とが可能なＲＡＭ（ランダム・アクセス・メモリ）１１
と、入力データまたはＲＡＭ１１から読み出された読出
しデータのいずれか一方を選択してデータ出力端子１７
に出力するバイパスセレクタ１３とを備えて構成されて
いる。

【００２８】図２によれば、デインターリーブ装置は、
書込みアドレスレジスタ１と、書込みアドレスレジスタ
１の内容に１づつ加算する加算器７と、列アドレスレジ
スタ５ａおよび行アドレスレジスタ５ｂからなる読出し
アドレスレジスタ５と、行アドレスレジスタ５ｂの内容
にｎ２を法としてｎ１づつ加算する加算器３と、書込み
アドレスレジスタ１または読出しアドレスレジスタ５の
いずれか一方を選択して出力するアドレスセレクタ９
と、アドレスセレクタ９によりアドレスされるとともに
データ入力端子１５から与えられる入力データを記憶す
ることが可能なＲＡＭ（ランダム・アクセス・メモリ）
１１と、入力データまたはＲＡＭ１１から読み出された
読出しデータのいずれか一方を選択してデータ出力端子
１７に出力するバイパスセレクタ１３とを備えて構成さ
れている。

【００２９】なお、図１および図２間で共通の構成要素
には、同じ符号を付与してあり、インターリーブ装置と
デインターリーブ装置とを共通のハードウェアとして構
成することもできる。

【００３０】次いで、図８（ａ）に示した従来のＲａｍ
ｓｅｙインターリーブを図１に示した装置により実現す
る方法について説明する。

【００３１】入力データのうち、図８（ａ）のタップ０
に加えられる入力データは、バイパスセレクタ１３を介
してクロック遅延無く出力される。その他の入力データ
は、ＲＡＭ１１の書込みアドレスをｎ１づつ加算しなが
らＲＡＭ１１に記憶させるとともに、１づつ加算される
読出しアドレスにより読み出される。

【００３２】ここで、入力データが１つ与えられる期間
Ｔをその前半Ｔ１と後半Ｔ２とに分割し（Ｔ＝Ｔ１＋Ｔ
２）、例えば前半の期間でアドレスセレクタ９は書込み
アドレスを選択してＲＡＭ１１に書込みを行い、後半の
期間でアドレスセレクタ９は読出しアドレスを選択して
読出しを行う。読出しアドレスおよび書込みアドレス
は、ともに［ｎ２×ｎ１］を法とする演算（モディロ演
算）により０から（ｎ２×ｎ１）−１の範囲に折り返し
た値を使用することにより、従来のシフトレジスタに代
えてＲＡＭを使用することができる。

【００３３】この場合、従来のシフトレジスタの各ビッ
トを構成するフリップフロップ（以下、ＦＦと略す）に
比べて、１ビット当たりの回路規模およびチップ専有面
積の小さいＲＡＭを利用することで回路規模の削減、消
費電力の減少が可能となる。

【００３４】しかしながら、図１および図２の構成だけ
では、ＲＡＭのサイズがインターリーブ遅延に対して十
分小さな値であるとは言えない。この方式では、ＦＦま
たはＲＡＭのうち、シフトレジスタの上段側の殆どは、
入力データに基づく値が設定されない状態で動作してお
り、全体を見渡しても、各レジスタのうち値が設定され
ているのは高々半分である。これはインターリーブによ
る遅延のうち、インターリーブ／デインターリーブで遅
延バッファを半分づつに分割して受け持つことが可能で
あるとの観点から見れば、この構成からさらに１／２に
記憶容量を削減することが考えられる。

【００３５】そこで、G.David Forney"Burst-Correctin
g Code for the Classic Bursty Channel" IEEE Tran.C
OMM.-19,No5,Oct 1971 で提案された畳み込みインター
リーブのような形式に変換することにより、上記の回路
規模削減が期待できる。

【００３６】図３（ａ）および（ｂ）は、それぞれ本発
明に係るインターリーブ回路およびデインターリーブ回
路の第２の実施形態を示す回路構成図であり、従来の図
８に記載のＲａｍｓｅｙインターリーブ・デインターリ
ーブを上記畳み込みインターリーブ形式で実現したもの
である。なお、本実施の形態では、説明の簡単化のため
に、入力データ列および出力データ列は、ビット列とす
るが、適当な並列化によりキャラクタ単位、バイト単
位、ワード単位のシンボル列のインターリーブに適用で
きることは明らかである。

【００３７】図３（ａ）によれば、Ｒａｍｓｅｙインタ
ーリーブ回路は、それぞれ４つの選択ポシションを有す
るスイッチ２１、３１と、ＦＦ２３、２５、２７、２９
とで構成されている。

【００３８】図３（ａ）において、入力側に設けられた
スイッチ２１は、入力ビット列を１ビットづつ順次０〜
３の各接点に振り分ける動作を行う。出力側に設けられ
たスイッチ３１は、順次０〜３の各接点から出力ビット
を１ビットづつ取り出す動作を行う。

【００３９】スイッチ２１の接点０とスイッチ３１の接
点０との間は、導線で接続され、遅延無く伝送される。
スイッチ２１の接点１とスイッチ３１の接点３との間に
はＦＦ２３が配置され、スイッチ２１の接点２とスイッ
チ３１の接点２との間にはＦＦ２５が配置されている。
また、スイッチ２１の接点３とスイッチ３１の接点１と
の間にはＦＦ２７、２９が直列に接続されて配置されて
いる。

【００４０】各ＦＦは、入力が与えられたビットタイム
の次のビットタイムでこの入力が出力に現れるものであ
る。このインターリーブ回路に、入力ビット列、ｂ０，
ｂ１，ｂ２，ｂ３，…，が入力されたとき、その動作シ
ーケンスを図４（ａ）〜（ｈ）および図５（ａ）〜
（ｈ）に示す。これらの図は、入出力データ、それぞれ
のスイッチの選択位置の変遷、および各ＦＦの内部状態
の変遷を各クロック毎に順次示したものである。

【００４１】まず、図４（ａ）は、ｂ０が入力された状
態を示し、スイッチ２１、３１は共に接点０を選択して
いるので、直ちに出力にｂ０が現れている。次いで、図
４（ｂ）は、ｂ１が入力された状態を示し、スイッチ２
１、３１はそれぞれ接点１を選択しているので、入力ｂ
１はＦＦ２３の入力となり、出力には不定の値（Ｘ）が
出力される。

【００４２】次いで、図４（ｃ）は、ｂ２が入力された
状態を示し、スイッチ２１、３１はそれぞれ接点２を選
択しているので、入力ｂ２はＦＦ２５の入力となり、出
力には不定の値（Ｘ）が出力される。次いで、図４
（ｄ）は、ｂ３が入力された状態を示し、スイッチ２
１、３１はそれぞれ接点３を選択しているので、入力ｂ
３はＦＦ２７の入力となり、出力にはＦＦ２３の値であ
るｂ１が出力される。

【００４３】以下、順次入力がｂ４，ｂ５，ｂ６，ｂ
７，ｂ８，…と入力され、出力には、ｂ４，Ｘ，ｂ２，
ｂ５，ｂ８，…が得られ、図９に示した従来のＲａｍｓ
ｅｙインターリーブと同様にインターリーブされた出力
ビット列が得られることが判る。

【００４４】この図３（ａ）に示したインターリーブ動
作の逆動作を行うデインターリーブ回路が図３（ｂ）で
ある。同図によれば、Ｒａｍｓｅｙデインターリーブ回
路は、それぞれ４つの選択ポシションを有するスイッチ
４１、５１と、ＦＦ４３、４５、４７、４９とで構成さ
れている。

【００４５】図３（ｂ）において、入力側に設けられた
スイッチ４１は、入力ビット列を１ビットづつ順次０〜
３の各接点に振り分ける動作を行う。出力側に設けられ
たスイッチ５１は、順次０〜３の各接点から出力ビット
を１ビットづつ取り出す動作を行う。

【００４６】スイッチ４１の接点０とスイッチ５１の接
点２との間にはＦＦ４３、４５が直列に接続されて配置
されている。スイッチ４１の接点１とスイッチ５１の接
点１との間は、導線で接続され、遅延無く伝送される。
スイッチ４１の接点２とスイッチ５１の接点０との間に
はＦＦ４７が配置され、またスイッチ４１の接点３とス
イッチ５１の接点３との間にはＦＦ４９が配置されてい
る。

【００４７】各ＦＦは、入力が与えられたビットタイム
の次のビットタイムでこの入力が出力に現れるものであ
る。このデインターリーブ回路に、インターリーブされ
た入力ビット列、ｂ０，Ｘ，Ｘ，ｂ１，ｂ４，Ｘ，ｂ
２，ｂ５，ｂ８，…，が入力されたとき、その動作シー
ケンスを図６（ａ）〜（ｈ）および図７（ａ）〜（ｈ）
に示す。これらの図に示された動作は、図４、図５に類
似した動作なので詳細な説明は省略するが、最初の６ク
ロック間は不定値が出力されることを除いて、これ以降
デインターリーブされたビット列、ｂ０，ｂ１，ｂ２，
ｂ３，…，が出力として得られる。

【００４８】以上説明したように、本実施の形態におい
ては、従来のＲａｍｓｅｙインターリーブ・デインター
リーブがｎ１＝２，ｎ２＝３のとき、ＦＦを６（ｎ１×
ｎ２）ビット使用していたのに比べて、図３（ａ），
（ｂ）に示したように、４ビットのＦＦで実現すること
ができる。

【００４９】これを一般化すれば、従来のＲａｍｓｅｙ
インターリーブ回路／デインターリーブ回路では、ＦＦ
ビット数をｎ１×ｎ２必要としたのに比べて、本実施の
形態では、そのビット使用量は、近似的に（ｎ１×ｎ
２）／２となり、実際の回路における削減比は約１／２
となり、回路規模の削減効果は実施形態で説明したより
も大きくなる。

【００５０】次に、上記の第２実施形態を一般に拡大し
た第３実施形態を説明する。図８は、第３実施形態であ
るタップ間ステージ数ｎ1 、タップ数［ｎ2 ＋１］のＲ
ａｍｓｅｙインターリーブを行うｆｏｒｎｅｙタイプ類
似のインターリーブ装置の構成を示すブロック回路図で
ある。図８において、インターリーブ装置は、入力側の
スイッチ６１と、出力側のスイッチ６３と、およそｎ１
×ｎ２／２個のＦＦ６５とを備えて構成されている。

【００５１】スイッチ６１、６３はそれぞれｎ２個の接
点を備えているが、その切換制御は、後述するように個
別に行われる。スイッチ６１、６３間には、［ｎ２＋
１］本の伝送路が設けられ、それぞれ上から０，１，
２，…，ｎ２行目のと呼ぶこととする。この行番号は、
入力側スイッチ６１の接点番号と一致している。

【００５２】スイッチ６１の接点０と、スイッチ６３の
接点０とは、導線で接続されて、０行目の伝送路を形成
している。１行目以降の伝送路には、それぞれ１個から
ｎ２個のＦＦ６５が挿入されている。各伝送路毎のＦＦ
６５の個数は、その伝送路が第ｉ行目とすると、（ｎ１
×ｉ＋１）／ｎ２個のＦＦ６５が挿入されている。

【００５３】入力シンボル列が与えられる入力側のスイ
ッチ６１は、順次接点０から１づつ接点番号を増加させ
ながらｎ２まで選択し、次いで接点０に戻る循環を行
う。

【００５４】出力シンボル列を取り出す出力側のスイッ
チ６３による選択は、最初に０行目を選択した後、順次
ｎ１％ｎ２＋１，（２×ｎ１）％ｎ２＋１，（３×ｎ
１）％ｎ２＋１，（４×ｎ１）％ｎ２＋１，…，で表さ
れる行の出力を選択して取り出す。ここで記号「％ｎ
２」は、ｎ２を法とする演算（モディロ演算）を示す。

【００５５】各行のＦＦ６５または複数のＦＦによるシ
フトレジスタは、当該行がスイッチ６１から入力シンボ
ルが与えられた次のクロック期間でその内容を取り込む
とともに、右に１桁シフトするものである。

【００５６】これにより、出力側のスイッチ６３には、
Ｒａｍｓｅｙインターリーブされたシンボル列が得られ
る。この構成で使用したＦＦ数は、厳密には、ｎ１，ｎ
２がとる値によって僅かに異なるが、十分大きいｎ１，
ｎ２に対しては，ｎ１×ｎ２／２となり、従来技術によ
るＲａｍｓｅｙインターリーブ回路の１／２の回路規模
となり、大幅に回路規模の縮小が行える。

【００５７】同様に、デインターリーブ装置もＦＦ使用
数は、ｎ１×ｎ２／２となり、従来技術の１／２の回路
規模となり、大幅に回路規模の縮小が行える。

【００５８】以上の説明からも明らかなように、ＦＦを
使用する代わりにＲＡＭを使用しても実現が可能であ
る。その場合、列、行をそのままアドレスに振り分けて
しまうと、ＲＡＭ部分の三角形の下半分しか使用され
ず、無駄となってしまう。この無駄を削除するために
は、三角形を高さから半分のところで横に切断し、一方
の切片を回して他方の切片接合し、無駄のないメモリ領
域とすることができる。

【００５９】

【発明の効果】以上説明したように本発明によれば、Ｒ
ａｍｓｅｙインターリーブ装置およびデインターリーブ
装置の回路規模を削減し、その消費電力を減少させると
いう効果を奏する。

【００６０】また本発明によれば、ＲＡＭを使用してＲ
ａｍｓｅｙインターリーブ装置およびデインターリーブ
装置を実現し、その回路規模を削減し、その消費電力を
減少させるという効果を奏する。

【図面の簡単な説明】

【図１】本発明に係るＲａｍｓｅｙインターリーブ装置
の第１の実施形態の構成を示すブロック回路図である。

【図２】本発明に係るＲａｍｓｅｙデインターリーブ装
置の第１の実施形態の構成を示すブロック回路図であ
る。

【図３】本発明に係るＲａｍｓｅｙインターリーブ装置
（ａ）およびデインターリーブ装置（ｂ）の第２の実施
形態の構成を示す回路図である。

【図４】図３（ａ）のインターリーブ装置の動作シーケ
ンスを示す図である。

【図５】図３（ａ）のインターリーブ装置の動作シーケ
ンスを示す図である。

【図６】図３（ｂ）のデインターリーブ装置の動作シー
ケンスを示す図である。

【図７】図３（ｂ）のデインターリーブ装置の動作シー
ケンスを示す図である。

【図８】本発明に係るＲａｍｓｅｙインターリーブ装置
の第３の実施形態の構成を示す回路図である。

【図９】従来のＲａｍｓｅｙインターリーブ回路（ａ）
およびデインターリーブ回路（ｂ）の構成を示す回路図
である。

【図１０】Ｒａｍｓｅｙインターリーブの概念を示す図
である。

【符号の説明】

１…書込みアドレスレジスタ、１ａ…列アドレスレジス
タ、１ｂ…行アドレスレジスタ、３…ｎ１加算器、５…
読出しアドレスレジスタ、７…１加算器、９…アドレス
セレクタ、１１…ＲＡＭ、１３…バイパスセレクタ、１
５…入力端子、１７…出力端子。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 読出しアドレスを発生する読出しアドレ
   ス発生回路と、 書込みアドレスを発生する書込みアドレス発生回路と、 前記読出しアドレスまたは前記書込みアドレスのいずれ
   か一方を選択して出力するアドレスセレクタと、 前記選択されたアドレスでアドレスされるとともに入力
   データを記憶することができるＲＡＭと、 前記入力データまたは前記ＲＡＭから読出されたデータ
   のいずれか一方を選択して出力するバイパスセレクタ
   と、 を備えたことを特徴とするインターリーブ装置。
2. 【請求項２】 入力データ列に対して、タップ間ステー
   ジ数ｎ1 、タップ数［ｎ2 ＋１］のＲａｍｓｅｙインタ
   ーリーブを実行する請求項１記載のインターリーブ装置
   であって、 前記書込みアドレス発生回路は、行アドレス発生回路と
   列アドレス発生回路とを備え、 前記行アドレス発生回路は、インターリーブ対象のデー
   タ列の先頭で初期化されるとともに、ｎ2 を法としてｎ
   1 づつ加算することにより、順次行アドレスを生成し、 前記読出しアドレス発生回路は、アドレスを１づつ増加
   させたアドレスを生成することを特徴とするインターリ
   ーブ装置。
3. 【請求項３】 読出しアドレスを発生する読出しアドレ
   ス発生回路と、 書込みアドレスを発生する書込みアドレス発生回路と、 前記読出しアドレスまたは前記書込みアドレスのいずれ
   か一方を選択して出力するアドレスセレクタと、 前記選択されたアドレスでアドレスされるとともに入力
   データを記憶することができるＲＡＭと、 前記入力データまたは前記ＲＡＭから読出されたデータ
   のいずれか一方を選択して出力するバイパスセレクタ
   と、 を備えたことを特徴とするデインターリーブ装置。
4. 【請求項４】 タップ間ステージ数ｎ1 、タップ数［ｎ
   2 ＋１］のＲａｍｓｅｙインターリーブを施されたデー
   タ列に対してデインターリーブを実行する請求項３記載
   のデインターリーブ装置であって、 前記読出しアドレス発生回路は、行アドレス発生回路と
   列アドレス発生回路とを備え、 前記行アドレス発生回路は、インターリーブ対象のデー
   タ列の先頭で初期化されるとともに、ｎ2 を法としてｎ
   1 づつ加算することにより、順次行アドレスを生成し、 前記書込みアドレス発生回路は、アドレスを１づつ増加
   させたアドレスを生成することを特徴とするデインター
   リーブ装置。