JP3233561B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路、特
に間断なくデータを入出力する半導体集積回路に関する
ものである。

【０００２】

【従来の技術】近年、ダイナミックＲＡＭ（以下ＤＲＡ
Ｍと略す）に代表される半導体集積回路は３年で４倍の
ペースで大集積化の道を進んできている。この大集積化
の動きとともに専用チップ化の動きもあり、特に画像分
野への応用として、松下電子工業株式会社製のMN4700シ
リーズに代表される画像用ＤＲＡＭが様々な形で製品化
されている。

【０００３】画像用ＤＲＡＭを用いたシステムの例を図
８に示す。このシステムは、入力される映像信号と１つ
前に入力された映像信号とを比較することにより映像信
号のノイズ成分を取り除いている。画像用ＤＲＡＭ５１
では、行アドレスおよび列アドレスの１回の選択で同一
メモリセルに対してデータの読み出しおよび書き込みの
両方を行う、いわゆるリードモディファイライト動作が
行われている。つまり、画像用ＤＲＡＭ５１では、行ア
ドレスおよび列アドレスが１回選択されると、１つ前に
入力された映像信号が読み出され、続いて同一アドレス
に新たな映像信号が書き込まれる。多くの場合におい
て、画像用ＤＲＡＭからのデータの読み出しは間断なく
行われる必要がある。

【０００４】

【発明が解決しようとする課題】画像用ＤＲＡＭも汎用
のＤＲＡＭと同様に大容量化が要求されるようになって
いる。しかし、大容量化を実現しようとする場合、その
消費電力の大きさが問題となる。

【０００５】本発明はこのような現状に鑑みてなされた
ものであり、その目的は、間断なくデータを入出力で
き、かつ消費電力の小さい最適な構成の半導体記憶装置
を提供することにある。

【０００６】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数のブロックを有する半導体記憶装置であって、
該複数のブロックには、複数の第１の選択信号および複
数の第２の選択信号が供給され、該複数のブロックのそ
れぞれは、メモリセルアレイと、該複数の第１の選択信
号のうちの対応する１つがアクティブであるときに該メ
モリセルアレイから複数のデータを同時に読み出すリー
ド回路と、同時に読み出された該複数のデータを１デー
タずつ時間的に連続して出力する並直列変換回路と、該
複数の第２の選択信号のうちの対応する１つによって制
御されるゲートであって、該対応する第２の選択信号が
アクティブであるときに該並直列変換回路からの該複数
のデータを出力するゲートとを備えており、該複数の第
２の選択信号は、いずれか１つがアクティブであるとき
には残りは全て非アクティブであり、そのことにより上
記目的を達成する。

【０００７】前記複数の第１の選択信号のそれぞれは、
前記複数の第２の選択信号の対応する１つがアクティブ
になる前にアクティブになり、該それぞれの第１の選択
信号の継続時間は、該対応する１つの第２の選択信号の
継続時間と重複していてもよい。

【０００８】本発明の他の半導体記憶装置は、複数のブ
ロックを有する半導体記憶装置であって、該複数のブロ
ックには、複数の第１の選択信号および複数の第２の選
択信号が供給され、該複数のブロックのそれぞれは、メ
モリセルアレイと、該複数の第１の選択信号のうちの対
応する１つがアクティブであるときに該メモリセルアレ
イから複数のデータを同時に書き込むライト回路と、連
続した該複数のデータを受け取り、同時にライト回路に
出力する直並列変換回路と、該複数の第２の選択信号の
うちの対応する１つによって制御されるゲートであっ
て、該対応する第２の選択信号がアクティブであるとき
に連続した該複数のデータを該直並列変換回路に出力す
るゲートとを備えており、該複数の第２の選択信号は、
いずれか１つがアクティブであるときには残りは全て非
アクティブであり、そのことにより上記目的を達成す
る。

【０００９】前記複数の第１の選択信号のそれぞれは、
前記複数の第２の選択信号の対応する１つが非アクティ
ブになった後に非アクティブになり、該それぞれの第１
の選択信号の継続時間は、該対応する１つの第２の選択
信号の継続時間と重複していてもよい。

【００１０】本発明のさらに他の半導体記憶装置は、複
数のブロックを有する半導体記憶装置であって、該複数
のブロックには、複数の第１の信号、複数の第２の信号
および複数の第３の信号が供給され、該複数のブロック
のそれぞれは、メモリセルアレイと、複数の第１の選択
信号のうちの対応する１つがアクティブであるときに、
該メモリセルアレイから複数のデータを同時に読み出
し、続いて該メモリセルアレイに複数の他のデータを同
時に書き込むリード／ライト回路と、同時に読み出され
た該複数のデータを１データずつ時間的に連続して出力
する並直列変換回路と、複数の第２の選択信号のうちの
対応する１つによって制御されるリード用トランスファ
ゲートであって、該対応する第２の選択信号がアクティ
ブであるときに該並直列変換回路からの該複数のデータ
を出力するリード用トランスファゲートと、連続した該
複数の他のデータを受け取り、同時に該リード／ライト
回路に出力する直並列変換回路と、複数の第３の選択信
号のうちの対応する１つによって制御されるライト用ト
ランスファゲートであって、該対応する第３の選択信号
がアクティブであるときに連続した該複数のデータを該
直並列変換回路に出力するライト用トランスファゲート
とを備えており、該複数の第２の選択信号は、いずれか
１つがアクティブであるときには残りは全て非アクティ
ブであり、該複数の第３の選択信号は、いずれか１つが
アクティブであるときには残りは全て非アクティブであ
り、そのことにより上記目的を達成する。

【００１１】前記複数の第１の選択信号のそれぞれは、
前記複数の第２の選択信号の対応する１つがアクティブ
になる前にアクティブになり、かつ前記複数の第３の選
択信号の対応する１つが非アクティブになった後に非ア
クティブになり、該第１の選択信号のそれぞれの継続時
間は、該対応する１つの第２の選択信号の継続時間およ
び該対応する１つの第３の選択信号の継続時間と重複し
ていてもよい。

【００１２】前記第１の選択信号および前記第２の選択
信号を発生する制御回路部をさらに備えていてもよい。

【００１３】前記半導体記憶装置は、前記第１の選択信
号、前記第２の選択信号および前記第３の選択信号を発
生する制御回路部をさらに備えていてもよい。

【００１４】前記制御回路部は、選択するブロックを示
している第１のアレイ選択信号が外部から入力される第
１の入力端子と、該第１のアレイ選択信号に基づいて前
記第１の信号を発生する第１の制御回路と、選択するブ
ロックを示している第２のアレイ選択信号が外部から入
力される第２の入力端子と、該第２のアレイ選択信号に
基づいて前記第２の信号を発生する第２の制御回路と、
選択するブロックを示している第３のアレイ選択信号が
外部から入力される第３の入力端子と、該第３のアレイ
選択信号に基づいて前記第２の信号を発生する第３の制
御回路とを備えていてもよい。

【００１５】前記制御回路部は、選択するブロックを示
している共通アレイ選択信号が外部から入力される共通
入力端子と、該共通アレイ選択信号に基づいて前記第１
の信号、前記第２の信号、および前記第３の信号をそれ
ぞれ発生する第１、第２および第３の制御回路とを備え
ていてもよい。

【００１６】前記制御回路部は、前記共通入力端子と前
記第１、第２および第３の制御回路との間に設けられ
た、前記共通アレイ選択信号を取り込んで保持する入力
ラッチをさらに備えていてもよい。

【００１７】前記並直列回路は、同時に読み出された前
記複数のデータをＮビットずつ時間的に連続したデータ
に変換して出力してもよい。

【００１８】前記直並列回路は、前記連続した複数のデ
ータを受け取り、Ｎビットずつ時間的にパラレルに前記
リード／ライト回路に出力し、該リード／ライト回路
は、該Ｎビットの時間的にパラレルなデータを同時に前
記メモリセルアレイに書き込んでもよい。

【００１９】前記複数のブロックは、１つのチップ上に
形成されていてもよい。

【００２０】本発明の半導体記憶装置では、複数のブロ
ックのそれぞれに対して、ブロックへのデータの入力を
制御するための選択信号、ブロックからのデータの出力
を制御するための選択信号およびリード／ライト回路に
よるメモリセルアレイへのデータの入力およびデータの
出力を制御する選択信号の計３種類の信号を与える。こ
れにより、本発明の半導体記憶装置では、間断なくデー
タを入力、あるいは出力することができる。さらに、１
回の行アドレスまたは列アドレスの選択でデータの読み
出し及び書き込みの両方を同一のメモリセルに対して行
うリードもディファイライト動作においても、データが
入力されるタイミングとデータが出力されるタイミング
とが異なるにもかかわらず、間断のないデータの入出力
を実現することができ、かつ消費電力を小さくすること
ができる。

【００２１】

【発明の実施の形態】一般的に、消費電流を低減する方
法として、チップ内部のメモリセルアレイを複数のブロ
ックに分割し、ブロック単位で動作させる方法が知られ
ている。この技術は例えば特開平4-278284号公報に示さ
れている。本願発明者らは、画像用ＤＲＡＭの消費電力
低減を実現するために、まず、ブロック分割の技術を従
来の画像用ＤＲＡＭに適用することを検討した。図９に
ブロック分割技術を適用した半導体記憶装置１００の構
成例を示す。

【００２２】半導体記憶装置１００は、ブロック１１
９、１２０を有している。ブロック１１９、１２０は、
外部から与えられブロックアドレス入力端子１２１から
入力されるアドレスによりどちらかが選択されて動作
し、これにより消費電力の低減が実現される。ブロック
１１９、１２０は、ブロックアドレス入力端子１２１か
らのアドレスと外部からのデータとを受け取るセレクタ
１０１、１０２、セレクタからのデータに対して直並列
変換を行う直並列変換回路１０７、１０８、メモリセル
アレイ１１１、１１２、メモリセルアレイ１１１、１１
２から読み出されたデータに対して並直列変換を行う並
直列変換回路１１５、１１６およびセレクタ１０３、１
０４をそれぞれ備えている。

【００２３】以下に、図９の半導体記憶装置の動作をリ
ードモディファイライト動作を行う場合を例として説明
する。例えば、ブロックアドレス入力端子１２１にブロ
ック１１９のアドレスが入力されると、ブロック１１９
内の構成要素は全て活性化される。セレクタ１０１に入
力されたデータは、データ線１０５を介して直並列変換
回路１０７に入力され、ここで直並列変換された後、デ
ータ線１０９を介してメモリセルアレイ１１１に書き込
まれる。メモリセルアレイ１１１から読み出されたデー
タは、データ線１１３を介して並直列変換回路１１５に
入力され、ここで並直列変換された後、データ線１１７
を介してセレクタ１０３を通って出力される。この間、
ブロック１２０内の各構成要素は活性化されていない。

【００２４】このときのタイミングチャートを図１０に
示す。本例では４ビットの並直列変換および直並列変換
を行なっている。ブロック１１９が選択され、セレクタ
１０１にデータＷ１〜Ｗ８が入力されると、データＷ１
〜Ｗ８は１サイクル単位で直並列変換されてからメモリ
セルアレイ１１１に送られる。メモリセルアレイ１１１
では、１サイクルのデータＷ１〜Ｗ４の書き込みに先立
って、これらのデータが書き込まれるアドレスに既に書
き込まれているデータが同時に読み出され、データＲ１
〜Ｒ４として並直列変換回路１１５に送られる。データ
の読み出しの後データＷ１〜Ｗ４が書き込まれる。同様
に、データＷ５〜Ｗ８の書き込み、およびそれに先だっ
てデータＲ５〜Ｒ８の読み出しが行われる。読み出され
たデータＲ１〜Ｒ８は、並直列変換回路１１５により直
列に変換された後ブロック１１９の出力データとしてセ
レクタ１０３から出力される。

【００２５】続く書き込みデータＷ９〜Ｗ１３の書き込
まれるアドレスがブロック１２０のメモリセルアレイ内
のアドレスである場合には、ブロックアドレス入力端子
１２１に入力される信号はブロック１２０を選択するよ
うに切り替わる。しかし、ブロック内の構成要素は全て
この信号により活性化されているので、ブロック１１９
のセレクタ１０３からデータＲ１〜Ｒ８が出力し終わる
までは、信号を切り替えることができない。このため、
１つのブロックへのデータ書き込み後すぐに異なるブロ
ックへのデータの書き込みを行うことができない。同様
に、１つのブロックからのデータ読み出し後すぐに異な
るブロックからのデータ読み出しを行うことも不可能で
ある。

【００２６】このように、本願発明者らの検討から、従
来の画像用ＤＲＡＭにブロック分割技術を単に適用した
だけでは、画像用ＤＲＡＭに要求される間断のないデー
タの入出力とメモリの大容量化および消費電力低減との
両方を同時に実現させることはできないことが明らかに
なった。

【００２７】次に本発明の半導体記憶装置を説明する。
本発明の半導体記憶装置は、ブロック分割技術が適用さ
れており、しかも間断のないデータ入出力が実現され得
る。図１は、本発明の半導体記憶装置１０の構成を示す
ブロック図である。半導体記憶装置１０は、メモリセル
アレイ１ａ、１ｂをそれぞれ備えているブロック０、１
を有している。メモリセルアレイ１ａ、１ｂは、１ビッ
トのデータを蓄えるメモリセルが行方向と列方向にそれ
ぞれｍ行とｎ列に配置され、ｍ行×ｎ列のデータを蓄え
る機能を有している。メモリセルアレイ１ａ、１ｂには
センスアンプ２ａ、２ｂが接続されており、それぞれ、
メモリセルアレイ１ａ、１ｂ内のある一行分のメモリセ
ル内のデータを増幅する。センスアンプ２ａ、２ｂは、
ローカルデータバス１３ａ、１３ｂによりそれぞれリー
ド／ライト回路３ａ、３ｂに接続されている。ローカル
データバス１３ａ、１３ｂは、Ｎビット幅のローカルデ
ータバスＬＤＢ０（Ｎ：０）、ＬＤＢ１（Ｎ：０）であ
り、これらを介してセンスアンプ２ａ、２ｂとリード／
ライト回路３ａ、３ｂとの間のデータの伝達が行われ
る。リード／ライト回路３ａ、３ｂは、リード動作時に
はそれぞれセンスアンプ２ａ、２ｂからの読みだしデー
タを増幅し、ライト動作時には書き込みデータをそれぞ
れセンスアンプ２ａ、２ｂに送る機能を有する。

【００２８】リード／ライト回路３ａ、３ｂからの読み
出しデータは、リードデータバス１４ａ、１４ｂによっ
て並直列変換回路４ａ、４ｂに伝達される。リードデー
タバス１４ａ、１４ｂは、Ｎビット幅のリードデータバ
スＲＤＢ０（Ｎ：０）、ＲＤＢ１（Ｎ：０）である。並
直列変換回路４ａ、４ｂは、それぞれリード／ライト回
路３ａ、３ｂからの時間的にパラレルなＮビットずつの
読み出しデータを時間軸方向にシリアルなデータに変換
して出力する機能を有する。並直列変換回路４ａ、４ｂ
からのシリアルなデータはトランスファゲート５ａ、５
ｂに伝達される。これらのトランスファゲート５ａ、５
ｂは、それぞれ、リードアレイ選択信号ＡＲＹＲ０、Ａ
ＲＹＲ１によりどちらかが選択された時に、それぞれ並
直列変換回路４ａ、４ｂからのシリアルなデータを外部
に出力する機能を有しており、選択されたトランスファ
ゲートからのデータは、出力バッファ６に伝達される。
ここから、トランスファゲート５ａ、５ｂのうちの選択
された方からのデータは、外部への出力データＤｏｕｔ
として出力される。

【００２９】外部からの書き込みデータＤｉｎは、入力
バッファ７によって増幅されてから、ブロック０、１内
のトランスファゲート８ａ、８ｂに入力される。トラン
スファゲート８ａ、８ｂは、ライトアレイ選択信号ＡＲ
ＹＷ０、ＡＲＹＷ１によりどちらかが選択された時に、
入力バッファ７からの書き込みデータを直並列変換回路
９ａ、９ｂのどちらかに伝達する。直並列変換回路９
ａ、９ｂは、トランスファゲート８ａ、８ｂからの時間
的にシリアルな書き込みデータをＮビットずつそれぞれ
時間軸方向にパラレルなデータに変換し、それぞれ、ラ
イトデータバス１５ａ、１５ｂを介してリード／ライト
回路３ａ、３ｂに出力する。ライトデータバス１５ａ、
１５ｂはＮビット幅のライトデータバスＷＤＢ０（Ｎ：
０）、ＷＤＢ１（Ｎ：０）である。

【００３０】上述したリードアレイ選択信号ＡＲＹＲ
０、ＡＲＹＲ１およびライトアレイ選択信号ＡＲＹＷ
０、ＡＲＹＷ１、さらにノーマルアレイ選択信号ＡＲＹ
Ｎ０、ＡＲＹＮ１は、制御回路部１６で生成される。ノ
ーマルアレイ選択信号ＡＲＹＮ０、ＡＲＹＮ１は、リー
ド／ライト回路３ａ、３ｂとセンスアンプ２ａ、２ｂと
を動作させるための信号である。なお、この例では制御
回路部１６を半導体記憶装置１０の内部に設けている
が、上述した選択信号を生成する回路は半導体記憶装置
１０の外部に設けることも可能である。

【００３１】制御回路部１６は、リードアレイ制御回路
１１、ライトアレイ制御回路１２およびノーマルアレイ
制御回路１７、ならびにこれらにそれぞれ接続されてい
る入力端子１８、１９、２０を有している。リードアレ
イ制御回路１１は、リード用アレイ選択信号入力端子１
８から、リード用アレイ選択信号ＡＲＹＲを取り込みク
ロックＬＡＴＲにより内部に取り込み、リードアレイ選
択信号ＡＲＹＲ０、ＡＲＹＲ１を生成し、これらをトラ
ンスファゲート５ａ、５ｂにそれぞれ出力する。ノーマ
ルアレイ制御回路１７は、ノーマル用アレイ選択信号入
力端子１９から、ノーマル用アレイ選択信号ＡＲＹＮを
取り込みクロックＬＡＴＮにより内部に取り込み、ノー
マルアレイ選択信号ＡＲＹＮ０あるいはＡＲＹＮ１をそ
れぞれリード／ライト回路３ａとセンスアンプ２ａある
いはリード／ライト回路３ｂとセンスアンプ２ｂに出力
する。ライトアレイ制御回路１２は、ライト用アレイ選
択信号入力端子２０から、ライト用アレイ選択信号ＡＲ
ＹＷをクロックＬＡＴＷにより内部に取り込み、ライト
アレイ選択信号ＡＲＹＷ０、ＡＲＹＷ１をトランスファ
ゲート８ａ、８ｂにそれぞれ出力する。

【００３２】図２（ａ）および（ｂ）は、本実施の形態
におけるリード用のトランスファゲート５ａ、５ｂ、お
よびライト用のトランスファゲート８ａ、８ｂの内部回
路図である。本実施の形態では、トランスファゲート５
ａ、５ｂ、８ａ、８ｂはいずれも一般的なＮ型トランジ
スタにより構成されている。また図３（ｃ）は、本実施
の形態における制御回路部１６の回路構成図である。制
御回路部１６は、一般的なＤフリップフロップにより構
成されている。

【００３３】図４に、リード／ライト回路、センスアン
プ、およびこれらを接続するローカルデータバスの詳細
を示す。本実施の形態では、ローカルデータバス１３
ａ、１３ｂ、リードデータバス１４ａ、１４ｂおよびラ
イトデータバス１５ａ、１５ｂのビット幅は全て４ビッ
トとしている。また、後で詳述するように、時間的にシ
リアルに入力される書き込みデータを、直並列変換回路
およびリード／ライト回路の２段階に分けて行ってい
る。直並列変換を２段階に分けて行うことにより、１段
階、つまり直並列変換回路のみによって直並列変換を行
うよりも、データバスの本数の減少によりデータバス幅
を小さくすることができる。また、メモリセルアレイへ
の書き込み動作および読み出し動作は、安定に行うため
には低速で行うことが好ましいので、直並列変換を１段
階で行うことにより高速化を図る必要もない。リード／
ライト回路によって読み出された時間的にパラレルなデ
ータに関しても同様に、リード／ライト回路および並直
列変換回路の２段階で時間的にシリアルなデータに変換
される。

【００３４】次に、以上のように構成された半導体記憶
装置１０の動作を説明する。まず、半導体記憶装置１０
がライト動作のみ、すなわちデータの書き込みのみを行
う場合を図５を参照しながら説明する。以下の説明で
は、内部のパラレルなデータのビット幅がＮ＝４ビット
の場合について説明する。

【００３５】まず、外部入力のライト用アレイ選択信号
ＡＲＹＷがライト用アレイ選択信号入力端子２０から、
取り込みクロックＬＡＴＷによりライトアレイ制御回路
１２に取り込まれる。ライト用アレイ選択信号ＡＲＹＷ
によって示されるデータが書き込まれるべきアドレス
が、どのブロックのメモリセルアレイに属するかに応じ
て、ライトアレイ制御回路１２は複数のライトアレイ選
択信号のうちのいずれか１つをアクティブにし、残りを
非アクティブにする。ここでは、ブロック０のメモリセ
ルアレイ１ａのアドレスが選択された場合を説明する。
ライトアレイ制御回路１２はライトアレイ選択信号ＡＲ
ＹＷ０をアクティブにし、ブロック１を選択するライト
アレイ選択信号ＡＲＹＷ１を非アクティブにする。これ
によりブロック０のライト用トランスファゲート８ａが
オン状態になり、入力バッファ７は直並列変換回路９ａ
に接続される。ブロック１のライト用トランスファゲー
ト８ｂはオープン状態であり、入力バッファ７と直並列
変換回路９ｂは切り離されている。入力バッファ７には
外部から書き込みデータＷ１、Ｗ２、Ｗ３、・・・が順
次入力される。直並列回路９ａは、書き込みデータＷ
１、Ｗ２、Ｗ３、・・・をＮビットずつ、ここでは４ビ
ットずつパラレルなデータに変換し、ライトデータバス
１５ａであるＷＤＢ０（１）、ＷＤＢ０（２）、ＷＤＢ
０（３）およびＷＤＢ０（４）に与える。この時点で
は、Ｎビット（４ビット）のデータは同時にライトデー
タバス１５ａに出力され始めるわけではなく、図５に示
すように、順に出力が始まる。

【００３６】ライトアレイ選択信号ＡＲＹＷ０がアクテ
ィブである期間は、ブロック０のメモリセルアレイ１ａ
に書き込まれるべきデータの個数×１個のデータの継続
時間と等しく、この期間を経過してライトアレイ選択信
号ＡＲＹＷ０が非アクティブになると同時に、他のライ
トアレイ選択信号、ここでは信号ＡＲＹＷ１がアクティ
ブになり、入力バッファ７からの書き込みデータはブロ
ック１に与えられる。一方、上述した動作中に、外部か
らノーマル用アレイ選択信号ＡＲＹＮがノーマル用アレ
イ選択信号入力端子１９を通してノーマルアレイ制御回
路１７に入力され、取り込みクロックＬＡＴＮにより取
り込まれる。ノーマルアレイ制御回路１７は、ノーマル
用アレイ選択信号ＡＲＹＮに応じて、ノーマルアレイ選
択信号ＡＲＹＮ０、ＡＲＹＮ１をアクティブにする。こ
こでは、データＷ１、Ｗ２、Ｗ３、・・・が書き込まれ
るべきアドレスがブロック０のメモリセルアレイ１ａの
アドレスであるので、まずブロック０を選択する選択信
号ＡＲＹＮ０をアクティブにする。これにより、リード
／ライト回路３ａと、図４に示すセンスアンプ２ａを制
御するセンスアンプ制御回路２０１と、外部から入力さ
れるロウアドレスに基づいてメモリセルアレイ１ａ内の
１本のワード線を選択するロウデコーダ２０２とが活性
化され、ライトデータバス１５ａにＮビット（４ビッ
ト）ずつ与えられた書き込みデータがリード／ライト回
路３ａに入力される。リード／ライト回路３ａは、受け
取った４ビットのデータＷ１、Ｗ２、Ｗ３、Ｗ４を同時
にローカルデータバスＬＤＢ０（４：０）１３ａを介し
てセンスアンプ２ａに出力する。センスアンプ２ａは、
これらのデータＷ１、Ｗ２、Ｗ３、Ｗ４を増幅してから
ビット線ＢＬ０１〜ＢＬ０４に与える。これにより、ワ
ード線ＷＬ０ｍとビット線ＢＬ０１〜ＢＬ０４によって
選択されるメモリセルにデータＷ１、Ｗ２、Ｗ３、Ｗ４
がそれぞれ書き込まれる。同様にして、次の４ビットの
データＷ５、Ｗ６、Ｗ７、Ｗ８はビット線ＢＬ０５〜Ｂ
Ｌ０８に同時に与えられる。このようにして、ブロック
０のメモリセルアレイ１ａへのデータの書き込みが終了
する。他のブロック１のメモリセルアレイ１ｂへのデー
タの書き込みも同様にして行われる。

【００３７】各ノーマルアレイ選択信号ＡＲＹＮ０、Ａ
ＲＹＮ１は、対応するブロックに入力されたデータが確
実にメモリセルに書き込まれるまでアクティブである必
要がある。このため、対応するライトアレイ選択信号Ａ
ＲＹＷ０、ＡＲＹＷ１がアクティブから非アクティブに
切り替わっても、データの全てをメモリセルに書き終わ
ってなければノーマルアレイ選択信号は切り替わらな
い。さらに、各ノーマルアレイ選択信号ＡＲＹＮ０、Ａ
ＲＹＮ１は、データをメモリセルに書き込む準備をする
ために、対応するブロックに入力されたデータが直並列
変換回路を経てリード／ライト回路に届くよりも前にア
クティブになっていなければならない。各ノーマルアレ
イ選択信号ＡＲＹＮ０、ＡＲＹＮ１のアクティブから非
アクティブに切り替わるタイミング、およびアクティブ
である期間（継続時間）は、以上の２つの条件を考慮し
て決定されていればよい。したがってノーマルアレイ選
択信号は、ライトアレイ選択信号とは異なり、複数が同
時にアクティブとなってもよい。本実施の形態では、図
５に示すように、ブロック０に与えられるノーマルアレ
イ選択信号ＡＲＹＮ０は、ブロック１に与えられるノー
マルアレイ選択信号ＡＲＹＮ１がアクティブに切り替わ
る時点よりも後までアクティブである。

【００３８】上述したようにタイミングの設定されたラ
イトアレイ選択信号およびノーマルアレイ選択信号を用
いることにより、異なるブロックのメモリセルアレイへ
のデータの書き込みを間断なく行うことが可能となる。

【００３９】次に、半導体記憶装置１０がリード動作の
み、すなわちデータの読み出しのみを行う場合を図６を
参照しながら説明する。

【００４０】まず、外部入力のリード用アレイ選択信号
ＡＲＹＲがリード用アレイ選択信号入力端子１８から、
取り込みクロックＬＡＴＲによりリードアレイ制御回路
１１に取り込まれる。リード用アレイ選択信号ＡＲＹＲ
によって示されるデータが読み出されるべきアドレスが
どのブロックのメモリセルアレイに属するかに応じて、
リードアレイ制御回路１１は、複数のリードアレイ選択
信号のうちの１つをアクティブにし、残りを全て非アク
ティブにする。ここでは、端子１８に入力された信号Ａ
ＲＹＲがブロック０のメモリセルアレイ１ａのアドレス
を示している場合を説明する。リードアレイ制御回路１
１は、ブロック０を選択するリードアレイ選択信号ＡＲ
ＹＲ０をアクティブにし、ブロック１を選択するリード
アレイ選択信号ＡＲＹＲ１を非アクティブにする。これ
によりブロック０のリード用トランスファゲート５ａが
オン状態になり、出力バッファ６は並直列変換回路４ａ
に接続される。ブロック１のリード用トランスファゲー
ト５ｂはオープン状態であり、出力バッファ６と並直列
変換回路４ｂとは切り離されている。

【００４１】また、複数のリードアレイ選択信号の１つ
がアクティブになるのに先立って、ノーマルアレイ制御
回路１７は、対応するブロックに与えられるノーマルア
レイ選択信号をアクティブにする。このタイミングにつ
いては後述する。ここでは、ノーマルアレイ制御回路１
７はブロック０に与えられるノーマルアレイ選択信号Ａ
ＲＹＮ０をアクティブにする。それによりリード／ライ
ト回路３ａ、センスアンプ制御回路２０１およびロウデ
コーダ２０２が活性化され、まずワード線ＷＬ０ｍとビ
ット線ＢＬ０１〜ＢＬ０４とによって選択されるメモリ
セルからデータＲ１、Ｒ２、Ｒ３、Ｒ４が同時に読み出
される。読み出されたデータＲ１、Ｒ２、Ｒ３、Ｒ４は
センスアンプ２ａによって増幅されてから、ローカルデ
ータバス１３ａを介してリード／ライト回路３ａに与え
られる。続いて、同様にしてワード線ＷＬ０ｍとビット
線ＢＬ０５〜ＷＬ０８とによって選択されるメモリセル
からデータＲ５、Ｒ６、Ｒ７、Ｒ８が同時に読み出され
てリード／ライト回路３ａに出力される。読み出された
データは、４ビットずつ同時に並直列変換回路４ａに与
えられ、ここで時間的にシリアルなデータに変換されて
からリード用トランスファゲート５ａに出力される。リ
ード用トランスファゲート５ａは、上述したようにリー
ドアレイ選択信号ＡＲＹＲ０によってオン状態になって
おり、並直列変換回路４ａからのシリアルなデータを出
力バッファ６に出力する。

【００４２】リードアレイ選択信号ＡＲＹＲ０がアクテ
ィブである期間は、ブロック０のメモリセルアレイ１ａ
から読み出されるべきデータの個数×１個のデータの継
続時間に等しく、この期間が終了する時点は、ブロック
０のトランスファゲート５ａから全てのデータが出力さ
れた時点である。リードアレイ選択信号ＡＲＹＲ０が非
アクティブに切り替わると同時に他のリードアレイ選択
信号、ここではＡＲＹＲ１がアクティブになり、ブロッ
ク１のリード用トランスファゲート５ｂを介してブロッ
ク１のメモリセルアレイ１ｂから読み出されたデータが
出力バッファ６に出力され始める。

【００４３】また、各ノーマルアレイ選択信号は、その
ブロックのメモリセルからデータが読み出され、リード
／ライト回路から出力され終わるまでの間アクティブで
あればよい。したがって、対応するリードアレイ選択信
号が非アクティブに切り替わる前にノーマルアレイ選択
信号が非アクティブに切り替わってもよい。しかし、各
ノーマルアレイ選択信号が非アクティブからアクティブ
に切り替わるタイミングは、対応するリードアレイ選択
信号がアクティブに切り替わるタイミングよりも前でな
ければならない。より具体的には、ノーマルアレイ選択
信号がアクティブになるタイミングは、対応するリード
アレイ選択信号がアクティブになると同時にシリアルな
データを出力し始めることができるように設定される。
各ノーマルアレイ選択信号がアクティブである期間は、
上記２つの点を考慮して決定される。したがって、リー
ドアレイ選択信号はいずれか１つがアクティブであれば
残りは全て非アクティブであるのに対して、ノーマルア
レイ選択信号は複数が同時にアクティブであってもよ
い。本実施の形態では、図６に示すように、ブロック０
に与えられるノーマルアレイ選択信号ＡＲＹＮ０が非ア
クティブになるよりも前に、つまりブロック０のメモリ
セルアレイ１ａからのデータの読み出しが終わるよりも
前に、ブロック１に与えられるノーマルアレイ選択信号
ＡＲＹＮ１がアクティブに切り替わり、ブロック１のメ
モリセルアレイ１ｂからのデータの読み出しが始まる。

【００４４】このように切り替わりのタイミングが設定
されたノーマルアレイ選択信号およびリードアレイ選択
信号を用いることにより、異なるブロックのメモリセル
アレイから読み出されたデータを間断なく出力すること
が可能となる。

【００４５】続いて、半導体記憶装置１０がリードモデ
ィファイライト動作を行う場合を図７を参照しながら説
明する。リードモディファイライト動作では、ノーマル
アレイ選択信号の切り替わりタイミングは、ライトアレ
イ選択信号およびリードアレイ選択信号の両方の切り替
わりタイミングを考慮して決定される。

【００４６】まず、外部から端子２０に入力されるライ
ト用アレイ選択信号ＡＲＹＷによっていずれか１つのブ
ロックが選択され、そのブロックに与えられるライトア
レイ選択信号がアクティブにされる。残りのライトアレ
イ選択信号は非アクティブのままである。ここでは、ブ
ロック０が選択されるものとする。続いて、上述したラ
イト動作のときと同様にして、外部から入力バッファ７
に入力されたデータがブロック０のライト用トランスフ
ァゲート８ａを介して直並列変換回路９ａに入力され、
ここでＮビット（ここでは４ビット）ずつ時間的にパラ
レルなデータに変換された後、ライトデータバスＷＤＢ
（Ｎ：０）１５ａに与えられる。

【００４７】一方、これと並行して、上記ライト用アレ
イ選択信号ＡＲＹＷが示しているアドレスと同じアドレ
スを示すノーマル用アレイ選択信号ＡＲＹＮが端子１９
からノーマルアレイ制御回路１７に入力される。これに
応じて、ノーマルアレイ制御回路１７は、複数のノーマ
ルアレイ選択信号のうちの１つ、ここではブロック０を
選択するためのノーマルアレイ選択信号ＡＲＹＮ０をア
クティブにする。これにより、リード／ライト回路３
ａ、センスアンプ制御回路２０１およびロウデコーダ２
０２が活性化され、上述したリード動作のときと同様に
してメモリセルアレイ１ａからデータが読み出され、セ
ンスアンプ２ａによって増幅されてからリード／ライト
回路３ａからリードデータバスＬＤＢ（Ｎ：０）１４ａ
上に出力される。続いて、ライトデータバス１５ａから
の書き込みデータがリード／ライト回路３ａに与えら
れ、センスアンプ２ａを介して、先にデータが読み出さ
れたメモリセルに書き込まれる。このように、１回のア
ドレスの選択で、同一のメモリセルに対してデータの読
み出しと書き込みの両方とを行う。

【００４８】さらに、上記ライト用アレイ選択信号ＡＲ
ＹＷ、ノーマル用アレイ選択信号ＡＲＹＮが示している
アドレスと同じアドレスを示すリード用アレイ選択信号
ＡＲＹＲが端子２０からリードアレイ制御回路１２に入
力される。これに応じて、リードアレイ制御回路１２
は、複数のリードアレイ選択信号のうちの１つ、ここで
はブロック０を選択するためのリードアレイ選択信号Ａ
ＲＹＲ０をアクティブにする。これによりブロック０の
並直列変換回路４ａがリード用トランスファゲート５ａ
を介して出力バッファ６に接続され、リードデータバス
ＬＤＢ（Ｎ：０）１４ａ上に同時に出力された読み出し
データは、並直列変換回路４ａによって時間的にシリア
ルなデータに変換した後に出力バッファ６に出力され
る。読み出されたデータが全て出力バッファ６に出力さ
れ終わると、リードアレイ選択信号ＡＲＹＲ０は非アク
ティブに切り替わり、同時に他のリードアレイ選択信号
がアクティブになる。

【００４９】上述したようにして本発明の半導体記憶装
置１０のリードモディファイライト動作が行われる。こ
の動作において、各選択信号がアクティブである期間、
およびアクティブから非アクティブに切り替わるタイミ
ングは以下のように決定される。まず、各ライトアレイ
選択信号がアクティブである期間は、ライト動作の説明
において述べたように書き込むべきデータの個数×１個
のデータの継続時間に相当する。あるブロックに与えら
れるライトアレイ選択信号がアクティブから非アクティ
ブに切り替わると、それと同時に他のブロックの１つに
与えられるライトアレイ選択信号がアクティブに切り替
わる。つまり、複数のブロックに与えられるライトアレ
イ選択信号のうち、いずれか１つのブロックに与えられ
るもののみがアクティブである。各リードアレイ選択信
号も同様に、読み出されるデータの個数×１個のデータ
の継続時間に相当する期間だけアクティブであり、複数
のブロックに与えられるリードアレイ選択信号のうちい
ずれか１つがアクティブであれば、残りは非アクティブ
である。

【００５０】各ノーマルアレイ選択信号がアクティブに
なるタイミングは、以下の２つの条件を考慮して決定さ
れる。まず、書き込まれるデータが直並列変換回路を経
てライトデータバスＲＤＢ（Ｎ：０）上に出力され、リ
ード／ライト回路に入力される直前までに、ノーマルア
レイ選択信号はアクティブになり、リード／ライト回路
を活性化しておく必要がある。また、リードアレイ選択
信号がアクティブに切り替わると同時にデータを出力バ
ッファに出力することができるように、リードアレイ選
択信号がなる直前までにリード／ライト回路およびセン
スアンプを活性化してデータをメモリセルから読み出し
て時間的にシリアルなデータに変換しておく必要があ
る。これらの２つの条件を満足するように、各ノーマル
アレイ選択信号がアクティブになるタイミングは決定さ
れる。図７の例では、ノーマルアレイ選択信号はライト
アレイ選択信号と同期してアクティブに切り替わってい
るが、これらは必ずしも同期していなくてもよい。

【００５１】また、各ノーマルアレイ選択信号は、書き
込みデータを完全に書き込み、メモリセルアレイから読
み出されたデータを全て出力し終わるまでアクティブで
あればよい。図７の例では、ノーマルアレイ選択信号は
リードアレイ選択信号と同期して非アクティブに切り替
わっているが、これらは必ずしも同期していなくてもよ
い。さらに、上述したように各ノーマルアレイ選択信号
がアクティブになるタイミングおよび非アクティブにな
るタイミングを設定しているので、例えば図７に示すよ
うに、複数のブロックに与えられるノーマルアレイ選択
信号が同時にアクティブであり得る。

【００５２】以上説明したように、ブロック分割技術を
採用した半導体記憶装置１０において、複数のブロック
のそれぞれを、ブロックへのデータの入力を制御する信
号であるライトアレイ選択信号、ブロックからのデータ
の出力を制御する信号であるリードアレイ選択信号、お
よびブロック内でのメモリセルアレイへのアクセスを制
御する信号であるノーマルアレイ選択信号の３種類の信
号を用いて制御することにより、リードモディファイラ
イト動作を行う場合においても、間断なくデータの入出
力を行うことができる。

【００５３】なお、本実施の形態ではトランスファゲー
ト５ａ、５ｂ、８ａ、８ｂがｎ型トランジスタの場合に
ついて説明したが、これがｐ型トランジスタの場合で
も、リードアレイ選択信号ＡＲＹＲ０、ＡＲＹＲ１およ
びライトアレイ選択信号ＡＲＹＷ０、ＡＲＹＷ１の論理
を反転させれば同様にして説明可能である。また、トラ
ンスファゲート５ａ、５ｂ、８ａ、８ｂをそれぞれ図２
（ｃ）、図２（ｄ）のようなＣＭＯＳ構成とした場合も
同様にして説明可能であり、他の同等の機能の回路とし
てもよい。

【００５４】また、本実施の形態では、半導体記憶装置
１０がメモリセルアレイを有するブロックを２個備えて
いる場合を説明したが、ブロックの個数が３個以上にな
った場合も同様にして説明可能である。

【００５５】また、本実施の形態では内部のパラレルな
データのビット幅がＮ＝４ビットの場合について説明し
たが、Ｎ＝２、Ｎ＝３、Ｎ≧５の場合も同様にして説明
可能である。

【００５６】上述した例では、リードアレイ制御回路、
ノーマルアレイ制御回路およびライトアレイ制御回路の
３つを有するアレイ選択制御回路として、図３（ｃ）に
示す構成の回路を用いた。しかし、図３（ａ）および
（ｂ）に示す構成のアレイ選択制御回路を用いても、同
様の効果を得ることができる。

【００５７】図３（ａ）はアレイ選択制御回路の構成の
他の例を示す図である。図３（ａ）において、リードア
レイ制御回路３２、ノーマルアレイ制御回路３３、およ
びライトアレイ制御回路３４はそれぞれ上述したリード
アレイ制御回路１１、ノーマルアレイ制御回路１７およ
びライトアレイ制御回路１２と同等の機能を有してい
る。ここでは、各制御回路に対して、リード用アレイ選
択信号入力端子１８、ライト用アレイ選択信号入力端子
２０、ノーマル用アレイ選択信号入力端子１９の３つの
端子を別個に用いる代わりに、共通アレイ選択信号入力
端子３１を用いている。共通アレイ選択信号入力端子３
１には、上述した例におけるリード用アレイ選択信号Ａ
ＲＹＲとライト用アレイ選択信号ＡＲＹＷとノーマルア
レイ選択信号ＡＲＹＮとの論理和の信号が共通アレイ選
択信号ＡＲＹＣ１として外部から入力される。このよう
な構成のアレイ選択制御回路を用いた場合においても、
上述した例と同様にして説明可能である。なお、Ｄフリ
ップフロップを他の同等の機能の回路としてもよい。図
３（ａ）の構成のアレイ選択制御回路を用いた場合には
上述した例に比べて、入力端子数を減少させることがで
きるので、チップ面積を減少させ、チップコストを減少
させることができる。

【００５８】図３（ｂ）はアレイ選択制御回路のさらに
他の例を示す図である。図３（ｂ）において、リードア
レイ制御回路３７、ノーマルアレイ制御回路３８、ライ
トアレイ制御回路３９はそれぞれ上述した例のリードア
レイ制御回路１１とノーマルアレイ制御回路１７とライ
トアレイ制御回路１２と同等の機能を有している。ここ
では、共通アレイ選択信号入力端子３５と各制御回路３
７、３８、３９との間に入力ラッチ３６を設け、入力ラ
ッチ３６により、外部からの共通アレイ選択信号ＡＲＹ
Ｃ２を取り込み後、一定時間保持する。共通アレイ選択
信号入力端子３５には、リードアレイ選択信号、ノーマ
ルアレイ選択信号およびライトアレイ選択信号の３つの
論理和の信号が共通アレイ選択信号ＡＲＹＣ２として外
部から入力される。このような構成のアレイ選択制御回
路を用いた場合においても、上述した例と同様にして説
明可能である。なお、Ｄフリップフロップを他の同等の
機能の回路としてもよい。また、図３（ｂ）の構成のア
レイ選択制御回路を用いた場合には、図３（ａ）の構成
とした場合に比べて、共通アレイ選択信号ＡＲＹＣの入
力タイミング条件を緩和でき、外部コントロール回路を
簡略化できる。

【００５９】また、本実施の形態の半導体記憶装置１０
では、各ブロックの構成要素、すなわちメモリセルアレ
イ、センスアンプ、ライト用トランスファゲート、直並
列回路、リード／ライト回路、並直列回路、およびリー
ド用トランスファゲートを全て１チップ上に形成してい
る。しかし、必ずしも１ブロックを構成する全ての構成
要素を同一チップ上に形成しなくてもよい。本実施の形
態では、直並列回路および並直列回路をも含めた全ての
構成要素を同一チップ上に形成し、かつ直並列変換およ
び並直列変換を２段階で行っているので、データバス幅
を小さくすることができ、それにより１チップのサイズ
を小さくすることができる。

【００６０】

【発明の効果】本発明による半導体記憶装置はメモリセ
ルアレイにデータの入出力を行なうリード／ライト回路
と直並列変換回路と並直列変換回路に対し、ライトアレ
イ選択信号により制御されるライト用トランスファゲー
トとリードアレイ選択信号により制御されるリード用ト
ランスファゲートを介して、データのやり取りを行なう
ことによって、リードモディファイライト動作を行ない
かつ、間断なくデータを入出力し、アレイ分割により消
費電力を小さくすることが可能となり、高性能な間断な
くデータを入出力する半導体記憶装置を提供でき、本半
導体記憶装置を用いたシステムの性能も向上させること
ができる。また、容易に高性能な半導体記憶装置が実現
できることから、チップの設計期間が短縮でき、新たな
品種への展開が容易に行える。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の構成例を示す図であ
る。

【図２】図１の半導体記憶装置のトランスファゲートの
構成例を示す図であり、（ａ）および（ｃ）はライト用
トランスファゲート、（ｂ）および（ｄ）はリード用ト
ランスファゲートの構成例である。

【図３】（ａ）〜（ｃ）は、それぞれ、図１の半導体記
憶装置のアレイ選択制御回路の構成例を示す図である。

【図４】図１の半導体記憶装置のリード／ライト回路周
辺の構成例を詳細に示す図である。

【図５】本発明の半導体記憶装置のライト動作時のタイ
ミングチャートである。

【図６】本発明の半導体記憶装置のリード動作時のタイ
ミングチャートである。

【図７】本発明の半導体記憶装置のリードモディファイ
ライト動作時のタイミングチャートである。

【図８】画像用半導体記憶装置を用いたシステムを示す
図である。

【図９】半導体記憶装置の構成図

【図１０】半導体記憶装置のタイミング図

【符号の説明】

１ａ、１ｂ メモリセルアレイ ３ａ、３ｂ リード／ライト回路 ４ａ、４ｂ 並直列変換回路 ５ａ、５ｂ トランスファゲート ８ａ、８ｂ トランスファゲート ９ａ、９ｂ 直並列変換回路 １１、３２、３７ リードアレイ制御回路 １２、３４、３９ ライトアレイ制御回路 １７、３３、３８ ノーマルアレイ制御回路 １８ リード用アレイ選択信号入力端子 １９ ノーマル用アレイ選択信号入力端子 ２０ ライト用アレイ選択信号入力端子 ３１、３５ 共通アレイ選択信号入力端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小谷 久和 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平６−318391（ＪＰ，Ａ) 特開 平６−76567（ＪＰ，Ａ) 特開 昭61−117789（ＪＰ，Ａ) 特開 平５−234364（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/41

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 複数のブロックを有する半導体記憶装置
   であって、該複数のブロックには、複数の第１の信号、
   複数の第２の信号および複数の第３の信号が供給され、
   該複数のブロックのそれぞれは、 メモリセルアレイと、 複数の第１の選択信号のうちの対応する１つがアクティ
   ブであるときに、該メモリセルアレイから複数のデータ
   を同時に読み出し、続いて該メモリセルアレイに複数の
   他のデータを同時に書き込むリード／ライト回路と、 同時に読み出された該複数のデータを１データずつ時間
   的に連続して出力する並直列変換回路と、 複数の第２の選択信号のうちの対応する１つによって制
   御されるリード用トランスファゲートであって、該対応
   する第２の選択信号がアクティブであるときに該並直列
   変換回路からの該複数のデータを出力するリード用トラ
   ンスファゲートと、 連続した該複数の他のデータを受け取り、時間的にパラ
   レルに該リード／ライト回路に出力する直並列変換回路
   と、 複数の第３の選択信号のうちの対応する１つによって制
   御されるライト用トランスファゲートであって、該対応
   する第３の選択信号がアクティブであるときに連続した
   該複数のデータを該直並列変換回路に出力するライト用
   トランスファゲートと、 を備えており、 該複数の第２の選択信号は、いずれか１つがアクティブ
   であるときには残りは全て非アクティブであり、該複数
   の第３の選択信号は、いずれか１つがアクティブである
   ときには残りは全て非アクティブであり、 前記複数の第１の選択信号のそれぞれは、前記複数の第
   ２の選択信号の対応する１つがアクティブになる前にア
   クティブになり、かつ前記複数の第３の選択信号の対応
   する１つが非アクティブになった後に非アクティブにな
   り、該第１の選択信号のそれぞれの継続時間は、該対応
   する１つの第２の選択信号の継続時間および該対応する
   １つの第３の選択信号の継続時間と重複している、 半導体記憶装置。
2. 【請求項２】 前記第１の選択信号、前記第２の選択信
   号および前記第３の選択信号を発生する制御回路部をさ
   らに備えている、請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記制御回路部は、選択するブロックを
   示している第１のアレイ選択信号が外部から入力される
   第１の入力端子と、 該第１のアレイ選択信号に基づいて前記第１の選択信号
   を発生する第１の制御回路と、 選択するブロックを示している第２のアレイ選択信号が
   外部から入力される第２の入力端子と、 該第２のアレイ選択信号に基づいて前記第２の選択信号
   を発生する第２の制御回路と、 選択するブロックを示している第３のアレイ選択信号が
   外部から入力される第３の入力端子と、 該第３のアレイ選択信号に基づいて前記第３の選択信号
   を発生する第３の制御回路と、 を備えている請求項２に記載の半導体記憶装置。
4. 【請求項４】 前記制御回路部は、選択するブロックを
   示している共通アレイ選択信号が外部から入力される共
   通入力端子と、 該共通アレイ選択信号に基づいて前記第１の信号、前記
   第２の信号、および前記第３の信号をそれぞれ発生する
   第１、第２および第３の制御回路と、 を備えている請求項２に記載の半導体記憶装置。
5. 【請求項５】 前記制御回路部は、前記共通入力端子と
   前記第１、第２および第３の制御回路との間に設けられ
   た、前記共通アレイ選択信号を取り込んで保持する入力
   ラッチをさらに備えている、請求項４に記載の半導体記
   憶装置。
6. 【請求項６】 前記並直列回路は、同時に読み出された
   前記複数のデータをＮビットずつ時間的に連続したデー
   タに変換して出力する、請求項１に記載の半導体記憶装
   置。
7. 【請求項７】 前記直並列回路は、前記連続した複数の
   データを受け取り、Ｎビットずつ時間的にパラレルに前
   記リード／ライト回路に出力し、該リード／ライト回路
   は、該Ｎビットの時間的にパラレルなデータを同時に前
   記メモリセルアレイに書き込む、請求項１に記載の半導
   体記憶装置。
8. 【請求項８】 前記複数のブロックは、１つのチップ上
   に形成されている、請求項１から７のうちのいずれか１
   つに記載の半導体装置。