JP3161254B2 - 同期式メモリ装置 - Google Patents
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Description
同期をとってデータの読みだし・書き込みを行うメモリ
装置に関する。
てから次のデータを出力するまでの時間であるサイクル
時間が短くすることができないという欠点があった。
定するタイミング信号とは別のタイミング信号(このメ
モリ装置の外部から与えられるクロック信号)に同期し
てデータの入出力動作を行う同期式メモリ装置が知られ
ている。
メモリ装置の典型的な構成例を示す。これによると、ア
ドレスデータをデコーダの前でラッチし、デコードされ
たアドレスデータによってメモリセルより読み出された
複数のデータの中から所定のデータをセレクタで選択
し、この選択されたデータを出力バッファの前でラッチ
する構成である。そして、この2か所のラッチをクロッ
ク信号で制御することで、データの取り込みと出力とを
制御している。
れている3つのラッチを設けた同期式メモリ装置の典型
的な構成を示す。これによると、アドレスデータをデコ
ーダの前でラッチし、デコードされたアドレスデータを
メモリセルアレイの前でラッチし、メモリセルより読み
出された複数のデータの中から所定のデータをセレクタ
で選択し、この選択されたデータを出力バッファの前で
ラッチする構成である。そして、この3か所のラッチを
クロック信号で制御することで、データの取り込みと出
力とを制御している。
装置のサイクル時間は、アドレス信号やチップ選択信号
のデータを保持する入力ラッチとデータを出力するため
の出力ラッチとの間の最大の遅延時間によって限定され
るので、サイクル時間はこの時間間隔よりも短くするこ
とが出来ない。
装置では、出力ラッチは出力バッファと対応してその直
前に設けられているので、アドレス信号が入力されてか
らデータが出てくるまでの時間であるアドレスアクセス
時間をどのように短くしても入力ラッチと出力ラッチと
の間の遅延時間を小さくすることはできず、結果として
サイクル時間を短くできないという問題点がある。
に、中間ラッチを設けてラッチ間の遅延時間を低減し、
サイクル時間を短くするものが、上述の特開昭64−2178
6 号に示されている。
メモリ装置ではサイクル時間は短くなるが、アドレス入
力からデータ出力に至るパスに余分にラッチを挿入して
いるので、アドレスアクセス時間が長くなるという欠点
がある。
ッチを設けるので、必然的にラッチの個数が多くなりチ
ップの占有面積が大きくなるという問題点がある。
くサイクル時間を短くする同期式メモリ装置の提供にあ
る。
間を短くして、なお、サイクル時間を短くする同期式メ
モリ装置の提供にある。
するためのラッチ回路によるチップ面積の増加を抑える
同期式メモリ装置の提供にある。
間を短くするために、メモリセルから出力されるビット
線の信号の出力電位を増幅するためのセンスアンプごと
に出力ラッチを複数設ける。この出力ラッチをセレクタ
と出力バッファとの間に設けるのではなく、メモリセル
アレイとセレクタとの間に設けることを特徴とする。
めに、アドレスデコーダからメモリセルアレイまでのア
ドレスアクセス時間を律速するパスにはラッチを設けな
いことを特徴とする。
た複数のデータを上記ラッチに保持し、これらラッチの
中から所定のデータをセレクタで選択するために、クロ
ック信号によって、選択すべきラッチまたはデータを指
定する選択信号を保持・出力する選択信号ラッチをアド
レスバッファから出力ラッチまでのパスとは異なるパス
に設けることを特徴とする。
ッチの間の回路の間のデータの遅延時間で決まるので、
この遅延時間を短くすれば同期式メモリのサイクル時間
が短縮できる。
ット線の信号の出力電位を増幅するためのセンスアンプ
ごとに出力ラッチを複数設け、この出力ラッチをメモリ
セルアレイとセレクタとの間に設けるので、入力ラッチ
から出力ラッチまでの遅延時間を短くすることができ
る。従って、サイクル時間の短い同期式メモリ装置が達
成される。
レイまでのアドレスアクセス時間を律速するパスにはラ
ッチを設けないので、アドレスアクセス時間の短縮化が
図れ、サイクル時間の短縮化とともに高速な同期式メモ
リ装置を達成できる。
ァから出力ラッチまでのパスとは異なるパスに設けるの
で、選択信号を生成するデコーダの状態、つまり、非選
択に変化しても、選択信号を選択信号ラッチに保持して
いる。従って、出力ラッチのデータ保持時間をデコーダ
の状態に制限されず、サイクル時間が短くても出力ラッ
チからのデータ出力の保持時間を十分に確保出来る。
を保持・出力する中間ラッチを用いないので、チップ面
積の増加が抑えられ、ラッチを設けることによるコスト
上昇,回路の複雑さを抑えた同期式メモリ装置を達成で
きる。
クル時間が長いと言う欠点がある。この問題に対する一
般的な解決法として、アドレス信号を指定するのとは別
のクロック信号に同期してデータの入出力動作を行う同
期式メモリ装置が知られている。
対比させた場合の、従来の同期式メモリ装置の典型的な
構成例を示す。アドレスバッファに入力されたアドレス
信号をアドレスデコーダがメモリセルを実際に指定する
デコーダ出力に変換し、これによって選ばれたメモリセ
ルのデータがセンスアンプによって読み出される。デコ
ーダ出力はまたセンスアンプの内のどのセンスアンプを
選択するかをも指定する。指定されたセンスアンプのデ
ータが出力バッファを通してメモリ装置の外部に出力さ
れる。同期式メモリ装置はアドレス信号入力以外にLS
Iの外部からクロック信号を入力し、このクロック信号
に同期してアドレス信号,チップ選択信号,書き込み信
号及び、データ入力信号等を入力し、データ出力信号を
出力する。
タが出力されてから、次のデータが出力されるまでの周
期の時間を指す。すなわち、これが短いほど単位時間当
りにメモリ装置から出力されるデータ量が増加する。一
般に同期式メモリ装置のサイクル時間は、アドレス信号
やチップ選択信号のデータを保持する入力ラッチとデー
タを出力するための出力ラッチの間の最大の遅延時間に
よって限定される。すなわち、サイクル時間はこの時間
間隔よりも短くすることが出来ない。
に示すように出力ラッチは出力バッファと対応してその
直前に設けられている。このため、入力ラッチ及び出力
ラッチの間の遅延時間が大きく、アドレスアクセス時間
に比較してサイクル時間があまり短く出来ないという問
題点がある。
ラッチとは別の中間ラッチを設けてラッチ間の遅延時間
を低減し、サイクル時間を短くする方式がある。この構
成を図3に示す。この方法の例が特開昭64−21786 号に
示されている。しかし、この方式ではサイクル時間は短
くなるが、アドレス入力からデータ出力に至るパスに余
分にラッチを挿入することが必要であり、アドレスアク
セス時間すなわち、アドレス信号が入力されてからデー
タが出てくるまでの時間が長くなるという欠点がある。
また、ワード線等の非常に信号数の多い部分にラッチを
設けることになるため、必然的にラッチの個数が多くな
りチップの占有面積が大きくなるという問題点がある。
号)の構成を、図8及び図9を用いて説明する。これら
の図はメモリLSIへのアドレス信号の入力からデータ
出力までのLSI内部のデータの流れるパスを示す。
ブロック間のデータの流れを示す図である。特開昭64−
21786 号の図にはセレクタ回路の記述はないが、出力ラ
ッチは出力バッファの直前に設けることが前提とされて
おり、従ってセレクタ機能がある場合にはそれは図8に
示す様に出力バッファの直前に位置する。内部情報を保
持するためのラッチ回路はアドレス入力バッファの信号
出力部,デコーダの信号出力部、及びセンスアンプ信号
出力部にそれぞれ設けられる。SRAMの動作可能最小
サイクル時間はラッチ回路の間の遅延時間で決まるた
め、アドレスがアドレス入力バッファに入力されてから
データが出力バッファから出力されるまでの遅延時間よ
りも短いサイクル時間を実現することが可能である。
コーダの出力部にラッチを設けるために非常に多くの個
数のラッチ回路が必要になる。このためメモリ規模が大
きい場合には高速サイクルの実現が困難になる。すなわ
ち、メモリレイアウト面積の増大が配線長の増大につな
がりひいてはその配線を伝達する信号の遅延時間の増加
を招き、結果的に高速なサイクル時間が実現不可能とな
る。
構成図である。すなわちその構成は入力バッファに入力
されるアドレス信号をアドレスラッチによりラッチし、
このデータに対応したメモリセルのデータをセンスアン
プにより読み出しこのデータを出力ラッチにラッチす
る。セレクタはラッチから1つを選択し、そのデータを
出力する。従来は出力バッファの直前に設けていた出力
ラッチを、パスのより前段であるセレクタの前段に設
け、出力ラッチを選択する点に本発明の特徴がある。
たラッチを削除すると、アドレスラッチと出力ラッチ間
の信号の伝播遅延時間が遅くなり、サイクル時間が長く
なる。これを抑えるために本発明では出力ラッチをデー
タパスの中でより前段すなわちセレクタの前段に移動さ
せ、アドレスラッチから出力ラッチまでの遅延時間を実
効的に短縮し、サイクル時間を短くする。
いデコーダの出力部等にラッチを設ける必要がないため
従来例に比べて少ないレイアウト面積で、従って短いサ
イクル時間のLSIを実現することが可能である。
例を付加して記述したブロック構成図である。セレクタ
が選択するラッチを決める選択信号は図のようにデコー
ダ信号をラッチで保持して用いる。これにより、セレク
タに入力するラッチから出力されるメモリセルデータが
有効な期間はラッチの選択信号が有効となり、正常動作
が保証され、本発明の目的が達せられる。
この図は説明を判りやすくするために1bit 出力の場合
を示すが、多bit 出力の場合もこれに並列する回路を増
やすことで実施できる。
す。メモリ装置内にはメモリセルアレーが含まれる。メ
モリセルアレーは複数の行及び複数の列を含み、1つの
行と1つの列の交点が1つのメモリセルに対応する。同
一の列にあるメモリセルはビット線と呼ぶデータバスを
共有している。これをYアドレスが同一であると言う。
同一の行にあるメモリセルはXアドレスが同一であると
言う。最も単純な場合は、XアドレスとYアドレスを指
定した場合、その交点のメモリセルが指示される。メモ
リセルアレーの内部が複数のブロックに分割して構成さ
れる場合もある。例えば、同一のYアドレスに対して4
組のビット線が対応する場合がある。この時、Xアドレ
スと,Yアドレスを与えると、その交点が4つ出来るた
め、4ビットの情報がメモリセルから出力されることに
なる。図1のブロック図はこのような場合を想定してい
る。
るためには従って、Xアドレス (XAddress),Yアドレ
ス(YAddress)、及びセレクタアドレス(Selector Addre
ss)の3種のアドレスをメモリ装置外部から入力する。
セレクタアドレスと言う呼び名の他、Zアドレスと呼ば
れることもある。セレクタアドレスは、上記の例えば4
ビットの情報の中から選択されている1つを指定するの
に用いる。メモリセルアドレスの他にメモリ装置の外部
から入力されるのは、チップ選択信号 (CS),書き込
みイネーブル信号 (WE) ,書き込みデータ信号(Din)
、及びクロック信号 (CLK) がある。チップ選択信
号と,書き込みイネーブル信号合わせて、制御信号と呼
ぶこともある。メモリ装置外部に出力されるのはメモリ
セルの読み出しデータ出力信号 (Dout) である。
ロックに分けられる。各回路ブロックは図1中で枠で囲
んで示す。他の回路ブロック図についても同様である。
外部のアドレス信号をメモリ装置内部で処理するため電
圧レベル等の変換をするアドレス信号入力バッファ回
路,アドレスバッファのアドレス信号を保持するための
ラッチ回路がある。また、CS信号,WE信号,Din 信
号等についてもそれぞれ入力バッファとこれに付随する
入力ラッチ回路がそれぞれ設けてある。また、これら入
力ラッチ回路の動作の基準となるクロック信号 (CL
K) 入力バッファ、及びこのクロックバッファの出力か
らメモリ装置内部で用いる種々のクロック信号を発生す
る、クロック発生回路がある。
の出力信号をデコードするアドレスデコーダ回路,メモ
リセル出力信号を増幅するセンスアンプ回路,センスア
ンプ回路のデータを保持する出力ラッチ回路,複数のセ
ンスアンプと出力ラッチの内から出力すべき1つを選択
するためのセレクタ回路、及びそのデータをメモリ装置
外部へ出力するための出力バッファ回路がある。図1で
はセンスアンプ回路と出力ラッチ回路は1つのブロック
で表す。ラッチ回路はこのブロック中で、センスアンプ
の前段に設けられる場合とセンスアンプの後段に設けら
れる場合がある。なお、センスアンプより後段のセレク
タ回路ブロックの前段あるいは後段においてもメモリセ
ル信号の増幅を行う場合があり、その場合これをメイン
センス回路と呼ぶ場合もある。
アンプの選択信号が無効になっても次のクロック信号ま
ではセンスアンプ及びラッチ回路を選択し続ける。
この図の横方向は右に進むに従い時間の経過を示し、各
行はそれぞれに示した節点 (ノード) の電位変化を表
す。図4の例ではアドレス等の入力信号はクロック信号
CLKの立ち上りのエッジでメモリ装置内部に取り込ま
れる。この他に、CLK信号の立ち下がりのエッジでメ
モリ装置内に取り込む場合もある。入力バッファを通し
て取り込まれたアドレス信号は、アドレスラッチに入力
する。アドレス信号がメモリ装置にとって有効なのはセ
ットアップ,ホールド特性により規定されるCLK信号
の立ち上がりエッジの付近である。この範囲以外のアド
レス入力はメモリ装置の内部の動作とは無関係になる。
入力ラッチは取り込んだアドレス情報を次のクロック信
号の立上り時刻まで保持する機能を持つ。図4において
入力ラッチ出力が、CLKの次の立ち上がりまで有効に
なる。これは、Xアドレスラッチ,Yアドレスラッチ,
セレクタアドレスラッチ,書き込みデータラッチ,制御
信号入力ラッチの全てについて同様である。入力アドレ
スラッチの出力がそれぞれのデコーダ回路に入力され
る。デコーダ回路は入力された2進数表示のアドレスを
デコードしてメモリセルをアクセスする信号に変換し、
メモリセルアレーに伝達する。デコーダ回路が動作し始
めるのが可能となるのは、入力ラッチからデータが出力
されてからである。
(X,Y,セレクタ) によりAC特性仕様の区別がない
場合がほとんどであり、従ってこれら入力ラッチを全て
同じクロック信号にCLKによって駆動することが必要
である。
Xデコーダ出力と、Yデコーダ出力は上で述べたように
メモリセルアレーの中の4つのメモリセルと同時にアク
セスする。この数は説明の簡略化のために4としたが、
一般にはもっと大きく、例えば256から1024程度
の場合もある。4つのメモリセルから4組のビット線に
出力された4つのメモリセルデータは次のブロックであ
るセンスアンプ及び出力ラッチの回路ブロックに入力さ
れる。センスアンプ及び出力ラッチの回路ブロックはク
ロック信号の立ち上がり時刻に入力されているビット線
信号をラッチしこれを出力し、次のクロック信号の立上
り時刻までこれをラッチ出力に保持する。従って最終的
なデータが確定するのは、アドレスを入力したクロック
の次のクロック入力から相対的に規定される。また、出
力データを保持するのはその次のクロックの立上り時刻
まで、つまりこのクロックからやはり相対的に決まる時
刻まで、すなわち図4でデータ保持時間と示した時間は
出力データが保持される。以下、説明のために入力デー
タを取り込むクロックの立ち上がり時刻を1番目のクロ
ックとしそれ以降のクロックの立上り時刻を順次2番目
のクロック,3番目のクロックと呼ぶ。センスアンプ及
び出力ラッチ回路ブロックは上記の説明から判る様に、
2番目のクロックから3番目のクロックまで、同じ回路
ブロックが保持されている必要がある。出力ラッチが正
しいデータを保持していたとしても、データを出力する
出力ラッチ自体が変更されては正しいデータが出ないた
めである。セレクタアドレスのデコーダは他のアドレス
デコードと同様に、1番目のクロックから相対的に決ま
る時刻から、2番目のクロックから相対的に決まる時刻
まで保持されるのみである。この信号を2番目のクロッ
クでラッチし3番目のクロックまで保持するのが図1に
示したセンスアンプ選択ラッチのブロックである。この
ブロックの出力は3番目のクロックまで保持されるた
め、出力ラッチの出力も正しく3番目のクロックまで保
持される。
を取り込み、次のクロック信号までその出力を保持する
ラッチをレジスタと呼びRと表すと、本実施例では出力
ラッチもやはりレジスタタイプである。このため、本実
施例の様な同期式メモリ装置をR/Rタイプと呼ぶこと
がある。ラッチにはレジスタの他、Lと表されるラッチ
もあり、これを用いたR/Lタイプの場合については後
に述べる。
対応する入力ラッチされ、2番目のクロックまでにメモ
リセルアレーの中のメモリセルへの書き込みが終了す
る。すなわち、XアドレスとYアドレスとが有効な期間
中にメモリセルへの書き込みを行う必要があるためであ
る。
力ラッチにラッチされ、2番目のクロックから相対的に
決まる時刻まで保持される。1番目のクロックから始ま
るサイクルの動作がデータの読み出しかあるいは書き込
みかがこの信号により指示され、このサイクルのセンス
アンプと書き込み回路の動作を決める。
目のクロック入力の時刻すなわちアドレスが入力ラッチ
から出力されてから、出力ラッチにメモリセルデータが
ラッチされるのに必要な時間で決まる。本実施例では出
力ラッチがビット線のセンスアンプに備えられているた
め、従来技術のように出力バッファの近傍に出力ラッチ
を設けた例に比べてこの遅延時間が短くなり、図2の従
来例に比べてサイクル時間が短くなる。
めその部分にラッチを設けた場合その面積の大きさのた
めに現実的でない、例えばXデコーダの最終段であるワ
ード線等にはラッチを設ける必要がないため、メモリ装
置のレイアウトの占有面積は従来の非同期型メモリと同
程度に押さえることができる。
データパスはメモリ装置のアクセス時間を律速するが、
本実施例ではこのパスの中に図3に示した従来技術のよ
うに余分にラッチを設ける必要がないため、アクセス時
間の増加は最低限に押さえられる。
ミングの例を示す。この図のタイミングの場合、出力ラ
ッチは図4の様にレジスタタイプすなわち、クロック信
号の立ち上がりのエッジでアドレス等の入力時刻が規定
されるのではない。このラッチはクロック信号がLow の
場合はラッチの出力が保持され、クロック信号がHighの
場合にはラッチの入力信号がそのまま出力する動作とな
る。すなわち、Rタイプがクロック信号のある立ち上が
りエッジから次の立ち上がりエッジまで出力を保持した
のに対し、Lタイプでは出力はクロック信号がHighの時
のみ保持される。ただしクロック信号がLow の間に入力
が変化すると出力もそのまま変化するため、この場合の
ラッチ入力から出力までの遅延時間はRタイプより短く
なる。これを上記のRタイプと区別してLタイプと呼ぶ
と、図5のタイミングは出力ラッチがLタイプである場
合の例である。
は、出力ラッチの出力が図4の例では2番目のクロック
の立ち上がり時刻から相対的に規定されるのに対し、図
5のタイプではメモリ装置内部のデコーダ出力すなわ
ち、1番目のクロックから相対的に規定されることであ
る。図5の例では1番目のクロックから、データが出力
されるまでをクロック信号を基準としたアクセス時間と
言う意味でクロックアクセス時間となる。
同様に図5に示す様にLタイプとする必要がある。出力
ラッチがLタイプでクロック信号がLow の場合はラッチ
出力はその入力に依存して変化する。
プと言う場合がある。この利点は、R/Rタイプに比べ
てメモリ装置に対してアドレスを入力してからデータの
出力が得られるまでの時間(クロックアクセス時間)の
絶対値がR/Rタイプよりも小さい点にある。
設けられた出力ラッチ回路及び、センスアンプ選択信号
ラッチ回路の実現例を示す。この回路はBiCMOSテクノロ
ジすなわち、バイポーラトランジスタとMOSトランジ
スタを共に用いた回路の例である。センスアンプに設け
る出力バッファとは図6に示すように初段のバイポーラ
差動アンプにラッチを設ける場合と、また初段の以前の
段階すなわち信号の増幅する以前にラッチ回路を設ける
場合も含む。
は、まずバイポーラトランジスタQ1,Q2の差動対か
らなるアンプ回路に入力される。Q1,Q2の差動対は
バイポーラトランジスタQ3,Q4からなるラッチ回路
と相補的に動作するため、この回路はビット線のデータ
ががそのまま出力されるか、あるいは入力端子に関係な
くラッチされているデータを出力しているかの2つの状
態のいずれかの状態にいる。ただし、このセンスアンプ
・ラッチ回路が選択されていない場合すなわち保持時間
の延長されたセンスアンプ選択信号がLow の場合はMO
SトランジスタMP1及びMN2がOFFし、相補出力
のデータ出力端子はともに電位が低下する。従って、こ
れと同様なセンスアンプ回路の出力同士を接続してワイ
アードオア論理の構成が可能な出力となっている。
4,MP5,MN7,MN8,MN9,MN10、及びイン
バータINV3,INV4はセンスアンプ選択信号のラ
ッチ回路を形成する。すなわち、CLKパルスノードに
正のパルスが与えられた時点でのセンスアンプ選択信号
がその出力端子に保持され、これは次にCLKパルスノ
ードが変化するまでラッチされ続ける。INV3,MP
2,MN9,MP3,MN10により、MP4とMN7
からなるインバータとMP5とMN8からなるインバー
タのいずれか1つのみが常にONする。MN4,MN7
のインバータが動作する場合は入力信号がそのまま出力
され、MP5,MN8のインバータが動作する場合は入
力信号に関係なくこのインバータと、INV4によって
ラッチされたデータが出力される。CLKパルスのノー
ドがLow の時はラッチはスルー状態すなわち入力と出力
が導通した状態にあり、CLKパルスのノードがHight
の時はラッチはラッチ状態すなわち入力端子の状態に関
係なくラッチされているデータを出力する。
内に分配されたCLKクロック信号からセンスアンプラ
ッチで用いるCLKパルス信号を発生するための回路の
一例を示している。PLL回路により発生したパルスを
用いて、CLKパルス自体をメモリ装置内に分配する場
合には本回路の機能は必要がない。この回路はインバー
タ回路INV5からINV10とNAND回路NAND
1からNAND3までから構成される。CLKがLow 状
態あるいはHigh状態に固定されている場合は、CLKパ
ルスノードはLow となり、センスアンプ選択信号ラッチ
の出力にはラッチされているデータが出力される。CL
KがLow からHight へ遷移する場合は、CLKノードに
正のパルスが発生し、この期間はセンスアンプラッチ及
びセンスアンプ選択信号ラッチがスルー状態となる。
み動作の例を説明する。書き込み動作を行うサイクルに
はその始めのクロックの時刻に書き込むアドレスをセッ
トし、WE入力信号をLow とし、書き込みデータをセッ
トする。読み出し時と同様にアドレス信号はラッチによ
って2番目のクロックまで保持される。WE入力信号も
同様に2番目のクロック信号まで保持される。また、書
き込みデータも同様に入力ラッチに保持される。WEの
信号により、書き込み回路が動作し、入力された書き込
みデータをアドレスで指定されたアドレスのメモリセル
に書き込む。この時、セレクタアドレスの情報も書き込
み回路に供給され、選択されているメモリセルのみに対
して書き込み動作を行う。書き込まれたメモリセルのビ
ット線のタイミングを図7に示す。書き込まれたデータ
は図7に示したように、通常の読み出しパスを通って読
み出し動作の場合と同様にメモリシステム外部に出力し
てもよい。その場合のタイミングを図7に示す。
す。
接続されており、出力ラッチのデータはこのセンスアン
プ回路を通して出力バッファに出力される。
時刻は出力ラッチ回路に入力されるクロック信号の時刻
を基準として決まる。外部からのクロック信号から出力
バッファからデータが出力されるまでの時間をクロック
アクセス時間と言う。
ロック信号入力からデータ出力までの回路段数を少なく
すればよい。本発明を用いない、すなわち図のバイパス
信号経路のない場合は、センスアンプ・ラッチ回路に入
力されたクロック信号によってその出力が有効になり、
その後センスアンプにより処理されたデータは出力バッ
ファを通って出力される。この場合よりもクロックアク
セス時間を短くするには、図のようにセンスアンプ・ラ
ッチの入力からラッチ,センスアンプをバイパスして入
力信号を出力バッファに伝える信号経路を設ければ良
い。
ク信号の時刻を基準としてデータが出力される。すなわ
ちクロック信号が入力すると、まずバイパス信号回路を
通して、センスアンプの入力データが出力バッファに入
力される。その後センスアンプ回路の出力が変化してか
ら、信号経路をバイパスから通常パスに戻す。これによ
り、擬似的にクロックアクセスが高速になったように見
せる。図のセンスアンプ回路に入力する制御信号はこの
バイパス経路からラッチを含む経路にパスを切り替える
制御をする。
経路を設けない場合に比べてクロック信号からデータ出
力までの論理段数が減少するため、クロック信号からデ
ータ出力までのクロックアクセス時間がより短縮できる
という利点がある。
も大幅にサイクル時間の短いメモリ装置を実現すること
が可能となる。
例。
グ例。
グの他の例。
と出力ラッチの構成例。
タイミングの例。
ク図。
スタ、Q…バイポーラトランジスタ、R…抵抗素子、I
NV…インバータ論理回路、NAND…NAND論理回路。
Claims (2)
- 【請求項1】アドレスデータを入力するための入力バッ
ファと、 上記入力バッファに保持された上記アドレスデータをク
ロック信号によって、取り込み,出力する入力ラッチ
と、 上記入力ラッチからのアドレスデータをデコードするデ
コーダと、 上記デコーダのデコードに基づいて、所定の複数のメモ
リセルに保持されているデータをビット線を介して出力
するメモリセルを複数有するメモリセルアレイと、 出力された所定の複数のビット線からのデータの信号を
増幅するセンスアンプと、 上記デコーダのデコードに基づいて、上記メモリセルア
レイから取り出した複数のデータから1つのデータを選
択するための選択情報を上記クロック信号に基づいて保
持・出力する選択情報ラッチと、 上記センスアンプからのデータを上記クロック信号によ
って、取り込み,出力する出力ラッチと、 上記選択情報ラッチからの選択情報に基づいて、上記出
力ラッチの複数のデータから1つのデータを選択するセ
レクタと、 上記セレクタによって選択されたデータを保持し、出力
する出力バッファとを有することを特徴とする同期式メ
モリ装置。 - 【請求項2】データを保持するメモリセルアレイのXア
ドレスが入力されるXアドレス入力バッファと、 上記メモリセルアレイのYアドレスが入力されるYアド
レス入力バッファと、 上記Xアドレスと上記Yアドレスで指定される複数デー
タの中から1つのデータを指定するセレクタアドレスが
入力されるセレクタアドレス入力バッファと、 上記Xアドレス入力バッファからのXアドレスをクロッ
ク信号によって取り込み・出力するXアドレス入力ラッ
チと、 上記Yアドレス入力バッファからのYアドレスをクロッ
ク信号によって取り込 み・出力するYアドレス入力ラッ
チと、 上記セレクタアドレス入力バッファからのセレクタアド
レスをクロック信号によって取り込み・出力するセレク
タアドレス入力ラッチと、 上記Xアドレス入力ラッチからのXアドレスをデコード
するXアドレスデコーダと、 上記Yアドレス入力ラッチからのYアドレスをデコード
するYアドレスデコーダと、 上記セレクタアドレス入力ラッチからのセレクタアドレ
スをデコードするセレクタアドレスデコーダと、 上記XアドレスデコーダによるXアドレスのデコードと
上記YアドレスデコーダによるYアドレスのデコードに
よって指定される位置からビット線を介して複数のデー
タを読み出したり、書き込むメモリセルアレイと、 上記メモリセルアレイからの複数のデータのそれぞれを
ビット線ごとに取り出し、それぞれのデータの信号を増
幅するセンスアンプと、 上記センスアンプからの増幅されたデータの信号を上記
クロック信号によって、取り込み・出力する出力ラッチ
と、 セレクタアドレスデコーダのデコードに基づいて、上記
メモリセルアレイから取り出す複数のデータから1つの
データを選択するためのセレクタアドレスを上記クロッ
ク信号に基づいて保持・出力するセレクタアドレスラッ
チと、 上記セレクタアドレスラッチからのセレクタアドレスに
基づいて、上記出力ラッチに保持されている複数のデー
タから1つのデータを選択するセレクタと、 上記セレクタによって選択されたデータを保持し、出力
する出力バッファとを有することを特徴とする同期式メ
モリ装置。
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