JPH02137189A - メモリ回路およびディジタル装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリＬＳＩに係り、特に、メモリチップ内に
複数個のラッチ回路を内蔵させたパイプラインメモリに
好適なメモリＬＳＩと、これを使用したディジタル装置
に関する。

［従来の技１＃］ 従来の大抵のメモリＬＳＩは例えば第２図に示されるよ
うな構成をしている。すなわち第２図において、アドレ
ス信号ＡＸ、、ＡＸｉはアドレスバッファ１に入力され
、肯定出力と否定出力が出される（この例では、説明を
簡単にするためＸアドレス信号は４本としているが、一
般にはもつと多い）。これらの出力は、デコーダ２（こ
のデコーダは、例えば、バイポーラ・メモリの場合、ｗ
ｉｒｅｄ　ＯＲなどで構成される）により部分的にデコ
ードされ、デコーダ・ドライバ３に印加される。

アドレス信号ＡＸ、、ＡＸ、もバッファ・デコーダ１３
により部分的にデコードされデコーダ・ドライバ３に印
加される。その結果、この例では１６個（一般には例え
ばｎ個）のワード線のうち１個が選択される。同様に、
アドレス信号ＡＹ、、・・・ＡＹＭもバッファ・デコー
ダ１４によりデコードされ、ｍ個のデイジット線対のう
ちの１対が選択される。読み出し、書き込みの対象とな
るメモリセルは１選択されたワード線とデイジット線の
交点にあるメモリセルである６例えば読み出しの場合に
は、このメモリセルの情報が、プリアンプ５及びメイン
アンプ７からなるセンスアンプを経て読み出される。読
み出された情報は出力バッファ８を経てチップ外に出力
される。書き込みの場合には、ライトイネーブル信号Ｗ
Ｅ及びデータ入力信号ＤＩでセンスゲート６を制御して
所望のデータを書き込む。

ところで、メモリＬＳＩチップの内部回路にラッチ回路
を設ける例はよく知られている。例えば、特開昭５８−
１２８０９７号にはアドレスバッファとクロックバッフ
ァをラッチ回路とした例が述べられている。このように
従来からメモリ・チップ内の入力部分、または出力部分
にのみラッチ回路を設ける例は知られていた。

このようなメモリのサイクル時間を短縮させるには、従
来ラッチ化されていないメモリ内部の回路を更にラッチ
化すればよい。すなわち通常のメモリではサイクル時間
、つまりメモリにアクセスを開始した時点から次のアク
セスを開始できる時点までの時間はアクセス時間より短
くはできない。

そこで、ＬＳＩ内の多数の回路をラッチ化していわゆる
パイプライン動作をさせると、メモリ内部の各ラッチ間
の遅延時間より僅かに大きいサイクル時間で動作させ得
るためメモリの高速動作が可能となる。

このような手段でサイクル時間を短縮したメモリを以下
パイプライン・メモリという。

しかしこのようにメモリ内に多数のラッチ回路を設けよ
うとした場合、ラッチ回路として一般的なりタイプ・ラ
ッチ回路などを使用すると次に述べるような問題が生ず
る。

［発明が解決しようとする課題］ すなわち、一般にメモリＬＳＩ内の各回路の遅延時間は
、回路毎に大きく異なる。このような条件下でパイプラ
イン動作を安定に行うには、ラッチ時間（クロックの持
続時間）は各回路の遅延時間よりもかなり小さい必要が
ある。しかし、大抵の場合、この条件を成立させること
は難しい、何故なら、各回路の遅延時間はかなり異なっ
ており、クロックパルスのパルス幅を最少の遅延時間よ
りかなり小さくすることは一般に比較的困難であるから
である。＊た。メモリＬＳＩの場合メモリセルアレーか
らの読み出し信号の遅延時間が読み出すビットにより大
幅に異なるため、高速のサイクル時間で動作させること
が非常に困難となる。ラッチをマスク・スレーブ化すれ
ば最大遅延時間のみを考慮すればよくなるので、高速サ
イクル動作が容易となる。以上のことはクロックのサイ
クル時間が一定の場合の話しであるが更にこのサイクル
時間を大幅に変えて動作させる場合を考えると、上記の
ようにラッチ時間を各回路の遅延時間よりもかなり小さ
くする必要があるという条件を満足させることは一層非
常に難しいことになる。何故なら一般にサイクル時間の
大きい場合はクロックパルスの立ち上がりや立ち下がり
も遅くなるため、クロックパルスの幅をすべての回路の
遅延時間より小さくすることは非常に困難となるからで
ある。

したがって多数のラッチ回路を有するメモリ回路におい
て、高速のサイクルで動作させたり、これらのラッチ回
路を廃動するクロックのサイクル時間を大幅に変えても
安定なメモリ動作をさせるようにすることは困難な問題
であり、解決を要する課題であった。

本発明の目的は、チップ内に複数のラッチ回路を設けた
パイプライン・メモリで、超高速のサイクルで動作可能
であり、また非常に遅いクロックでも非常に速いクロッ
クでも、すなわちクロック周波数を大幅に変えても安定
なメモリ動作が可能なパイプライン・メモリを提供する
ことである。

またこのようなメモリを使用して安定な高速動作を行い
得るディジタル装置を提供することである。

［課題を解決するための手段］ 上記の目的を達成するため、本発明では次の手段を講じ
た。

１、メモリ回路を構成する構成回路の少なくとも一部に
マスタスレーブのラッチ回路を使用することとした。

これをメモリＬＳＩに実施した例を第１図に、またラッ
チ回路をマスタスレーブ化した一例を第４図に示す。

２、あるいはメモリ回路を構成する構成回路のうち、少
なくとも２個以上の回路をラッチ化し、それらを２相以
上の多相クロックで駆動することとした。

多相クロックを使用した実施例を第１６図に、また二の
ためのクロックの一例を第１７図に示す。

本手段によればメモリを高速化しやすい利点がある。

３、またメモリチップ内に複数個のラッチを含むメモリ
ＬＳＩを使用したディジタル装置において、上記第１項
乃至第２項のメモリ回路を有して、このメモリ回路のラ
ッチを上記ディジタル装置の主クロックの周波数と互い
に整数比になる周波数のクロックで遇区動することとし
た。

本手段によればディジタル装置のメモリは、本装置の主
クロックによる動作に比べて高速に動作させ得る利点が
ある。

［作　用］ マスタスレーブのラッチ回路とは、例えば一つのラッチ
回路の中に、マスクとスレーブの二つの縦続的に接続さ
れたラッチ回路をもち、これらのラッチ回路を例えばそ
れぞれ相互に逆相のクロックで駆動するような構成を有
し、これにより、入力情報はマスクのラッチ回路に取り
込まれた後スレーブのラッチ回路に移されて出力される
ようになる。

この回路は、動作可能な最高周波数以下ではクロックの
周波数とは無関係にクロックによる同期動作が可能であ
る。

したがって前記手段の第１項は、クロック周波数を大幅
に変えても安定に動作するパイプライン動作を可能にす
るものである。

また、メモリＬＳＩ内のラッチ回路をマスタスレーブ化
する代わりに、互いに重なりあわない位相関係にある多
相のクロックでメモリＬＳＩ内の多数のラッチ回路を駆
動してもよい。

このような手段による前記手段の第２項もクロック周期
を大幅に変えても安定なパイプラインメモリ動作を可能
にするものである。

本手段の場合のラッチ回路はマスタスレーブの場合のよ
うに２段構成を要しないので比較的に遅延時間が小さく
、このことがメモリ回路を高速化し易くしている。

さらに、多数ラッチを有するパイプラインメモリを使用
する装置（例えば計算機装置）において、そのメモリに
前記手段の第１項乃至第２項のメモリ回路を有して、こ
のメモリ回路のラッチをディジタル装置の主クロックの
周波数に対し互いに整数比の関係にある周波数のクロッ
クで駆動する前記手段の第３項は、装置のメモリ動作を
装置の主クロツク動作に比べ高速にさせることを可能に
するものである。

本発明では、以上のラッチ回路として全く新たな専用の
ラッチ回路を付加せず、従来からメモリの周辺回路とし
て使用されてきた回路を活かし、それにトランジスタ等
の部品をわずかに付加してそのままラッチ化して使用し
ている。したがって、チップ面積の増加は極く僅かであ
る。また、各ラッチは元々あった回路をラッチ化して使
用しているので、遅延時間の増加も極く僅かである。

［実施例］ 第１図は本発明の概念を示すメモリＬＳＩの実施例で、
メモリＬＳＩ内に多数のラッチ回路を組み込んだ例を示
している。これらのラッチ回路として、例えば第３図に
示すシリーズゲートによるラッチ回路をアドレスバッフ
ァなどに使用する例はすでに特開昭５８−１２８０９７
号に示されているように周知である。しかし、前述した
ように、このような構成ではラッチ回路をメモリチップ
内に多数配置すると、クロックの周波数を大幅に変えた
場合ラッチ回路の動作が不安定となる。

本発明の第１の実施例ではこれらのラッチ回路として、
本来メモリＬＳＩ内に備えられている周辺回路をマスタ
スレーブ・ラッチ化して使用している。第１図の実施例
においては、クロックを入力しているアドレスバッファ
１、デコーダ・ドライバ３、センス回路７．出力バッフ
ァ８、制御及びデータ・バッファ１０−１２．読み出し
書き込み制御回路９をマスタスレーブ・ラッチ化してい
る。これらの回路をマスタスレーブ・ラッチとしている
ので、動作可能な最高周波数以下ではクロックの周波数
を大幅に変えてもクロックの周波数とは無関係にクロッ
クによる同期動作が可能となる。

第４図は、第３図のシリーズゲート・ラッチをマスタス
レーブ・ラッチ化した実施例である。

すなわち第４図では第３図の回路を縦続的に接続してそ
れぞれに逆相のクロックを与えて前記したマスタスレー
ブ動作をさせるものである。

この第４図に示す実施例は、第１図において、１．３．
１０−１２のような回路に適用できる。

第５図は、第１図のデコーダ・ドライバ３に適するマス
タスレーブ・ラッチの実施例である。このラッチ回路で
は、デコードを行うために多入力論理回路をラッチ化し
ている。

第５図において、トランジスタＱ１は、そのエミッタが
多数の入力に対応して設けたトランジスタのコレクタに
接続されるとともに定電流源に接続され、そのベースに
は一定の電位Ｖ、が与えられており、多数の人、カトラ
ンジスタのコレクタ電位をクランプしてその電位変動を
極めて小さくして高速化するためのトランジスタである
。

すなわち、Ｑ、に常時１１の電流を定電流源によって流
すことにより多入力トランジスタのコレクタ電位の変動
を小さくしている。

また同図中においてトランジスタＱ２のコレクタＣ２と
定電流源との間の点線による結線図はＴ１によるＮＯＲ
側の電位降下（トランジスタＱ、のコレクタ電位の電位
降下）と同じ電位降下をＯＲ側（トランジスタＱ２のＣ
８側）に作る必要があればこれを挿入することを示して
いる。

なおトランジスタＱ２のベースには一定の電位ｖ２が与
えられている。

第６図は、第１図におけるワード線、デイジット線対、
メモリセルなどとともにセンスアンプ５．７を有する構
成において、とくにセンスアンプ５．７をこれに適する
マスタスレーブ・ラッチ回路にした実施例を示すもので
ある。この図で、Ｑ、。

Ｑ２、Ｑ３等はセンス増幅器を構成しており、デイジッ
ト線選択信号Ｙ、〜Ｙ９のうちの選択された信号に対応
したセンス増幅器のみが動作し、センス出力は抵抗Ｒ５
１、Ｒｓ４に差動信号として現れる。

Ｑ　Ｌｘ　、　Ｑ　Ｌ２、ＱＬ３はセンス増幅器と組に
なってマスタラッチを構成するフリップフロップ部分で
、ＣＬが高レベルになると信号をラッチする。また、−
点鎖線で囲んだ部分はスレーブラッチであり。

この部分の動作は第４図と同じである。

以上、バイポーラメモリにおけるラッチ回路の実施例に
ついて述べてきたが、同様な構成をＭＯＳメモリやＢ１
ＣＭＯＳメモリすなわちバイポーラメモリやＣＭＯＳメ
モリを組合せたメモリにも適用できる。

これらのメモリも、その内部はほぼ第１図と同様な構成
になっている。

第７図は、ＣＭＯＳバッファ（インバータ）をラッチ化
した例である。この種のＣＭＯＳバッファ回路はＣＭＯ
ＳスタティックおよびダイナミックＲＡＭ内の各所で使
用されているが、第７図のように簡単にラッチ化できる
。

第７図でＣＬが低レベルでＣＬが高レベルとなるとトラ
ンスファゲートＴ１が導通し、一方Ｔ２は非導通となる
。したがって入力端子から入った信号は反転されて出力
から出ていく。信号ＣＬが高レベルでＣＬが低レベルに
切り換わるとＴ１は非導通、Ｔ２は導通となるので、入
力信号が入らなくなる一方出力がフィードバックされフ
リップフロップが形成されるようになるので信号がラッ
チされる。

このラッチ回路をマスタスレーブ化するのは容易であり
、例えば第８図のようにすればよい。

第８図は第７図のラッチ回路をマスタスレーブ化したも
ので、第７図のラッチを２段縦続的に接続しており、各
段を逆相のクロックで開動している。

第９図は、ＣＭＯ８のＮＡＮＤゲートをラッチ化した例
である。ＮＡＮＤ回路はＬＳＩ内で、デコーダ回路や読
み出し書き込み制御回路など種々の回路で使用される。

図中で四角９０３で示したのはマスタスレーブ化するた
めのラッチ回路で、例えば第８図の後半のラッチ回路と
同じものである。同様に、ＣＭＯ８回路におけるその他
各種のゲート回路もラッチ化できる。

勿論、０Ｍ０３回路においても、バイポーラと類似のラ
ッチ回路を使用できる。第１０図はそのような例であり
、トランスファ・ゲートは一切使用していない、この図
で、２人カゲートは例えば第９図の９０１で示したよう
なものであり、インバータは例えば第９図の９０２で示
したような回路である。

第１１図はＢｉＣＭＯ８回路のマスタスレーブ・ラッチ
の実施例である。この図で四角の１０１で示したもめは
、例えば第７図のラッチ回路である。

また、第９図の一点鎖線で囲ったゲート型ラッチであっ
てもよい。

第１２図はＣＭＯ３−ＤＲＡＭなどに好んで用いられる
ラッチ回路をマスタスレーブ化したものである。この実
施例でも三角で示したインバータは、例えば第９図の９
０２のような回路である。

第１３図はＭＯＳ−ＤＲＡＭなどにおけるダイナミック
型のラッチ回路の実施例である。

この実施例の回路を駆動する信号ＣＬＫ１．　ＣＬＫ２
、およびΦＰならびに入出力のパルス波形の実施例を第
１４図に示す。信号ＣＬＫ　１でアドレス入力ＩＮがフ
リップフロップＦＦＩに取り込まれ、信号ＣＬＫ　２で
フリップフロップＦＦ２に取り込まれ出力される。

その後プリチャージ信号ΦＰで所要ノードをプリチャー
ジし、後続のデータ入力に備える。

第１５図は、ワード線、デイジット線対、メモリセルお
よびプリアンプ等からなる複数のメモリマット（マット
０〜マツトｎ）ならびにメインアンプの構成においてと
くにプリアンプやメインアンプのセンスアンプ部分の、
Ｂ　ｉ　ＣＭＯＳスタティックＲＡＭのセンス回路をマ
スタスレーブ化した実施例である。動作は第６図のセン
ス回路と類似している。なお、このセンス回路は、コレ
クタドツト形式のセンス回路を使用したＢｉＣＭＯ３−
ＤＲＡＭにも同様に適用できる。

以上、メモリＬＳＩ内のラッチ回路をマスタスレーブ化
する実施例について説明してきたが、その代わりに、多
相のクロックでメモリＬＳＩ内の多数ラッチを駆動して
もよい。

第１６図にその実施例を示す。クロックＣＬＫ　１とク
ロックＣＬＫ２とは、例えば第１７図に示すように、互
いに重なりあわない位相関係にある多相クロックである
。ラッチ回路としては、従来型のＤタイプ・フリッププ
ロップ（例えば、第３図、第７図のラッチ回路）を始め
として、どの様な形式のフリップフロップであってもよ
い。この場合も、クロックの周期が大幅に変化しても、
安定なメモリ動作を得ることができる。

本実施例の場合は、マスタスレーブの場合より比較的に
クロックの生成が困難な難点はあるが。

ラッチ回路がマスタスレーブのラッチ回路のように２段
構成になっていないので遅延時間が小さくてすみ、マス
タスレーブの場合より高速化し易い利点がある。

なお、第１６図では２相のクロックの例を述べたが、勿
論３相以上のクロックを用いても同様な効果を得ること
ができる。

また、以上では、主にシリコン半導体を使用したメモリ
回路について述べてきたが、本発明を例えばＩＩＩ−Ｖ
族生導体などシリコン以外の半導体や、ジョセフソン・
デバイスなど半導体以外のデバイスを使用したメモリＬ
ＳＩにも同様に適用できることはいうまでもない。

さらに、複数ラッチを有するパイプラインメモリを使用
するディジタル装置において、これらの複数ラッチに上
述のようにマスタスレーブのラッチ回路を使用するか、
または多数のラッチを多相のクロックで駆動し、これら
のラッチ回路へのクロック周波数をディジタル装置の主
クロックに対し、例えば２：１とか３：２とかいうよう
な整数比の関係にある周波数（１１数比が大きい方が高
性能になるので好ましい）で駆動することにより、装置
のメモリを装置の主クロックによる動作より高速に動作
させることができる。

［発明の効果］ 本発明により、メモリＬＳＩ内のラッチ回路をマスタス
レーブ化するか、または多数のラッチ回路を多相のクロ
ックで駆動することにより、高速サイクルで動作させる
ことができ、またクロックの周期を大幅に変化させても
、クロック周波数には無関係に安定に動作可能なメモリ
ＬＳＩが実現できる。

またこのようなメモリＬＳＩを用いたディジタル装置は
メモリを安定高速に動作させることができる。

【図面の簡単な説明】

第１図は、本発明の概念を示すメモリＬＳＩの実施例。 第２図は、従来のメモリＬＳＩを示すブロック図。 第３図は１本発明において使用されるラッチ回路の１例
の回路図 第４図は、本発明において使用されるマスタースレーブ
方式のラッチ回路の１例の回路図。 第５図は、デコーダ回路に適したマスタスレーブ方式の
ラッチ回路の実施例 第６図は、センス回路に適したマスタスレーブ・ラッチ
回路の実施例 第７図は、本発明において使用されるＣＭＯＳラッチ回
路の１例。 第８図は１本発明において使用されるＣＭＯＳマスタス
レーブ・ラッチの１例 第９図は、ＣＭＯＳゲートをマスタスレーブ・ラッチ化
した実施例 第１０図は、ＣＭＯＳマスタスレーブ・ラッチ回路の１
例 第１１図はＢ１ＣＭＯＳマスタスレーブ・ラッチの実施
例。 第１２図は、ＣＭＯＳマスタスレーブ・ラッチのもう１
つの実施例 第１３図は、ＭＯＳ−ＤＲＡＭなどにおけるダイナミッ
ク・ラッチの実施例 第１４図は、第１３図の実施例を駆動するパルス・タイ
ミングの実施例。 第１５図は、Ｂ　ｉＣＭＯＳメモリのセンス回路に適し
たマスタスレーブ・ラッチ回路の実施例。 第１６図は、多相クロックを使用した本発明の実施例。 第１７図は、第１６図の実施例を駆動するためのクロッ
クの一例。 符号の説明 １・・・アドレス−バッファ　２・・・デコーダ３・・
・デコーダ・ドライバ　４・・・メモリセル５・・・プ
リアンプ（センスアンプ）　６・・・センスゲート　７
・・・メインアンプ（センスアンプ）８・・・出力アン
プ ９・・・読み出し害き込み制御回路 １０．１１．１２・・・バッファ回路

Claims (1)

1. 【特許請求の範囲】 １、アドレス・バッファ、デコーダ、ドライバ、メモリ
   セル、センス回路、出力回路、読み出し書き込み制御回
   路、その他信号のバッファ回路等を構成回路として有す
   るメモリ回路において上記構成回路のうちの少なくとも
   一部にマスタスレーブのラッチ回路を使用したことを特
   徴とするメモリ回路。 ２、アドレス・バッファ、デコーダ、ドライバ、メモリ
   セル、センス回路、出力回路、読み出し書き込み制御回
   路、その他信号のバッファ回路等を構成回路として有す
   るメモリ回路において、上記構成回路のうちの少なくと
   も２個以上の回路をラッチ化し、それらを２相以上の多
   相クロックで駆動することを特徴とするメモリ回路。 ３、メモリチップ内に複数個のラッチを含むメモリＬＳ
   Ｉを使用したディジタル装置において、特許請求の範囲
   第１項乃至第２項記載のメモリ回路を有して、該メモリ
   回路のラッチを上記ディジタル装置の主クロックの周波
   数と互いに整数比にある周波数のクロックで□動するこ
   とを特徴とするディジタル装置。