JPH0690161A - 入力回路、及び半導体集積回路 - Google Patents
入力回路、及び半導体集積回路Info
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- JPH0690161A JPH0690161A JP4266552A JP26655292A JPH0690161A JP H0690161 A JPH0690161 A JP H0690161A JP 4266552 A JP4266552 A JP 4266552A JP 26655292 A JP26655292 A JP 26655292A JP H0690161 A JPH0690161 A JP H0690161A
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- Japan
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- circuit
- level
- input
- signal
- sense amplifier
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Abstract
(57)【要約】
【目的】 本発明の目的は、半導体集積回路の消費電流
の低下を図ることにある。 【構成】 入力信号のレベル変換を行うレベル変換回路
６０と、このレベル変換回路６０の出力を保持するラッ
チ回路３０と、上記レベル変換回路６０の出力を上記ラ
ッチ回路３０で保持させるタイミングに同期して上記レ
ベル変換回路６０の動作を停止させるための制御回路７
０とを設け、非動作期間を設けることによって、消費電
流の低減を図る。
の低下を図ることにある。 【構成】 入力信号のレベル変換を行うレベル変換回路
６０と、このレベル変換回路６０の出力を保持するラッ
チ回路３０と、上記レベル変換回路６０の出力を上記ラ
ッチ回路３０で保持させるタイミングに同期して上記レ
ベル変換回路６０の動作を停止させるための制御回路７
０とを設け、非動作期間を設けることによって、消費電
流の低減を図る。
Description
【０００１】
【産業上の利用分野】本発明は、入力回路、さらには入
力信号のレベル変換機能を備えた入力回路において消費
電流を低減するための技術に関し、例えばＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）やインタフ
ェース用論理ＬＳＩに適用して有効な技術に関する。
力信号のレベル変換機能を備えた入力回路において消費
電流を低減するための技術に関し、例えばＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）やインタフ
ェース用論理ＬＳＩに適用して有効な技術に関する。
【０００２】
【従来の技術】機能ブロック間の信号伝達を高速化する
一つの手段として、信号を例えば０．８Ｖのような小振
幅で伝達するＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）インタフェース方式がある。このインタ
フェース方式がディジタルデータ処理装置等のバス接続
に用いられるとき、各機能ブロックは、ＥＣＬレベルの
入力信号をＭＯＳレベルの内部信号に変換するＥＣＬ・
ＭＯＳレベルシフタ（レベル変換回路とも称される）
と、逆にＭＯＳレベルの内部信号をＥＣＬレベルの出力
信号に変換するＭＯＳ・ＥＣＬレベル変換回路とを備え
る必要がある。
一つの手段として、信号を例えば０．８Ｖのような小振
幅で伝達するＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）インタフェース方式がある。このインタ
フェース方式がディジタルデータ処理装置等のバス接続
に用いられるとき、各機能ブロックは、ＥＣＬレベルの
入力信号をＭＯＳレベルの内部信号に変換するＥＣＬ・
ＭＯＳレベルシフタ（レベル変換回路とも称される）
と、逆にＭＯＳレベルの内部信号をＥＣＬレベルの出力
信号に変換するＭＯＳ・ＥＣＬレベル変換回路とを備え
る必要がある。
【０００３】また、パーソナルコンピュータやその他の
データ処理システムにおいては、それに含まれるＬＳＩ
の電源端子間電圧（動作電源電圧）の定格値が標準の５
Ｖに統一されており、従ってそのようなシステムに含ま
れるＬＳＩ間の論理スレッショルド電圧は整合されてい
るが、今後ＬＳＩのプロセスの微細化に伴う電源端子間
電圧の低下により、例えば定格値３．３ＶのＬＳＩが多
くなると、そのようなＬＳＩと電源端子電圧の定格値が
５ＶのＬＳＩとが、一つのＬＳＩ実装基板において混在
する場合や、定格値３．３ＶのＬＳＩのみを搭載したＬ
ＳＩ実装基板と定格値５ＶのＬＳＩのみを搭載したＬＳ
Ｉ実装基板とを、信号伝達ラインによって結合しなけれ
ばならない場合が考えられる。例えば０．５ミクロンプ
ロセス時代では、メモリＬＳＩの定格値は３．３Ｖとさ
れ、ロジックＬＳＩの定格値は５Ｖとされ、それらを結
合しなければならないことがある。そしてそのような場
合に、ＬＳＩ間の論理スレッショルド電圧を整合するた
めのレベルシフタが必要とされる。
データ処理システムにおいては、それに含まれるＬＳＩ
の電源端子間電圧（動作電源電圧）の定格値が標準の５
Ｖに統一されており、従ってそのようなシステムに含ま
れるＬＳＩ間の論理スレッショルド電圧は整合されてい
るが、今後ＬＳＩのプロセスの微細化に伴う電源端子間
電圧の低下により、例えば定格値３．３ＶのＬＳＩが多
くなると、そのようなＬＳＩと電源端子電圧の定格値が
５ＶのＬＳＩとが、一つのＬＳＩ実装基板において混在
する場合や、定格値３．３ＶのＬＳＩのみを搭載したＬ
ＳＩ実装基板と定格値５ＶのＬＳＩのみを搭載したＬＳ
Ｉ実装基板とを、信号伝達ラインによって結合しなけれ
ばならない場合が考えられる。例えば０．５ミクロンプ
ロセス時代では、メモリＬＳＩの定格値は３．３Ｖとさ
れ、ロジックＬＳＩの定格値は５Ｖとされ、それらを結
合しなければならないことがある。そしてそのような場
合に、ＬＳＩ間の論理スレッショルド電圧を整合するた
めのレベルシフタが必要とされる。
【０００４】尚、レベルシフタについて記載された文献
の例としては、昭和６２年６月１日に技術評論社より発
行された「ＴＴＬ−ＩＣえらび方・使い方（岡田弘
著）」がある。
の例としては、昭和６２年６月１日に技術評論社より発
行された「ＴＴＬ−ＩＣえらび方・使い方（岡田弘
著）」がある。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
レベルシフタは、それの動作時において定常的に電流を
流すため、多ピンＬＳＩにおいては、信号入力回路数が
多くなるので、結果的に、ＣＭＯＳ回路の特徴である低
消費電力性が損なわれてしまう。
レベルシフタは、それの動作時において定常的に電流を
流すため、多ピンＬＳＩにおいては、信号入力回路数が
多くなるので、結果的に、ＣＭＯＳ回路の特徴である低
消費電力性が損なわれてしまう。
【０００６】本発明の目的は、半導体集積回路の消費電
流の低下を図ることにある。
流の低下を図ることにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、入力信号のレベル変換を行うレ
ベル変換回路と、このレベル変換回路の出力を保持する
ラッチ回路と、上記レベル変換回路の出力を上記ラッチ
回路で保持させるタイミングに同期して上記レベル変換
回路の動作を停止させるための制御回路とを含んで入力
回路を構成する。さらに具体的な態様では、上記レベル
変換回路が、定電流源を含んで構成されるとき、この定
電流源を上記ラッチ回路の動作に同期してカットオフ状
態とすることによって、当該レベル変換回路の動作を停
止させるように構成することができる。また、レベル変
換回路は、入力信号を増幅するためのセンスアンプと、
このセンスアンプの出力信号をＣＭＯＳレベルに変換す
るためのバッファとを含んで構成することができる。そ
して、テスト用の入力信号に対して上記レベルシフタを
パスさせるための経路が形成され、このテスト信号の取
込みモードが形成されるとき、上記レベルシフタ、及び
センスアンプの動作を停止させるように構成することが
できる。
ベル変換回路と、このレベル変換回路の出力を保持する
ラッチ回路と、上記レベル変換回路の出力を上記ラッチ
回路で保持させるタイミングに同期して上記レベル変換
回路の動作を停止させるための制御回路とを含んで入力
回路を構成する。さらに具体的な態様では、上記レベル
変換回路が、定電流源を含んで構成されるとき、この定
電流源を上記ラッチ回路の動作に同期してカットオフ状
態とすることによって、当該レベル変換回路の動作を停
止させるように構成することができる。また、レベル変
換回路は、入力信号を増幅するためのセンスアンプと、
このセンスアンプの出力信号をＣＭＯＳレベルに変換す
るためのバッファとを含んで構成することができる。そ
して、テスト用の入力信号に対して上記レベルシフタを
パスさせるための経路が形成され、このテスト信号の取
込みモードが形成されるとき、上記レベルシフタ、及び
センスアンプの動作を停止させるように構成することが
できる。
【００１０】
【作用】上記した手段によれば、上記制御回路は、上記
レベル変換回路の出力を上記ラッチ回路で保持させるタ
イミングに同期して上記レベル変換回路の動作を停止さ
せ、このことが、当該レベル変換回路の定常電流を減少
させ、消費電流の低下を達成する。
レベル変換回路の出力を上記ラッチ回路で保持させるタ
イミングに同期して上記レベル変換回路の動作を停止さ
せ、このことが、当該レベル変換回路の定常電流を減少
させ、消費電流の低下を達成する。
【００１１】
【実施例】図５には本発明の一実施例であるＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）の全体
的な構成が示される。
（ダイナミック・ランダム・アクセス・メモリ）の全体
的な構成が示される。
【００１２】５４は複数個のダイナミック型メモリセル
をマトリクス配置して成るメモリセルアレイであり、メ
モリセルの選択端子はロウ方向毎にワード線に結合さ
れ、メモリセルのデータ入力端子はカラム方向毎に相補
データ線に結合される。そしてそれぞれの相補データ線
は、相補データ線に１対１で結合された複数個のカラム
選択スイッチを含むＹ選択スイッチ回路５７を介して相
補コモンデータ線に共通接続される。特に制限されない
が、アドレスマルチプレクス方式が採用され、ロウ及び
カラムアドレス入力信号を、それらのタイミングをずら
すことにより共通のアドレス端子から取込むようにして
いる。すなわち、Ｘアドレスラッチ及びＸデコーダ５２
と、Ｙアドレスラッチ及びＹデコーダ５６の前段にはア
ドレスマルチプレクサ５１が配置され、アドレスバッフ
ァ５０を介して取込まれたアドレス信号が、アドレスマ
ルチプレクサ５１によりＸアドレスラッチ及びＸデコー
ダ５２と、Ｙアドレスラッチ及びＹデコーダ５６とに振
分けられる。このようなアドレス入力を円滑に行うため
ＲＡＳ＊（ロウアドレスストローブ）及びＣＡＳ＊（カ
ラムアドレスストローブ）の２種類のクロック信号を外
部から与えるようにしている。一つのメモリサイクル
（ＲＡＳ＊クロックの１周期）中に読出しあるいは書込
みの一方の動作のみを可能とするため、ＲＡＳ＊クロッ
クの立下り時点でロウアドレスを、ＣＡＳ＊クロックの
立下り時点でカラムアドレスを内部回路に取込むように
し、ライトイネーブル信号ＷＥ＊の状態によって当該サ
イクルが書込みサイクルか読出しサイクルかの判断を可
能としている。このような判断並びに各部の動作制御は
制御部５５によって行われる。
をマトリクス配置して成るメモリセルアレイであり、メ
モリセルの選択端子はロウ方向毎にワード線に結合さ
れ、メモリセルのデータ入力端子はカラム方向毎に相補
データ線に結合される。そしてそれぞれの相補データ線
は、相補データ線に１対１で結合された複数個のカラム
選択スイッチを含むＹ選択スイッチ回路５７を介して相
補コモンデータ線に共通接続される。特に制限されない
が、アドレスマルチプレクス方式が採用され、ロウ及び
カラムアドレス入力信号を、それらのタイミングをずら
すことにより共通のアドレス端子から取込むようにして
いる。すなわち、Ｘアドレスラッチ及びＸデコーダ５２
と、Ｙアドレスラッチ及びＹデコーダ５６の前段にはア
ドレスマルチプレクサ５１が配置され、アドレスバッフ
ァ５０を介して取込まれたアドレス信号が、アドレスマ
ルチプレクサ５１によりＸアドレスラッチ及びＸデコー
ダ５２と、Ｙアドレスラッチ及びＹデコーダ５６とに振
分けられる。このようなアドレス入力を円滑に行うため
ＲＡＳ＊（ロウアドレスストローブ）及びＣＡＳ＊（カ
ラムアドレスストローブ）の２種類のクロック信号を外
部から与えるようにしている。一つのメモリサイクル
（ＲＡＳ＊クロックの１周期）中に読出しあるいは書込
みの一方の動作のみを可能とするため、ＲＡＳ＊クロッ
クの立下り時点でロウアドレスを、ＣＡＳ＊クロックの
立下り時点でカラムアドレスを内部回路に取込むように
し、ライトイネーブル信号ＷＥ＊の状態によって当該サ
イクルが書込みサイクルか読出しサイクルかの判断を可
能としている。このような判断並びに各部の動作制御は
制御部５５によって行われる。
【００１３】ワードドライバ５３は、それの前段に配置
されたＸアドレスラッチ及びＸデコーダのデコードに基
づいてワード線を選択レベルに駆動する。そしてＹアド
レスラッチ及びＹデコーダ５６のデコード出力に基づい
てＹ選択スイッチ回路５７が駆動され、これにより特定
されるメモリセルからのデータ読出し若しくはデータ書
込みが可能とされる。
されたＸアドレスラッチ及びＸデコーダのデコードに基
づいてワード線を選択レベルに駆動する。そしてＹアド
レスラッチ及びＹデコーダ５６のデコード出力に基づい
てＹ選択スイッチ回路５７が駆動され、これにより特定
されるメモリセルからのデータ読出し若しくはデータ書
込みが可能とされる。
【００１４】また、上記メモリセルアレイ５４にはセン
スアンプ回路５９が結合され、メモリセル情報がこのセ
ンスアンプで増幅されるようになっている。この場合、
データ入出力回路５８にはメインアンプなどが含まれ、
このメインアンプを介して読出しデータの外部送出が可
能とされる。
スアンプ回路５９が結合され、メモリセル情報がこのセ
ンスアンプで増幅されるようになっている。この場合、
データ入出力回路５８にはメインアンプなどが含まれ、
このメインアンプを介して読出しデータの外部送出が可
能とされる。
【００１５】図１には、上記データ入出力回路５８に含
まれる入力回路が示される。
まれる入力回路が示される。
【００１６】図１に示される入力回路は、特に制限され
ないが、擬似ＥＣＬレベルの入力信号Ｖｉｎを取込み、
それをＣＭＯＳレベルに変換するためのレベル変換回路
６０と、このレベル変換回路６０の出力を保持するため
のラッチ回路３０と、上記レベル変換回路６０の出力を
上記ラッチ回路３０で保持させるタイミングに同期して
上記レベル変換回路の動作を停止させるための制御回路
７０とを含んで構成される。
ないが、擬似ＥＣＬレベルの入力信号Ｖｉｎを取込み、
それをＣＭＯＳレベルに変換するためのレベル変換回路
６０と、このレベル変換回路６０の出力を保持するため
のラッチ回路３０と、上記レベル変換回路６０の出力を
上記ラッチ回路３０で保持させるタイミングに同期して
上記レベル変換回路の動作を停止させるための制御回路
７０とを含んで構成される。
【００１７】上記レベル変換回路６０は、特に制限され
ないが、入力信号Ｖｉｎを基準レベルＶｒｅｆと比較す
ることによって当該入力信号を高電位側電源Ｖｄｄと低
電位側電源Ｖｓｓ（グランド）との中間レベル程度に電
圧変換するためのレベルシフタ１１と、このレベルシフ
タ１１の出力信号を増幅するためのセンスアンプ２９
と、このセンスアンプ２９の出力信号をＣＭＯＳレベル
に変換するためのバッファ２５とを含む。上記レベルシ
フタ１１は、ｎチャンネル型ＭＯＳトランジスタ１４，
１５の負荷としてｐチャンネル型ＭＯＳトランジスタ１
２，１３が結合される。ｎチャンネル型ＭＯＳトランジ
スタ１６，１７が並列接続され、上記ｎチャンネル型Ｍ
ＯＳトランジスタ１６，１７のソース電極がＭＯＳトラ
ンジスタ１６，１７、及びｎチャンネル型ＭＯＳトラン
ジスタ１８を介して低電位側電源Ｖｓｓに結合される。
このレベルシフタ１１は差動入力構成となっており、Ｅ
ＣＬレベルの微小入力信号Ｖｉｎは、このレベルシフタ
１１によって高電位側電源Ｖｃｃと低電位側電源Ｖｓｓ
との中間のレベルに電圧変換される。このようなレベル
に変換するのは、後段のセンスアンプ２９が、ゲインの
最も大きな動作点で動作可能とするためである。レベル
シフタ１１の動作はそれの定電流源素子を兼ねるＭＯＳ
トランジスタ１８によって制御される。つまり、このＭ
ＯＳトランジスタ１８がオン状態の場合には回路に電流
が流れるのでレベルシフタとして動作するが、逆にオフ
の場合には、回路電流が遮断されるので動作しない。
ないが、入力信号Ｖｉｎを基準レベルＶｒｅｆと比較す
ることによって当該入力信号を高電位側電源Ｖｄｄと低
電位側電源Ｖｓｓ（グランド）との中間レベル程度に電
圧変換するためのレベルシフタ１１と、このレベルシフ
タ１１の出力信号を増幅するためのセンスアンプ２９
と、このセンスアンプ２９の出力信号をＣＭＯＳレベル
に変換するためのバッファ２５とを含む。上記レベルシ
フタ１１は、ｎチャンネル型ＭＯＳトランジスタ１４，
１５の負荷としてｐチャンネル型ＭＯＳトランジスタ１
２，１３が結合される。ｎチャンネル型ＭＯＳトランジ
スタ１６，１７が並列接続され、上記ｎチャンネル型Ｍ
ＯＳトランジスタ１６，１７のソース電極がＭＯＳトラ
ンジスタ１６，１７、及びｎチャンネル型ＭＯＳトラン
ジスタ１８を介して低電位側電源Ｖｓｓに結合される。
このレベルシフタ１１は差動入力構成となっており、Ｅ
ＣＬレベルの微小入力信号Ｖｉｎは、このレベルシフタ
１１によって高電位側電源Ｖｃｃと低電位側電源Ｖｓｓ
との中間のレベルに電圧変換される。このようなレベル
に変換するのは、後段のセンスアンプ２９が、ゲインの
最も大きな動作点で動作可能とするためである。レベル
シフタ１１の動作はそれの定電流源素子を兼ねるＭＯＳ
トランジスタ１８によって制御される。つまり、このＭ
ＯＳトランジスタ１８がオン状態の場合には回路に電流
が流れるのでレベルシフタとして動作するが、逆にオフ
の場合には、回路電流が遮断されるので動作しない。
【００１８】上記センスアンプ２９は、差動結合された
ｎチャンネル型ＭＯＳトランジスタ２２，２３と、それ
の負荷としてのｐチャンネル型ＭＯＳトランジスタ１
９，２０，２１と、上記ＭＯＳトランジスタ２２，２３
のソース電極には、定電流素子を兼ねるｎチャンネル型
スイッチＭＯＳトランジスタ２４に結合され、このＭＯ
Ｓトランジスタ２４によって動作制御される。上記レベ
ルシフタ１１を構成するＭＯＳトランジスタ１４，１５
のドレイン電極からの差動出力が、ＭＯＳトランジスタ
２２，２３のゲート電極に伝達され、このセンスアンプ
２９で増幅されてから、後段のバッファ２５に伝達さ
れ、ここでＣＭＯＳレベルに変換されるようになってい
る。
ｎチャンネル型ＭＯＳトランジスタ２２，２３と、それ
の負荷としてのｐチャンネル型ＭＯＳトランジスタ１
９，２０，２１と、上記ＭＯＳトランジスタ２２，２３
のソース電極には、定電流素子を兼ねるｎチャンネル型
スイッチＭＯＳトランジスタ２４に結合され、このＭＯ
Ｓトランジスタ２４によって動作制御される。上記レベ
ルシフタ１１を構成するＭＯＳトランジスタ１４，１５
のドレイン電極からの差動出力が、ＭＯＳトランジスタ
２２，２３のゲート電極に伝達され、このセンスアンプ
２９で増幅されてから、後段のバッファ２５に伝達さ
れ、ここでＣＭＯＳレベルに変換されるようになってい
る。
【００１９】ラッチ回路３０は、バッファ２５の出力レ
ベルを保持する機能を有する。このラッチ回路３０は、
ｐチャンネル型ＭＯＳトランジスタ３１とｎチャンネル
型ＭＯＳトランジスタ３２とが並列接続され、ｐチャン
ネル型ＭＯＳトランジスタ３５とｎチャンネル型ＭＯＳ
トランジスタ３６とが並列接続され、さらにこのＭＯＳ
トランジスタ３１，３２を介してインバータ３３，３４
とがループ結合されることにより、ＭＯＳトランジスタ
３５，３６を介して入力された信号の論理状態が保持さ
れるようになっている。
ベルを保持する機能を有する。このラッチ回路３０は、
ｐチャンネル型ＭＯＳトランジスタ３１とｎチャンネル
型ＭＯＳトランジスタ３２とが並列接続され、ｐチャン
ネル型ＭＯＳトランジスタ３５とｎチャンネル型ＭＯＳ
トランジスタ３６とが並列接続され、さらにこのＭＯＳ
トランジスタ３１，３２を介してインバータ３３，３４
とがループ結合されることにより、ＭＯＳトランジスタ
３５，３６を介して入力された信号の論理状態が保持さ
れるようになっている。
【００２０】上記レベルシフタ１１と、センスアンプ２
９と、ラッチ回路３０の動作は制御回路７０によって制
御される。この制御回路７０は、特に制限されないが、
２相クロックφ１，φ２に基づいて単相クロック信号Ｃ
ＬＯＣＫを生成する単相クロック生成回路４９と、この
クロック信号ＣＬＯＣＫを反転するインバータ３７と、
それの後段に配置された２入力ノアゲート２６とを含
む。ｐチャンネル型ＭＯＳトランジスタ３１ｎチャンネ
ル型ＭＯＳトランジスタ３６には単相クロック信号ＣＬ
ＯＣＫがそのまま入力され、ｎチャンネル型ＭＯＳトラ
ンジスタ３２，ｐチャンネル型ＭＯＳトランジスタ３５
には、単相クロック信号ＣＬＯＣＫがインバータ３７で
反転されてから入力されることによって、二組のＭＯＳ
トランジスタ対が相補的に動作されるようになってい
る。さらに、２入力ノアゲート２６の出力信号がレベル
シフタ１１のｎチャンネル型ＭＯＳトランジスタ１８の
ゲート電極に伝達されることによって、当該レベルシフ
タ１１の定電流源がオンオフ制御され、それによって当
該レベルシフタ１１の動作制御が行われる。同様に上記
ノアゲート２６の出力信号は上記センスアンプ２９にお
けるｎチャンネル型ＭＯＳトランジスタ２４のゲート電
極に伝達されるようになっており、このセンスアンプ２
９の定電流源がオンオフ制御されることによって当該セ
ンスアンプ２９の動作が制御されるようになっている。
９と、ラッチ回路３０の動作は制御回路７０によって制
御される。この制御回路７０は、特に制限されないが、
２相クロックφ１，φ２に基づいて単相クロック信号Ｃ
ＬＯＣＫを生成する単相クロック生成回路４９と、この
クロック信号ＣＬＯＣＫを反転するインバータ３７と、
それの後段に配置された２入力ノアゲート２６とを含
む。ｐチャンネル型ＭＯＳトランジスタ３１ｎチャンネ
ル型ＭＯＳトランジスタ３６には単相クロック信号ＣＬ
ＯＣＫがそのまま入力され、ｎチャンネル型ＭＯＳトラ
ンジスタ３２，ｐチャンネル型ＭＯＳトランジスタ３５
には、単相クロック信号ＣＬＯＣＫがインバータ３７で
反転されてから入力されることによって、二組のＭＯＳ
トランジスタ対が相補的に動作されるようになってい
る。さらに、２入力ノアゲート２６の出力信号がレベル
シフタ１１のｎチャンネル型ＭＯＳトランジスタ１８の
ゲート電極に伝達されることによって、当該レベルシフ
タ１１の定電流源がオンオフ制御され、それによって当
該レベルシフタ１１の動作制御が行われる。同様に上記
ノアゲート２６の出力信号は上記センスアンプ２９にお
けるｎチャンネル型ＭＯＳトランジスタ２４のゲート電
極に伝達されるようになっており、このセンスアンプ２
９の定電流源がオンオフ制御されることによって当該セ
ンスアンプ２９の動作が制御されるようになっている。
【００２１】また、本実施例ＤＲＡＭの動作試験におい
て、入力回路を介してテスト用信号を内部に取込み可能
とするため、テスト用の入力信号に対して上記レベルシ
フタをパスさせるための経路が形成される。この経路
は、テスト制御信号ＴＥＳＴによってオンオフ制御され
るｎチャンネル型ＭＯＳトランジスタ２７が、外部端子
と上記バッファ２５の入力端子との間に配置されること
によって形成される。ＴＥＳＴがハイレベルにアサート
されることによってテスト信号の取込みモードが指示さ
れるとき、信号入力端子とバッファ２５の入力端子とが
短絡され、それによって入力信号Ｖｉｎは上記レベルシ
フタ１１やセンスアンプ２９を経由することなく、バッ
ファ２５に伝達され、さらラッチ回路３０に伝達され
る。
て、入力回路を介してテスト用信号を内部に取込み可能
とするため、テスト用の入力信号に対して上記レベルシ
フタをパスさせるための経路が形成される。この経路
は、テスト制御信号ＴＥＳＴによってオンオフ制御され
るｎチャンネル型ＭＯＳトランジスタ２７が、外部端子
と上記バッファ２５の入力端子との間に配置されること
によって形成される。ＴＥＳＴがハイレベルにアサート
されることによってテスト信号の取込みモードが指示さ
れるとき、信号入力端子とバッファ２５の入力端子とが
短絡され、それによって入力信号Ｖｉｎは上記レベルシ
フタ１１やセンスアンプ２９を経由することなく、バッ
ファ２５に伝達され、さらラッチ回路３０に伝達され
る。
【００２２】図２には本実施例の動作タイミングが示さ
れる。
れる。
【００２３】本実施例ＤＲＡＭにおいて、原クロックと
して、２相クロックφ１，φ２が与えられる場合に単相
クロック生成回路４９において、単相クロックＣＬＯＣ
Ｋが生成される。この単相クロックＣＬＯＣＫは、図２
に示されるように、φ１の立ち上り波形エッジに同期し
てローレベルとなり、φ２の立ち上りエッジに同期して
ハイレベルになるように形成される。入力信号Ｖｉｎ
は、φ２がハイレベルになってからφ１がハイレベルに
なるまでの間（つまり、単相クロック信号ＣＬＯＣＫの
ハイレベル期間）に変化され、そのときのレベルがレベ
ルシフタで１１において基準レベルＶｒｅｆと比較さ
れ、その比較結果がセンスアンプ２９で増幅され、さら
にバッファ２５でＣＭＯＳレベルに変換された後にラッ
チ回路３０に伝達される。φ１がハイレベルになってか
らφ２がハイレベルになるまでの期間に（つまり単相ク
ロック信号４９のローレベル期間）は入力信号Ｖｉｎは
安定しており、そのときのバッファ２５の出力状態がラ
ッチ回路３０に保持される。そしてこの期間において
は、ノアゲート２６の出力がローレベルとされ、ｎチャ
ンネル型ＭＯＳトランジスタ１８，２４がオフ状態とさ
れることから、レベルシフタ１１、及びセンスアンプ２
９の動作は停止される。換言すれば、ノアゲート２６の
出力がローレベルとされることによってレベルシフタ１
１、及びセンスアンプ２９内の定電流源がカットオフ状
態とされることによって、電流消費が阻止される。その
ようにレベルシフタ１１、及びセンスアンプ２９の動作
が停止された場合でも、ラッチ回路３０には、入力信号
Ｖｉｎに対応するＣＭＯＳレベルの信号が既に保持され
ているので、出力信号Ｖｏｕｔの論理状態が変動するこ
とはない。このように、レベル変換回路６０の出力をラ
ッチ回路３０で保持させるタイミングに同期してレベル
変換回路６０の動作を停止させるようにすれば、少なく
ともこの動作停止期間においてレベルシフタ１１やセン
スアンプ２９に定常電流が流れることはないから、その
分、回路の消費電流が低減される。例えば２相クロック
φ１，φ２が互いに半サイクルずれている場合には、レ
ベル変換回路６０の電流消費を１／２にできる。
して、２相クロックφ１，φ２が与えられる場合に単相
クロック生成回路４９において、単相クロックＣＬＯＣ
Ｋが生成される。この単相クロックＣＬＯＣＫは、図２
に示されるように、φ１の立ち上り波形エッジに同期し
てローレベルとなり、φ２の立ち上りエッジに同期して
ハイレベルになるように形成される。入力信号Ｖｉｎ
は、φ２がハイレベルになってからφ１がハイレベルに
なるまでの間（つまり、単相クロック信号ＣＬＯＣＫの
ハイレベル期間）に変化され、そのときのレベルがレベ
ルシフタで１１において基準レベルＶｒｅｆと比較さ
れ、その比較結果がセンスアンプ２９で増幅され、さら
にバッファ２５でＣＭＯＳレベルに変換された後にラッ
チ回路３０に伝達される。φ１がハイレベルになってか
らφ２がハイレベルになるまでの期間に（つまり単相ク
ロック信号４９のローレベル期間）は入力信号Ｖｉｎは
安定しており、そのときのバッファ２５の出力状態がラ
ッチ回路３０に保持される。そしてこの期間において
は、ノアゲート２６の出力がローレベルとされ、ｎチャ
ンネル型ＭＯＳトランジスタ１８，２４がオフ状態とさ
れることから、レベルシフタ１１、及びセンスアンプ２
９の動作は停止される。換言すれば、ノアゲート２６の
出力がローレベルとされることによってレベルシフタ１
１、及びセンスアンプ２９内の定電流源がカットオフ状
態とされることによって、電流消費が阻止される。その
ようにレベルシフタ１１、及びセンスアンプ２９の動作
が停止された場合でも、ラッチ回路３０には、入力信号
Ｖｉｎに対応するＣＭＯＳレベルの信号が既に保持され
ているので、出力信号Ｖｏｕｔの論理状態が変動するこ
とはない。このように、レベル変換回路６０の出力をラ
ッチ回路３０で保持させるタイミングに同期してレベル
変換回路６０の動作を停止させるようにすれば、少なく
ともこの動作停止期間においてレベルシフタ１１やセン
スアンプ２９に定常電流が流れることはないから、その
分、回路の消費電流が低減される。例えば２相クロック
φ１，φ２が互いに半サイクルずれている場合には、レ
ベル変換回路６０の電流消費を１／２にできる。
【００２４】また、本実施例ＤＲＡＭのテストモードの
場合には、テスト信号ＴＥＳＴがハイレベルにアサート
され、ｎチャンネル型ＭＯＳトランジスタ２７がオンさ
れることによって入力信号Ｖｉｎがバッファ２５に直接
入力されることになるが、その場合においても、ノアゲ
ート２６の論理出力がローレベルとなるので、ｎチャン
ネル型ＭＯＳトランジスタ１８，２４がオフ状態とさ
れ、上記の場合と同様にレベル変換回路６０の動作が停
止されることによって、そこでの電流消費が阻止され
る。
場合には、テスト信号ＴＥＳＴがハイレベルにアサート
され、ｎチャンネル型ＭＯＳトランジスタ２７がオンさ
れることによって入力信号Ｖｉｎがバッファ２５に直接
入力されることになるが、その場合においても、ノアゲ
ート２６の論理出力がローレベルとなるので、ｎチャン
ネル型ＭＯＳトランジスタ１８，２４がオフ状態とさ
れ、上記の場合と同様にレベル変換回路６０の動作が停
止されることによって、そこでの電流消費が阻止され
る。
【００２５】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００２６】（１）入力信号Ｖｉｎは、φ２がハイレベ
ルになってからφ１がハイレベルになるまでの間に変化
され、そのときのレベルがレベルシフタで１１において
基準レベルＶｒｅｆと比較され、その比較結果がセンス
アンプ２９で増幅され、さらにバッファ２５でＣＭＯＳ
レベルに変換された後にラッチ回路３０に伝達される。
φ１がハイレベルになってからφ２がハイレベルになる
までの期間に、そのときのバッファ２５の出力状態がラ
ッチ回路３０に保持される。そしてこの期間において
は、ノアゲート２６の出力がローレベルとされ、ｎチャ
ンネル型ＭＯＳトランジスタ１８，２４がオフ状態とさ
れることから、レベルシフタ１１、及びセンスアンプ２
９の動作が停止され、それによって、消費電流の低減を
図ることができる。
ルになってからφ１がハイレベルになるまでの間に変化
され、そのときのレベルがレベルシフタで１１において
基準レベルＶｒｅｆと比較され、その比較結果がセンス
アンプ２９で増幅され、さらにバッファ２５でＣＭＯＳ
レベルに変換された後にラッチ回路３０に伝達される。
φ１がハイレベルになってからφ２がハイレベルになる
までの期間に、そのときのバッファ２５の出力状態がラ
ッチ回路３０に保持される。そしてこの期間において
は、ノアゲート２６の出力がローレベルとされ、ｎチャ
ンネル型ＭＯＳトランジスタ１８，２４がオフ状態とさ
れることから、レベルシフタ１１、及びセンスアンプ２
９の動作が停止され、それによって、消費電流の低減を
図ることができる。
【００２７】（２）ｎチャンネル型ＭＯＳトランジスタ
１８、２４をオフさせることによって、定電流源をカッ
トオフ状態とすることは、レベル変換回路６０の動作停
止を的確に制御することができる。
１８、２４をオフさせることによって、定電流源をカッ
トオフ状態とすることは、レベル変換回路６０の動作停
止を的確に制御することができる。
【００２８】（３）テスト用の入力信号に対してレベル
シフタ１１をパスさせるための経路が形成され、このテ
スト制御信号ＴＥＳＴがハイレベルにアサートされるこ
とによってテスト信号の取込みモードとされた場合に、
レベルシフタ１１、及びセンスアンプ２９の動作を停止
させることができるので、テストモードにおいても消費
電流の低減を図ることができる。
シフタ１１をパスさせるための経路が形成され、このテ
スト制御信号ＴＥＳＴがハイレベルにアサートされるこ
とによってテスト信号の取込みモードとされた場合に、
レベルシフタ１１、及びセンスアンプ２９の動作を停止
させることができるので、テストモードにおいても消費
電流の低減を図ることができる。
【００２９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３０】例えば、上記実施例ではレベルシフタ１１
とセンスアンプ２９とを含むものについて説明したが、
センスアンプを省略したり、逆に、センスアンプを多段
構成にすることができる。また、入力電圧によっては、
レベルシフタを省略することができる。さらに、図３
（Ａ）に示されるように、入力クロックφ１が単相クロ
ックである場合には、図３（Ｂ）に示されるように多段
接続された複数のインバータ７２と、２入力ナンドゲー
ト７３とを含んで成る微分回路によって図３（Ａ）の単
相クロックφ１の波形を微分することによって、所定パ
ルス幅のクロック信号ＣＬＯＣＫを生成するようにする
とよい。この場合において、複数のインバータ７２はφ
１を遅延するための素子として機能し、その段数を調整
することによって信号遅延量の調節が可能であり、この
信号遅延量をプログラマブルにすることによって任意の
動作停止期間を設定することができる。
とセンスアンプ２９とを含むものについて説明したが、
センスアンプを省略したり、逆に、センスアンプを多段
構成にすることができる。また、入力電圧によっては、
レベルシフタを省略することができる。さらに、図３
（Ａ）に示されるように、入力クロックφ１が単相クロ
ックである場合には、図３（Ｂ）に示されるように多段
接続された複数のインバータ７２と、２入力ナンドゲー
ト７３とを含んで成る微分回路によって図３（Ａ）の単
相クロックφ１の波形を微分することによって、所定パ
ルス幅のクロック信号ＣＬＯＣＫを生成するようにする
とよい。この場合において、複数のインバータ７２はφ
１を遅延するための素子として機能し、その段数を調整
することによって信号遅延量の調節が可能であり、この
信号遅延量をプログラマブルにすることによって任意の
動作停止期間を設定することができる。
【００３１】図４には本発明の他の実施例回路が示され
る。
る。
【００３２】図４に示される実施例回路が図１に示され
るのと大きく異なるのは、レベルシフタ１１、センスア
ンプ２９の定電流源部、及び制御回路７０の構成であ
る。ｎチャンネル型ＭＯＳトランジスタ４０とｎチャン
ネル型ＭＯＳトランジスタ４１とが直列接続され、ＭＯ
Ｓトランジスタ４１のゲート電極にテスト信号ＴＥＳＴ
が入力されるようなっている。ｎチャンネル型ＭＯＳト
ランジスタ２４とｎチャンネル型ＭＯＳトランジスタ４
３が直列接続され、ＭＯＳトランジスタ４３のゲート電
極にテスト信号ＴＥＳＴが入力されるようになってい
る。そのような構成により、制御回路７０では、２入力
ナンドゲート２６に代えてインバータ４４が適用され
る。このように構成しても、上記実施例と同様の作用効
果を得ることができる。
るのと大きく異なるのは、レベルシフタ１１、センスア
ンプ２９の定電流源部、及び制御回路７０の構成であ
る。ｎチャンネル型ＭＯＳトランジスタ４０とｎチャン
ネル型ＭＯＳトランジスタ４１とが直列接続され、ＭＯ
Ｓトランジスタ４１のゲート電極にテスト信号ＴＥＳＴ
が入力されるようなっている。ｎチャンネル型ＭＯＳト
ランジスタ２４とｎチャンネル型ＭＯＳトランジスタ４
３が直列接続され、ＭＯＳトランジスタ４３のゲート電
極にテスト信号ＴＥＳＴが入力されるようになってい
る。そのような構成により、制御回路７０では、２入力
ナンドゲート２６に代えてインバータ４４が適用され
る。このように構成しても、上記実施例と同様の作用効
果を得ることができる。
【００３３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体記憶装置や、それ
を内蔵するようなマイクロコンピュータなどデータ処理
装置、さらには各種半導体集積回路に広く適用すること
ができる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体記憶装置や、それ
を内蔵するようなマイクロコンピュータなどデータ処理
装置、さらには各種半導体集積回路に広く適用すること
ができる。
【００３４】本発明は、少なくとも、入力信号を取込む
ことを条件に適用することができる。
ことを条件に適用することができる。
【００３５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３６】すなわち、入力信号のレベル変換を行うレ
ベル変換回路と、このレベル変換回路の出力を保持する
ラッチ回路と、レベル変換回路の出力をラッチ回路で保
持させるタイミングに同期してレベル変換回路の動作を
停止させるための制御回路とを含んで入力回路を構成す
ることにより、レベル変換回路の出力をラッチ回路で保
持させるタイミングに同期してレベル変換回路の動作を
停止させ、それによって当該レベル変換回路の定常電流
を減少させることができるので、その分、消費電流の低
下を図ることができる。
ベル変換回路と、このレベル変換回路の出力を保持する
ラッチ回路と、レベル変換回路の出力をラッチ回路で保
持させるタイミングに同期してレベル変換回路の動作を
停止させるための制御回路とを含んで入力回路を構成す
ることにより、レベル変換回路の出力をラッチ回路で保
持させるタイミングに同期してレベル変換回路の動作を
停止させ、それによって当該レベル変換回路の定常電流
を減少させることができるので、その分、消費電流の低
下を図ることができる。
【図１】本発明の一実施例に係るＤＲＡＭに含まれる入
力回路の電気結線図である。
力回路の電気結線図である。
【図２】上記入力回路の動作タイミング図である。
【図３】（Ａ）はクロックが１相の場合の上記入力回路
の動作タイミング図、及び（Ｂ）はその場合に使用され
る微分回路の論理回路図である。
の動作タイミング図、及び（Ｂ）はその場合に使用され
る微分回路の論理回路図である。
【図４】本発明の他の実施例における入力回路の電気結
線図である。
線図である。
【図５】本発明の一実施例であるＤＲＡＭの全体的な構
成ブロック図である。
成ブロック図である。
１１ レベルシフタ ２９ センスアンプ ４９ 単相クロック生成回路 ５０ アドレスバッファ ５１ アドレスマルチプレクサ ５２ Ｘアドレスラッチ及びＸデコーダ ５３ ワードドライバ ５４ メモリセルアレイ ５５ 制御部 ５６ Ｙアドレスラッチ及びＹデコーダ ５７ Ｙ選択スイッチ回路 ５８ データ入出力回路 ５９ センスアンプ回路 ６０ レベル変換回路 ７０ 制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/02 Ｚ 7402−5Ｊ 5/08 Ｅ 7402−5Ｊ 6741−5Ｌ Ｇ１１Ｃ 11/34 ３５４ Ａ 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ａ
Claims (6)
- 【請求項１】 入力信号のレベル変換を行うレベル変換
回路と、このレベル変換回路の出力を保持するラッチ回
路と、上記レベル変換回路の出力を上記ラッチ回路で保
持させるタイミングに同期して上記レベル変換回路の動
作を停止させるための制御回路とを含んで成る入力回
路。 - 【請求項２】 上記レベル変換回路は、定電流源を含
み、上記制御回路は、この定電流源を上記ラッチ回路の
動作に同期してカットオフ状態とする請求項１記載の入
力回路。 - 【請求項３】 上記レベル変換回路は、入力信号を増幅
するためのセンスアンプと、このセンスアンプの出力信
号をＣＭＯＳレベルに変換するためのバッファとを含
み、このバッファの出力信号が上記ラッチ回路に伝達さ
れるように構成された請求項１又は２記載の入力回路。 - 【請求項４】 上記レベル変換回路は、入力信号を基準
レベルと比較することによって当該入力信号を電源とグ
ランドとの中間レベル程度に電圧変換するためのレベル
シフタと、このレベルシフタの出力信号を増幅するため
のセンスアンプと、このセンスアンプの出力信号をＣＭ
ＯＳレベルに変換するためのバッファとを含み、このバ
ッファの出力信号が上記ラッチ回路に伝達されるように
構成された請求項１又は２記載の入力回路。 - 【請求項５】 テスト用の入力信号に対して上記レベル
シフタをパスさせるための経路が形成され、このテスト
信号の取込みモードにおいて、上記レベルシフタ、及び
センスアンプの動作を停止させるようにした請求項４記
載の入力回路。 - 【請求項６】 上記請求項１，２，３，４又は５のいず
れかに記載の入力回路を含む半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266552A JPH0690161A (ja) | 1992-09-09 | 1992-09-09 | 入力回路、及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266552A JPH0690161A (ja) | 1992-09-09 | 1992-09-09 | 入力回路、及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0690161A true JPH0690161A (ja) | 1994-03-29 |
Family
ID=17432435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4266552A Withdrawn JPH0690161A (ja) | 1992-09-09 | 1992-09-09 | 入力回路、及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690161A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684750A (en) * | 1996-03-29 | 1997-11-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a sense amplifier including two types of amplifiers |
| WO2001056158A1 (fr) * | 2000-01-27 | 2001-08-02 | Hitachi, Ltd. | Dispositif a semiconducteur |
| EP1014334A3 (en) * | 1998-12-21 | 2002-10-02 | Sony Corporation | Data driver comprising a digital/analog converter for a liquid crystal display device |
| WO2003036606A1 (fr) * | 2001-10-19 | 2003-05-01 | Sony Corporation | Circuit de conversion de niveau, appareil d'affichage et appareil terminal cellulaire |
| JP2004005904A (ja) * | 2002-03-25 | 2004-01-08 | Sharp Corp | シフトレジスタおよびそれを用いる表示装置 |
| JP2004319069A (ja) * | 2003-04-14 | 2004-11-11 | Samsung Electronics Co Ltd | 遅延同期ループ |
| WO2006040904A1 (ja) * | 2004-10-14 | 2006-04-20 | Sharp Kabushiki Kaisha | レベルシフタ回路、駆動回路、および表示装置 |
-
1992
- 1992-09-09 JP JP4266552A patent/JPH0690161A/ja not_active Withdrawn
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684750A (en) * | 1996-03-29 | 1997-11-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a sense amplifier including two types of amplifiers |
| US7400320B2 (en) | 1998-12-21 | 2008-07-15 | Sony Corporation | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| KR100746572B1 (ko) * | 1998-12-21 | 2007-08-06 | 소니 가부시끼 가이샤 | 래치 회로 및 이를 탑재한 액정 표시 장치 |
| EP1014334A3 (en) * | 1998-12-21 | 2002-10-02 | Sony Corporation | Data driver comprising a digital/analog converter for a liquid crystal display device |
| KR100743214B1 (ko) * | 1998-12-21 | 2007-07-26 | 소니 가부시끼 가이샤 | 샘플링 래치 회로 및 이를 탑재한 액정 표시 장치 |
| US6664943B1 (en) | 1998-12-21 | 2003-12-16 | Sony Corporation | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| US8031188B2 (en) | 1998-12-21 | 2011-10-04 | Sony Corporation | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, and liquid crystal display device incorporating the same |
| KR100726264B1 (ko) * | 1998-12-21 | 2007-06-08 | 소니 가부시끼 가이샤 | 레벨 시프트 회로, 레벨 시프트 회로를 사용하는 시프트 레지스터, 및 이들을 탑재한 액정 표시 장치 |
| US7106123B2 (en) | 2000-01-27 | 2006-09-12 | Renesas Technology Corporation | Semiconductor device with level converter having signal-level shifting block and signal-level determination block |
| US7199639B2 (en) | 2000-01-27 | 2007-04-03 | Renesas Technology Corp. | Semiconductor device with level converter having signal-level shifting block and signal-level determination block |
| US6933765B2 (en) | 2000-01-27 | 2005-08-23 | Renesas Technology Corporation | Semiconductor device |
| WO2001056158A1 (fr) * | 2000-01-27 | 2001-08-02 | Hitachi, Ltd. | Dispositif a semiconducteur |
| US7911434B2 (en) | 2001-10-19 | 2011-03-22 | Sony Corporation | Level converter circuit, display device and portable terminal device |
| US7116307B2 (en) | 2001-10-19 | 2006-10-03 | Sony Corporation | Level converter circuit, display device and portable terminal device |
| WO2003036606A1 (fr) * | 2001-10-19 | 2003-05-01 | Sony Corporation | Circuit de conversion de niveau, appareil d'affichage et appareil terminal cellulaire |
| JP2004005904A (ja) * | 2002-03-25 | 2004-01-08 | Sharp Corp | シフトレジスタおよびそれを用いる表示装置 |
| JP2004319069A (ja) * | 2003-04-14 | 2004-11-11 | Samsung Electronics Co Ltd | 遅延同期ループ |
| JPWO2006040904A1 (ja) * | 2004-10-14 | 2008-05-15 | シャープ株式会社 | レベルシフタ回路、駆動回路、および表示装置 |
| JP4499110B2 (ja) * | 2004-10-14 | 2010-07-07 | シャープ株式会社 | レベルシフタ回路、駆動回路、および表示装置 |
| WO2006040904A1 (ja) * | 2004-10-14 | 2006-04-20 | Sharp Kabushiki Kaisha | レベルシフタ回路、駆動回路、および表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |