JP3323663B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本技術はパイプライン方式などに
用いられるラッチ機能を有した半導体集積回路に関し、
とくに低振幅インターフェイスのレシ−バ回路に関する
ものである。
用いられるラッチ機能を有した半導体集積回路に関し、
とくに低振幅インターフェイスのレシ−バ回路に関する
ものである。
【０００２】
【従来の技術】従来、メモリや論理回路の各回路ブロッ
クごとにラッチ機能をもたせ、サイクル時間を高速化す
るパイプライン方式が知られている。
クごとにラッチ機能をもたせ、サイクル時間を高速化す
るパイプライン方式が知られている。
【０００３】一方、ＣＴＴ（Center tapped terminatio
n）などの低振幅入力、高速動作に対応できる低振幅イ
ンターフェイスのレシーバ回路としては、一方の入力端
子に入力信号が供給され他方の入力端子に基準電圧が供
給された差動増幅器を用いる技術が知られている。低振
幅インターフェイスのレシ−バ回路については日経エレ
クトロニクス（１９９２年６月８日号１３頁）に記載さ
れている。
n）などの低振幅入力、高速動作に対応できる低振幅イ
ンターフェイスのレシーバ回路としては、一方の入力端
子に入力信号が供給され他方の入力端子に基準電圧が供
給された差動増幅器を用いる技術が知られている。低振
幅インターフェイスのレシ−バ回路については日経エレ
クトロニクス（１９９２年６月８日号１３頁）に記載さ
れている。
【０００４】
【発明が解決しようとする課題】上記従来の低振幅イン
ターフェイスのレシ−バ回路をパイプライン方式の半導
体集積回路のアドレス系などに使用するには、レシ−バ
回路自体にラッチ機能がないため、レシ−バ回路の後に
ラッチ回路を設けなければならない。そのため、外部か
ら入力されたアドレス信号はラッチ回路の分だけ余計に
遅延を生じるばかりでなく、消費電力と面積の増大をも
たらす。
ターフェイスのレシ−バ回路をパイプライン方式の半導
体集積回路のアドレス系などに使用するには、レシ−バ
回路自体にラッチ機能がないため、レシ−バ回路の後に
ラッチ回路を設けなければならない。そのため、外部か
ら入力されたアドレス信号はラッチ回路の分だけ余計に
遅延を生じるばかりでなく、消費電力と面積の増大をも
たらす。
【０００５】本発明の目的は、上記従来例の問題を解決
するレシ−バ回路を提供することにある。即ち、ラッチ
機能と増幅機能を合わせ備えたレシ−バ回路により低振
幅入力の半導体集積回路を高速かつ低消費電力、小面積
化することにある。
するレシ−バ回路を提供することにある。即ち、ラッチ
機能と増幅機能を合わせ備えたレシ−バ回路により低振
幅入力の半導体集積回路を高速かつ低消費電力、小面積
化することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明の一実施形態によれば、ラッチ機能と増幅機能
を合わせ備えたレシ−バ回路（１）と、上記レシ−バ回
路（１）に入力する２つの信号（ＩＮ、ＶＲＥＦ）と、
上記レシ−バ回路（１）を駆動する２つの電位固定手段
（Ｖｃｃ、ＧＮＤ）と、上記レシ−バ回路（１）と上記
２つの電位固定手段（Ｖｃｃ、ＧＮＤ）のいずれか一方
の間に設けられクロック信号（ＣＬＫ）によって動作す
る第１のスイッチ（Ｓ）と、上記レシ−バ回路（１）の
相補的な出力（ＡＴ０、ＡＢ０）を同電位にする上記ク
ロック信号（ＣＬＫ）の反転信号（ＣＬＫＢ）によって
動作するイコライズ回路（２）と、上記相補的な出力
（ＡＴ０、ＡＢ０）をそれぞれ入力し次段の回路に出力
するバッファ回路（Ａ１、Ａ２）を具備している（図１
参照）。
に本発明の一実施形態によれば、ラッチ機能と増幅機能
を合わせ備えたレシ−バ回路（１）と、上記レシ−バ回
路（１）に入力する２つの信号（ＩＮ、ＶＲＥＦ）と、
上記レシ−バ回路（１）を駆動する２つの電位固定手段
（Ｖｃｃ、ＧＮＤ）と、上記レシ−バ回路（１）と上記
２つの電位固定手段（Ｖｃｃ、ＧＮＤ）のいずれか一方
の間に設けられクロック信号（ＣＬＫ）によって動作す
る第１のスイッチ（Ｓ）と、上記レシ−バ回路（１）の
相補的な出力（ＡＴ０、ＡＢ０）を同電位にする上記ク
ロック信号（ＣＬＫ）の反転信号（ＣＬＫＢ）によって
動作するイコライズ回路（２）と、上記相補的な出力
（ＡＴ０、ＡＢ０）をそれぞれ入力し次段の回路に出力
するバッファ回路（Ａ１、Ａ２）を具備している（図１
参照）。
【０００７】また、本発明の好適な一実施形態は、上記
レシ−バ回路の出力電位（ＡＴ０、ＡＢ０）を所定の電
位に調整するために上記クロック反転信号（ＣＬＫＢ）
によって動作するスイッチ（Ｎ８、Ｎ９）を具備する
（図５参照）。
レシ−バ回路の出力電位（ＡＴ０、ＡＢ０）を所定の電
位に調整するために上記クロック反転信号（ＣＬＫＢ）
によって動作するスイッチ（Ｎ８、Ｎ９）を具備する
（図５参照）。
【０００８】
【作用】本発明では、ラッチ機能と増幅機能を合わせ備
えたレシ−バ回路により従来の技術では必要であったラ
ッチ回路が不要になり、高速かつ低消費電力、小面積化
できる。
えたレシ−バ回路により従来の技術では必要であったラ
ッチ回路が不要になり、高速かつ低消費電力、小面積化
できる。
【０００９】また、入力電圧が低振幅でもレシ−バ回路
の増幅機能により、これを大きい値にできるため、低振
幅入力インタ−フェイスのレシ−バ回路として利用でき
る。
の増幅機能により、これを大きい値にできるため、低振
幅入力インタ−フェイスのレシ−バ回路として利用でき
る。
【００１０】
【実施例】本発明の概念図を図１に、その動作を図２に
示す。１はレシ−バ回路、ＩＮはレシ−バ回路１の入力
電圧、ＶＲＥＦはレシ−バ回路１のリファレンス電圧、
ＡＴＯとＡＢ０はレシ−バ回路１の出力、Ｖｃｃは電源
電圧（例えば３Ｖ）、ＧＮＤは接地電圧、Ｓはスイッ
チ、２はイコライズ回路、Ａ１とＡ２はバッファ回路、
ＡＴはバッファ回路Ａ１の出力、ＡＢはバッファ回路Ａ
２の出力、ＣＬＫはクロック信号、ＣＬＫＢはクロック
信号ＣＬＫと位相が１８０度異なるクロック信号であ
る。スイッチＳはＣＬＫが高レベルのときＯＮし、イコ
ライズ回路２はＣＬＫＢが高レベルのとき動作し、レシ
ーバ回路１の出力ＡＴ０とＡＢ０をイコライズする。
示す。１はレシ−バ回路、ＩＮはレシ−バ回路１の入力
電圧、ＶＲＥＦはレシ−バ回路１のリファレンス電圧、
ＡＴＯとＡＢ０はレシ−バ回路１の出力、Ｖｃｃは電源
電圧（例えば３Ｖ）、ＧＮＤは接地電圧、Ｓはスイッ
チ、２はイコライズ回路、Ａ１とＡ２はバッファ回路、
ＡＴはバッファ回路Ａ１の出力、ＡＢはバッファ回路Ａ
２の出力、ＣＬＫはクロック信号、ＣＬＫＢはクロック
信号ＣＬＫと位相が１８０度異なるクロック信号であ
る。スイッチＳはＣＬＫが高レベルのときＯＮし、イコ
ライズ回路２はＣＬＫＢが高レベルのとき動作し、レシ
ーバ回路１の出力ＡＴ０とＡＢ０をイコライズする。
【００１１】クロック信号ＣＬＫが低レベルの場合、ス
イッチＳがＯＦＦのためレシ−バ回路１もＯＦＦ状態で
ある。この状態ではＣＬＫＢが高電位のためイコライズ
回路２が動作し、レシ−バ回路１の出力ＡＴ０とＡＢ０
をイコライズする。バッファ回路Ａ１とＡ２の論理しき
い値は、ＡＴ０とＡＢ０のイコライズ電位レベルより十
分高い電位に設定しているため、出力ＡＴとＡＢは共に
低レベルとなる。ここで、レシ−バ回路がＯＦＦ状態の
間にレシ−バ回路１の出力ＡＴ０とＡＢ０を電源電圧と
接地電圧のほぼ中間電圧にイコライズするため、レシ−
バ回路の反転時間を短縮することができる。
イッチＳがＯＦＦのためレシ−バ回路１もＯＦＦ状態で
ある。この状態ではＣＬＫＢが高電位のためイコライズ
回路２が動作し、レシ−バ回路１の出力ＡＴ０とＡＢ０
をイコライズする。バッファ回路Ａ１とＡ２の論理しき
い値は、ＡＴ０とＡＢ０のイコライズ電位レベルより十
分高い電位に設定しているため、出力ＡＴとＡＢは共に
低レベルとなる。ここで、レシ−バ回路がＯＦＦ状態の
間にレシ−バ回路１の出力ＡＴ０とＡＢ０を電源電圧と
接地電圧のほぼ中間電圧にイコライズするため、レシ−
バ回路の反転時間を短縮することができる。
【００１２】クロック信号ＣＬＫが低レベルから高レベ
ルに変化すると、スイッチＳがＯＮし、レシ−バ回路１
はＯＮ状態になる。また、この状態ではＣＬＫＢが低レ
ベルになるのでイコライズ回路はＯＦＦ状態になる。入
力電圧ＩＮがリファレンス電圧ＶＲＥＦより高レベルの
場合、ＡＴ０が高レベル、ＡＢ０が低レベルになるよう
に設定する。つまり、ＡＴは低レベルから高レベルに変
化し、ＡＢは低レベルの状態を維持する。その後、入力
電圧ＩＮが変化しても、レシ−バ回路１はラッチの機能
を有するに構成されているためＡＴ０は高レベル、ＡＢ
０は低レベルに保持され、ＡＴは高レベル、ＡＢは低レ
ベルの状態を維持する。逆に、入力電圧ＩＮがリファレ
ンス電圧ＶＲＥＦより低レベルの場合、ＡＴ０が低レベ
ル、ＡＢ０が高レベルになるように設定する。つまり、
ＡＢは低レベルから高レベルに変化し、ＡＴは低レベル
の状態を維持する。その後、入力電圧ＩＮが変化して
も、レシ−バ回路１はラッチの機能があるためＡＢ０は
高レベル、ＡＴ０は低レベルに保持され、ＡＢは高レベ
ル、ＡＴは低レベルを維持する。
ルに変化すると、スイッチＳがＯＮし、レシ−バ回路１
はＯＮ状態になる。また、この状態ではＣＬＫＢが低レ
ベルになるのでイコライズ回路はＯＦＦ状態になる。入
力電圧ＩＮがリファレンス電圧ＶＲＥＦより高レベルの
場合、ＡＴ０が高レベル、ＡＢ０が低レベルになるよう
に設定する。つまり、ＡＴは低レベルから高レベルに変
化し、ＡＢは低レベルの状態を維持する。その後、入力
電圧ＩＮが変化しても、レシ−バ回路１はラッチの機能
を有するに構成されているためＡＴ０は高レベル、ＡＢ
０は低レベルに保持され、ＡＴは高レベル、ＡＢは低レ
ベルの状態を維持する。逆に、入力電圧ＩＮがリファレ
ンス電圧ＶＲＥＦより低レベルの場合、ＡＴ０が低レベ
ル、ＡＢ０が高レベルになるように設定する。つまり、
ＡＢは低レベルから高レベルに変化し、ＡＴは低レベル
の状態を維持する。その後、入力電圧ＩＮが変化して
も、レシ−バ回路１はラッチの機能があるためＡＢ０は
高レベル、ＡＴ０は低レベルに保持され、ＡＢは高レベ
ル、ＡＴは低レベルを維持する。
【００１３】その後クロック信号ＣＬＫが高レベルから
低レベルに変化すると、スイッチＳがＯＦＦしレシ−バ
回路もＯＦＦ状態になる。この状態ではクロック反転信
号ＣＬＫＢが高電位のためイコライズ回路２が動作し、
レシ−バ回路１の出力ＡＴ０とＡＢ０はイコライズさ
れ、出力ＡＴとＡＢは共に低レベルとなる。
低レベルに変化すると、スイッチＳがＯＦＦしレシ−バ
回路もＯＦＦ状態になる。この状態ではクロック反転信
号ＣＬＫＢが高電位のためイコライズ回路２が動作し、
レシ−バ回路１の出力ＡＴ０とＡＢ０はイコライズさ
れ、出力ＡＴとＡＢは共に低レベルとなる。
【００１４】以上述べたように、ラッチ機能と増幅機能
を合わせ備えたレシ−バ回路を提供することにより従来
技術で必要であったラッチ回路が不要となり、高速に出
力を出すことができるだけでなく、消費電力の低減と面
積の縮小を実現できる。さらにレシ−バ回路１は増幅機
能を有するため、入力電圧ＩＮが低振幅でも動作できる
ため、低振幅インタ−フェイス用レシ−バとして適用で
きる。
を合わせ備えたレシ−バ回路を提供することにより従来
技術で必要であったラッチ回路が不要となり、高速に出
力を出すことができるだけでなく、消費電力の低減と面
積の縮小を実現できる。さらにレシ−バ回路１は増幅機
能を有するため、入力電圧ＩＮが低振幅でも動作できる
ため、低振幅インタ−フェイス用レシ−バとして適用で
きる。
【００１５】図３は本発明をＭＯＳ回路で実現した第１
の実施例である。Ｐ１、Ｐ２、Ｐ３、Ｐ４はＰチャネル
型ＭＯＳトランジスタ、Ｎ１、Ｎ２、Ｎ３はＮチャネル
型ＭＯＳトランジスタ、ＩＮＶ１、ＩＮＶ２、ＩＮＶ
３、ＩＮＶ４はインバ−タ回路で、電源電圧Ｖｃｃは３
Ｖ、Ｐチャネル型ＭＯＳトランジスタＰ１、Ｐ２のゲ−
ト幅は１０μｍ、Ｎチャネル型ＭＯＳトランジスタＮ
１、Ｎ２のゲ−ト幅は１５μｍ、インバ−タＩＮＶ１、
ＩＮＶ２の論理しきい値は１．８Ｖ、リファレンス電圧
ＶＲＥＦは０．８Ｖである。
の実施例である。Ｐ１、Ｐ２、Ｐ３、Ｐ４はＰチャネル
型ＭＯＳトランジスタ、Ｎ１、Ｎ２、Ｎ３はＮチャネル
型ＭＯＳトランジスタ、ＩＮＶ１、ＩＮＶ２、ＩＮＶ
３、ＩＮＶ４はインバ−タ回路で、電源電圧Ｖｃｃは３
Ｖ、Ｐチャネル型ＭＯＳトランジスタＰ１、Ｐ２のゲ−
ト幅は１０μｍ、Ｎチャネル型ＭＯＳトランジスタＮ
１、Ｎ２のゲ−ト幅は１５μｍ、インバ−タＩＮＶ１、
ＩＮＶ２の論理しきい値は１．８Ｖ、リファレンス電圧
ＶＲＥＦは０．８Ｖである。
【００１６】クロック信号ＣＬＫが０Ｖ、クロック反転
信号ＣＬＫＢが３Ｖの場合、Ｐチャネル型ＭＯＳトラン
ジスタＰ３が非導通状態であるためレシ−バ回路１はＯ
ＦＦ状態である。Ｐチャネル型ＭＯＳトランジスタＰ４
とＮチャネル型ＭＯＳトランジスタＮ３は導通状態であ
るため、レシ−バ回路１の出力ＡＴ０とＡＢ０は１．５
Ｖにイコライズされている。インバ−タ回路ＩＮＶ１及
びインバ−タ回路ＩＮＶ３の論理しきい値１．８Ｖは、
レシ−バ回路の出力ＡＴ０、ＡＢ０のイコライズ電位レ
ベル１．５Ｖより高い電位であるため、出力ＡＴ、ＡＢ
は共に低レベルとなる。
信号ＣＬＫＢが３Ｖの場合、Ｐチャネル型ＭＯＳトラン
ジスタＰ３が非導通状態であるためレシ−バ回路１はＯ
ＦＦ状態である。Ｐチャネル型ＭＯＳトランジスタＰ４
とＮチャネル型ＭＯＳトランジスタＮ３は導通状態であ
るため、レシ−バ回路１の出力ＡＴ０とＡＢ０は１．５
Ｖにイコライズされている。インバ−タ回路ＩＮＶ１及
びインバ−タ回路ＩＮＶ３の論理しきい値１．８Ｖは、
レシ−バ回路の出力ＡＴ０、ＡＢ０のイコライズ電位レ
ベル１．５Ｖより高い電位であるため、出力ＡＴ、ＡＢ
は共に低レベルとなる。
【００１７】クロック信号ＣＬＫが０Ｖから３Ｖに変化
し、クロック反転信号ＣＬＫＢが３Ｖから０Ｖに変化す
ると、Ｐチャネル型ＭＯＳトランジスタＰ３が導通する
ため、レシ−バ回路１はＯＮ状態（動作状態）になる。
Ｐチャネル型ＭＯＳトランジスタＰ４とＮチャネル型Ｍ
ＯＳトランジスタＮ３は非導通であるため、イコライズ
回路２はＯＦＦ状態になる。入力電圧ＩＮが１Ｖの場
合、Ｐチャネル型ＭＯＳトランジスタＰ１が非導通でＰ
２が導通し、またＮチャネル型ＭＯＳトランジスタＮ１
が導通しＮ２が非導通状態となるため、レシ−バ回路の
出力ＡＴ０は３Ｖ、ＡＢ０は０Ｖになる。つまり、ＡＴ
は０Ｖから３Ｖに変化し、ＡＢは０Ｖを維持する。その
後、入力電圧ＩＮがリファレンス電圧ＶＲＥＦ＝０．８
Ｖより下がっても、Ｎチャネル型ＭＯＳトランジスタＮ
１とＮ２が相互接続され、またＮ１とＮ２のゲ−ト幅は
Ｐ１とＰ２のゲ−ト幅より大きくしているためＡＴ０は
３Ｖ、ＡＢ０は０Ｖにラッチされ、ＡＴは３Ｖ、ＡＢは
０Ｖの状態を維持する。逆に、入力電圧ＩＮが０．６Ｖ
の場合、Ｐチャネル型ＭＯＳトランジスタＰ１が導通し
Ｐ２が非導通状態となり、またＮチャネル型ＭＯＳトラ
ンジスタＮ２が導通しＮ１が非導通状態であるため、レ
シ−バ回路の出力ＡＴ０は０Ｖ、ＡＢ０は３Ｖになる。
つまり、ＡＢは０Ｖから３Ｖに変化し、ＡＴは０Ｖの状
態を維持する。その後、入力電圧ＩＮがリファレンス電
圧ＶＲＥＦ＝０．８Ｖより上がっても、Ｎチャネル型Ｍ
ＯＳトランジスタＮ１とＮ２の働きにより、ＡＢ０は３
Ｖ、ＡＴ０は０Ｖにラッチされ、ＡＢは３Ｖ、ＡＴは０
Ｖを維持する。
し、クロック反転信号ＣＬＫＢが３Ｖから０Ｖに変化す
ると、Ｐチャネル型ＭＯＳトランジスタＰ３が導通する
ため、レシ−バ回路１はＯＮ状態（動作状態）になる。
Ｐチャネル型ＭＯＳトランジスタＰ４とＮチャネル型Ｍ
ＯＳトランジスタＮ３は非導通であるため、イコライズ
回路２はＯＦＦ状態になる。入力電圧ＩＮが１Ｖの場
合、Ｐチャネル型ＭＯＳトランジスタＰ１が非導通でＰ
２が導通し、またＮチャネル型ＭＯＳトランジスタＮ１
が導通しＮ２が非導通状態となるため、レシ−バ回路の
出力ＡＴ０は３Ｖ、ＡＢ０は０Ｖになる。つまり、ＡＴ
は０Ｖから３Ｖに変化し、ＡＢは０Ｖを維持する。その
後、入力電圧ＩＮがリファレンス電圧ＶＲＥＦ＝０．８
Ｖより下がっても、Ｎチャネル型ＭＯＳトランジスタＮ
１とＮ２が相互接続され、またＮ１とＮ２のゲ−ト幅は
Ｐ１とＰ２のゲ−ト幅より大きくしているためＡＴ０は
３Ｖ、ＡＢ０は０Ｖにラッチされ、ＡＴは３Ｖ、ＡＢは
０Ｖの状態を維持する。逆に、入力電圧ＩＮが０．６Ｖ
の場合、Ｐチャネル型ＭＯＳトランジスタＰ１が導通し
Ｐ２が非導通状態となり、またＮチャネル型ＭＯＳトラ
ンジスタＮ２が導通しＮ１が非導通状態であるため、レ
シ−バ回路の出力ＡＴ０は０Ｖ、ＡＢ０は３Ｖになる。
つまり、ＡＢは０Ｖから３Ｖに変化し、ＡＴは０Ｖの状
態を維持する。その後、入力電圧ＩＮがリファレンス電
圧ＶＲＥＦ＝０．８Ｖより上がっても、Ｎチャネル型Ｍ
ＯＳトランジスタＮ１とＮ２の働きにより、ＡＢ０は３
Ｖ、ＡＴ０は０Ｖにラッチされ、ＡＢは３Ｖ、ＡＴは０
Ｖを維持する。
【００１８】その後、クロック信号ＣＬＫが３Ｖから０
Ｖに、クロック反転信号ＣＬＫＢが０Ｖから３Ｖに変化
すると、Ｐチャネル型ＭＯＳトランジスタＰ３が非導通
状態となるため、レシ−バ部１はＯＦＦ状態となる。そ
の出力ＡＴ０とＡＢ０はＰチャネル型ＭＯＳトランジス
タＰ４とＮチャネル型ＭＯＳトランジスタＮ３によりイ
コライズ状態となるので、出力ＡＴ、ＡＢは共に低レベ
ルとなる。
Ｖに、クロック反転信号ＣＬＫＢが０Ｖから３Ｖに変化
すると、Ｐチャネル型ＭＯＳトランジスタＰ３が非導通
状態となるため、レシ−バ部１はＯＦＦ状態となる。そ
の出力ＡＴ０とＡＢ０はＰチャネル型ＭＯＳトランジス
タＰ４とＮチャネル型ＭＯＳトランジスタＮ３によりイ
コライズ状態となるので、出力ＡＴ、ＡＢは共に低レベ
ルとなる。
【００１９】次に、図４は図３と同様に本発明をＭＯＳ
回路で実現した第２の実施例である。Ｐ５、Ｐ６はＰチ
ャネル型ＭＯＳトランジスタ、Ｎ４、Ｎ５、Ｎ６はＮチ
ャネル型ＭＯＳトランジスタで、Ｐチャネル型ＭＯＳト
ランジスタＰ５、Ｐ６のゲ−ト幅は２０μｍ、Ｎチャネ
ル型ＭＯＳトランジスタＮ１、Ｎ２のゲ−ト幅は５μｍ
である。その他の条件は、第１の実施例と同様である。
回路で実現した第２の実施例である。Ｐ５、Ｐ６はＰチ
ャネル型ＭＯＳトランジスタ、Ｎ４、Ｎ５、Ｎ６はＮチ
ャネル型ＭＯＳトランジスタで、Ｐチャネル型ＭＯＳト
ランジスタＰ５、Ｐ６のゲ−ト幅は２０μｍ、Ｎチャネ
ル型ＭＯＳトランジスタＮ１、Ｎ２のゲ−ト幅は５μｍ
である。その他の条件は、第１の実施例と同様である。
【００２０】クロック信号ＣＬＫが０Ｖ、クロック反転
信号ＣＬＫＢが３Ｖの場合、Ｎチャネル型ＭＯＳトラン
ジスタＮ６が非導通状態であるためレシ−バ回路１はＯ
ＦＦ状態である。Ｐチャネル型ＭＯＳトランジスタＰ４
とＮチャネル型ＭＯＳトランジスタＮ３は導通状態であ
るため、レシ−バ回路１の出力ＡＴ０とＡＢ０は１．５
Ｖにイコライズされている。インバ−タ回路ＩＮＶ１及
びインバ−タ回路ＩＮＶ３の論理しきい値１．８Ｖが、
レシ−バ回路の出力ＡＴ０、ＡＢ０のイコライズ電位レ
ベル１．５Ｖより高い電位であるため出力ＡＴとＡＢは
共に低レベルとなる。
信号ＣＬＫＢが３Ｖの場合、Ｎチャネル型ＭＯＳトラン
ジスタＮ６が非導通状態であるためレシ−バ回路１はＯ
ＦＦ状態である。Ｐチャネル型ＭＯＳトランジスタＰ４
とＮチャネル型ＭＯＳトランジスタＮ３は導通状態であ
るため、レシ−バ回路１の出力ＡＴ０とＡＢ０は１．５
Ｖにイコライズされている。インバ−タ回路ＩＮＶ１及
びインバ−タ回路ＩＮＶ３の論理しきい値１．８Ｖが、
レシ−バ回路の出力ＡＴ０、ＡＢ０のイコライズ電位レ
ベル１．５Ｖより高い電位であるため出力ＡＴとＡＢは
共に低レベルとなる。
【００２１】クロック信号ＣＬＫが０Ｖから３Ｖに変化
し、クロック反転信号ＣＬＫＢが３Ｖから０Ｖに変化す
ると、Ｎチャネル型ＭＯＳトランジスタＮ６が導通する
ため、レシ−バ回路３はＯＮ状態になる。Ｐチャネル型
ＭＯＳトランジスタＰ４とＮチャネル型ＭＯＳトランジ
スタＮ３は非導通となるため、イコライズ回路２はＯＦ
Ｆ状態になる。入力電圧ＩＮが１Ｖの場合、Ｐチャネル
型ＭＯＳトランジスタＰ５が非導通でＰ６が導通し、ま
たＮチャネル型ＭＯＳトランジスタＮ４が導通しＮ５が
非導通状態であるため、レシ−バ回路の出力ＡＴ０は３
Ｖ、ＡＢ０は０Ｖになる。つまり、ＡＴは０Ｖから３Ｖ
に変化し、ＡＢは０Ｖの状態を維持する。その後、入力
電圧ＩＮがリファレンス電圧ＶＲＥＦ＝０．８Ｖより下
がっても、Ｐチャネル型ＭＯＳトランジスタＰ５とＰ６
が相互接続され、またＰ５とＰ６のゲ−ト幅はＮ４とＮ
５のゲ−ト幅より大きいためＡＴ０は３Ｖ、ＡＢ０は０
Ｖにラッチされ、ＡＴは３Ｖ、ＡＢは０Ｖの状態を維持
する。逆に、入力電圧ＩＮが０．６Ｖの場合、Ｐチャネ
ル型ＭＯＳトランジスタＰ５が導通しＰ６が非導通状態
で、またＮチャネル型ＭＯＳトランジスタＮ５が導通し
Ｎ４が非導通状態であるため、レシ−バ回路の出力ＡＴ
０は０Ｖ、ＡＢ０は３Ｖになる。つまり、ＡＢは０Ｖか
ら３Ｖに変化し、ＡＴは０Ｖの状態を維持する。その
後、入力電圧ＩＮがリファレンス電圧ＶＲＥＦ＝０．８
Ｖより上がっても、Ｐチャネル型ＭＯＳトランジスタＰ
５とＰ６の働きにより、ＡＢ０は３Ｖ、ＡＴ０は０Ｖに
ラッチされ、ＡＢは３Ｖ、ＡＴは０Ｖを維持する。
し、クロック反転信号ＣＬＫＢが３Ｖから０Ｖに変化す
ると、Ｎチャネル型ＭＯＳトランジスタＮ６が導通する
ため、レシ−バ回路３はＯＮ状態になる。Ｐチャネル型
ＭＯＳトランジスタＰ４とＮチャネル型ＭＯＳトランジ
スタＮ３は非導通となるため、イコライズ回路２はＯＦ
Ｆ状態になる。入力電圧ＩＮが１Ｖの場合、Ｐチャネル
型ＭＯＳトランジスタＰ５が非導通でＰ６が導通し、ま
たＮチャネル型ＭＯＳトランジスタＮ４が導通しＮ５が
非導通状態であるため、レシ−バ回路の出力ＡＴ０は３
Ｖ、ＡＢ０は０Ｖになる。つまり、ＡＴは０Ｖから３Ｖ
に変化し、ＡＢは０Ｖの状態を維持する。その後、入力
電圧ＩＮがリファレンス電圧ＶＲＥＦ＝０．８Ｖより下
がっても、Ｐチャネル型ＭＯＳトランジスタＰ５とＰ６
が相互接続され、またＰ５とＰ６のゲ−ト幅はＮ４とＮ
５のゲ−ト幅より大きいためＡＴ０は３Ｖ、ＡＢ０は０
Ｖにラッチされ、ＡＴは３Ｖ、ＡＢは０Ｖの状態を維持
する。逆に、入力電圧ＩＮが０．６Ｖの場合、Ｐチャネ
ル型ＭＯＳトランジスタＰ５が導通しＰ６が非導通状態
で、またＮチャネル型ＭＯＳトランジスタＮ５が導通し
Ｎ４が非導通状態であるため、レシ−バ回路の出力ＡＴ
０は０Ｖ、ＡＢ０は３Ｖになる。つまり、ＡＢは０Ｖか
ら３Ｖに変化し、ＡＴは０Ｖの状態を維持する。その
後、入力電圧ＩＮがリファレンス電圧ＶＲＥＦ＝０．８
Ｖより上がっても、Ｐチャネル型ＭＯＳトランジスタＰ
５とＰ６の働きにより、ＡＢ０は３Ｖ、ＡＴ０は０Ｖに
ラッチされ、ＡＢは３Ｖ、ＡＴは０Ｖを維持する。
【００２２】その後、クロック信号ＣＬＫが３Ｖから０
Ｖに、クロック反転信号ＣＬＫＢが０Ｖから３Ｖに変化
すると、Ｎチャネル型ＭＯＳトランジスタＮ６が非導通
状態となるため、レシ−バ部３はＯＦＦ状態となる。そ
の出力ＡＴ０とＡＢ０はＰチャネル型ＭＯＳトランジス
タＰ４とＮチャネル型ＭＯＳトランジスタＮ３によりイ
コライズ状態となるので、出力ＡＴ、ＡＢは共に０Ｖと
なる。
Ｖに、クロック反転信号ＣＬＫＢが０Ｖから３Ｖに変化
すると、Ｎチャネル型ＭＯＳトランジスタＮ６が非導通
状態となるため、レシ−バ部３はＯＦＦ状態となる。そ
の出力ＡＴ０とＡＢ０はＰチャネル型ＭＯＳトランジス
タＰ４とＮチャネル型ＭＯＳトランジスタＮ３によりイ
コライズ状態となるので、出力ＡＴ、ＡＢは共に０Ｖと
なる。
【００２３】以上、本発明の第１及び第２の実施例をＭ
ＯＳ回路で構成し、その動作を詳細に説明したが、ＭＯ
Ｓトランジスタの代わりに同等な働きをするＪＦＥＴ
（Jun-ction field Effect transistor)などの素子を使
用しても構わない。
ＯＳ回路で構成し、その動作を詳細に説明したが、ＭＯ
Ｓトランジスタの代わりに同等な働きをするＪＦＥＴ
（Jun-ction field Effect transistor)などの素子を使
用しても構わない。
【００２４】次に、本発明の第３の実施例を図５を用い
説明する。Ｎ８、Ｎ９はＮチャネル型ＭＯＳトランジス
タで、条件は第１の実施例と同様である。なお、ここで
は第１の実施例をもとに述べるが、本実施例の技術は第
２の実施例にも同様に適用することができる。
説明する。Ｎ８、Ｎ９はＮチャネル型ＭＯＳトランジス
タで、条件は第１の実施例と同様である。なお、ここで
は第１の実施例をもとに述べるが、本実施例の技術は第
２の実施例にも同様に適用することができる。
【００２５】本実施例においては、イコライズ時にレシ
−バ回路の出力電位を調整する機能としてＮチャネル型
ＭＯＳトランジスタＮ８、Ｎ９を設けている。クロック
信号ＣＬＫが０Ｖ、クロック反転信号ＣＬＫＢが３Ｖの
場合、Ｐチャネル型ＭＯＳトランジスタＰ３が非導通で
あるためレシ−バ回路１はＯＦＦ状態にある。イコライ
ズ回路２のＰチャネル型ＭＯＳトランジスタＰ４とＮチ
ャネル型ＭＯＳトランジスタＮ３は導通状態で、またＮ
チャネル型ＭＯＳトランジスタＮ８、Ｎ９が導通する。
ここで、Ｎチャネル型ＭＯＳトランジスタＮ８、Ｎ９は
定数を調整することによりそのオン抵抗が比較的高くな
るように構成されている。そのため、レシ−バ回路１の
出力ＡＴ０とＡＢ０の電位は接地電位までは下がらず、
第１の実施例のイコライズレベルより少し低い１．２Ｖ
程度でイコライズされる。つまり、本発明の第１の実施
例のイコライズレベル１．５Ｖより低レベルでイコライ
ズされため、インバ−タ回路ＩＮＶ１及びＩＮＶ３の論
理しきい値１．８Ｖに対し電圧余裕が大きくなり、ＡＴ
０とＡＢＯのイコライズレベルがノイズやプロセスのバ
ラツキなどで変動しても、イコライズ時ＩＮＶ１とＩＮ
Ｖ３が誤動作し、ＡＴかＡＢが３Ｖになることはない。
また、接地電位と電源電圧の中間電圧（１．５Ｖ）を大
幅に下回らない値に調整されているため、インバ−タ回
路ＩＮＶ１及びＩＮＶ３の論理しきい値に対し電圧余裕
が大きくなるとともに、レシーバ回路の反転時間を大き
く損なうことが無い。
−バ回路の出力電位を調整する機能としてＮチャネル型
ＭＯＳトランジスタＮ８、Ｎ９を設けている。クロック
信号ＣＬＫが０Ｖ、クロック反転信号ＣＬＫＢが３Ｖの
場合、Ｐチャネル型ＭＯＳトランジスタＰ３が非導通で
あるためレシ−バ回路１はＯＦＦ状態にある。イコライ
ズ回路２のＰチャネル型ＭＯＳトランジスタＰ４とＮチ
ャネル型ＭＯＳトランジスタＮ３は導通状態で、またＮ
チャネル型ＭＯＳトランジスタＮ８、Ｎ９が導通する。
ここで、Ｎチャネル型ＭＯＳトランジスタＮ８、Ｎ９は
定数を調整することによりそのオン抵抗が比較的高くな
るように構成されている。そのため、レシ−バ回路１の
出力ＡＴ０とＡＢ０の電位は接地電位までは下がらず、
第１の実施例のイコライズレベルより少し低い１．２Ｖ
程度でイコライズされる。つまり、本発明の第１の実施
例のイコライズレベル１．５Ｖより低レベルでイコライ
ズされため、インバ−タ回路ＩＮＶ１及びＩＮＶ３の論
理しきい値１．８Ｖに対し電圧余裕が大きくなり、ＡＴ
０とＡＢＯのイコライズレベルがノイズやプロセスのバ
ラツキなどで変動しても、イコライズ時ＩＮＶ１とＩＮ
Ｖ３が誤動作し、ＡＴかＡＢが３Ｖになることはない。
また、接地電位と電源電圧の中間電圧（１．５Ｖ）を大
幅に下回らない値に調整されているため、インバ−タ回
路ＩＮＶ１及びＩＮＶ３の論理しきい値に対し電圧余裕
が大きくなるとともに、レシーバ回路の反転時間を大き
く損なうことが無い。
【００２６】以上、本発明の第３の実施例が示すよう
に、ノイズやプロセスのバラツキで誤動作しにくい入力
バッファが得られる。
に、ノイズやプロセスのバラツキで誤動作しにくい入力
バッファが得られる。
【００２７】図６は、ＳＲＡＭの読みだし時のア−キテ
クチャを示したものである。４は入力バッファ、５はデ
コ−ダ、６はメモリアレイ、７はアンプ、８は出力バッ
ファである。本発明のレシ−バ回路は入力バッファ４に
適用される。読みだし時の動作を簡単に説明する。低振
幅のアドレス信号は入力バッファ４で増幅、ラッチさ
れ、デコ−ダ５でデコ−ド後、メモリアレイ６中のメモ
リセルを選択する。メモリセルのデ−タはアンプ７で増
幅くされ、出力バッファを通り読みだされる。ここでは
レシ−バ回路を入力バッファ４に適用したが、その他デ
−タ入力用のバッファに用いてもよい。また本発明のレ
シ−バ回路は、ＳＲＡＭ以外にＤＲＡＭ、プロセッサ等
の半導体集積回路に適用できる。
クチャを示したものである。４は入力バッファ、５はデ
コ−ダ、６はメモリアレイ、７はアンプ、８は出力バッ
ファである。本発明のレシ−バ回路は入力バッファ４に
適用される。読みだし時の動作を簡単に説明する。低振
幅のアドレス信号は入力バッファ４で増幅、ラッチさ
れ、デコ−ダ５でデコ−ド後、メモリアレイ６中のメモ
リセルを選択する。メモリセルのデ−タはアンプ７で増
幅くされ、出力バッファを通り読みだされる。ここでは
レシ−バ回路を入力バッファ４に適用したが、その他デ
−タ入力用のバッファに用いてもよい。また本発明のレ
シ−バ回路は、ＳＲＡＭ以外にＤＲＡＭ、プロセッサ等
の半導体集積回路に適用できる。
【００２８】
【発明の効果】本発明により、増幅機能とラッチ機能を
合わせ持ったレシ−バ回路が実現でき、高速かつ低消費
電力、小面積化が可能となる。
合わせ持ったレシ−バ回路が実現でき、高速かつ低消費
電力、小面積化が可能となる。
【００２９】
【図１】本発明を示す概念図。
【図２】本発明の動作を示す動作波形図。
【図３】本発明の第１の実施例を示す回路図。
【図４】本発明の第２の実施例を示す回路図。
【図５】本発明の第３の実施例を示す回路図。
【図６】本発明が適用されたＳＲＡＭのア−キテクチャ
を示すブロック図。
を示すブロック図。
１と３…レシ−バ回路、Ｖｃｃ…電源電圧、ＧＮＤ…接
地電位、ＩＮ…レシ−バ入力電圧、ＶＲＥＦ…１のリフ
ァレンス電圧、２…イコライズ回路、Ｓ…スイッチ、Ａ
１とＡ２…バッファ回路、ＩＮＶ１からＮＶ４…インバ
−タ回路、ＡＴ０とＡＢ０…１の出力、ＡＴ…Ａ１の出
力、ＡＢ…Ａ２の出力、ＣＬＫ…クロック信号、ＣＬＫ
Ｂ…ＣＬＫの反転信号、Ｐ１からＰ６…Ｐチャネル型Ｍ
ＯＳトランジスタ、Ｎ１からＮ６…Ｎチャネル型ＭＯＳ
トランジスタ、４…入力バッファ、５…デコ−ダ、６…
メモリアレイ、７…アンプ、８…出力バッファ。
地電位、ＩＮ…レシ−バ入力電圧、ＶＲＥＦ…１のリフ
ァレンス電圧、２…イコライズ回路、Ｓ…スイッチ、Ａ
１とＡ２…バッファ回路、ＩＮＶ１からＮＶ４…インバ
−タ回路、ＡＴ０とＡＢ０…１の出力、ＡＴ…Ａ１の出
力、ＡＢ…Ａ２の出力、ＣＬＫ…クロック信号、ＣＬＫ
Ｂ…ＣＬＫの反転信号、Ｐ１からＰ６…Ｐチャネル型Ｍ
ＯＳトランジスタ、Ｎ１からＮ６…Ｎチャネル型ＭＯＳ
トランジスタ、４…入力バッファ、５…デコ−ダ、６…
メモリアレイ、７…アンプ、８…出力バッファ。
フロントページの続き (72)発明者 豊嶋 博 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 審査官 広岡 浩平 (56)参考文献 特開 平５−62479（ＪＰ，Ａ) 特開 平６−76567（ＪＰ，Ａ) 国際公開93／18462（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 H03K 19/0175
Claims (2)
- 【請求項１】アドレス信号が入力される入力バッファ
と、前記入力バッファに入力されたアドレス信号に基づ
きメモリセルが選択されるメモリアレイとを有する半導
体集積回路であって、 前記入力バッファは、ラッチ機能と増幅機能とを有する
レシーバ回路と、前記レシーバ回路にアドレス信号を入
力する信号線と、前記レシーバ回路に電位を供給する２
つの電位供給手段と、前記２つの電位供給手段の何れか
一方と前記レシーバ回路との間に設けられクロックによ
り動作が制御されるスイッチと、前記レシーバ回路の２
本の出力線間に接続されたイコライズ回路とを有するこ
とを特徴とする半導体集積回路。 - 【請求項２】 前記出力線は、更に、バッファ回路に接続
されていることを特徴とする請求項１の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21558894A JP3323663B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21558894A JP3323663B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0877774A JPH0877774A (ja) | 1996-03-22 |
| JP3323663B2 true JP3323663B2 (ja) | 2002-09-09 |
Family
ID=16674924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21558894A Expired - Fee Related JP3323663B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3323663B2 (ja) |
-
1994
- 1994-09-09 JP JP21558894A patent/JP3323663B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0877774A (ja) | 1996-03-22 |
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