JP3039146B2 - 複数の電源電位の一つで動作を選択するためのプログラム可能なモードを有するデータ処理システム - Google Patents
複数の電源電位の一つで動作を選択するためのプログラム可能なモードを有するデータ処理システムInfo
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Description
【０００１】
【発明の利用分野】本発明は、一般に、データ処理シス
テムに関し、さらに詳しくは、データ処理システムの電
力消費問題に関する。
テムに関し、さらに詳しくは、データ処理システムの電
力消費問題に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】デー
タ処理システムの消費電力「Ｐ」は、Ｐ＝ＣＶ2ｆなど
の電源電圧について計算されるのが一般的である。ただ
し、「Ｐ」はワット単位の電力，「Ｃ」はファラデー単
位の容量，「Ｖ」はボルト単位の電源電圧，「ｆ」はヘ
ルツ単位の動作周波数である。例えば、データ処理シス
テムが５ボルトの公称電源で動作し、１メガヘルツのレ
ートで１０ピコファラデーを内部スイッチングする場
合、消費電力はＰ＝（１０-12）（５2）（１０6）＝２
５ｘ１０-6ワット、すなわち２５マイクロワットとな
る。電力は電圧の二乗に比例するので、電源電圧を低減
するだけでかなりの電力節減が実現される。
タ処理システムの消費電力「Ｐ」は、Ｐ＝ＣＶ2ｆなど
の電源電圧について計算されるのが一般的である。ただ
し、「Ｐ」はワット単位の電力，「Ｃ」はファラデー単
位の容量，「Ｖ」はボルト単位の電源電圧，「ｆ」はヘ
ルツ単位の動作周波数である。例えば、データ処理シス
テムが５ボルトの公称電源で動作し、１メガヘルツのレ
ートで１０ピコファラデーを内部スイッチングする場
合、消費電力はＰ＝（１０-12）（５2）（１０6）＝２
５ｘ１０-6ワット、すなわち２５マイクロワットとな
る。電力は電圧の二乗に比例するので、電源電圧を低減
するだけでかなりの電力節減が実現される。
【０００３】５ボルトの標準電源電圧で動作するデータ
処理システム内で電力を低減する既知の方法として、電
源電圧の所定の部分をプリチャージ回路ノードに結合す
るプリチャージ回路を用いる方法がある。例えば、Ｎチ
ャンネルＭＯＳトランジスタが５ボルトの制御電極電圧
と、５ボルトのドレイン電極電圧とを有している場合、
このトランジスタのソース電極は５ボルトからＮチャン
ネル閾値電圧（Ｖtn）を差し引いた電位となる。例え
ば、Ｖtnが１ボルトの場合、ソース電極電圧は４ボルト
となる。上記の電力式およびパラメータを低減された４
ボルトの電源電圧ととともに用いることにより、電力は
１６マイクロワットと計算される。従って、内部動作電
源電圧の２０％の低減により、消費電力は３６％節減さ
れる。データ処理システム内のプリチャージ回路ノード
の電圧を低減する別の利点は、潜在動作速度が向上する
ことである。データ処理システムの潜在動作速度が向上
する理由は、プリチャージ電圧レベルはプリチャージ回
路ノードに接続された論理回路のスイッチ・ポイントに
一般に近いためであり、ここでスイッチ・ポイントとは
回路の出力をスイッチさせるために必要な回路の入力電
圧として定義される。プリチャージ回路ノードに接続さ
れたデータ処理システム内の回路の典型的なスイッチ・
ポイントが電源電圧５ボルトの１／２であり、かつＶtn
が１ボルトであると仮定すると、プリチャージ電圧レベ
ルは入力がプリチャージ回路ノードに接続された論理回
路のスイッチ・ポイントよりも１．５ボルト高くなる。
これとは対照的に、プリチャージ回路ノードのプリチャ
ージ電圧レベルが５ボルトの電源電圧である場合、プリ
チャージ電圧レベルとスイッチ・ポイントとの間の電圧
差は２．５ボルトとなる。プリチャージ回路ノードに接
続された論理回路のスイッチ・ポイントに近い電圧レベ
ルを与えるノードをトランジスタを用いてプリチャージ
する場合、データ処理システムはより高速な動作の可能
性を有している。さらに、プリチャージ電圧レベルと回
路のスイッチ・ポイントとの間の電圧差は、「雑音余裕
(noise margin)」という。データ処理システム内で可能
な限り安全な回路動作状態を得るためには、可能な限り
最大の雑音余裕を有していることが望ましい。しかし、
データ処理システムの設計において、雑音余裕の安全性
と回路速度性能の向上との釣り合いをとることが一般的
である。プリチャージ・ノードに対して１ボルトのＶtn
を有するトランジスタを利用することの既知の問題点
は、データ処理システムの動作電源電圧を低減すること
により消費電力をさらに低下させることが望ましい場
合、雑音余裕が大幅に低減されることである。例えば、
動作電源電圧が３ボルトに低下され、回路のスイッチ・
ポイントが電源電圧の１／２、すなわち１．５ボルトに
維持される場合、プリチャージ電圧Ｖdd−Ｖtnとスイッ
チ・ポイント電圧との間の差は１／２ボルトでしかな
い。ＭＯＳトランジスタの閾値電圧は製造工程において
決定され、閾値電圧のばらつきは製造中において一般的
であることに留意すべきである。従って、１／２ボルト
のような小さな雑音余裕は概して十分であるとは考えら
れない。
処理システム内で電力を低減する既知の方法として、電
源電圧の所定の部分をプリチャージ回路ノードに結合す
るプリチャージ回路を用いる方法がある。例えば、Ｎチ
ャンネルＭＯＳトランジスタが５ボルトの制御電極電圧
と、５ボルトのドレイン電極電圧とを有している場合、
このトランジスタのソース電極は５ボルトからＮチャン
ネル閾値電圧（Ｖtn）を差し引いた電位となる。例え
ば、Ｖtnが１ボルトの場合、ソース電極電圧は４ボルト
となる。上記の電力式およびパラメータを低減された４
ボルトの電源電圧ととともに用いることにより、電力は
１６マイクロワットと計算される。従って、内部動作電
源電圧の２０％の低減により、消費電力は３６％節減さ
れる。データ処理システム内のプリチャージ回路ノード
の電圧を低減する別の利点は、潜在動作速度が向上する
ことである。データ処理システムの潜在動作速度が向上
する理由は、プリチャージ電圧レベルはプリチャージ回
路ノードに接続された論理回路のスイッチ・ポイントに
一般に近いためであり、ここでスイッチ・ポイントとは
回路の出力をスイッチさせるために必要な回路の入力電
圧として定義される。プリチャージ回路ノードに接続さ
れたデータ処理システム内の回路の典型的なスイッチ・
ポイントが電源電圧５ボルトの１／２であり、かつＶtn
が１ボルトであると仮定すると、プリチャージ電圧レベ
ルは入力がプリチャージ回路ノードに接続された論理回
路のスイッチ・ポイントよりも１．５ボルト高くなる。
これとは対照的に、プリチャージ回路ノードのプリチャ
ージ電圧レベルが５ボルトの電源電圧である場合、プリ
チャージ電圧レベルとスイッチ・ポイントとの間の電圧
差は２．５ボルトとなる。プリチャージ回路ノードに接
続された論理回路のスイッチ・ポイントに近い電圧レベ
ルを与えるノードをトランジスタを用いてプリチャージ
する場合、データ処理システムはより高速な動作の可能
性を有している。さらに、プリチャージ電圧レベルと回
路のスイッチ・ポイントとの間の電圧差は、「雑音余裕
(noise margin)」という。データ処理システム内で可能
な限り安全な回路動作状態を得るためには、可能な限り
最大の雑音余裕を有していることが望ましい。しかし、
データ処理システムの設計において、雑音余裕の安全性
と回路速度性能の向上との釣り合いをとることが一般的
である。プリチャージ・ノードに対して１ボルトのＶtn
を有するトランジスタを利用することの既知の問題点
は、データ処理システムの動作電源電圧を低減すること
により消費電力をさらに低下させることが望ましい場
合、雑音余裕が大幅に低減されることである。例えば、
動作電源電圧が３ボルトに低下され、回路のスイッチ・
ポイントが電源電圧の１／２、すなわち１．５ボルトに
維持される場合、プリチャージ電圧Ｖdd−Ｖtnとスイッ
チ・ポイント電圧との間の差は１／２ボルトでしかな
い。ＭＯＳトランジスタの閾値電圧は製造工程において
決定され、閾値電圧のばらつきは製造中において一般的
であることに留意すべきである。従って、１／２ボルト
のような小さな雑音余裕は概して十分であるとは考えら
れない。
【０００４】故に、既知の所定の工程において、プリチ
ャージ回路を用いることによってスピード性能が実現さ
れるＶtnを有するトランジスタを用いて製造され、しか
も十分な雑音余裕と最小値の電源電圧で動作するデータ
処理システムを提供することが望ましい。
ャージ回路を用いることによってスピード性能が実現さ
れるＶtnを有するトランジスタを用いて製造され、しか
も十分な雑音余裕と最小値の電源電圧で動作するデータ
処理システムを提供することが望ましい。
【０００５】
【課題を解決するための手段】上記の必要性は、本発明
によって満たされる。一つの例では、データ処理システ
ムおよび動作方法は、複数の電源電位の一つで動作を選
択するプログラム可能なモードを有する。このデータ処
理システムは、データ処理システムに対して外部のソー
スから制御情報を受け取る第１制御手段を有する。第１
制御手段は、データ処理システムに対して外部の制御情
報によって選択的にアクティブにされる専用メモリ格納
ビットを有し、この選択的にアクティブにされたメモリ
格納ビットに応答してアクティブになった出力を与え
る。データ処理システムは、第１制御手段に結合され、
第１制御手段の選択的にアクティブになった出力を受け
取る第２制御手段を有する。この第２制御手段は、第１
制御手段に応答して、複数の選択的にアクティブになっ
た制御信号を与える。データ処理システムは、少なくと
も一対のトランジスタ・スイッチを有し、各トランジス
タ・スイッチ対はデータ処理システム内の複数のプリチ
ャージ電圧ノードの所定の一つに結合される。各トラン
ジスタ・スイッチは制御電極を有し、この制御電極は選
択的にアクティブになった制御信号の一つに結合され、
第１論理状態を有するメモリ格納ビットに応答して所定
のプリチャージ電圧ノードにおいて電源電圧の第１の所
定の部分を確立し、かつ、第２論理状態を有するメモリ
格納ビットに応答して、所定のプリチャージ電圧ノード
において電源電圧の第２の所定の部分を確立する。
によって満たされる。一つの例では、データ処理システ
ムおよび動作方法は、複数の電源電位の一つで動作を選
択するプログラム可能なモードを有する。このデータ処
理システムは、データ処理システムに対して外部のソー
スから制御情報を受け取る第１制御手段を有する。第１
制御手段は、データ処理システムに対して外部の制御情
報によって選択的にアクティブにされる専用メモリ格納
ビットを有し、この選択的にアクティブにされたメモリ
格納ビットに応答してアクティブになった出力を与え
る。データ処理システムは、第１制御手段に結合され、
第１制御手段の選択的にアクティブになった出力を受け
取る第２制御手段を有する。この第２制御手段は、第１
制御手段に応答して、複数の選択的にアクティブになっ
た制御信号を与える。データ処理システムは、少なくと
も一対のトランジスタ・スイッチを有し、各トランジス
タ・スイッチ対はデータ処理システム内の複数のプリチ
ャージ電圧ノードの所定の一つに結合される。各トラン
ジスタ・スイッチは制御電極を有し、この制御電極は選
択的にアクティブになった制御信号の一つに結合され、
第１論理状態を有するメモリ格納ビットに応答して所定
のプリチャージ電圧ノードにおいて電源電圧の第１の所
定の部分を確立し、かつ、第２論理状態を有するメモリ
格納ビットに応答して、所定のプリチャージ電圧ノード
において電源電圧の第２の所定の部分を確立する。
【０００６】
【実施例】図１において本発明によるデータ処理システ
ム１０の一例を示し、このデータ処理システム１０は、
プログラム可能な論理アレイ１２（ＰＬＡ），データ経
路１４，ランダム論理１６，データ・バス・インタフェ
ース制御論理１８および複数のデータ・パッド部２０を
含む。データ・バス・インタフェース制御論理１８は、
専用制御線（参照記号なし）を介してデータ・パッド部
２０内の各データ・パッドに接続される。データ・バス
・インタフェース制御論理１８は、ＰＬＡ１２の制御入
力と、データ経路１４と、ランダム論理１６とに接続さ
れた「システム制御バス」と記された制御出力を有す
る。さらに、データ・バス・インタフェース制御論理１
８は、それぞれＰＬＡ１２，データ経路１４およびラン
ダム論理１６のＩ／Ｏに「システム・データ・バス」と
記されたバスを介して接続された入力／出力（Ｉ／Ｏ）
を有する。データ経路１４は、「モジュール間バス」と
記された双方向バスを介してＰＬＡ１２とランダム論理
１６とに接続される。
ム１０の一例を示し、このデータ処理システム１０は、
プログラム可能な論理アレイ１２（ＰＬＡ），データ経
路１４，ランダム論理１６，データ・バス・インタフェ
ース制御論理１８および複数のデータ・パッド部２０を
含む。データ・バス・インタフェース制御論理１８は、
専用制御線（参照記号なし）を介してデータ・パッド部
２０内の各データ・パッドに接続される。データ・バス
・インタフェース制御論理１８は、ＰＬＡ１２の制御入
力と、データ経路１４と、ランダム論理１６とに接続さ
れた「システム制御バス」と記された制御出力を有す
る。さらに、データ・バス・インタフェース制御論理１
８は、それぞれＰＬＡ１２，データ経路１４およびラン
ダム論理１６のＩ／Ｏに「システム・データ・バス」と
記されたバスを介して接続された入力／出力（Ｉ／Ｏ）
を有する。データ経路１４は、「モジュール間バス」と
記された双方向バスを介してＰＬＡ１２とランダム論理
１６とに接続される。
【０００７】図２は、図１のデータ経路１４の一部を示
し、データ経路データ・レジスタ２２，データ経路プリ
チャージ・レジスタ２４およびデータ経路論理レジスタ
２６などの複数のレジスタを含む。各レジスタは、デー
タ経路プリチャージ・セル２８などの複数のセルを含
む。各レジスタ内の各セルは、専用バスを介して他のレ
ジスタ内の所定の他のセルに接続される。例えば、プリ
チャージ・バス３０はデータ経路レジスタ２２内の所定
のデータ経路データ・レジスタ・セルをデータ経路プリ
チャージ・セル２８とデータ経路論理レジスタ２６内の
所定のデータ経路論理セルとに接続する。明確に図示す
るため、プリチャージ・バス３０のみが示されている。
し、データ経路データ・レジスタ２２，データ経路プリ
チャージ・レジスタ２４およびデータ経路論理レジスタ
２６などの複数のレジスタを含む。各レジスタは、デー
タ経路プリチャージ・セル２８などの複数のセルを含
む。各レジスタ内の各セルは、専用バスを介して他のレ
ジスタ内の所定の他のセルに接続される。例えば、プリ
チャージ・バス３０はデータ経路レジスタ２２内の所定
のデータ経路データ・レジスタ・セルをデータ経路プリ
チャージ・セル２８とデータ経路論理レジスタ２６内の
所定のデータ経路論理セルとに接続する。明確に図示す
るため、プリチャージ・バス３０のみが示されている。
【０００８】図３は、図１のデータ経路プリチャージ・
セル２８をさらに詳細に図示する。データ経路プリチャ
ージ・セル２８は、ゲートまたは制御電極が「プリチャ
ージ・クロック」と記された信号に接続され、ドレイン
が「Ｖdd」と記された正の電源に接続され、ソースがプ
リチャージ・バス３０に接続されたＮチャンネルＭＯＳ
トランジスタ・スイッチ３２を有する。プリチャージ・
クロック信号は、所定の動作周波数を有する一般的なク
ロック信号である。データ経路プリチャージ・セルは、
ゲートが「低電力モード・プリチャージ・クロック」と
記された信号に接続され、ソースがＶddに接続され、ド
レインがプリチャージ・バス３０に接続されたＰチャン
ネルトランジスタ・スイッチ３４を有する。具体的なＮ
チャンネルおよびＰチャンネルＭＯＳトランジスタにつ
いて説明するが、本発明は他のタイプのトランジスタや
他の導電性を有するトランジスタでも構成できることは
もちろんである。
セル２８をさらに詳細に図示する。データ経路プリチャ
ージ・セル２８は、ゲートまたは制御電極が「プリチャ
ージ・クロック」と記された信号に接続され、ドレイン
が「Ｖdd」と記された正の電源に接続され、ソースがプ
リチャージ・バス３０に接続されたＮチャンネルＭＯＳ
トランジスタ・スイッチ３２を有する。プリチャージ・
クロック信号は、所定の動作周波数を有する一般的なク
ロック信号である。データ経路プリチャージ・セルは、
ゲートが「低電力モード・プリチャージ・クロック」と
記された信号に接続され、ソースがＶddに接続され、ド
レインがプリチャージ・バス３０に接続されたＰチャン
ネルトランジスタ・スイッチ３４を有する。具体的なＮ
チャンネルおよびＰチャンネルＭＯＳトランジスタにつ
いて説明するが、本発明は他のタイプのトランジスタや
他の導電性を有するトランジスタでも構成できることは
もちろんである。
【０００９】図４は、図１のデータ・バス・インタフェ
ース制御論理１８の一部を示し、電圧モード・ビット３
６，システム制御論理３８およびクロック部４０を有す
る。クロック部４０は、論理ＮＡＮＤゲート４２および
クロック回路４４を有する。電圧モード・ビット３６
は、「Ｄx'」と記されたデータ・パッド部２０内のデー
タ・パッドの所定の一つに接続されたデータ入力と、
「反転ＲＳＴ」と記された所定のデータ・パッドに接続
された制御入力とを有する。ＮＡＮＤゲート４２は、電
圧モード・ビット３６の出力に接続された制御入力と、
「プリチャージ・クロック」と記されたクロック回路４
４の出力に接続されたクロック入力と、「低電力モード
・プリチャージ・クロック」と記された出力とを有す
る。
ース制御論理１８の一部を示し、電圧モード・ビット３
６，システム制御論理３８およびクロック部４０を有す
る。クロック部４０は、論理ＮＡＮＤゲート４２および
クロック回路４４を有する。電圧モード・ビット３６
は、「Ｄx'」と記されたデータ・パッド部２０内のデー
タ・パッドの所定の一つに接続されたデータ入力と、
「反転ＲＳＴ」と記された所定のデータ・パッドに接続
された制御入力とを有する。ＮＡＮＤゲート４２は、電
圧モード・ビット３６の出力に接続された制御入力と、
「プリチャージ・クロック」と記されたクロック回路４
４の出力に接続されたクロック入力と、「低電力モード
・プリチャージ・クロック」と記された出力とを有す
る。
【００１０】動作中に、データ処理システム１０は、デ
ータ処理命令を実行するため、データ・パッド部２０を
介して命令情報を受け取る。データ・バス・インタフェ
ース制御論理１８はこの命令情報をラッチし、システム
・データ・バスとシステム制御バスとを介してデータ処
理システム１０全体にわたって命令情報を選択的に分配
する。与えられた命令情報に応答して、ＰＬＡ１２，デ
ータ経路１４およびランダム論理１６は、データ処理命
令を一体として実行する。データ処理システム１０は追
加機能も有し、この機能によりデータ処理システム１０
は「低電力動作モード」という別の動作モードで動作し
て、消費電力を低減することができる。この低電力動作
モードは、データ処理システム１０に対して外部のソー
スによって与えられる制御情報に応答して、リセット状
態を出るときにデータ・パッド部２０内の所定のデータ
・パッドにおいてこのモードに入る。すなわち、図４の
電圧モード・ビット３６内のラッチ（図示せず）は、反
転ＲＳＴが非アクティブにされるとデータ・パッドＤx
の論理状態をラッチする。Ｄxパッドの所定の論理状態
に応答して、データ処理システム１０は低電力動作モー
ドまたは通常電力動作モードのいずれかで動作する。例
えば、反転ＲＳＴが非アクティブの場合に、データ・パ
ッドＤx上の論理値１により電圧モード・ビット３６の
出力が論理値１になると仮定する。電圧モード・ビット
３６の出力における論理値１は、ＮＡＮＤゲート４２を
アクティブにする。これに応答して、ＮＡＮＤゲート４
２は、クロック回路４４によって与えられるプリチャー
ジ・クロック信号の論理反転である出力を生じる。反転
ＲＳＴが非アクティブの場合に、電圧モード・ビット３
６が論理値０をラッチする場合、ＮＡＮＤゲート４２の
出力は非アクティブになり、プリチャージ・クロック信
号の論理状態にかかわらず高電圧レベルに維持される。
ータ処理命令を実行するため、データ・パッド部２０を
介して命令情報を受け取る。データ・バス・インタフェ
ース制御論理１８はこの命令情報をラッチし、システム
・データ・バスとシステム制御バスとを介してデータ処
理システム１０全体にわたって命令情報を選択的に分配
する。与えられた命令情報に応答して、ＰＬＡ１２，デ
ータ経路１４およびランダム論理１６は、データ処理命
令を一体として実行する。データ処理システム１０は追
加機能も有し、この機能によりデータ処理システム１０
は「低電力動作モード」という別の動作モードで動作し
て、消費電力を低減することができる。この低電力動作
モードは、データ処理システム１０に対して外部のソー
スによって与えられる制御情報に応答して、リセット状
態を出るときにデータ・パッド部２０内の所定のデータ
・パッドにおいてこのモードに入る。すなわち、図４の
電圧モード・ビット３６内のラッチ（図示せず）は、反
転ＲＳＴが非アクティブにされるとデータ・パッドＤx
の論理状態をラッチする。Ｄxパッドの所定の論理状態
に応答して、データ処理システム１０は低電力動作モー
ドまたは通常電力動作モードのいずれかで動作する。例
えば、反転ＲＳＴが非アクティブの場合に、データ・パ
ッドＤx上の論理値１により電圧モード・ビット３６の
出力が論理値１になると仮定する。電圧モード・ビット
３６の出力における論理値１は、ＮＡＮＤゲート４２を
アクティブにする。これに応答して、ＮＡＮＤゲート４
２は、クロック回路４４によって与えられるプリチャー
ジ・クロック信号の論理反転である出力を生じる。反転
ＲＳＴが非アクティブの場合に、電圧モード・ビット３
６が論理値０をラッチする場合、ＮＡＮＤゲート４２の
出力は非アクティブになり、プリチャージ・クロック信
号の論理状態にかかわらず高電圧レベルに維持される。
【００１１】通常電力動作モード中には、データ処理シ
ステムに対して外部のソースからデータ処理システム１
０に供給される電圧は５ボルトであり、データ処理シス
テム１０が低電力動作モードにある場合、外部ソースか
ら供給される動作電圧は３ボルトに低減される。前述の
電力式Ｐ＝ＣＶ2ｆを用いると、電源電圧が５ボルトか
ら３ボルトに低減されると、データ処理システム１０で
は約６４％の節電が実現される。
ステムに対して外部のソースからデータ処理システム１
０に供給される電圧は５ボルトであり、データ処理シス
テム１０が低電力動作モードにある場合、外部ソースか
ら供給される動作電圧は３ボルトに低減される。前述の
電力式Ｐ＝ＣＶ2ｆを用いると、電源電圧が５ボルトか
ら３ボルトに低減されると、データ処理システム１０で
は約６４％の節電が実現される。
【００１２】図５において、プリチャージ・クロック信
号，低電圧モードのプリチャージ・クロック信号および
プリチャージ・バス３０の典型的な電圧波形図が示され
ている。図５は、データ処理システム１０が通常電力動
作モードにある場合、プリチャージ・バス３０は、アク
ティブなプリチャージ・クロック信号に応答して、電源
電圧以下のＮチャンネル・トランジスタの閾値電圧に結
合されることを示している。Ｖtnが１ボルトの場合、図
５に示すように、プリチャージ・バス３０の電圧は４ボ
ルトになる。プリチャージ・バス３０の電圧振幅を４ボ
ルトに低減することにより、データ処理システム１０に
おいて約３６％の節電が実現される。さらに、プリチャ
ージ・バス３０の電圧レベルは、プリチャージ・バス３
０に結合されるデータ経路１４内の論理ゲート（図示せ
ず）のスイッチ・ポイントに一般に近いので、速度性能
の向上が実現される。
号，低電圧モードのプリチャージ・クロック信号および
プリチャージ・バス３０の典型的な電圧波形図が示され
ている。図５は、データ処理システム１０が通常電力動
作モードにある場合、プリチャージ・バス３０は、アク
ティブなプリチャージ・クロック信号に応答して、電源
電圧以下のＮチャンネル・トランジスタの閾値電圧に結
合されることを示している。Ｖtnが１ボルトの場合、図
５に示すように、プリチャージ・バス３０の電圧は４ボ
ルトになる。プリチャージ・バス３０の電圧振幅を４ボ
ルトに低減することにより、データ処理システム１０に
おいて約３６％の節電が実現される。さらに、プリチャ
ージ・バス３０の電圧レベルは、プリチャージ・バス３
０に結合されるデータ経路１４内の論理ゲート（図示せ
ず）のスイッチ・ポイントに一般に近いので、速度性能
の向上が実現される。
【００１３】データ処理システム１０の節電の向上は、
データ処理システム１０内の各回路ノードの電圧振幅を
さらに低減することにより実現される。例えば、図２の
プリチャージ・バス３０の電圧振幅が５ボルトから３ボ
ルトに低減されると、データ経路１４内で６４％の節電
が実現される。データ処理システム１０内の各回路ノー
ドの電圧振幅を低減することは、電源電圧を低下するこ
とによって行うことができる。しかし、データ処理シス
テム内１０内のＮチャンネル・プリチャージ・トランジ
スタの閾値電圧を変えないで電源電圧を低下することに
伴う既知の問題点は、Ｎチャンネル・プリチャージ回路
・ノードのそれぞれに結合される論理回路の雑音余裕が
大幅に低減されることである。例えば、電源電圧が３ボ
ルトに低下されると、Ｖtnは１ボルトのままであり、プ
リチャージ回路に結合された回路のスイッチ・ポイント
は電源電圧の公称１／２になり、データ処理システム１
０内の各Ｎチャンネル・プリチャージ回路ノードに結合
された論理回路（図示せず）の雑音余裕は、Ｖdd−Ｖtn
−０．５Ｖdd＝０．５ボルトとなる。さらに、製造工程
におけるばらつきも雑音余裕をさらに低減する。
データ処理システム１０内の各回路ノードの電圧振幅を
さらに低減することにより実現される。例えば、図２の
プリチャージ・バス３０の電圧振幅が５ボルトから３ボ
ルトに低減されると、データ経路１４内で６４％の節電
が実現される。データ処理システム１０内の各回路ノー
ドの電圧振幅を低減することは、電源電圧を低下するこ
とによって行うことができる。しかし、データ処理シス
テム内１０内のＮチャンネル・プリチャージ・トランジ
スタの閾値電圧を変えないで電源電圧を低下することに
伴う既知の問題点は、Ｎチャンネル・プリチャージ回路
・ノードのそれぞれに結合される論理回路の雑音余裕が
大幅に低減されることである。例えば、電源電圧が３ボ
ルトに低下されると、Ｖtnは１ボルトのままであり、プ
リチャージ回路に結合された回路のスイッチ・ポイント
は電源電圧の公称１／２になり、データ処理システム１
０内の各Ｎチャンネル・プリチャージ回路ノードに結合
された論理回路（図示せず）の雑音余裕は、Ｖdd−Ｖtn
−０．５Ｖdd＝０．５ボルトとなる。さらに、製造工程
におけるばらつきも雑音余裕をさらに低減する。
【００１４】さらに図５は、低電力モード・プリチャー
ジ電圧波形を示す。すなわち、データ処理システム１０
の低電力動作モードにおいて、各プリチャージ回路ノー
ドのプリチャージ電圧レベルは、低減された電源電圧で
ある３ボルトに等しい。データ処理システム１０内の各
プリチャージ回路ノードは完全なＶdd電圧を有している
ので、プリチャージ回路ノードに結合された論理回路の
雑音余裕は許容レベルまで増加される。上記の例におい
て、プリチャージ電圧レベルを変えると、雑音余裕はＶ
dd−０．５Ｖdd＝１．５ボルトとなる。
ジ電圧波形を示す。すなわち、データ処理システム１０
の低電力動作モードにおいて、各プリチャージ回路ノー
ドのプリチャージ電圧レベルは、低減された電源電圧で
ある３ボルトに等しい。データ処理システム１０内の各
プリチャージ回路ノードは完全なＶdd電圧を有している
ので、プリチャージ回路ノードに結合された論理回路の
雑音余裕は許容レベルまで増加される。上記の例におい
て、プリチャージ電圧レベルを変えると、雑音余裕はＶ
dd−０．５Ｖdd＝１．５ボルトとなる。
【００１５】節電するためにデータ処理システム１０の
電源電圧を低減することの潜在的な欠点は、データ処理
システム１０の動作速度は一般に遅くなることである。
すなわち、データ処理システム１０内の各トランジスタ
の動作を制御する電圧が低下されるので、それぞれのト
ランジスタの利得は低減される。ただし、利得とはゲー
ト電圧，ソース電圧およびドレイン電圧におけるドレイ
ン電流ｉdとして定義される。従って、データ処理シス
テム１０内で節電するため電源電圧をを低減することと
速度性能との間で二者択一が存在する。
電源電圧を低減することの潜在的な欠点は、データ処理
システム１０の動作速度は一般に遅くなることである。
すなわち、データ処理システム１０内の各トランジスタ
の動作を制御する電圧が低下されるので、それぞれのト
ランジスタの利得は低減される。ただし、利得とはゲー
ト電圧，ソース電圧およびドレイン電圧におけるドレイ
ン電流ｉdとして定義される。従って、データ処理シス
テム１０内で節電するため電源電圧をを低減することと
速度性能との間で二者択一が存在する。
【００１６】先に説明したように、本発明のプログラム
可能な低電力動作モードは、反転ＲＳＴが非アクティブ
の場合に、電圧モード・ビット３６に所定の論理状態を
ラッチすることによって実現される。図４の図示の例で
は、低電力モードをアクティブにする所定の論理状態は
論理１状態である。ＮＡＮＤゲート４２に対する入力に
おいて論理１状態の場合、ＮＡＮＤゲート４２は、入力
クロック信号、すなわちプリチャージ・クロックの補数
である電圧波形を出力で生成する。低電圧モードのプリ
チャージ・クロックに応答して、制御ゲートが低電圧プ
リチャージ・クロック信号に接続されたＰチャンネル・
トランジスタ・スイッチ３４などの各Ｐチャンネル・プ
リチャージ・トランジスタ・スイッチはアクティブにさ
れる。Ｐチャンネル・トランジスタ・スイッチはそれぞ
れアクティブにされるので、全電源電圧が各プリチャー
ジ回路ノードに結合される。例えば、低電力動作モード
中には、データ経路プリチャージ・セル２８のトランジ
スタ・スイッチ３２，３４はそれぞれアクティブにされ
る。図５は、低電力動作モードにおいてアクティブにな
ったプリチャージ・スイッチに応答して、プリチャージ
・バス３０上の電圧レベルを示す。
可能な低電力動作モードは、反転ＲＳＴが非アクティブ
の場合に、電圧モード・ビット３６に所定の論理状態を
ラッチすることによって実現される。図４の図示の例で
は、低電力モードをアクティブにする所定の論理状態は
論理１状態である。ＮＡＮＤゲート４２に対する入力に
おいて論理１状態の場合、ＮＡＮＤゲート４２は、入力
クロック信号、すなわちプリチャージ・クロックの補数
である電圧波形を出力で生成する。低電圧モードのプリ
チャージ・クロックに応答して、制御ゲートが低電圧プ
リチャージ・クロック信号に接続されたＰチャンネル・
トランジスタ・スイッチ３４などの各Ｐチャンネル・プ
リチャージ・トランジスタ・スイッチはアクティブにさ
れる。Ｐチャンネル・トランジスタ・スイッチはそれぞ
れアクティブにされるので、全電源電圧が各プリチャー
ジ回路ノードに結合される。例えば、低電力動作モード
中には、データ経路プリチャージ・セル２８のトランジ
スタ・スイッチ３２，３４はそれぞれアクティブにされ
る。図５は、低電力動作モードにおいてアクティブにな
ったプリチャージ・スイッチに応答して、プリチャージ
・バス３０上の電圧レベルを示す。
【００１７】要するに、データ処理システム１０は、プ
ログラム可能な通常動作モードおよび低電力動作モード
を有する。プログラム可能な電力動作モードは、データ
処理システム１０に対して外部の所定の制御信号に応答
して、データ処理システム１０がリセット状態から出る
時間期間中に決定される。通常電力動作モードでは、各
プリチャージ回路ノードは、Ｖdd−Ｖtn'の電圧振幅を
有する。ただし、Ｖddは一般に５ボルトである。低電力
動作モードでは、電圧振幅はＶdd'であり、これは一般
に３ボルトである。低電力動作モードは、データ処理シ
ステム１０の動作電力を低減し、かつ、各プリチャージ
回路ノードに結合された論理回路（図示せず）の安全な
雑音余裕を保証する。
ログラム可能な通常動作モードおよび低電力動作モード
を有する。プログラム可能な電力動作モードは、データ
処理システム１０に対して外部の所定の制御信号に応答
して、データ処理システム１０がリセット状態から出る
時間期間中に決定される。通常電力動作モードでは、各
プリチャージ回路ノードは、Ｖdd−Ｖtn'の電圧振幅を
有する。ただし、Ｖddは一般に５ボルトである。低電力
動作モードでは、電圧振幅はＶdd'であり、これは一般
に３ボルトである。低電力動作モードは、データ処理シ
ステム１０の動作電力を低減し、かつ、各プリチャージ
回路ノードに結合された論理回路（図示せず）の安全な
雑音余裕を保証する。
【００１８】データ処理システムについて説明してきた
が、メモリ・システムなどの任意の集積回路もプログラ
ム可能な電力モードの恩恵を享受できることはもちろん
である。本発明を説明するために図示の電源電圧５ボル
トおよび３ボルトを用いたが、５ボルトおよび３ボルト
以外の他の電源電圧も実現できる。例えば、最大電源電
圧の５０％〜７５％の範囲内の低電源電圧も、他の電源
電圧範囲と同様に実現できる。さらに、プログラム可能
な動作モードは、プリント回路板上の電子システムにも
容易に流用できる。リセット状態の応答するプログラム
可能な電力モードのデータ・プロセッサについて説明し
てきたが、所定の他のデータ・パッドを用いる他の状態
も実現できる。また、プログラム可能な電力動作モード
は、所定のソフトウェア命令を介して実現できる。さら
に、所定のソフトウェア命令は、データ処理システムの
外部あるいは内部のソースによって与えることができ
る。例えば、所定のソフトウェア命令は、データ処理シ
ステムの一部であるリード・オンリ・メモリ（ＲＯＭ）
などのメモリに内蔵してもよい。あるいは、ソフトウェ
ア命令の外部ソースは、バス・マスタ(bus master)など
のハードウェア・データ処理システムであっても、ある
いはデータ処理システムのユーザであってもよい。
が、メモリ・システムなどの任意の集積回路もプログラ
ム可能な電力モードの恩恵を享受できることはもちろん
である。本発明を説明するために図示の電源電圧５ボル
トおよび３ボルトを用いたが、５ボルトおよび３ボルト
以外の他の電源電圧も実現できる。例えば、最大電源電
圧の５０％〜７５％の範囲内の低電源電圧も、他の電源
電圧範囲と同様に実現できる。さらに、プログラム可能
な動作モードは、プリント回路板上の電子システムにも
容易に流用できる。リセット状態の応答するプログラム
可能な電力モードのデータ・プロセッサについて説明し
てきたが、所定の他のデータ・パッドを用いる他の状態
も実現できる。また、プログラム可能な電力動作モード
は、所定のソフトウェア命令を介して実現できる。さら
に、所定のソフトウェア命令は、データ処理システムの
外部あるいは内部のソースによって与えることができ
る。例えば、所定のソフトウェア命令は、データ処理シ
ステムの一部であるリード・オンリ・メモリ（ＲＯＭ）
などのメモリに内蔵してもよい。あるいは、ソフトウェ
ア命令の外部ソースは、バス・マスタ(bus master)など
のハードウェア・データ処理システムであっても、ある
いはデータ処理システムのユーザであってもよい。
【００１９】以上、発明の原理について説明してきた
が、この説明は一例に過ぎず、発明の範囲を制限するも
のではないことは当業者に明らかである。従って、発明
の真の精神および範囲に入る本発明の一切の修正は添付
の特許請求の範囲に含まれる。
が、この説明は一例に過ぎず、発明の範囲を制限するも
のではないことは当業者に明らかである。従って、発明
の真の精神および範囲に入る本発明の一切の修正は添付
の特許請求の範囲に含まれる。
【図１】本発明を利用するデータ処理システムのブロッ
ク図を示す。
ク図を示す。
【図２】図１に示すデータ経路の一部のブロック図を示
す。
す。
【図３】本発明によるデータ経路プリチャージ・セルの
概略図を示す。
概略図を示す。
【図４】図１のデータ・バス・インタフェース制御論理
の一部の部分的ブロック図を示す。
の一部の部分的ブロック図を示す。
【図５】本発明を説明するための電圧波形図を示す。
１０ データ処理システム １２ プログラム可能な論理アレイ（ＰＬＡ） １４ データ経路 １６ ランダム論理 １８ データ・バス・インタフェース制御論理 ２０ データ・パッド部 ２２ データ経路データ・レジスタ ２４ データ経路プリチャージ・レジスタ ２６ データ経路論理レジスタ ２８ データ経路プリチャージ・セル ３０ プリチャージ・バス ３２ ＮチャンネルＭＯＳトランジスタ・スイッチ ３４ ＰチャンネルＭＯＳトランジスタ・スイッチ ３６ 電圧モード・ビット ３８ システム制御論理 ４０ クロック部 ４２ ＮＡＮＤゲート ４４ クロック回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−289585（ＪＰ，Ａ) 特開 平４−106785（ＪＰ，Ａ) 特開 昭56−87124（ＪＰ，Ａ) 特開 昭50−91233（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/00 G06F 3/00 G11C 11/34
Claims (3)
- 【請求項１】複数の電源電位のうち一電位での動作を選
択できるプログラム可能なモードを有するデータ処理シ
ステムにおいて： データ処理システム外部のソースから制御情報を受信
し、該制御情報をメモリ格納ビットとして格納し、該メ
モリ格納ビットに対応する論理状態の出力をもたらす、
第１制御手段； 該第１制御手段に結合され、前記第１制御手段の出力を
受け、その出力に応答して第１、第２の制御信号を選択
的にアクティブにする、第２制御手段；および該第２制
御手段に結合された一対のトランジスタ・スイッチであ
って、各トランジスタ・スイッチはデータ処理システム
内のプリチャージ電圧ノードに結合され、各トランジス
タ・スイッチの制御電極は前記の選択的にアクティブに
された制御信号のうち対応する信号を受信し、 前記一対のトランジスタ・スイッチのうち第１のトラン
ジスタが、第１の選択的にアクティブにされた制御信号
に応答して、プリチャージ電圧ノードにおいて、電源電
圧のうち第１の所定電圧を確立し、かつ、 前記一対のトランジスタ・スイッチのうち第２のトラン
ジスタが、第２の選択的にアクティブにされた制御信号
に応答して、プリチャージ電圧ノードにおいて、電源電
圧のうち第２の所定電圧を確立する、一対のトランジス
タ・スイッチ； によって構成され、 前記第２の所定電圧が前記第１の所定電圧とは異なるこ
とを特徴とするデータ処理システム。 - 【請求項２】 異なる複数の電源電位でデータ処理シス
テムを動作させる方法において： 外部から供給されるモードビットを受信し格納する段
階；第１電源電圧端子とプリチャージノードとの間に第１お
よび第２のトランジスタを結合する段階； 第１の所定状態にある前記モードビットに応答して、プ
リチャージ期間中に、プリチャージノードを第１の所定
電位にプリチャージする段階であって、第１の所定電位
が第１電源電圧端子における電圧にほぼ等しく、該プリ
チャージが第１ のトランジスタを導通させ第２のトラン
ジスタを非導通にすることによって達成される、ところ
の段階； および第２の所定状態にある前記モードビッ
トに応答して、プリチャージ期間中に、前記プリチャー
ジノードを第２の所定電位にプリチャージする段階であ
って、第２の所定電位が第１電源電圧端子における電圧
から所定電圧を引いた電圧にほぼ等しく、該プリチャー
ジが第１のトランジスタを非導通にし第２のトランジス
タを導通させることによって達成される、ところの段
階； によって構成されることを特徴とする方法。 - 【請求項３】 前記第２の所定電位が、当該データ処理
システムに結合される電源電圧の５０パーセント〜７５
パーセントの範囲内にある、ことを特徴とする請求項２
記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/724,260 US5265256A (en) | 1991-07-01 | 1991-07-01 | Data processing system having a programmable mode for selecting operation at one of a plurality of power supply potentials |
| US724260 | 1991-07-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05204503A JPH05204503A (ja) | 1993-08-13 |
| JP3039146B2 true JP3039146B2 (ja) | 2000-05-08 |
Family
ID=24909703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187343A Expired - Lifetime JP3039146B2 (ja) | 1991-07-01 | 1992-06-23 | 複数の電源電位の一つで動作を選択するためのプログラム可能なモードを有するデータ処理システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5265256A (ja) |
| JP (1) | JP3039146B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5452401A (en) * | 1992-03-31 | 1995-09-19 | Seiko Epson Corporation | Selective power-down for high performance CPU/system |
| US5553070A (en) * | 1994-09-13 | 1996-09-03 | Riley; Robert E. | Data link module for time division multiplexing control systems |
| US5613130A (en) * | 1994-11-10 | 1997-03-18 | Vadem Corporation | Card voltage switching and protection |
| US5703790A (en) * | 1996-02-27 | 1997-12-30 | Hughes Electronics | Series connection of multiple digital devices to a single power source |
| US7882380B2 (en) * | 2006-04-20 | 2011-02-01 | Nvidia Corporation | Work based clock management for display sub-system |
| US7937606B1 (en) | 2006-05-18 | 2011-05-03 | Nvidia Corporation | Shadow unit for shadowing circuit status |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4365290A (en) * | 1979-03-12 | 1982-12-21 | Medtronic, Inc. | Computer system with power control circuit |
| JPS58127262A (ja) * | 1982-01-25 | 1983-07-29 | Toshiba Corp | マイクロコンピユ−タ |
| US4754167A (en) * | 1985-04-04 | 1988-06-28 | Cecil Conkle | Programmable reference voltage generator for a read only memory |
| US5025387A (en) * | 1988-09-06 | 1991-06-18 | Motorola, Inc. | Power saving arrangement for a clocked digital circuit |
-
1991
- 1991-07-01 US US07/724,260 patent/US5265256A/en not_active Expired - Lifetime
-
1992
- 1992-06-23 JP JP4187343A patent/JP3039146B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05204503A (ja) | 1993-08-13 |
| US5265256A (en) | 1993-11-23 |
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