JPH04106785A - スタティック型メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ回路に間し、特にＣＭＯＳプロセ
スによって製造されるスタティック・型メモリ回路に間
する。

［従来の技術］ 第３Ａ図はスタティック型メモリを内蔵したマイクロコ
ンピュータを示すブロック図である。ここで４０１はス
タティック型メモリ、４０２はコントローラ部、４０３
は電源電圧検出回路、４０４は第１の発振器（高周波数
用）、４０５は第２の発振器（低周波数用）、４０６は
発振器切り換え回路、４０７はメモリ制御信号発生回路
である。

第３Ａ図に示すマイクロコンピュータは電源電圧値によ
り動作周波数を変えて動作する、すなわち高電圧では高
周波数で、低電圧では低周波数で動作する。詳述すると
電源横比回路４０３が特定の電圧を検出して、発振器４
０４と４０５を切り換えるので、動作周波数が変更され
る。このような動作周波数の変更は停電時にバックアッ
プ状態でも最低限の機能を保証する場合や、スタンバイ
持にも限られた処理を行いたい場合になされる。したが
って、低電圧時にはマイクロコンピュータは動作周波数
を遅くして機能することになる。第３Ｂ図〜第３Ｃ図は
このマイクロコンピュータに内蔵されたスタティックメ
モリの動作波形と回路構成を示す。第３Ｂ図は発振器４
０４あるいは４０５の基準クロックに基づきメモリ制御
信号発生回路４０７が発生させる主要信号の波形を示す
。ここでメモリサイクルは基準クコツク周波数に応じて
サイクル幅を変更する。第３Ｃ図は通常使用されるスタ
ティックメモリ回路の基本的回路構成を示しており、ア
ドレス変化（時刻ｔｌ）後、データ線対４１８，４１９
にＰチャンネルトランジスタ４１２により、センスアン
プ４１５にＰチャンネルトランジスタ４１６によりプリ
チャージを行う。

次にワード線４０９を高レベルにし、メモリセル、例え
ばメモリセル４１３を選択する。この時データ線対４ｘ
ｓ、４１９に出力される電位差をデジット線対セレクタ
４１４で選択し、センスアンプ４１５で増幅し出力する
（差動型）。センスアンプはＤＣ電流を消費するのでリ
ード信号線４１０上のリード信号によりＮチャンネルト
ランジスタ４１７がオンする期間（時刻ｔ２〜ｔ３）だ
け動作させ消費電流を抑えている。

［発明が解決しようとする課題］ このようなマイクロコン、ピユータに内蔵される従来の
スタティックメモリ回路は、電源電圧が５Ｖ付近の高い
電圧では、前述の高周波数動作に対応すべく例えばメモ
リサイクルを１００ｎＳ程度にした高速動作を行わせな
ければならずセンスアンプに多量の電流を消費させてい
る。−ところが、電源電圧が２Ｖ付近の低い電圧では、
低周波数動作なのでそれほど短いメモリサイクルである
必要がないにも係わらずセンスアンプは多量の電流を消
費し、動作速度に対して無駄に多くの電流を費やしてい
るという問題があった。

［課題を解決するための手段］ 本発明の要旨は、電源電圧を高レベルと低レベルに切り
換えると異なる動作速度で機能する半導体集積回路と共
に使用されるスタティック型メモリ回路において、複数
のメモリセルを有するメモリセルアレイと、該メモリセ
ルアレイに接続されたビット線と、電源電圧が高レベル
のとき上記ビット線をプリチャージする第１プリチャー
ジ回路と、該第１プリチャージ回路でプリチャージされ
たヒツト線に指定されたメモリセルから読み出されたデ
ータの論理レベルを高速で判断する第１センス回路と、
電源電圧が低レベルの時上記ビット線をプリチャージす
る第２プリチャージ回路と、該第２プリチャージ回路で
プリチャージされたビット線に指定されたメモリセルか
ら読み出されたデータの論理レベルを低速で判断する低
消費電力型の第２センス回路とを備えたことである。

［作用コ 半導体集積回路が高レベルの電源電圧で機能するときは
、第１プリチャージ回路と第１センス回路とが使用され
、高速でデータへのアクセスができる。

一方、半導体集積回路が低レベルで機能するときは、第
２プリチャージ回路と第２センス回路とが使用され、低
速ではあるが、低消費電力でデータへのアクセスを可能
にしている。

［実施例］ 次に本発明の実施例について図面を参照して説明する。

第１Ａ図は本発明の第１実施例を示す回路図である。第
１Ａ図はスタティックメモリ回路であり、１０１は高電
源電圧時のプリチャージ信号線（以下、プリチャージと
いう）、１０２は低電源電圧時のプリチャージ信号線（
プリチャージ２）であり、それぞれデータ線対１０９，
１１０に並列に接続されたプリチャージトランジスタ１
０６（Ｎチャンネルトランジスタ）、１０７（Ｐチャン
ネルトランジスタ）を駆動する。１０３はワード線であ
り、メモリセル１０８を選択し、データ線対セレクタ１
１はデータ線対を選択する。リード信号線１０５上のリ
ード信号は高電源電圧時使用の差動型センスアンプ１１
２のＮチャンネルトランジスタ１１４をオンさせ、セン
スアンプ１１２を活性化する。またクロックインバータ
１１５は、低電源電圧選択時にセンスアンプとして機能
するクロックインバータ１１６と高電源電圧選択時に使
用するセンスアンプ１１２との切り換えを行う。

本実施例においてプリチャージ用Ｎチャンネルトランジ
スタ１０６およびセンスアンプ駆動用Ｎチャンネルトラ
ンジスタ１１４は、他のＮチャンネルトランジスタとし
きい値が異なり約２ｖとなっている。従って、高い電源
電圧使用時にはプリチャージトランジスタにＮチャンネ
ル型を使用していることから、データ線の振幅が抑えら
れ消費電流を減らす効果がある。Ｖ　ＤＤ：＝　５　Ｖ
付近（高電源電圧での作動時）ではプリチャージ１信号
線１０１、ソート信号線１０５共に高レベルになるとＮ
チャンネルトランジスタ１０６．１１４を充分にオン状
態になるが、ＶＤＤ≦２Ｖ（低電源電圧作動時）では、
プリチャージ信号とリード信号はＮチャンネルトランジ
スタ１０６，１１４のしきい値を上回ることができず、
プリチャージトランジスタ１０６はオフし、センスアン
プ１１２は動作しない。一方、ＶＤＤ≦２Ｖになると、
第１Ｂ図の検出回路がプリチャージ２信号線１０２をア
クティブにし、更に信号ＳＷ、に’Ｗによりクコツクイ
ンバータ１１６を駆動状態とする。このときプリチャー
ジを実行するトランジスタはＮチャンネルトランジスタ
１０６からＰチャンネルトランジスタ１０７へ切り換え
られるが、これは電源電圧が低いとデータ線１０９，１
１０の振幅を大きくしなければ、センスアンプとして働
くクロックインバータ１１６の論理しきい値を越えられ
ないからである。またこの時、基準クロックは低速に切
り換わっているので、スタティック型ＲＡＭの動作速度
はクロックインバータ１１６で充分満足できる。

クロックインバータ１１６の消費電流はセンスアンプ１
１２の１／１０程度なのでメモリ全体の消費電流を減ら
す効果がある。

次に第１Ｂ図を参照してメモリ制御信号切り換え用の電
源電圧検出回路を説明する。電圧検出部１２０は、Ｐチ
ャンネルトランジスタ１】７と、該トランジスタ１１７
に直接接続されたしきい値約２■のＮチャンネルトラン
ジスタ１１８て構成されている。それぞれのゲートは接
地電位と電源電位ＶＤＤとに接続されているので、ＶＤ
Ｄ＝５Ｖ付近ではＮチャンネルトランジスタ１１８がオ
ンし、出力ノードＮ１は低レベルになる。

ＶＤＤ≦２Ｖでは、Ｎチャンネルトランジスタ１１８が
オフし、出力ノードＮ１がハイレベルとなる。従って、
ＶＤＤ＝５Ｖ付近ではＳＷ倍信号低レベルになり、クロ
ックインバータ１１５を選択し、また２人力ＮＡＮＤケ
ート１１９の出力とプリチャージ２信号線１１０は共に
高レベルになる。−方、ＶＤＤ≦２Ｖて４よ、逆にＳＷ
倍信号高レベルでクロックインバータ１１６を選択し、
プリチャージ２信号線１１０はプリチャージ１信号１０
２の反転信号となる。この検出回路の検出電圧は前述し
た２つのプリチャージトランジスタおよび、センスアン
プの切換と同様にＮチャンネルトランジスタのしきい値
で決定し、温度、電源電圧等の変化に対して安定性があ
るという利点がある。

次に第２実施例について説明する。第２図は本発明に係
るスタティック型メモリ回路の第２実施例を示す回路図
である。２０１はメモリセルアレイ部でセンスアンプ以
外のセレクタ、ブリチャージトランジスタも含め第１実
施例と同様の構成である。２０５はダイナミックラッチ
型と呼ばれるセンスアンプであり、インバータ２０８は
バッファとして機能する。２０６はプリチャージ用Ｐチ
ャンネルトランジスタであり、２０７はセンスアンプ駆
動用のしきい値の高い（約２Ｖ）Ｎチャンネルトランジ
スタであり、２０２，２０３はそれぞれプリチャージ信
号線とリード信号線を示す。

ダイナミックラッチ型センスアンプ２０５は一般的に低
い電源電圧（２Ｖ以下）では動作しないので、電源電圧
範囲の広いＩＣでは使用されないが差動型センスアンプ
よりも消費電流が小さい。本実施例において電源電圧が
低くなったときにはリード信号線２０３の高レベルがＮ
チャンネルトランジスタ２０７をオン状態にできず、ダ
イナミックラッチ型センスアンプ２０５は動作しなくな
る。

しかしデータ線にはバッファとしてインバータ２０８が
つながっているので、インバータ２０８がセンスアンプ
として働き、データの読み出しを行う。したがって、第
２実施例は電源電圧検出回路が不要であり、回路を簡素
化することができる。

以上説明したように本発明の実施例では、高い電源電圧
使用時にはＮチャンネルトランジスタでデータ線のプリ
チャージ電位を低くして、消費電流を抑えながらセンス
アンプを用いて１００ｎＳ程度の高速動作を実現し、一
方、低い電源電圧使用時ではＰチャンネルトランジスタ
でデータ線をプリチャージしてセンスレベルを上げてか
らインバータでセンス動作をすることにより、低速（１
μｓ以上）だが、センス部１個当りの消費電流をセンス
アンプ使用時（２００μＡ）の約１／１０（２０μＡ）
に抑制することができる。

また電源電圧の高低の検出をＮチャンネルトランジスタ
のしきい値（約２Ｖ）を利用して行うため、温度、電源
電圧等の変動に対して各部の検出電圧は安定するという
利点も有する。

［発明の効果］ 以上説明したように本発明は、高レベルの電源電圧では
第１センス回路を用いることで、高速でデータへのアク
セスを可能にし、一方、低レベルの電源電圧では低速で
はあるが、低消費電力でのデータアクセスを実現すると
いう効果を有する。

【図面の簡単な説明】

第１Ａ図は第１実施例の回路図、第１Ｂ図は電源電圧検
出回路の回路図、第２図は第２実施例の回路図、第３Ａ
図はマイクロコンピュータの回路図、第３Ｂ図は従来例
の波形図、第３ｃ図は従来例の回路図である。 １０６・・・・・・プリチャージ用Ｎチャンネルトラン
ジスタ （第１プリチャージ回路）、 １０７・・・・・・プリチャージ用Ｐチャンネルトラン
ジスタ （第２プリチャージ回路）、 １１２．２０５・・・・・・センスアンプ（第１センス
回路）、 １１６．２０８・・・・・・インバータ（第２センス回
路）、 １２０・・・・・・・・・・検出部。

Claims (2)

【特許請求の範囲】
1. （１）電源電圧を高レベルと低レベルに切り換えると異
   なる動作速度で機能する半導体集積回路と共に使用され
   るスタティック型メモリ回路において、 複数のメモリセルを有するメモリセルアレイと、該メモ
   リセルアレイに接続されたビット線と、電源電圧が高レ
   ベルのとき上記ビット線をプリチャージする第１プリチ
   ャージ回路と、該第１プリチャージ回路でプリチャージ
   されたビット線に指定されたメモリセルから読み出され
   たデータの論理レベルを高速で判断する第１センス回路
   と、電源電圧が低レベルの時上記ビット線をプリチャー
   ジする第２プリチャージ回路と、該第２プリチャージ回
   路でプリチャージされたビット線に指定されたメモリセ
   ルから読み出されたデータの論理レベルを低速で判断す
   る低消費電力型の第２センス回路とを備えたことを特徴
   とするスタティック型メモリ回路。
2. （２）特許請求の範囲第１項記載のスタティック型メモ
   リ回路において、上記電源電圧が高レベルか低レベルか
   を判断し上記第１プリチャージ回路または第２プリチャ
   ージ回路を選択的に活性化する電源電圧検出回路とを備
   え、上記電源電圧検出回路は電源電圧のレベルに応じて
   選択的にオンまたはオフするＮチャンネル型トランジス
   タを有することを特徴とするスタティック型メモリ回路
   。