JPH06223565A

JPH06223565A - 半導体記憶装置

Info

Publication number: JPH06223565A
Application number: JP5226860A
Authority: JP
Inventors: Katsuyuki Sato; 克之佐藤; Kazumasa Yanagisawa; 一正柳沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-09-13
Filing date: 1993-09-13
Publication date: 1994-08-12
Anticipated expiration: 2012-08-13
Also published as: JP2639473B2

Abstract

(57)【要約】（修正有）【目的】高集積度と低消費電力化を図った半導体記憶
装置を提供する。【構成】正の電源電圧Ｖ_CCが供給される第１の電源端
子と接地電位が供給される第２の電源端子との間にレベ
ル判定回路を設けると共に、上記第１の電源端子と基板
バックバイアス電圧発生回路の出力端子との間に直列接
続される第１の素子及び第２の素子とを含み上記第１の
素子と上記第２の素子との結合点からの出力を上記レベ
ル判定回路に入力するように構成されたレベル検出回路
とを設け、上記レベル検出回路において上記第１の電源
端子と上記基板バックバイアス電圧発生回路の出力端子
との間に形成される電流経路を上記直列接続される第１
及び第２の素子からなる単一の電流経路により構成し、
上記基板バックバイアス電圧発生回路を上記レベル判定
回路の出力信号に基づいて制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
するもので、例えば、ランダム・アクセス・メモリ（以
下ＲＡＭと記す）のように基板バックバイアス電圧発生
回路を内蔵した半導体記憶装置に有効な技術に関するも
のである。

【０００２】

【従来の技術】ＭＯＳＦＥＴ（絶縁ゲート形電界効果ト
ランジスタ）で構成された半導体記憶装置においては、
ＭＯＳＦＥＴのような回路素子と半導体基板との寄生容
量を減少させる等のために、基板バックバイアス電圧を
内蔵の基板バックバイアス電圧発生回路により形成する
ことが公知である（例えば、日経マグロウヒル社発行
「日経エレクトロニクス」１９７９年５月１４日号、頁
７７〜頁７９参照）。このように基板バックバイアス電
圧発生回路を内蔵することによって、半導体記憶装置に
供給されるべき電源電圧を５Ｖのような単一電圧化とす
ることができるとともに、その外部端子の削減を図るこ
とができる。この場合、発振回路により連続的に発生す
る出力パルスを整流する回路を用いたのでは、次のよう
な問題の生じることが本願発明者の研究によって明らか
にされた。すなわち、各回路が一斉に動作を開始する選
択状態と内部回路が何も動作を行わない非選択状態とで
は、基板に流れる電流が大きく異なるものである。した
がって、このように回路動作に無関係に発生する発振パ
ルスを整流して基板バックバイアス電圧を形成する場合
には、必然的に最悪条件を想定してその電流供給能力を
設定することになる。このため、比較的大きなキャパシ
タと整流素子及び駆動回路が必要となり、半導体記憶装
置における集積度が低下してしまう。これとともに、消
費電流が大きくなる。（基板バックバイアス電圧発生回
路については、例えば、特開昭５５−１３５６６号公報
参照）。

【０００３】

【発明が解決しようとする課題】この発明の目的は、高
集積度と低消費電力化を図った半導体記憶装置を提供す
ることにある。

【０００４】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述および添付図面から明ら
かになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、正の電源電圧が供給される
第１の電源端子と接地電位が供給される第２の電源端子
との間にレベル判定回路を設けると共に、上記第１の電
源端子と基板バックバイアス電圧発生回路の出力端子と
の間に直列接続される第１の素子及び第２の素子とを含
み上記第１の素子と上記第２の素子との結合点からの出
力を上記レベル判定回路に入力するように構成されたレ
ベル検出回路とを設け、上記レベル検出回路において上
記第１の電源端子と上記基板バックバイアス電圧発生回
路の出力端子との間に形成される電流経路を上記直列接
続される第１及び第２の素子からなる単一の電流経路に
より構成し、上記基板バックバイアス電圧発生回路を上
記レベル判定回路の出力信号に基づいて制御する。

【０００６】

【作用】基板バックバイアス電圧のレベルをレベル検出
回路にてモニターしてこのレベル検出出力により基板バ
ックバイアス電圧を形成する発振回路またはその整流回
路の動作を選択的に停止させることにより、実質的に無
駄とされる電流消費を抑えることができ、基板バックバ
イアス電圧発生回路を内蔵した半導体記憶装置の低消費
電力化を図ることができる。さらには、ゲートに回路の
接地電位が供給されたＰチャンネルＭＯＳＦＥＴによる
レベルリミッタ作用と、ダイオード形態のＮチャンネル
ＭＯＳＦＥＴを用いることによって、簡単な構成で、し
かも実質的に正の電源電圧を用いるだけで接地電位を基
準とした負の電圧のレベルを検出することができる。

【０００７】

【実施例】図１には、この発明に係るダイナミック型Ｒ
ＡＭの一実施例の回路図が示されている。同図の各回路
素子ないし回路ブロックは、公知の半導体集積回路の製
造技術によって、特に制限されないが、単結晶シリコン
のような１個の半導体基板上において形成される。半導
体基板上に形成される種々のＭＯＳＦＥＴはエンハンス
メントモードである（後述する他の実施例のそれも同
じ）。

【０００８】メモリアレイＭＡＲＹは、マトリクス配置
された複数のメモリセルＭＣと、複数のデータ線ＤＬ，
ＤＬＢと複数のワード線とからなる。ここで、負荷側で
アクティブになるものに対しては、以下、Ｂ（バー）を
付して記す。特に制限されないが、メモリアレイＭＡＲ
Ｙは、折り返しビット線（データ線）方式とされてい
る。

【０００９】メモリセルＭＣのそれぞれは、その一端が
回路の電源端子のような基準電位点に供給された情報記
憶キャパシタＣ_sとこの情報記憶キャパシタＣ_sとデータ
線との間に設けられたアドレス選択用ＭＯＳＦＥＴＱ_m
とからなる。メモリセルＭＣに記憶される論理”
１”，”０”の情報はキャパシタＣ_sに電荷が有るか無
いかと対応される。情報の読み出しにおいては、メモリ
アレイＭＡＲＹにおける各データ線ＤＬ，ＤＬＢが先ず
プリチャージ回路ＰＣによってほぼ回路の電源電圧Ｖ_cc
に近いレベルでプリチャージされる。このプリチャージ
回路ＰＣは、例えば図示のように各データ線ＤＬ，ＤＬ
Ｂと電源端子Ｖ_ccとの間に設けられたプリチャージＭＯ
ＳＦＥＴＱ_c1，Ｑ_c2からなる。プリチャージＭＯＳＦＥ
ＴＱ_c1，Ｑ_c2は、プリチャージパルスφ_pcによってその
導通，非導通が制御される。なお、プリチャージ回路Ｐ
Ｃは、プリチャージＭＯＳＦＥＴＱ_c1，Ｑ_c2とともに、
対とされるデータ線ＤＬとＤＬＢとの間に設けられ、プ
リチャージパルスφ_pcによって制御されるイコライズＭ
ＯＳＦＥＴを含んで良い。

【００１０】メモリアレイＭＡＲＹにおける複数のワー
ド線ＷＬは、各データ線がプリチャージされた後にその
一つが選択される。これに応じて、その選択されたワー
ド線に対応されたメモリセルにおけるＭＯＳＦＥＴＱ_m
がオン状態にされキャパシタＣ_sがデータ線ＤＬ又はＤ
ＬＢに結合される。これに応じてそのメモリセルＭＣが
結合されているデータ線ＤＬ又はＤＬＢの電位が変化さ
れる。このときデータ線ＤＬ又はＤＬＢの電位はキャパ
シタＣ_Sに蓄積された電荷量に応じて変化される。この
データ線の電位変化は、センスアンプＳＡによってセン
スされる。大容量のメモリアレイにおいてメモリセルＭ
Ｃは小さい寸法をもって形成され、またそれぞれのデー
タ線ＤＬ，ＤＬＢに多くのメモリセルが結合される。そ
れ故に、上記キャパシタＣ_sと、共通のデータ線ＤＬの
浮遊容量Ｃ₀（図示せず）との比Ｃ_s／Ｃ₀は非常に小さ
な値になる。したがって、上記キャパシタＣ_sに蓄積さ
れていた電荷と対応してデータ線ＤＬ又はＤＬＢに与え
られる電位変化すなわち信号は、非常に微少なレベルと
なる。

【００１１】特に制限されないが、この実施例に従う
と、このような微少な信号を検出するために良く知られ
ているダイナミック型ＲＡＭのそれと同様に各データ線
に１個ずつダミーセルＤＣが設けられている。このダミ
ーセルＤＣは、そのキャパシタＣ_Dの容量値がメモリセ
ルＭＣのキャパシタＣ_sのほぼ半分であることを除き、
メモリセルＭＣと同じ製造条件、同じ設計定数で作られ
ている。キャパシタＣ_Dは、そのアドレッシングに先立
って、タイミング信号φ_dを受けるＭＯＳＦＥＴＱ_dによ
って接地電位に充電される。キャパシタＣ_Dは、その容
量値がキャパシタＣ_sの約半分の容量値に設定されてい
るので、メモリセルＭＣからの読み出し信号のほぼ半分
に等しい基準電圧を形成することになる。

【００１２】同図においてＳＡは、上記アドレッシング
により生じるこのような電位変化の差を、タイミング信
号（センスアンプ制御信号）φ_pa1，φ_pa2で決まるセン
ス期間に拡大するセンスアンプであり（その動作は後述
する）、一対の平行に配置された相補データ線ＤＬ，Ｄ
ＬＢにその入出力ノードが結合されている。相補データ
線ＤＬ，ＤＬＢに結合されるメモリセルの数は、データ
読み出しの際のデータ検出精度を上げるため互いに等し
くされている。

【００１３】上記アドレッシングにおいて、相補データ
線対ＤＬ，ＤＬＢの一方に結合されたメモリセルＭＣが
選択された場合、それに対応して他方のデータ線に結合
されているダミーセルＤＣが選択されるように一対のダ
ミーワード線ＤＷＬ，ＤＷＬＢの一方が選択される。

【００１４】上記センスアンプＳＡは、ゲート・ドレイ
ンが交差結線された一対のＭＯＳＦＥＴＱ₁，Ｑ₂を有
し、これらのＭＯＳＦＥＴにより、相補データ線ＤＬ，
ＤＬＢに現われた微少な信号を差動的に増幅する。この
増幅動作は、比較的小さいコンダクタンスを示すように
されたＭＯＳＦＥＴＱ₇と比較的大きいコンダクタンス
を示すようにされたＭＯＳＦＥＴＱ₈との動作によって
２段階に分けられる。すなわち、第１段階の増幅動作
は、比較的早いタイミング信号φ_pa1によってＭＯＳＦ
ＥＴＱ₇が導通し始めるとそれに応じて開始される。第
２段階の増幅動作は、相補データ線ＤＬ，ＤＬＢ間の差
電位がある程度大きくなったタイミングにおいてタイミ
ング信号φ_pa2が発生されることによって開始される。
すなわち、第２段階の増幅動作はタイミング信号φ_pa2
によってＭＯＳＦＥＴＱ₈が導通されるとそれに応じて
開始される。このようなセンスアンプＳＡの２段階動作
は、相補データ線ＤＬとＤＬＢとの間の電位差の誤りの
ない増幅と高速度の増幅とを可能にする。センスアンプ
ＳＡによる増幅の結果として、一対のデータ線のうちの
一方は電源電圧Ｖ_ccよりも若干低いような高い電位にさ
れ、他方はほぼ回路の接地電位（０Ｖ）に等しい低い電
位にされる。

【００１５】上記のアドレッシングの際、一旦破壊され
かかったメモリセルＭＣの記憶情報は、このセンス動作
によって得られたハイレベル若しくはロウレベルの電位
がそのままメモリセルＭＣに供給されることによって回
復される。すなわち、一旦読み出された記憶情報は、メ
モリセルに再書き込みされる。

【００１６】相補データ線ＤＬとＤＬＢとの間に設けら
れたアクティブリストア回路ＡＲは、メモリセルＭＣに
再書き込みされるハイレベルの電位を回路の電源電圧Ｖ
_CCに実質的に等しいレベルまで上昇させるために設けら
れている。このアクティブリストア回路ＡＲは、ロウレ
ベルの信号に対して何ら影響を与えずハイレベルの信号
にのみ選択的に電源電圧Ｖ_CCの電位にブーストする働き
がある。このようなアクティブリストア回路ＡＲの具体
的回路構成は、この発明に直接関係ないのでその詳細な
説明を省略する。

【００１７】データ線対ＤＬ，ＤＬＢとコモン相補デー
タ線ＣＤＬ，ＣＤＬＢとの間には、ＭＯＳＦＥＴＱ₃，
Ｑ₄からなるカラムスイッチＣＷが設けられている。同
様に、他のデータ線対とコモン相補データ線ＣＤＬ，Ｃ
ＤＬＢとの間にも同様なＭＯＳＦＥＴＱ₅，Ｑ₆からなる
カラムスイッチＣＷが設けられている。このコモン相補
データ線対ＣＤＬ，ＣＤＬＢには、出力アンプを含むデ
ータ出力バッファＤＯＢの入力端子とデータ入力バッフ
ァＤＩＢの出力端子に接続されている。

【００１８】ロウデコーダ及びカラムデコーダＲ，Ｃ−
ＤＣＲは、アドレスバッファＡＤＢで形成された内部相
補アドレス信号を受けて、１本のワード線及びダミーワ
ード線を選択するための選択信号並びにカラムスイッチ
に供給すべきカラムスイッチ選択信号を形成する。これ
によってメモリセル及びダミーセルのアドレッシングが
行なわれる。

【００１９】アドレスバッファＡＤＢは、その動作がタ
イミング信号φ_ar及びφ_acによって制御され、ロウデコ
ーダ及びカラムデコーダＲ，Ｃ−ＤＣＲはその動作がタ
イミング信号φ_x，φ_yによって制御される。すなわち、
外部アドレス信号ＡＸ₀〜ＡＸ_iは、ロウアドレスストロ
ーブ信号ＲＡＳＢにより形成されたタイミング信号φ_ar
に同期してアドレスバッファＲ−ＡＤＢに取り込まれ
る。アドレスバッファＲ−ＡＤＢによって形成される内
部アドレス信号は、ロウデコーダＲ−ＤＣＲに伝えられ
る。アドレスデコーダＲ−ＤＣＲは、アドレスバッファ
Ｒ−ＡＤＢから供給される内部アドレス信号をデコード
し、ワード線選択タイミング信号φ_xに従ったタイミン
グにおいてワード線及びダミーワード線の一つずつを選
択レベルにさせる。

【００２０】また、外部アドレス信号ＡＹ₀〜ＡＹ_lはカ
ラムアドレスストローブ信号ＣＡＳＢにより形成された
タイミング信号φ_acに同期してアドレスバッファＣ−Ａ
ＤＢに取り込まれ、カラムデコーダＣ−ＤＣＲに伝えら
れる。カラムデコーダＣ−ＤＣＲは、データ線選択タイ
ミング信号φ_yに従ったタイミングにおいて所定のデー
タ線を選択させるためのカラム選択信号を出力する。

【００２１】タイミング制御回路ＴＣは、外部端子から
供給されたロウアドレスストローブ信号ＲＡＳＢ，カラ
ムアドレスストローブ信号ＣＡＳＢ及びライトイネーブ
ル信号ＷＥＢを受け、上記代表として例示的に示された
タイミング信号の他、メモリ動作に必要な他の各種タイ
ミング信号を形成する。

【００２２】特に制限されないが、装置を低消費電力に
するため及びワード線を選択状態にしておいてカラムア
ドレス信号を切り換えることにより連続読み出し動作を
可能にするため、上記カラム系のアドレスバッファとア
ドレスデコーダ，データ出力バッファＤＯＢはＣＭＯＳ
（相補型）スタティック型回路により構成される。

【００２３】基板バックバイアス電圧発生回路Ｖ_BB−Ｇ
は、集積回路の外部端子を構成する電源端子Ｖ_CCと基準
電位端子（もしくはアース端子）ＧＮＤとの間に加えら
れる＋５Ｖのような正の電源電圧によって動作され、負
のバイアス電圧を出力する。

【００２４】基板バックバイアス電圧発生回路Ｖ_BB−Ｇ
から出力されるバイアス電圧は、メモリアレイにおける
ＭＯＳＦＥＴＱ_m及び図示されている回路ブロックを構
成するＭＯＳＦＥＴの共通の基体ゲートとしての半導体
領域に供給される。

【００２５】特に制限されないが、この実施例のＣＭＯ
Ｓ集積回路は、単結晶Ｐ型シリコンからなる半導体基板
に形成される。メモリアレイＭＡＲＹにおけるＭＯＳＦ
ＥＴＱ_mのようなＮチャンネルＭＯＳＦＥＴは、かかる
半導体基板表面に形成されたソース領域，ドレイン領域
及びソース領域とドレイン領域との間の半導体基板表面
に薄い厚さのゲート絶縁膜を介して形成されたポリシリ
コンからなるようなゲート電極から構成される。Ｐチャ
ンネルＭＯＳＦＥＴは、上記半導体基板表面に形成され
たＮ型ウェル領域に形成される。これによって、半導体
基板は、その上に形成された複数のＮチャンネルＭＯＳ
ＦＥＴの共通の基体ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルＭＯＳＦＥＴの基
体ゲートを構成する。ＰチャンネルＭＯＳＦＥＴの基体
ゲートすなわちＮ型ウェル領域は、図１の電源端子Ｖ_CC
に結合される。

【００２６】この実施例のＣＭＯＳ集積回路は、図示し
ないけれども、半導体基板の主面のうち、活性領域とさ
れるべき表面部分以外の表面部分、すなわちＭＯＳＦＥ
Ｔ，ＭＯＳキャパシタ及び半導体配線領域等を形成すべ
き表面部分以外の表面部分は、比較的厚い厚さのフィー
ルド絶縁膜によって覆われる。必要とされる配線層は、
フィールド絶縁膜上に延長されたり、活性領域上に絶縁
膜を介して延長される。

【００２７】この構造に従うと、基板バックバイアス電
圧発生回路Ｖ_BB−Ｇから出力される基板バックバイアス
電圧−Ｖ_BBは、半導体基板の表面に形成されたＮチャン
ネルＭＯＳＦＥＴの共通の基体ゲートに供給される。

【００２８】基板バックバイアス電圧は、Ｎチャンネル
ＭＯＳＦＥＴのソース・ドレイン領域と半導体基板との
間のＰＮ接合によって形成される接合容量及び半導体配
線領域と半導体基板との間のＰＮ接合によって形成され
る接合容量を減少させる。これに応じて、集積回路は、
それにおける動作速度を制限する寄生容量が減少される
ので、高速動作可能となる。

【００２９】アドレス選択ＭＯＳＦＥＴのようなＭＯＳ
ＦＥＴは、それがオフ状態にされているときでも、往々
にしてリーク電流を生ずる。このＭＯＳＦＥＴは、基板
バックバイアス電圧−Ｖ_BBが印加されたときの基板バイ
アス効果によってそのしきい値電圧が適当に増加され、
それによってそれにおけるリーク電流が減少される。ア
ドレス選択用ＭＯＳＦＥＴにおけるリーク電流の減少の
結果として、情報記憶キャパシタＣ_sにおける保持電荷
は、比較的長時間にわたって保持されるようになる。

【００３０】集積回路において、フィールド絶縁膜とそ
の上に延長される信号配線のような配線からなる構造
は、寄生ＭＯＳＦＥＴ構造の一部を構成するとみなされ
る。基板バックバイアス電圧−Ｖ_BBは、寄生ＭＯＳＦＥ
Ｔのしきい値電圧を増加させ、寄生ＭＯＳＦＥＴが動作
しないようにさせる。

【００３１】ＭＯＳＦＥＴの基板バイアス効果によるし
きい値電圧の増加の割合は、良く知られているように基
板バックバイアス電圧が増大するに従って小さくなる。
それ故に、ＮチャンネルＭＯＳＦＥＴのしきい値電圧
は、集積回路の製造ばらつきに基づく特性ばらつきにか
かわらずに、基板バックバイアス電圧−Ｖ_BBが発生され
ると比較的せまい範囲内の値になる。

【００３２】基板バックバイアス電圧発生回路Ｖ_BB−Ｇ
は、後の説明から明らかとなるように、キャパシタを利
用するチャージポンプ作用によって周期的に基板バック
バイアス電圧を発生する。この基板バックバイアス電圧
は、それが与えられる半導体基板と電源配線、半導体領
域等との間に存在する寄生容量，浮遊容量によって平滑
される。

【００３３】基板バックバイアス電圧は、ＭＯＳＦＥＴ
のソース・ドレイン領域と半導体基板との間に生ずるよ
うなリーク電流によって減少する。

【００３４】ここで、半導体基板に対するリーク電流
は、必ずしも一定でなく、回路動作に影響される。この
リーク電流は、ＭＯＳＦＥＴのスイッチ状態が変化され
ずに固定もしくは静止されているなら比較的小さい。こ
れに対し、このリーク電流は、ＭＯＳＦＥＴのスイッチ
状態が変化されると、それに応じて増加されてしまう。
なお、基板へのリーク電流の発生メカニズムについては
必要なら１９８１年付ジョーンウイリィアンドサ
ンズ（ＪｈｏｎＷｉｌｌｙ＆Ｓｏｎｓ）社発行、
エム．エス．スツェー（Ｓ．Ｍ．Ｓｚｅ）著、フィジク
スオブセミコンダクターデバイゼズ）、第４８０
頁ないし４８７頁を参照されたい。

【００３５】図１のダイナミック型ＲＡＭにおいては、
基板リーク電流は、ロウアドレスストローブ信号ＲＡＳ
Ｂ，カラムアドレスストローブ信号ＣＡＳＢ等にもとづ
いてタイミング制御回路ＴＣ，アドレスバッファ，デコ
ーダ，センスアンプ等の回路が動作されると、それに応
じて増加される。

【００３６】この実施例に従うと、基板バックバイアス
電圧発生回路Ｖ_BB−Ｇは、基板リーク電流が増加された
ときにおいても、基板バイアス電位を適切な値に維持さ
せることができるようにするために、比較的大きい駆動
能力を持つようにされる。それとともに、基板バックバ
イアス電圧発生回路Ｖ_BB−Ｇは、低消費電力特性を示す
ようにされる。

【００３７】この実施例の基板バックバイアス電圧発生
回路Ｖ_BB−Ｇは、特に制限されないが駆動能力と消費電
力との点から、定常的動作の回路部分と間欠的動作の回
路部分とを含むようにされる。定常的動作の回路部分
は、図１の各回路が実質的に非動作にされているときに
おいて基板バックバイアス電圧Ｖ_BBを所望の値に維持さ
せることができるところの駆動能力を持つようにされ
る。

【００３８】これに対して、間欠動作の回路部分は、基
板リーク電流が増大されたときでも基板バックバイアス
電圧Ｖ_BBを所望の値に維持させることができるようにす
るために、比較的大きい駆動能力を持つようにされる。

【００３９】間欠動作の回路部分の動作制御のために、
図１に示されるようなレベル検出回路ＶＬＤが設けられ
ている。レベル検出回路ＶＬＤは、基板バックバイアス
電圧−Ｖ_BBを検出し、基板バックバイアス電圧−Ｖ_BBが
所望レベルよりも小さくなったとき、間欠動作の回路部
分を動作させるための信号を出力する。

【００４０】特に制限されないが、この実施例に従う
と、基板バックバイアス電圧発生回路Ｖ_BB−Ｇにおける
間欠動作の回路部分は、外部制御信号ＲＡＳＢにもとづ
いてタイミング制御回路ＴＣから出力される制御信号Ｒ
ＡＳ₁Ｂによってもその動作が制御されるようにされ
る。

【００４１】この機構に従うと、次の回路動作が可能と
なる。

【００４２】すなわち、実施例のダイナミック型ＲＡＭ
のアクセスがロウアドレスストローブ信号ＲＡＳＢによ
って開始される場合、それに応じて図示された回路の動
作が開始されるので、基板リーク電流が増大されること
になる。基板バックバイアス電圧−Ｖ_BBは、基板リーク
電流の増大によってそのレベルが小さくなる。この場
合、基板バックバイアス電圧は、たとえ制御信号ＲＡＳ
₁Ｂによる回路動作の制御が無くても、レベル検出回路
ＶＬＤと間欠動作の回路部分とによって構成される帰還
経路によって再び所望レベルとなるように制御される。
しかしながら、この場合、基板バックバイアス電圧が再
び所望レベルに回復されるまでの時間は、間欠動作の回
路部分の出力変化スピードに応じて、やや長くなる。

【００４３】これに対して、この実施例のように制御信
号ＲＡＳ₁Ｂ、すなわちタイミング制御回路ＴＣから出
力される制御信号のうちの早いタイミング制御信号を利
用する場合は、基板リーク電流が急激に増大されるタイ
ミングと実質的に同じタイミングにおいて間欠動作の回
路部分の動作を開始させることができる。その結果とし
て、基板バックバイアス電圧の大幅なレベル変化を防ぐ
ことができる。

【００４４】なお、基板バックバイアス電圧発生回路Ｖ
_BB−Ｇにおける間欠動作の回路部分を制御信号ＲＡＳ₁
Ｂのような制御信号によって制御する場合、レベル検出
回路ＶＬＤを省略することが可能である。しかしなが
ら、このようにする場合、次の点に注意する必要があ
る。

【００４５】すなわち、基板バックバイアス電圧−Ｖ_BB
は、電源投入時において比較的短時間内にほぼ０ボルト
から所定レベルにまで変化される方が望ましい。電源投
入時の基板バックバイアス電圧の発生を早めるために
は、基板バックバイアス電圧発生回路Ｖ_BB−Ｇにおける
間欠動作の回路部分をも動作させることが必要となる。
そのためには、電源投入時とともに外部端子ＲＡＳＢに
ダミー動作サイクルを実行させるためのロウアドレスス
トローブ信号を加えることが必要となってくる。

【００４６】レベル検出回路ＶＬＤの検出出力が利用さ
れる場合、その検出出力によって間欠動作の回路部分が
直ちに動作状態にされるので、基板バックバイアス電圧
は、電源投入時において、外部端子ＲＡＳＢに加えられ
る信号にかかわらずに比較的短時間内に所定レベルにま
で変化される。

【００４７】レベル検出回路ＶＬＤの出力の利用が無い
場合は、また、基板バックバイアス電圧は、集積回路の
動作温度の上昇に伴う基板リーク電流の増大によって不
所望にそのレベルが小さくなってしまう恐れを生ずる。

【００４８】図２には、上記基板バックバイアス電圧発
生回路Ｖ_BB−Ｇの一実施例の回路図が示されている。な
お、同図において、ソース・ドレイン間に直線が付加さ
れたＭＯＳＦＥＴはＰチャンネル型である。

【００４９】この実施例では、２種類の基板バックバイ
アス電圧発生回路すなわち定常的動作の回路部分を成す
基板バックバイアス電圧発生回路と、間欠的動作の回路
部分を成す基板バックバイアス電圧発生回路とが設けら
れている。一方の定常的動作の基板バックバイアス電圧
発生回路は、発振回路ＯＳＣ₂と、その出力の波形整形
と増幅を行うＣＭＯＳインバータ回路ＩＮＶ₄，ＩＮＶ₅
及び整流回路から構成される。

【００５０】発振回路ＯＳＣは、電源電圧Ｖ_CCによって
動作され、例えば奇数個のＣＭＯＳインバータ回路がリ
ング状に結合されることによって構成されたリング発振
器から構成される。

【００５１】整流回路は、チャージポンプ用のキャパシ
タＣ₂と、整流素子として動作するようにそのゲート電
極がそのドレイン電極（印加される電圧極性によってド
レイン電極として作用するかソース電極として作用する
かが異なるが便宜上ドレイン電極と称する）に結合され
たＭＯＳＦＥＴＱ₂₀及びＱ₂₁とからなる。特に制限され
ないが、キャパシタＣ₂は、ＮチャンネルＭＯＳＦＥＴ
と類似の構造にされることによってＭＯＳキャパシタ構
造をとるようにされている。キャパシタＣ₂の一方の電
極、すなわちＭＯＳＦＥＴのゲート電極と対応される電
極は、出力バッファとしてのＣＭＯＳインバータ回路Ｉ
Ｖ₅の出力端子に結合されている。キャパシタＣ₂の他方
の電極すなわちＭＯＳＦＥＴのソース又はドレイン電極
と対応される電極は、ＭＯＳＦＥＴＱ₂₀とＱ₂₁の共通接
続点に接続されている。

【００５２】整流素子としてのＭＯＳＦＥＴＱ₂₀は、キ
ャパシタＣ₂の他方の電極と回路の接地点ＧＮＤとの間
に設けられ、ＭＯＳＦＥＴＱ₂₁は上記他方の電極と半導
体基板との間に設けられている。

【００５３】この基板と回路の接地電位点との間には、
実質的に、基板バックバイアス電圧を保持する寄生容量
Ｃ_sb（図示せず）が存在する。

【００５４】上記ダイオード形態のＭＯＳＦＥＴＱ
₂₀は、発振パルスがハイレベル（電源電圧Ｖ_CC）のとき
オン状態となる。これにより、キャパシタＣ₂は上記出
力ハイレベルによってプリチャージが行なわれる。次に
発振出力パルスがロウレベル（回路の接地電位）にされ
たとき、キャパシタＣ₂の他方の電極は、−（Ｖ_CC−Ｖ
_th）の負電位となる。ここで、Ｖ_thはＭＯＳＦＥＴＱ₂₀
のしきい値電圧である。この負電位によりダイオード形
態のＭＯＳＦＥＴＱ₂₁はオン状態にされ、上記寄生容量
Ｃ_sbに負電位を伝える。これにより、基板には−Ｖ_BBの
基板バックバイアス電圧が与えられる。上記定常動作の
基板バックバイアス電圧発生回路は、上記ＲＡＭがチッ
プ非選択状態にされたときに、基板に対して流れるリー
ク電流を補うことが出来る程度の比較的小さな電流供給
能力を持つようにされる。

【００５５】定常動作の基板バックバイアス電圧発生回
路の電流供給能力は、実質的にキャパシタＣ₂のキャパ
シタンスと発振回路ＯＳＣの発振周波数とによって決定
される。すなわち、１個の発振出力パルスに応答して半
導体基板に注入される電荷量は、キャパシタＣ₂のキャ
パシタンスが大きければ、それに応じて大きくなる。ま
た、単位時間当りに半導体基板に電荷が注入される回数
は、発振回路ＯＳＣ₂の発振周波数が大きければそれに
応じて多くなる。

【００５６】この実施例に従うと、定常動作の基板バッ
クバイアス電圧発生回路は、必要とされる比較的小さい
電流供給能力を確保しつつ低消費電力特性を示すような
構成にされる。発振回路ＯＳＣ₂の発振周波数は、その
発振回路を構成するＣＭＯＳインバータ回路の適当な個
数の設定と、それぞれの信号遅延特性との適当な設定と
によって、例えば１ないし２メガヘルツのような比較的
低い値にされる。キャパシタＣ₂のキャパシタンスは比
較的小さい値に設定される。

【００５７】ここで、発振回路ＯＳＣ₂における消費電
力は、発振周波数に比例する。すなわち、発振回路ＯＳ
Ｃ₂を構成するそれぞれのＣＭＯＳインバータ回路の動
作電流もしくは消費電流は、良く知られているＣＭＯＳ
インバータ回路のそれと同様に、それぞれの出力に結合
されている負荷容量（配線容量や後段のインバータ回路
の入力容量等からなる）の充放電のために必要とされる
ところのいわゆる過渡電流に比例され、それぞれの入力
もしくは出力がハイレベルもしくはロウレベルにされて
いる静止状態においては実質的に０である。それぞれの
ＣＭＯＳインバータ回路の過渡電流が動作周波数に比例
されるので、低発振周波数の発振回路ＯＳＣ₂の消費電
力は、小さい。

【００５８】この実施例に従うと、整流回路を駆動する
ための出力バッファとしてのＣＭＯＳインバータ回路Ｉ
Ｖ₅の駆動能力は、キャパシタＣ₂が比較的小さくされる
ので、比較的小さくされて良い。それ故に、このＣＭＯ
Ｓインバータ回路ＩＶ₅を構成する図示しないＰチャン
ネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴは、低い
オン抵抗を持つことが必要とされないので、小さいサイ
ズにされて良い。波形整流回路としてのＣＭＯＳインバ
ータ回路ＩＶ₄を構成する図示しないＰチャンネルＭＯ
ＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴは、ＣＭＯＳイ
ンバータ回路ＩＮＶ₅を構成するＭＯＳＦＥＴが小さく
されることによって比較的軽い容量性負荷を駆動できれ
ば良い。それ故にＣＭＯＳインバータ回路ＩＶ₄を構成
するＭＯＳＦＥＴは、小さいサイズとされて良い。

【００５９】間欠動作の基板バックバイアス電圧発生回
路は、制御可能な発振回路すなわち間欠動作可能な発振
回路ＯＳＣ₁と、波形整流回路としてのＣＭＯＳインバ
ータ回路ＩＶ₂と、出力バッファとしてのＣＭＯＳイン
バータ回路ＩＶ₃と、整流回路とから構成されている。

【００６０】特に制限されないが、発振回路ＯＳＣ
₁は、ＣＭＯＳナンド（ＮＡＮＤ）ゲート回路Ｇ₂ないし
Ｇ₄から構成されている。ゲート回路Ｇ₂ないしＧ₄はリ
ング状に結合されている。すなわちゲート回路Ｇ₂ない
しＧ₄のそれぞれの出力端子は、後段のゲート回路の一
方の入力端子に結合されている。終段のゲート回路Ｇ₄
の出力端子は、初段のゲート回路Ｇ₂の一方の入力端子
に結合されている。ゲート回路Ｇ₂ないしＧ₄のそれぞれ
の他方の入力端子は、共通接続され、動作制御端子とさ
れている。

【００６１】発振回路ＯＳＣ₁において、それぞれのゲ
ート回路は、動作制御端子に供給される制御信号がハイ
レベル（論理”１”）なら、それに応じて実質的にイン
バータとして動作を行なう。それ故に発振回路ＯＳＣ₁
はリングオシレータとしての発振動作を行なう。制御信
号がロウレベル（論理”０”）なら、ゲート回路Ｇ₂な
いしＧ₄のそれぞれの出力はハイレベルに固定される。

【００６２】整流回路は、図示のようにキャパシタＣ₁
及びＭＯＳＦＥＴＱ₁₈及びＱ₁₉から構成されている。

【００６３】発振回路ＯＳＣ₁がその制御入力のハイレ
ベルによって動作状態にされているなら、それに応じて
キャパシタＣ₁及びＭＯＳＦＥＴＱ₁₈及びＱ₁₉から成る
整流回路が動作される。それに応じて、半導体基板に基
板バックバイアス電圧を与えるための電荷が注入され
る。このときの基板バックバイアス電圧は、前述の定常
動作の基板バックバイアス電圧発生回路とこの間欠動作
の基板バックバイアス電圧発生回路との共動により決定
される。

【００６４】発振回路ＯＳＣ₁がその制御入力のロウレ
ベルによって非動作状態にされているなら、キャパシタ
Ｃ₁及びＭＯＳＦＥＴＱ₁₈及びＱ₁₉からなる整流回路は
動作されない。このとき、ＣＭＯＳインバータ回路ＩＶ
₃の出力は、発振回路ＯＳＣ₁のハイレベル出力によって
ハイレベルに維持される。キャパシタＣ₁は、インバー
タＩＶ₃のハイレベル出力によってチャージ状態に維持
される。この構成は、発振回路ＯＳＣ₁の動作が開始さ
れたときの早いタイミングでの基板への電荷注入を可能
とする。

【００６５】発振回路ＯＳＣ₁を構成するＣＭＯＳナン
ドゲート回路Ｇ₂ないしＧ₄は、ＣＭＯＳインバータ回路
と同様に、それぞれが静止状態にされている限り電流を
消費しない。それ故に間欠動作の基板バックバイアス電
圧発生回路の消費電力は、発振回路ＯＳＣ₁の動作が停
止されている期間において実質的に０となる。

【００６６】この間欠動作の基板バックバイアス電圧発
生回路は、ＲＡＭが動作状態になった時に基板に流れる
比較的大きなリーク電流を補うような比較的大きな電流
供給能力を持つようにされる。このため、キャパシタＣ
₁のキャパシタンスは、比較的大きな値にされ、発振回
路ＯＳＣ₁の発振周波数は、例えば１０ないし１５メガ
ヘルツにような比較的大きい値にされる。

【００６７】ＣＭＯＳインバータ回路ＩＶ₃を構成する
図示しないＰチャンネルＭＯＳＦＥＴとＮチャンネルＭ
ＯＳＦＥＴは、整流回路が比較的重い負荷を構成するこ
ととなることに対応して、比較的大きいサイズを持つよ
うにされる。ＣＭＯＳインバータ回路ＩＶ₂を構成する
図示しないＰチャンネルＭＯＳＦＥＴ及びＮチャンネル
ＭＯＳＦＥＴは、それによってＣＭＯＳインバータ回路
ＩＶ₃を充分に駆動できるようにするために、比較的大
きいサイズを持つようにされる。

【００６８】この実施例では、上記基板バックバイアス
電圧発生回路を必要な時にのみ動作させるようにするた
め、ＭＯＳＦＥＴＱ₁₀ないしＱ₁₇及びＣＭＯＳインバー
タ回路ＩＶ₀及びＩＶ₁からなるレベル検出回路と、ＣＭ
ＯＳナンドゲート回路Ｇ₁とからなる制御回路が設けら
れている。

【００６９】レベル検出回路は、上記基板バックバイア
ス電圧−Ｖ_BBがＲＡＭの動作の高速動作に必要な一定の
レベルを越えて絶対値的に大きくされたのを検出するた
めに設けられている。レベル検出回路において、Ｐチャ
ンネルＭＯＳＦＥＴＱ₁₀は、定電流負荷として作用する
ようにそのゲートに定常的に回路の接地電位が供給され
ることによって、定常的にオン状態にされる。このＭＯ
ＳＦＥＴＱ₁₀には、レベルクランプ用のＰチャンネルＭ
ＯＳＦＥＴＱ₁₁が直列に接続される。このＭＯＳＦＥＴ
Ｑ₁₁は、そのゲートに定常的に回路の接地電位が供給さ
れることによって定常的にオン状態にされる。これによ
ってＭＯＳＦＥＴＱ₁₁のソース電位すなわちＭＯＳＦＥ
ＴＱ₁₀のドレインに結合された電極の電位は、回路の接
地電位より少なくとも高いレベルにされ、ドレインはほ
ぼ回路の接地電位にされる。上記ＭＯＳＦＥＴＱ₁₁のド
レインと基板（−Ｖ_BB）との間には、ダイオード形態の
ＭＯＳＦＥＴＱ₁₂〜Ｑ₁₄が直列接続されている。

【００７０】これによって、レベル検出回路の検出レベ
ルは、直列接続されたＭＯＳＦＥＴのしきい値電圧Ｖ_th
の和３Ｖ_thと実質的に等しくなる。今、基板バックバイ
アス電圧−Ｖ_BBが上記ダイオード形態のＭＯＳＦＥＴＱ
₁₂〜Ｑ₁₄による合計のしきい値電圧３Ｖ_thより小さいレ
ベルであるなら、ＭＯＳＦＥＴＱ₁₂〜Ｑ₁₄はオフ状態に
されている。このとき、ＭＯＳＦＥＴＱ₁₁とＱ₁₀の接続
点の電位は、ほぼ電源電圧Ｖ_CCのようなハイレベルにな
る。一方、上記基板バックバイアス電圧−Ｖ_BBが上記ダ
イオード形態のＭＯＳＦＥＴＱ₁₂〜Ｑ₁₄による合計のし
きい値電圧３Ｖ_thより大きなレベルにされているなら、
ＭＯＳＦＥＴＱ₁₂〜Ｑ₁₄はオン状態にされている。この
とき、ＭＯＳＦＥＴＱ₁₁とＱ₁₀の接続点の電位は、回路
の接地電位に対してＭＯＳＦＥＴＱ₁₁のしきい値電圧Ｖ
_thだけ高いロウレベルにされる。なお、この時、上記電
源端子Ｖ_CCから基板に流れる電流は、基板バックバイア
ス電圧−Ｖ_BBを絶対値的に低下させる。レベル検出回路
を介して基板に流される電流をできるだけ小さくさせる
ため、及びＭＯＳＦＥＴＱ₁₀とＱ₁₁の共通接続点に現わ
れるロウレベルを充分に低下させるために、上記負荷Ｍ
ＯＳＦＥＴＱ₁₀のコンダクタンスは、極めて小さい値に
設定される。すなわち、ＭＯＳＦＥＴＱ₁₁は微少電流し
か流さないような極めて小さいコンダクタンスに設定さ
れる。

【００７１】上記のような検出出力のハイレベルとロウ
レベルとは、ＰチャンネルＭＯＳＦＥＴＱ₁₅とＮチャン
ネルＭＯＳＦＥＴＱ₁₆とにより構成されたＣＭＯＳイン
バータ回路によって判定される。特に制限されないが、
得るべき検出出力の高速変化を可能とするため、特に基
板バックバイアス電圧が減少された際に発振回路ＯＳＣ
₁を早いタイミングで動作させるために、ＭＯＳＦＥＴ
Ｑ₁₅及びＱ₁₆からなるインバータ回路は、ＭＯＳＦＥＴ
Ｑ₁₇及びＣＭＯＳインバータ回路ＩＶ₀と共にシュミッ
ト回路を構成するようにされている。すなわち、ＭＯＳ
ＦＥＴＱ₁₅及びＱ₁₆からなるインバータ回路の出力は、
同様な構成のＣＭＯＳインバータ回路ＩＶ₀の入力に伝
えられる。このＣＭＯＳインバータ回路ＩＶ₀の出力
は、その入力と電源電圧Ｖ_ccとの間に設けられたＰチャ
ンネルＭＯＳＦＥＴＱ₁₇のゲートに供給される。これに
よって、正帰還がかかる。インバータ回路ＩＶ₀から出
力される検出信号は、上記ロウレベルの検出出力が形成
されたとき、高速にロウレベルに変化される。このイン
バータ回路ＩＶ₀によって形成された検出出力は、ＣＭ
ＯＳインバータ回路ＩＶ₁を通してＣＭＯＳナンドゲー
ト回路Ｇ₁の一方の入力に供給される。このナンドゲー
ト回路Ｇ₁の他方の入力には、図１のタイミング制御回
路ＴＣによって形成された内部ロウアドレスストローブ
信号ＲＡＳ₁Ｂが供給される。このナンゲート回路Ｇ₁の
出力は、上記リングオシレータＯＳＣ₁を構成するナン
ドゲート回路Ｇ₂〜Ｇ₄の他方の入力に供給される。

【００７２】次に、この実施例回路の動作を図３のタイ
ミング図に従って説明する。

【００７３】ＲＡＭがチップ非選択状態に置かれている
なら、すなわち内部アドレスストローブ信号ＲＡＳ₁Ｂ
がハイレベルにされているなら、ゲート回路Ｇ₁の出力
は、レベル検出回路の検出出力に応答される。

【００７４】このチップ非選択状態において、基板バッ
クバイアス電圧−Ｖ_BBが上記ＭＯＳＦＥＴＱ₁₂〜Ｑ₁₄の
合計のしきい値電圧３Ｖ_thより絶対値的に小さいと、こ
れらのＭＯＳＦＥＴＱ₁₂〜Ｑ₁₄はオフ状態になる。これ
によって、その検出出力はハイレベルにされる。それ故
にナンドゲート回路Ｇ₁に供給される検出出力はロウレ
ベル（論理”０”）となる。したがって、ナンドゲート
回路Ｇ₁の出力はハイレベル（論理”１”）にされ、発
振回路ＯＳＣ₁は発振状態にされる。その出力パルスを
受ける整流回路によって基板バックバイアス電圧−Ｖ_BB
は絶対値的に大きくされる。このような動作によって、
基板バックバイアス電圧−Ｖ_BBが上記しきい値電圧３Ｖ
_thを越えると、上記ＭＯＳＦＥＴＱ₁₂〜Ｑ₁₄がオン状態
にされるので、その検出出力はロウレベルにされる。こ
れにより、ナンドゲート回路Ｇ₁に供給される検出出力
はハイレベル（論理”１”）となる。これに応じて、ナ
ンドゲートＧ₁の出力がロウレベル（論理”０”）にさ
れるので発振回路ＯＳＣを構成する全てのナンドゲート
回路Ｇ₂〜Ｇ₄の出力はハイレベル（論理”１”）にされ
る。すなわち、発振動作が停止される。発振動作の停止
によって整流回路（Ｃ₁，Ｑ₁₈，Ｑ₁₉）の動作も停止さ
れる。これによって大きいレベルの電力を消費する発振
回路と、整流回路の動作が停止させられるから、低消費
電力化を実現することができる。なお、電源投入直後に
あっては、基板バックバイアス電圧は回路の接地電位の
ようなレベルであるから、上記両基板バックバイアス電
圧発生回路の動作によって、高速に基板バックバイアス
電圧を絶対値的に所望のレベルまで立ち上げることがで
きる。

【００７５】ロウアドレスストローブ信号ＲＡＳＢがロ
ウレベルにされることによってチップ選択が指示された
場合、これに伴い、内部信号ＲＡＳ₁Ｂがロウレベルに
されるので、ナンドゲート回路Ｇ₁の出力は上記レベル
検出回路の検出出力に無関係に、ハイレベル（論理”
１”）にされる。これによって、ＲＡＭが書き込み／読
み出し動作等を行なう時には、上記発振回路ＯＳＣ₁は
無条件に動作状態にされる。この理由は、前述のように
ＲＡＭの動作が開始されたときに生ずる比較的大きな基
板リーク電流によって上記基板バックバイアス電圧−Ｖ
_BBが絶対値的に急激に低下してしまうことを防止するた
めである。実施例のようにＲＡＭが動作状態にされると
きに予め発振回路ＯＳＣ₁を動作状態にさせると基板バ
ックバイアス電圧−Ｖ_BBの急激な低下を防止することが
できる。

【００７６】図４は、第２の実施例のダイナミック型Ｒ
ＡＭの回路図である。図４に示されていない回路は、図
１のそれと実質的に同じにされる。

【００７７】この実施例のＲＡＭは、メモリセルのオー
トリフレッシュを可能とするために、リフレッシュ制御
回路ＲＥＦＣとマルチプレクサＭＰＸとを含んでいる。

【００７８】リフレッシュ制御回路ＲＥＦＣは、図示し
ないがリフレッシュタイマーと、リフレッシュアドレス
カウンタとを含む。

【００７９】リフレッシュタイマーは、外部端子に供給
されるロウアドレスストローブ信号ＲＡＳＢがハイレベ
ルにされかつリフレッシュ制御信号ＲＥＦＨＢがロウレ
ベルにされているとき、言い換えるとチップ非選択時に
おいてリフレッシュ動作が指示されているとき動作さ
れ、動作期間中において周期的にリフレッシュ制御信号
φ_refを出力する。

【００８０】リフレッシュアドレスアドレスカウンタ
は、リフレッシュタイマーから出力される制御信号を歩
進パルスとして受け、リフレッシュ信号ａｘ₀Ｂないし
ａｘ_iを形成する。

【００８１】マルチプレクサＭＰＸは、制御信号φ_ref
によってその動作が制御され、制御信号φ_refが出力さ
れていないならアドレスバッファーＲ−ＡＤＢから出力
される内部アドレス信号ａｘ₀Ｂないしａｘ_iを選択し、
制御信号φ_refが出力されているならリフレッシュアド
レス信号ａｘ_0#Ｂないしａｘ_i#を選択する。

【００８２】タイミング制御回路ＴＣは、前記実施例と
同様に外部端子に供給されるロウアドレスストローブ信
号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ等
に応答されて前記実施例と同様な種々のタイミング信号
を出力する。しかしながら、タイミング制御回路ＴＣ
は、リフレッシュ制御信号φ_refに応答されるようにそ
の内部回路が構成される点において前記実施例のそれと
幾分異なる。タイミング制御回路ＴＣは、リフレッシュ
制御信号φ_refが発生されたなら、それに応答して図１
のロウ系回路、すなわちロウアドレスデコーダＲ−ＤＣ
Ｒ、プリチャージ回路ＰＣ、センスアンプＳＡ及びアク
ティブリストア回路ＡＲの動作を制御するためのタイミ
ング信号φ_x、φ_pc、φ_pal、φ_pa2、φ_raを出力する。

【００８３】この構成に従うと、リフレッシュ動作は、
リフレッシュ制御信号φ_refが発生される毎に実行され
る。すなわち、リフレッシュ制御信号φ_refが発生され
ると、それに応じてリフレッシュアドレスカウンタのリ
フレッシュアドレス信号ａ_x0Ｂないしａｘ_iがマルチプ
レクサＭＰＸを介して図１のロウアドレスデコーダＲ−
ＤＥＣに供給される。制御信号φ_refによってタイミン
グ制御回路ＴＣが起動され、そのタイミング制御回路Ｔ
Ｃから出力されるロウ系のタイミング信号によって図１
のプリチャージ回路ＰＣ、ロウアドレスデコーダＲ−Ｄ
ＥＣ、センスアンプＳＡ及びアクティブリストア回路Ａ
Ｒが順次に駆動される。その結果、リフレッシュアドレ
スに対応されたワード線が選択され、そのワード線に結
合されたメモリセルの保持情報がリフレッシュされる。

【００８４】この実施例の基板バックバイアス電圧発生
回路Ｖ_BB−Ｇ及びレベル検出回路ＶＬＤは、実質的に図
２の回路と同じにされる。

【００８５】この実施例に従うと、リフレッシュ制御信
号φ_refによっても基板バックバイアス電圧発生回路Ｖ
_BB−Ｇの動作が制御されるようにするために、ＣＭＯＳ
ゲート回路Ｇ₅、及びＣＭＯＳインバータ回路ＩＶ₆及び
ＩＶ₇からなる論理合成回路が設けられる。この論理合
成回路の出力は、チップ選択時（ロウアドレスストロー
ブ信号ＲＡＳＢがロウレベルにされているとき）及びリ
フレッシュ動作時にロウレベルにされる。

【００８６】これによって基板バックバイアス電圧発生
回路Ｖ_BB−Ｇ内の間欠動作の回路部分は、リフレッシュ
動作の実行によって基板リーク電流が大きくされると
き、すなわち、リフレッシュ制御信号φ_refによってタ
イミング制御回路ＴＣ及びロウ系回路が動作されると
き、それと同期して動作される。

【００８７】ダイナミック型ＲＡＭのバッテリバックア
ップを可能とする必要がある場合、外部端子Ｖ_CCとＧＮ
Ｄとの間には、例えば商用交流電源にもとづいて所定の
直流電圧を形成する電源装置ＰＳとともに、バッテリＥ
とダイオードＤとからなる直列回路が結合される。電源
装置ＰＳが遮断されているとき、情報もしくはデータの
保持のためにＲＡＭによって必要とされる電源電圧はバ
ッテリＥから供給される。

【００８８】実施例のダイナミック型ＲＡＭにおいて、
バッテリバックアップ時のリフレッシュ動作は、特別な
外部制御信号を必要とすることなく自動的に実行され
る。それ故にＲＡＭはバッテリバックアップ時の他の外
部装置の動作を必要としない。

【００８９】この実施例のダイナミック型ＲＡＭは、そ
れにおける基板バックバイアス電圧発生回路Ｖ_BB−Ｇの
低消費電力化が可能であることによって全体として低消
費電力にされる。それ故にバッテリバックアップ時のバ
ッテリ寿命を長くさせることができる。

【００９０】図５は、この発明の他の実施例のレベル検
出回路ＶＬＤ及び基板バックバイアス電圧発生回路の回
路図である。

【００９１】レベル検出回路ＶＬＤは、図示のようにＰ
チャンネルＭＯＳＦＥＴＱ₂₆、ＮチャンネルＭＯＳＦＥ
ＴＱ₂₇ないしＱ₂₉及びＣＭＯＳインバータ回路ＩＶ₁₀か
ら構成されている。ＭＯＳＦＥＴＱ₂₆の基体ゲートは、
前記実施例と同様に、電源端子Ｖ_CCに結合される。ＭＯ
ＳＦＥＴＱ₂₇ないしＱ₂₉の基体ゲートは、Ｐ型半導体基
板から構成される。

【００９２】レベル検出回路ＶＬＤの検出出力ＶＤは、
前記実施例と同様に基板バックバイアス電圧Ｖ_BBのレベ
ルに応じてほぼＶ_CCレベルのハイレベルか又はほぼ０Ｖ
のロウレベルにされる。

【００９３】ＣＭＯＳナンドゲート回路Ｇ₆は、レベル
検出回路ＶＬＤの検出出力ＶＤと制御信号ＶＣＮ₁とを
受ける。制御信号ＶＣＮ₁は、例えば図４に示されたイ
ンバータ回路ＩＶ₇のような回路から発生される。ナン
ドゲート回路Ｇ₆の出力は、基板バックバイアス電圧発
生回路Ｖ_BB−Ｇに供給される。

【００９４】基板バックバイアス電圧発生回路Ｖ_BB−Ｇ
は、共通の発振回路ＯＳＣと、波形整形回路としてのＣ
ＭＯＳインバータ回路ＩＶ₈と、ＣＭＯＳナンドゲート
回路Ｇ₇と、ＣＭＯＳインバータ回路ＩＶ₁₁と、バッフ
ァアンプとしてのＣＭＯＳインバータ回路ＩＶ₉及びＩ
Ｖ₁₂と、整流回路ＣＰＣ₁及びＣＰＣ₂とから構成され
る。

【００９５】ＣＭＯＳインバータ回路ＩＶ₉は、その入
力にＣＭＯＳインバータ回路ＩＶ₈の出力が直接に供給
されるので、定常的なパルス信号を出力する。これによ
って整流回路ＣＰＣ₁は、定常的に動作される。

【００９６】ＣＭＯＳインバータ回路ＩＶ₁₂は、その入
力にゲート回路Ｇ₇及びＣＭＯＳインバータ回路ＩＶ₁₁
を介してＣＭＯＳインバータ回路ＩＶ₈の出力が供給さ
れる。それ故にＣＭＯＳインバータ回路ＩＶ₁₂の出力パ
ルスは間欠的にされる。整流回路ＣＰＣ₂は、インバー
タ回路ＩＶ₁₂の出力に応じて間欠的に動作される。

【００９７】定常動作の整流回路ＣＰＣ₁による半導体
基板への電流供給能力は、前記実施例と同様に比較的小
さくてよい。それ故に、チャージポンプ用のキャパシタ
Ｃ₃は、比較的小さいサイズにされて良い。

【００９８】これに対して間欠動作の整流回路ＣＰＣ₂
におけるチャージポンプ用のキャパシタＣ₄は、比較的
大きいサイズにされる。

【００９９】なお、キャパシタＣ₃及びＣ₄は、特に制限
されないがＰ型半導体基板表面に形成されたＮ型ウェル
領域（図示しない）に形成され、ＰチャンネルＭＯＳＦ
ＥＴと類似の構成にされる。キャパシタＣ₃及びＣ₄が形
成されるＮ型ウェル領域は、例えば回路の電源端子Ｖ_CC
の電位に維持される。この構成は、基板リーク電流を減
少させる点において幾分有利である。

【０１００】この実施例に従うと、発振回路ＯＳＣは、
整流回路ＣＰＣ₁とＣＰＣ₂とで共通にされている。前述
のように、半導体基板へ供給されるバイアス電流は整流
回路の動作周波数と関係づけられる。発振回路ＯＳＣの
発振周波数は、定常動作の整流回路ＣＰＣ₁によって得
るべき電源供給能力と、間欠動作の整流回路ＣＰＣ₂に
よって得るべき電流供給能力によって制限される。それ
故に、発振回路ＯＳＣの発振周波数の下限は、図２の定
常動作の発振回路ＯＳＣ₂のそれに対していく分制限さ
れる。

【０１０１】しかしながら、この実施例においては、図
２の間欠動作の発振回路ＯＳＣ₁のようなそれ自体の動
作中において電力を消費する発振回路は設けられていな
い。

【０１０２】それ故に、回路素子数の減少を図ることが
できる。また、共通の発振回路ＯＳＣの消費電力が、例
えば図２の発振回路ＯＳＣ₂のそれに比べて若干大きく
ても、ＲＡＭ全体の平均消費電力を充分に減少させるこ
とができる。

【０１０３】図６は、他の実施例の基板バックバイアス
電圧発生回路Ｖ_BB−Ｇの回路図である。

【０１０４】図示の基板バックバイアス電圧発生回路Ｖ
_BB−Ｇは、発振回路ＯＳＣ、波形整形回路ＣＭＯＳイン
バータ回路ＩＶ₃、ＣＭＯＳナンドゲート回路Ｇ₈、ＣＭ
ＯＳインバータ回路ＩＶ₁₄及びＩＶ₁₆、バッファアンプ
としてのＣＭＯＳインバータ回路ＩＶ₁₅及びＩＶ₁₇、チ
ャージポンプ用のキャパシタＣ₅及びＣ₆、及び整流素子
としてのＮチャンネルＭＯＳＦＥＴＱ₃₅ないしＱ₃₈から
なる。

【０１０５】前記実施例のようなレベル検出回路の検出
出力とダイナミック型ＲＡＭの制御信号とによって形成
される制御信号ＶＣＮ₂がロウレベルにされている場合
の回路動作は、次のようになる。

【０１０６】すなわち、ゲート回路Ｇ₈及びインバータ
回路ＩＶ₁₇の出力は、発振回路ＯＳＣの出力にかかわら
ずにハイレベルにされる。キャパシタＣ₆は、インバー
タＩＶ₁₇のハイレベル出力によってチャージ状態に置か
れる。

【０１０７】インバータＩＶ₁₅の出力は、発振回路ＯＳ
Ｃの出力に応じてハイレベルとロウレベルに変化され
る。この状態においては、キャパシタＣ₅とＭＯＳＦＥ
ＴＱ₃₇及びＱ₃₈とからなる整流回路が動作される。これ
に応じて半導体基板に基板バックバイアス電圧Ｖ_BBが供
給される。ＭＯＳＦＥＴＱ₃₅は、ノードＮ₁に現われる
正の最大レベルが整流素子としてのＭＯＳＦＥＴＱ₃₇に
よってクランプされるので、実質的にオフ状態に維持さ
れる。

【０１０８】制御信号ＶＣＮ₂がハイレベルにされてい
る場合の回路動作は次のようになる。発振回路ＯＳＣ
の出力に応じてインバータ回路ＩＶ₁₃の出力がハイレベ
ルにされたなら、これに応じてインバータ回路ＩＶ₁₅の
出力は、ほぼ電源電圧Ｖ_CCのレベルのハイレベルにさ
れ、インバータ回路ＩＶ₁₇の出力はほぼ０Ｖのロウレベ
ルにされる。ノードＮ₂は、キャパシタＣ₆が予め充電さ
れているので、インバータ回路ＩＶ₁₇の出力がロウレベ
ルにされるとそれに応じて負電位にされる。整流素子と
してのＭＯＳＦＥＴＱ₃₅はノードＮ₂が負電位にされる
ことによって導通状態にされる。その結果として、キャ
パシタＣ₆によって形成された負電位がＭＯＳＦＥＴＱ
₃₅を介してノードＮ１に伝達される。キャパシタＣ
₅は、インバータ回路ＩＶ₁₅から出力されるハイレベル
と、ノードＮ₁に与えられる負電位とによって電源電圧
Ｖ_CCレベルを越えるような大きいレベルに充電される。
すなわち、キャパシタＣ₆は、実質的にブートストラッ
プ用キャパシタとして動作され、キャパシタＣ₅の充電
電圧はブーストレベルにされる。

【０１０９】次にインバータ回路ＩＶ₁₃の出力がロウレ
ベルにされると、インバータ回路ＩＶ₁₅の出力はそれに
応じてほぼ０ボルトのロウレベルにされる。ノードＮ₅
は、キャパシタＣ₅が予めブーストレベルに充電されて
いるので、インバータ回路の出力がロウレベルにされる
とそれに応じて大きい負の電位にされる。このノードの
電位は、ＭＯＳＦＥＴＱ₃₈を介して半導体基板に供給さ
れる。インバータ回路ＩＶ₁₇の出力は、インバータ回路
ＩＶ₁₃のロウレベル出力に応じてほぼ電源電圧Ｖ_CCのハ
イレベルにされる。また、キャパシタＣ₆を介してノー
ドＮ₂に与えられる正電位によってＭＯＳＦＥＴＱ₃₆は
導通状態にされる。その結果、キャパシタＣ₆は再び充
電される。

【０１１０】インバータ回路ＩＶ₁₃の出力の変化によっ
て上述のような動作が繰り返される。その結果として、
制御信号ＶＣＮ₂がハイレベルにされている期間におい
て半導体基板に大きいバイアス電流が供給される。

【０１１１】この実施例に従うと、比較的大きい駆動能
力を持つようにされる２つのインバータ回路ＩＶ₁₅とＩ
Ｖ₁₇が相補的に動作されるので、ＲＡＭ内の電源配線に
流れる過渡電流の大きさを小さくさせることができる。
これに応じて電源配線に生ずる雑音を小さくさせること
ができる。

【０１１２】

【発明の効果】

（１）基板バックバイアス電圧のレベルをモニターして
基板バックバイアス電圧を形成する発振回路とその整流
回路の動作を選択的に停止させることにより、実質的に
無駄とされる電流消費を抑えることができる。これによ
って、基板バックバイアス電圧発生回路を内蔵した半導
体記憶装置の低消費電力化を図ることができる。

【０１１３】（２）非選択時におけるリーク電流を補う
ような小さな電流駆動能力しか持たない基板バックバイ
アス電圧発生回路と、上記基板バックバイアス電圧のレ
ベルモニター出力によって選択的に動作させられる基板
バックバイアス電圧発生回路とを設けること、及び内部
回路を動作状態にするとき上記モニター出力を無効にす
ることによって、低消費電力のもとにほぼ一定のレベル
にされた基板バックバイアス電圧を形成することができ
るという効果が得られる。

【０１１４】（３）上記(1)、(2)により、基板バックバ
イアス電圧発生回路の低消費電力化が図られるから、バ
ッテリーバックアップ動作のときのバッテリーの長寿命
化を実現することができるという効果が得られる。

【０１１５】（４）ゲートに回路の接地電位が供給され
たＰチャンネルＭＯＳＦＥＴによるレベルリミッタ作用
と、ダイオード形態のＮチャンネルＭＯＳＦＥＴを用い
ることによって、簡単な回路構成で、しかも実質的に正
の電源電圧Ｖ_CCを用いるだけで接地電位を基準とした負
の電圧のレベルを検出することができるという効果が得
られる。

【０１１６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
チップ選択信号によって動作状態にされるＲＡＭ等の半
導体記憶装置にあっては、図２の実施例回路において、
内部制御信号ＲＡＳＢ₁に代え、そのチップ選択信号に
よって基板バックバイアス電圧のモニター出力を無効に
するものであっても良い。また、電源電圧の投入によっ
て定常的に動作する発振回路及び整流回路は、特に必要
とされるものではない。

【０１１７】実施例のように基板バックバイアス発生回
路を定常動作の回路部分と間欠動作の回路部分とに分け
る構成は、間欠動作の回路部分を構成する回路素子の不
必要な大型化を防ぐという点で望ましい。しかしなが
ら、必要なら、弱い電流供給能力の回路と強い電流供給
能力の回路とを択一的に動作させても良い。間欠動作の
回路部分は、複数個設けられ、それぞれ個別的に制御さ
れて良い。

【０１１８】この発明において、用語「基板バックバイ
アス発生回路」の基板は、電界効果素子の基体ゲートの
ような一つの半導体領域を意味するものであって、半導
体基板のみを意味するものではない。例えば、α線に基
づくメモリのソフトエラーを軽減させるために、メモリ
セルがＮ型半導体基板表面に形成されたＰ型ウェル領域
に形成され、そのＰ型ウェル領域に基板バックバイアス
電圧が印加されるなら、基板はＰ型ウェル領域を意味す
る。

【０１１９】ダイナミック型ＲＡＭを構成するメモリセ
ルの読み出しのための基準電圧は、ダミーセルを用いる
ものの他、ダミーセルを用いずにハイインピーダンス状
態のハイレベルとロウレベルとされた相補データ線を短
絡することによって形成されても良い。この場合、基準
電圧は中間レベルとなる。また、アドレスバッファ、ア
ドレスデコーダ等の周辺回路をＣＭＯＳスタティック型
回路により構成するもの、さらにはＸアドレス信号とＹ
アドレス信号とをそれぞれ独立した外部端子から供給す
るとともに、アドレス信号の変化タイミングを検出回路
を設けて、この検出出力により内部回路の動作に必要な
各種タイミング信号を発生させるもの等種々の実施例を
採ることができるものである。

【図面の簡単な説明】

【図１】この発明の一実施例を示す回路図。

【図２】基板バックバイアス電圧発生回路の一実施例を
示す回路図。

【図３】動作を説明するためのタイミング図。

【図４】他の実施例の回路図。

【図５】他の実施例の回路図。

【図６】他の実施例の回路図。

【符号の説明】

ＭＣ…メモリセル、ＤＣ…ダミーセル、ＣＷ…カラムス
イッチ、ＳＡ…センスアンプ、ＡＲ…アクティブリスト
ア回路、Ｒ、Ｃ−ＤＣＲ…ロウ／カラムデコーダ、ＡＤ
Ｂ…アドレスバッファ、ＤＯＢ…データ信号バッファ、
ＤＢＩ…データ入力バッファ、ＴＣ…タイミング制御回
路、Ｖ_BB−Ｇ…基板バックバイアス電圧発生回路。

Claims

【特許請求の範囲】

【請求項１】基板バックバイアス電圧が供給される基板
ゲートをもつ絶縁ゲート電界効果トランジスタを含む第
１の回路と、発振回路と、上記発振回路の出力信号に基づいて上記基
板ゲートに対して電流を供給する整流回路とを備えた基
板バックバイアス電圧発生回路と、正の電源電圧が供給される第１の電源端子と接地電位が
供給される第２の電源端子との間に設けられるレベル判
定回路と、上記第１の電源端子と上記基板バックバイア
ス電圧発生回路の出力端子との間に直列接続される第１
の素子及び第２の素子とを含み、上記第１の素子と上記
第２の素子との結合点からの出力を上記レベル判定回路
に入力するように構成されたレベル検出回路とを有し、上記レベル検出回路において上記第１の電源端子と上記
基板バックバイアス電圧発生回路の出力端子との間に形
成される電流経路は上記直列接続される第１及び第２の
素子からなる単一の電流経路により構成され、上記基板
バックバイアス電圧発生回路は上記レベル判定回路の出
力信号に基づいて制御されることを特徴とする半導体記
憶装置。
【請求項２】上記第２の素子は絶縁ゲート電界効果トラ
ンジスタよりなり、そのゲートに所定の固定電位が供給
されることにより定常的にオン状態とされるものである
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置。
【請求項３】上記第１の素子は絶縁ゲート電界効果トラ
ンジスタよりなり、そのゲートに所定の固定電位が供給
されることにより定常的にオン状態とされることを特徴
とする特許請求の範囲第１項記載の半導体記憶装置。
【請求項４】上記第１の素子はＰチャンネル絶縁ゲート
電界効果トランジスタよりなり、そのソースが上記第１
の電源端子に結合され、そのゲートが上記第２の電源端
子に結合されそのドレインが上記レベル判定回路の入力
端子に結合されることを特徴とする特許請求の範囲第３
項記載の半導体記憶装置。
【請求項５】上記第２の素子の他端と上記基板バックバ
イアス電圧発生回路との出力端子との間にダイオード接
続された絶縁ゲート電界効果トランジスタを有する電圧
シフト手段を設けてなることを特徴とする特許請求の範
囲第２項記載の半導体記憶装置。
【請求項６】上記第２素子はＰチャンネル絶縁ゲート電
界効果トランジスタよりなり、そのソースが上記レベル
判定回路の入力端子に結合され、そのゲートが上記第２
の電源端子に結合され、そのドレインが上記電圧シフト
回路の出力端子に結合されることを特徴とする特許請求
の範囲第５項記載の半導体記憶装置。
【請求項７】上記第２の素子の他端と上記基板バックバ
イアス電圧発生回路の出力端子との間にダイオード接続
された絶縁ゲート電界効果トランジスタを有する電圧シ
フト手段を設けてなることを特徴とする特許請求の範囲
第３項記載の半導体記憶装置。
【請求項８】上記第２の素子の他端と上記基板バックバ
イアス電圧発生回路の出力端子との間にダイオード接続
された絶縁ゲート電界効果トランジスタを有する電圧シ
フト手段を設けてなることを特徴とする特許請求の範囲
第４項記載の半導体記憶装置。
【請求項９】上記レベル検出回路はヒステリシス回路を
含むものであることを特徴とする特許請求の範囲第２項
記載の半導体記憶装置。
【請求項１０】基板バックバイアス電圧が供給される基
板ゲートを持つ絶縁ゲート電界効果トランジスタを含む
第１の回路と、発振回路と、上記発振回路の出力信号に基づいて上記基
板ゲートに対して電流を供給する整流回路とを備えた基
板バックバイアス電圧発生回路と、正の電源電圧が供給される第１の電源端子と上記基板バ
ックバイアス電圧発生回路の出力端子との間に直列接続
される第１の素子及び第２の素子と、上記第１の電源端
子と接地電位が供給される第２の電源端子との間に設け
られたレベル判定回路とを含み、上記第１の素子と上記
第２の素子との結合点からの出力を上記レベル判定回路
に入力するように構成されたレベル検出回路とを有し、上記第２の素子は、そのゲートに所定の固定電位が供給
され、上記基板バックバイアス電圧に基づいてオン状態
又はオフ状態とされる絶縁ゲート電界効果トランジスタ
であり、上記基板バックバイアス電圧発生回路は上記レ
ベル検出回路の出力信号に基づいて制御されることを特
徴とする半導体記憶装置。
【請求項１１】上記第１の素子はＰチャンネル絶縁ゲー
ト電界効果トランジスタよりなり、そのソースが上記第
１の電源端子に結合され、そのゲートが接地電位に結合
され、そのドレインが上記レベル判定回路の入力端子に
結合されることを特徴とする特許請求の範囲第１０項記
載の半導体記憶装置。
【請求項１２】上記第２の素子の他端と上記基板バック
バイアス電圧発生回路の出力端子との間にダイオード接
続された絶縁ゲート電界効果トランジスタを有する電圧
シフト手段を設けてなることを特徴とする特許請求の範
囲第１１項記載の半導体記憶装置。
【請求項１３】上記第１の素子はＰチャンネル絶縁ゲー
ト電界効果トランジスタによりなり、そのソースが上記
第１の電源端子に結合され、そのゲートが接地電位に結
合され、そのドレインが上記レベル判定回路の入力端子
に結合されることを特徴とする特許請求の範囲第１２項
記載の半導体記憶装置。
【請求項１４】上記レベル判定回路はヒステリシス回路
を含むものであることを特徴とする特許請求の範囲第１
３項記載の半導体記憶装置。
【請求項１５】基板バックバイアス電圧が供給される基
板ゲートをもつ絶縁ゲート電界効果トランジスタを含む
第１の回路と、奇数個の反転増幅回路がリング状に結合されることによ
って構成される発振回路と、上記発振回路の出力信号に
基づいて上記基板ゲートに対して電流を供給する整流回
路とを備えた基板バックバイアス電圧発生回路と、正の電源電圧が供給される第１の電源端子と接地電位が
供給される第２の電源端子との間に設けられたレベル判
定回路と、上記第１の電源端子と上記基板バックバイア
ス電圧発生回路の出力端子との間に直列接続される第１
の素子及び第２の素子とを含み、上記第１の素子と上記
第２の素子との結合点からの出力を上記レベル判定回路
に入力するように構成されたレベル検出回路とを有し、上記発振回路の反転増幅回路は上記レベル判定回路の出
力信号に基づいて制御されることを特徴とする半導体記
憶装置。
【請求項１６】上記レベル判定回路はヒステリシス回路
を含むものであることを特徴とする特許請求の範囲第１
５項記載の半導体記憶装置。