JPS5965467A - 基板電位発生回路 - Google Patents
基板電位発生回路Info
- Publication number
- JPS5965467A JPS5965467A JP57176730A JP17673082A JPS5965467A JP S5965467 A JPS5965467 A JP S5965467A JP 57176730 A JP57176730 A JP 57176730A JP 17673082 A JP17673082 A JP 17673082A JP S5965467 A JPS5965467 A JP S5965467A
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- Japan
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- substrate potential
- substrate
- transistor
- oscillation
- mos
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- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯＳダイナミックメモリ等に有用な基板電
位発生回路に関する。
位発生回路に関する。
従来例の構成とその問題点
たとえはＭＯＳダイナミックメモリのように、周辺回路
をクロックに同期して動作させるものでは、外部から基
準クロック信号を入力し゛Ｃメモリ内部で複数のクロッ
クを発生させ、これによってそれぞれメモリ動作、たと
えばＸ−デコード、センスアップ動作、Ｙ−デコード、
出力増幅などを行う。
をクロックに同期して動作させるものでは、外部から基
準クロック信号を入力し゛Ｃメモリ内部で複数のクロッ
クを発生させ、これによってそれぞれメモリ動作、たと
えばＸ−デコード、センスアップ動作、Ｙ−デコード、
出力増幅などを行う。
このとき単一半導体基板内に集積化された回路各部は、
基板店の間に、接合容量でもつ°Ｃ結合されているので
、基板電位が浮動状態であればクロックに同期した形で
基板電位が変動する。ダイナミック型などのクロック同
期のものでは、一般的には待機時間にプリチャージし、
動作時間内に放電するものが多い。例えば第１図のダイ
ナミックメモリがその例である。第１Ｉ８１において、
Ｍｃ、Ｍｃｉは何れも同じメモリセル、ＤＣはダミーセ
ル、ＢＬ、 ＢＬはビットラインであり、プリチャージ
時にはクロックφ２が、また読出し時にはクロックφｌ
がそれぞれ対応したＭＯＳ ）ランジスタをオンにする
。なお、選択したメモリセルＭｃまたはＭｃｉからの情
報をビットラインＢＬ、 ＢＬに取出してセンスアンプ
ＳＡで読取る動作を低パワーで行うために、ビットライ
ンＢＬ、ＢＬはいずれも待機時間に電源電圧ＶＤＤによ
り“Ｈ１ルベルにプリチャージされる。そして第１図に
示すようにクロックに同期してメモリセルＭｃ、Ｍｃｉ
のうちの例えはメモリセルＭｃｉのトランスファゲート
スイッチ〔図示せず〕が開成され、そのセルＭｃｉがビ
ットラインＢＬに接続されると、ビットラインＨＬ側で
はダミーセルＤｃ、が接続されて、ビットラインＢＬ。
基板店の間に、接合容量でもつ°Ｃ結合されているので
、基板電位が浮動状態であればクロックに同期した形で
基板電位が変動する。ダイナミック型などのクロック同
期のものでは、一般的には待機時間にプリチャージし、
動作時間内に放電するものが多い。例えば第１図のダイ
ナミックメモリがその例である。第１Ｉ８１において、
Ｍｃ、Ｍｃｉは何れも同じメモリセル、ＤＣはダミーセ
ル、ＢＬ、 ＢＬはビットラインであり、プリチャージ
時にはクロックφ２が、また読出し時にはクロックφｌ
がそれぞれ対応したＭＯＳ ）ランジスタをオンにする
。なお、選択したメモリセルＭｃまたはＭｃｉからの情
報をビットラインＢＬ、 ＢＬに取出してセンスアンプ
ＳＡで読取る動作を低パワーで行うために、ビットライ
ンＢＬ、ＢＬはいずれも待機時間に電源電圧ＶＤＤによ
り“Ｈ１ルベルにプリチャージされる。そして第１図に
示すようにクロックに同期してメモリセルＭｃ、Ｍｃｉ
のうちの例えはメモリセルＭｃｉのトランスファゲート
スイッチ〔図示せず〕が開成され、そのセルＭｃｉがビ
ットラインＢＬに接続されると、ビットラインＨＬ側で
はダミーセルＤｃ、が接続されて、ビットラインＢＬ。
Ω、の電位は接続されたメモリセルＭｃｉ、ダミーセル
Ｄｃの蓄積電荷に応じて変化する。センスアンプＳＡは
このビットラインＢＬ、 ＢＬの電位に従って２つのト
ランジスタの一方がオン、他力がオフとなるように動作
し、“Ｌ”レベル側のビットラインの電荷をさらに抜い
て、ビットラインＢＬとＢＬとの間１ζ明確な電位差を
もたせるようにはたらく。これを図示しない読取りアン
プが検知し、読取り出力が生じる。こうして読取り動作
が完了したのちは次の動作に備えて元書こ戻される。つ
まりビットラインＢＬ、 ＢＬはいずれもプリチャージ
されて“ＨＩ＋レベルとなる。
Ｄｃの蓄積電荷に応じて変化する。センスアンプＳＡは
このビットラインＢＬ、 ＢＬの電位に従って２つのト
ランジスタの一方がオン、他力がオフとなるように動作
し、“Ｌ”レベル側のビットラインの電荷をさらに抜い
て、ビットラインＢＬとＢＬとの間１ζ明確な電位差を
もたせるようにはたらく。これを図示しない読取りアン
プが検知し、読取り出力が生じる。こうして読取り動作
が完了したのちは次の動作に備えて元書こ戻される。つ
まりビットラインＢＬ、 ＢＬはいずれもプリチャージ
されて“ＨＩ＋レベルとなる。
一般に、ビットラインＢＬ、ＢＬは拡散層で形成されて
おり、基板に対し大きな接合容量をもっているので、こ
のようなビットラインの電位変動はもろに基板電位を変
化させる。これは各種ゲート回路を構成するＭＯＳ ）
ランジスタのソース・ドレイン拡Ｆ！ｌｉ層につい°Ｃ
も同様である。そし°ＣビットラインＢＬ、ＢＬおよび
センスアンプＳＡなどは１チツプ内に多数収容されてい
るので発生するノイズ塩は太きい、、基板電位は、通常
、待機状態から動作状態になるときに大きな変動を受け
、一般にプリチー１１−ジされた電荷が動作時に放電さ
れることより、基板電位はより深い方向に（負方向）に
変動する。また動作状態から待機状態に戻ると基板電位
は元に戻る。このような電位の変動はメモリの誤動作な
どの種々の弊害を生じる。
おり、基板に対し大きな接合容量をもっているので、こ
のようなビットラインの電位変動はもろに基板電位を変
化させる。これは各種ゲート回路を構成するＭＯＳ ）
ランジスタのソース・ドレイン拡Ｆ！ｌｉ層につい°Ｃ
も同様である。そし°ＣビットラインＢＬ、ＢＬおよび
センスアンプＳＡなどは１チツプ内に多数収容されてい
るので発生するノイズ塩は太きい、、基板電位は、通常
、待機状態から動作状態になるときに大きな変動を受け
、一般にプリチー１１−ジされた電荷が動作時に放電さ
れることより、基板電位はより深い方向に（負方向）に
変動する。また動作状態から待機状態に戻ると基板電位
は元に戻る。このような電位の変動はメモリの誤動作な
どの種々の弊害を生じる。
従来、基板電位の安定化のために基板電位発生回路を備
えたものも知られているが、その場合でも基板電位の深
い方向への変化については配慮され°Ｃおらず、基板電
、位は大きな変動を示す。すなわち、第２図に従来の基
板電位発生回路のインバータ群の例を示す。この発生電
圧は適当な整流回路を介して基板に与えられるものであ
る。一般に発振回路は奇数段のインバータにより構成さ
れる。
えたものも知られているが、その場合でも基板電位の深
い方向への変化については配慮され°Ｃおらず、基板電
、位は大きな変動を示す。すなわち、第２図に従来の基
板電位発生回路のインバータ群の例を示す。この発生電
圧は適当な整流回路を介して基板に与えられるものであ
る。一般に発振回路は奇数段のインバータにより構成さ
れる。
第２図ではＭＯＳ トランジスタＱ０、コンデンサＣ１
によって発振周波数が決まる。したがって、この第２図
の従来回路では、ＭＯＳ ）ランジスタＱ。のゲートは
電源型ＥＥＶＤＤに接続され、Ｃ１は固定であるため発
振周波数を制御できない。
によって発振周波数が決まる。したがって、この第２図
の従来回路では、ＭＯＳ ）ランジスタＱ。のゲートは
電源型ＥＥＶＤＤに接続され、Ｃ１は固定であるため発
振周波数を制御できない。
発明の目的
本発明は、待機状態から動作状態において生じる基板電
位の深い方向ないしは負方向の変化を小さくし、半導体
記憶装置の主回路の動作を安定させることができる基板
電位発生回路を提供することを目的とする。
位の深い方向ないしは負方向の変化を小さくし、半導体
記憶装置の主回路の動作を安定させることができる基板
電位発生回路を提供することを目的とする。
発明の構成
本発明の基板電位発生回路は、半導体基板上にＭＯ８型
メモリセルならびに前記Ｍ６Ｓ型メモリセルを選択的に
検出する配線部を設けるとともに、前記基板の電位の変
動に応じた電圧を出力する基板電位検出センサおよび前
記基板電位を決定する発振回路を設け、前記センサの出
力によって前記発振回路の発振周波数を基板電位が一定
となるように制御したことを特徴とする。
メモリセルならびに前記Ｍ６Ｓ型メモリセルを選択的に
検出する配線部を設けるとともに、前記基板の電位の変
動に応じた電圧を出力する基板電位検出センサおよび前
記基板電位を決定する発振回路を設け、前記センサの出
力によって前記発振回路の発振周波数を基板電位が一定
となるように制御したことを特徴とする。
実施例の説明
以下、本発明の一実施例を第８図（ａ＞ （ｂ）に基づ
いて説明する。第８図（ａ）は基板電位検出センサＳを
示す。ＶＯはセンサの出力電圧、−ＶＳＩＪＢは基板電
位、ＶＤＤは電源電圧を示す。第８図（ｂ）は基板電位
発生回路に含まれる発振用インバータ群を示す、 ＭＯ
Ｓトランジスタの閾値電圧をＶＴＨとすると、＠８図（
ａ）におい°ｒＭＯ５Ｉ−ランジスタＱ２がオフ状態の
出力電圧Ｖｏは（ＶＤＤ −ＶＴＨ）であり、この出力
電圧Ｖｏ が第８図（ｂ）の基板電位発生回路中のＶＯ
３）ランジスタＱｏのゲートに加えられる。このとき第
８図（ｂ）のインバータ群は時定数τ。で発振する。電
源投入時には−ＶＳＵＢはゼロボルトであり、第８図（
ａ）のＶＯ５）ランジスタＱ２はオフしている。したが
つ゛Ｃ前記インバータ群は時定数τ０で発振し基板電位
が発生する。基板電位発生後、基板−位が大きくなり、
ＶＴＲより大きくなるとＭＯＳトランジスタＱ３３がオ
ンする。更に基板電位が大きくなると、ＭＯＳトランジ
スタＱ３□、Ｑ３１がつぎつぎにオンし、ＭＯＳト、ラ
ンジスタＱ２と０３１との接続点Ｎ１０）電位が−ｖ１
よりも小さくなると、ＭＯＳトランジスタＱ２がオンし
て出力電圧ｖＯはＶＯ８）ランジスタ（Ｊｌ−Ｑ２のト
ランジスタサイズとＭＯＳトランジスタＱ２のゲート・
ソース間電圧によって定まる値にまで下がり、前記イン
バータ群の時定数は時定数τ。よりも大きくなり、発振
周波数は低くなる。そして、この発振電圧を適当な整流
回路を介して基板に与えられると、基板電位は小さくな
り、前記接続点Ｎ１が再び−ＶＴＨより高くなつ°ｒ１
ＭＯ８）ランジスタＱ２がオフするｔこめイシバ７詑群
の発振周波数は再び高くなる。こうして基板電位が安定
化される。
いて説明する。第８図（ａ）は基板電位検出センサＳを
示す。ＶＯはセンサの出力電圧、−ＶＳＩＪＢは基板電
位、ＶＤＤは電源電圧を示す。第８図（ｂ）は基板電位
発生回路に含まれる発振用インバータ群を示す、 ＭＯ
Ｓトランジスタの閾値電圧をＶＴＨとすると、＠８図（
ａ）におい°ｒＭＯ５Ｉ−ランジスタＱ２がオフ状態の
出力電圧Ｖｏは（ＶＤＤ −ＶＴＨ）であり、この出力
電圧Ｖｏ が第８図（ｂ）の基板電位発生回路中のＶＯ
３）ランジスタＱｏのゲートに加えられる。このとき第
８図（ｂ）のインバータ群は時定数τ。で発振する。電
源投入時には−ＶＳＵＢはゼロボルトであり、第８図（
ａ）のＶＯ５）ランジスタＱ２はオフしている。したが
つ゛Ｃ前記インバータ群は時定数τ０で発振し基板電位
が発生する。基板電位発生後、基板−位が大きくなり、
ＶＴＲより大きくなるとＭＯＳトランジスタＱ３３がオ
ンする。更に基板電位が大きくなると、ＭＯＳトランジ
スタＱ３□、Ｑ３１がつぎつぎにオンし、ＭＯＳト、ラ
ンジスタＱ２と０３１との接続点Ｎ１０）電位が−ｖ１
よりも小さくなると、ＭＯＳトランジスタＱ２がオンし
て出力電圧ｖＯはＶＯ８）ランジスタ（Ｊｌ−Ｑ２のト
ランジスタサイズとＭＯＳトランジスタＱ２のゲート・
ソース間電圧によって定まる値にまで下がり、前記イン
バータ群の時定数は時定数τ。よりも大きくなり、発振
周波数は低くなる。そして、この発振電圧を適当な整流
回路を介して基板に与えられると、基板電位は小さくな
り、前記接続点Ｎ１が再び−ＶＴＨより高くなつ°ｒ１
ＭＯ８）ランジスタＱ２がオフするｔこめイシバ７詑群
の発振周波数は再び高くなる。こうして基板電位が安定
化される。
なお、第８図（ａ）の基板電位検出センサにおける基板
電位−ＶＳｔＪＢと接続点Ｎｌ−’４の間の各ＭＯＳト
ラン／ジスタＱｓｌ＋ Ｑ３２ 、Ｑ３３はダイオニド
接続の縦続体である。すなわち、ＶＯ５）ランムスタＱ
Ｊ１．のソースをＭＯＳトランジスタＱ３２のドレイン
とゲートに接続し、ＶＯ３）ランジスタＱ３２のソース
をＭｏｓトランジスタＱｓｓのドレインとゲートに接続
し、ＭＯＳトランジスタＱ３１のドレインとゲートをＭ
ｏｓトランジスタＱ２のソースに接続し、Ｍｏｓトラン
ジスタＱｓｓのソースが基板電圧−ＶＳＵＢに接続され
ている。
電位−ＶＳｔＪＢと接続点Ｎｌ−’４の間の各ＭＯＳト
ラン／ジスタＱｓｌ＋ Ｑ３２ 、Ｑ３３はダイオニド
接続の縦続体である。すなわち、ＶＯ５）ランムスタＱ
Ｊ１．のソースをＭＯＳトランジスタＱ３２のドレイン
とゲートに接続し、ＶＯ３）ランジスタＱ３２のソース
をＭｏｓトランジスタＱｓｓのドレインとゲートに接続
し、ＭＯＳトランジスタＱ３１のドレインとゲートをＭ
ｏｓトランジスタＱ２のソースに接続し、Ｍｏｓトラン
ジスタＱｓｓのソースが基板電圧−ＶＳＵＢに接続され
ている。
実際的には前記ダイオード縦続体のＭＯＳ ）ランジス
タの個数を（Ｎ−２）個〔実施例ではＮ＝５〕とし、各
ＭＯＳトランジスタの閾値電圧をＶＴＨｓセンサを用い
ない場合の待機状態における基板電位をＶ ＳＯＢ ｓ
待機状態と動作状態とでの基板電位の変動分を△として
表わすとき、 の関係を満たすように、ＶＯ５）ランジスタの個数を選
ぶことが好適である。
タの個数を（Ｎ−２）個〔実施例ではＮ＝５〕とし、各
ＭＯＳトランジスタの閾値電圧をＶＴＨｓセンサを用い
ない場合の待機状態における基板電位をＶ ＳＯＢ ｓ
待機状態と動作状態とでの基板電位の変動分を△として
表わすとき、 の関係を満たすように、ＶＯ５）ランジスタの個数を選
ぶことが好適である。
発明の詳細
な説明のように本発明によると次のような効果が得られ
る。
る。
０ 基板電位発生回路に基板電位検出センサを設け、こ
のセンサにより発振回路の発振周波数が制御されるよう
に帰還回路を形成したため、従来では制御できながった
基板電位の負方向への変動が抑制され、より変動の小さ
い安定した基板電位が得られる。
のセンサにより発振回路の発振周波数が制御されるよう
に帰還回路を形成したため、従来では制御できながった
基板電位の負方向への変動が抑制され、より変動の小さ
い安定した基板電位が得られる。
０ 前記センサの基準出力電圧レベルはＭＯＳトランジ
スタのスレッショルド電圧を最小単位とし可変であり、
出力電圧レベルもまたＭＯＳトランジスタのゲート長を
変えることにより自由に設定できる。すなわち前記セン
サのセンス電圧および周波数制御用出力電圧のい丁れも
任意に設ボできる。
スタのスレッショルド電圧を最小単位とし可変であり、
出力電圧レベルもまたＭＯＳトランジスタのゲート長を
変えることにより自由に設定できる。すなわち前記セン
サのセンス電圧および周波数制御用出力電圧のい丁れも
任意に設ボできる。
Ｏ基板電位を安定化できるため、半導体記憶装置の主回
路の動作を安定させることができる。
路の動作を安定させることができる。
第１図は従来のダイナミックメモリの構成図、第２図は
従来の基板バイアス発生装置内の発振器のインバータ部
分の構成図、第８図（ａ）、（Ｌ＋）はそれぞれ本発明
の基板電位発生回路の一実施例の基板電位検出センサと
基板バイアス発生装置内の発振器の構成図である。 ＢＬ、ＢＬ・・・ビットライン、Δ４ｃ、Ｍｃｉ−・・
メモリセル、ＳＡ・・・センスアンプ、φ１．φ２・・
・クロック、Ｑｏ 、Ｑ＋ 、Ｑ２ 、Ｑ３＋ 、Ｑ３
２ 、Ｑ３３− ＭＯＳ ）ランジスタ、ＶＤＤ・・・
電源電圧、＝Ｖ ５ＬＩＢ・・・基板電位、Ｓ・・・基
板電位検出センサ、ＶＯ・・・センサ出力電圧。 代理人 森本義弘
従来の基板バイアス発生装置内の発振器のインバータ部
分の構成図、第８図（ａ）、（Ｌ＋）はそれぞれ本発明
の基板電位発生回路の一実施例の基板電位検出センサと
基板バイアス発生装置内の発振器の構成図である。 ＢＬ、ＢＬ・・・ビットライン、Δ４ｃ、Ｍｃｉ−・・
メモリセル、ＳＡ・・・センスアンプ、φ１．φ２・・
・クロック、Ｑｏ 、Ｑ＋ 、Ｑ２ 、Ｑ３＋ 、Ｑ３
２ 、Ｑ３３− ＭＯＳ ）ランジスタ、ＶＤＤ・・・
電源電圧、＝Ｖ ５ＬＩＢ・・・基板電位、Ｓ・・・基
板電位検出センサ、ＶＯ・・・センサ出力電圧。 代理人 森本義弘
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にＭＯＳ型メモリセルならびにｔｉ（
＋記ＭＯ３型メモリセルを選択的に検出する配線部を設
けると共Ｉこ、前記基板の電位の変動に応じｔこ電圧を
出力する基板重代検出センサおよび前記基板電位を決定
す□る発振回路を設け、前記センサの出力によって前記
発振回路の発振周波数を基板電位が一定となるように制
御した基板電位発生回路。 ２ 基板電位検出センサを、Ｎ個のＭＯＳ ｊ−ランジ
スタで構成す、−と共ｆこ、第１のＭＯＳ ）ランジス
タのドレインとゲートを電飾に、ソースを第２のＭＯＳ
）ランジスタのドレインと接続し、第２のＭＯＳトラ
ンジスタのゲートをアース点に、ソースをダイオード接
続されかつ縦続接続された（Ｎ−２）個のＭＯＳ ）ラ
ンジスタＢＹに接続し、前記（Ｎ−２）個のＭＯＳ ！
−ランジスタ群の他端を基板を位に接続し、第２のＭＯ
Ｓ ）ランジスタのドレインをセンサ出力としたことを
特徴とする特許請求の範囲第１項記載の基板電位発生回
路。 ３、発振回路を、奇数段のインバータ群で構成すると共
に、各インバータ段の出力に接続されるＭＯＳ ）ラン
ジスタのゲートに前記基板電位検出センサのセンサ出力
を接続したことを特徴とする特許請求の範囲第１項記載
の基板電位発生回路。 ／′４
、（Ｎ−２）４ｆＪＯＪＭＯＳトランジスタ群を、ＭＯ
Ｓトランジスタのしきい値電圧ＶＴＩＩ ｓ基板電位検
出センサを用いない場合の待機状態における基板電位Ｖ
ｓｔ＋Ｂ、待機状態と動作状態における基板電位の変動
分△に対して の条件を満たす整数にしたことを特徴とする特許請求の
範囲第２項記載の基板電位発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57176730A JPS5965467A (ja) | 1982-10-06 | 1982-10-06 | 基板電位発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57176730A JPS5965467A (ja) | 1982-10-06 | 1982-10-06 | 基板電位発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965467A true JPS5965467A (ja) | 1984-04-13 |
Family
ID=16018776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57176730A Pending JPS5965467A (ja) | 1982-10-06 | 1982-10-06 | 基板電位発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965467A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159688A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63307771A (ja) * | 1987-05-29 | 1988-12-15 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 相補型金属酸化物半導体集積回路 |
| US5039877A (en) * | 1990-08-30 | 1991-08-13 | Micron Technology, Inc. | Low current substrate bias generator |
| US5120993A (en) * | 1990-02-05 | 1992-06-09 | Texas Instruments Incorporated | Substrate bias voltage detection circuit |
| JPH06223566A (ja) * | 1993-09-13 | 1994-08-12 | Hitachi Ltd | 半導体記憶装置 |
| JPH06223565A (ja) * | 1993-09-13 | 1994-08-12 | Hitachi Ltd | 半導体記憶装置 |
| US5493249A (en) * | 1993-12-06 | 1996-02-20 | Micron Technology, Inc. | System powered with inter-coupled charge pumps |
| US5642073A (en) * | 1993-12-06 | 1997-06-24 | Micron Technology, Inc. | System powered with inter-coupled charge pumps |
-
1982
- 1982-10-06 JP JP57176730A patent/JPS5965467A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159688A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63307771A (ja) * | 1987-05-29 | 1988-12-15 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 相補型金属酸化物半導体集積回路 |
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| JPH06223566A (ja) * | 1993-09-13 | 1994-08-12 | Hitachi Ltd | 半導体記憶装置 |
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| US5642073A (en) * | 1993-12-06 | 1997-06-24 | Micron Technology, Inc. | System powered with inter-coupled charge pumps |
| US6057725A (en) * | 1993-12-06 | 2000-05-02 | Micron Technology, Inc. | Protection circuit for use during burn-in testing |
| US6255886B1 (en) | 1993-12-06 | 2001-07-03 | Micron Technology, Inc. | Method for protecting an integrated circuit during burn-in testing |
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