JPS5968891A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS5968891A JPS5968891A JP57178804A JP17880482A JPS5968891A JP S5968891 A JPS5968891 A JP S5968891A JP 57178804 A JP57178804 A JP 57178804A JP 17880482 A JP17880482 A JP 17880482A JP S5968891 A JPS5968891 A JP S5968891A
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- Japan
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- power supply
- voltage
- drain
- supply voltage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/141—Battery and back-up supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はスタティック型の半導体メモリに関する。
第１図に最も一般的な抵抗負荷のスタティッり型メモリ
セルの等価回路を示す。１゜２はフリップフロップ７を
構成するためのＭＯＳ ｌ・ランジスタ、３．４はデー
タ伝送ダートで、高抵抗負荷５．６は電゛源ｖｃｃに接
続されている。ＢＬ。
セルの等価回路を示す。１゜２はフリップフロップ７を
構成するためのＭＯＳ ｌ・ランジスタ、３．４はデー
タ伝送ダートで、高抵抗負荷５．６は電゛源ｖｃｃに接
続されている。ＢＬ。
ＢＬはビット線（データ入出力線）、ＷＬはワード線で
あ石。この回路は、通常動作時は電源■。。には例えば
５ｖの電圧が印加され、電源Ｖ ｓ ｓは０■であるが
、読み出し、書き込みを一切せず単にデータを保存する
場合、電池で電源ｖｃｏに２．５■程度の電圧を印加す
る方法がある。
あ石。この回路は、通常動作時は電源■。。には例えば
５ｖの電圧が印加され、電源Ｖ ｓ ｓは０■であるが
、読み出し、書き込みを一切せず単にデータを保存する
場合、電池で電源ｖｃｏに２．５■程度の電圧を印加す
る方法がある。
これはバッテリバックアップと呼ばれ、簡便にデータを
保持する方法としてひろく用いられている。
保持する方法としてひろく用いられている。
一方、近年・ヤツケージやＬＳＩの構成材料中のＵ 、
’ｒｈ等の不純物から放出されるα粒子によって引き
起こされるソフトエラーがクローズアップされている。
’ｒｈ等の不純物から放出されるα粒子によって引き
起こされるソフトエラーがクローズアップされている。
当初ダイナミック型メモリやＣＣＤに関して指摘された
が、その後の検討で（スタティック型メモリもこの例外
でないことが明らかとなった。これはα粒子がシリコン
基板に入射すると電子・正孔対を生成し・この電子が高
電位の記憶ノードに流入して記憶情報を破壊するもので
ある（ただしＮチャネル素子の場合）。即ちスタティッ
ク型メモリの場合、メモリセルのフリップフロップ７の
高電位側のノードに電子が流入し、このノードの電位が
下が広フリップフロップ７の状態が逆転してしまう。
が、その後の検討で（スタティック型メモリもこの例外
でないことが明らかとなった。これはα粒子がシリコン
基板に入射すると電子・正孔対を生成し・この電子が高
電位の記憶ノードに流入して記憶情報を破壊するもので
ある（ただしＮチャネル素子の場合）。即ちスタティッ
ク型メモリの場合、メモリセルのフリップフロップ７の
高電位側のノードに電子が流入し、このノードの電位が
下が広フリップフロップ７の状態が逆転してしまう。
特に高抵抗負荷５，６を用いたメモリセルは、褐電位側
のノードが高抵抗負荷５，６によって電源■ｃｅに接続
しているだけ々ので、α粒子による瞬間的な電子の流入
に対、してはフローティング状態にあるのと等価であシ
、このノードの容量がダイナミック型メモリセルよシも
むしろ小さいことと併せて、゛スタティック型メモリの
ソフトエラーはダイナミック型メモリよりも深刻でさえ
ある。
のノードが高抵抗負荷５，６によって電源■ｃｅに接続
しているだけ々ので、α粒子による瞬間的な電子の流入
に対、してはフローティング状態にあるのと等価であシ
、このノードの容量がダイナミック型メモリセルよシも
むしろ小さいことと併せて、゛スタティック型メモリの
ソフトエラーはダイナミック型メモリよりも深刻でさえ
ある。
特にバッテリバックアップのために電源ｖｃｃを２．５
■程度に下ければ、電５ｖｃｃが５ｖの通常動作状態に
比べて記憶ノードの電荷量は半減し、ソフトエラーに対
してますます厳しい状況になる。従ってスタティック型
メモリのソフトエラーに対する強さは、バッテリバック
アップ時の強さで決まると云える口 〔発明の目的〕 本発明は上記実情に鑑みてなされたものでバッテリバッ
クアップで外部から印加する電源電圧を、通常動作時よ
シ下げた時オンチップの昇圧回路により、外部から印加
されている上記低い電源電圧よシ高い電圧をメモリセル
に印加し、これによって記憶ノードの電荷量を増し、ソ
フトエラーに強いスタティック型の半導体メモリを提供
しようとするものである。
■程度に下ければ、電５ｖｃｃが５ｖの通常動作状態に
比べて記憶ノードの電荷量は半減し、ソフトエラーに対
してますます厳しい状況になる。従ってスタティック型
メモリのソフトエラーに対する強さは、バッテリバック
アップ時の強さで決まると云える口 〔発明の目的〕 本発明は上記実情に鑑みてなされたものでバッテリバッ
クアップで外部から印加する電源電圧を、通常動作時よ
シ下げた時オンチップの昇圧回路により、外部から印加
されている上記低い電源電圧よシ高い電圧をメモリセル
に印加し、これによって記憶ノードの電荷量を増し、ソ
フトエラーに強いスタティック型の半導体メモリを提供
しようとするものである。
例えばリングオシレータのような発振回路と・ＭＯＳ
）ランジスタからなるダイオードと、コンデンサの組み
合わせによシ、チップに印加されている電源より高い電
位或いは逆に低い電位をオンチップでつくる技術は、一
般にＬＳＩの技術としてひろく知られている。本発明で
は、上記のような外圧回路を用いてバッテリパックアッ
５− プ時のメモリセルに、外部からの電源よ′シ高い電圧を
印加するようにしたものである。
）ランジスタからなるダイオードと、コンデンサの組み
合わせによシ、チップに印加されている電源より高い電
位或いは逆に低い電位をオンチップでつくる技術は、一
般にＬＳＩの技術としてひろく知られている。本発明で
は、上記のような外圧回路を用いてバッテリパックアッ
５− プ時のメモリセルに、外部からの電源よ′シ高い電圧を
印加するようにしたものである。
以下図面を参照して本発明の一実施例を説明する◇第２
図は昇圧回路の一例の概念図、第３図はメモリセルの等
価回路図で、第１図とは負荷素子に接続している電源端
子（ｙ、、 ｊ／にて示される）が異なる。また第４図
はメモリセルの電源を印加する回路の概念図である。第
４図中の昇圧回路１２には例えば第２図に示すような回
路を用いる。
図は昇圧回路の一例の概念図、第３図はメモリセルの等
価回路図で、第１図とは負荷素子に接続している電源端
子（ｙ、、 ｊ／にて示される）が異なる。また第４図
はメモリセルの電源を印加する回路の概念図である。第
４図中の昇圧回路１２には例えば第２図に示すような回
路を用いる。
まず昇圧回路１２について述べる。第２図に示される如
く発振器（例えばリングオシレータ９１）の出力振幅が
ｖｃｃ、周波数がｆであるとする。コンデンサの容量を
Ｃ，電源Ｖｃｃとｖｃ≦との間のノードのを主容量をＣ
１とする。Ｖ誤は理想的な場合、周波数ｆとは無関係に まで上昇する。寄生容量Ｃｐが容量Ｃに比べて充６− 分率さいとすれば、（１）式は Ｖｏ（、ｍａｙ ＝ ２ （Ｖｏｃ−ＶＴ）
・・・（２）となる。ここでＶＴＵ ＭＯＳ ）ラ
ンジスタ８．９のしきい値電圧である。ＶＣ８＝ ２．
５ Ｖ 、Ｖ、＝０．５■とすれハｖｃｃ ｍＢＸ−４
Ｖ、一方ｖｃｃ＝３ｖとすればｖｃｃｍａｘ＝５Ｖとな
シ、通常動作時のｖｃｏと同等の電圧が得られる。なお
上記リングオシレータ１１は、奇数段のインバータをリ
ング状にカスケード接続したものとして実現できる。
く発振器（例えばリングオシレータ９１）の出力振幅が
ｖｃｃ、周波数がｆであるとする。コンデンサの容量を
Ｃ，電源Ｖｃｃとｖｃ≦との間のノードのを主容量をＣ
１とする。Ｖ誤は理想的な場合、周波数ｆとは無関係に まで上昇する。寄生容量Ｃｐが容量Ｃに比べて充６− 分率さいとすれば、（１）式は Ｖｏ（、ｍａｙ ＝ ２ （Ｖｏｃ−ＶＴ）
・・・（２）となる。ここでＶＴＵ ＭＯＳ ）ラ
ンジスタ８．９のしきい値電圧である。ＶＣ８＝ ２．
５ Ｖ 、Ｖ、＝０．５■とすれハｖｃｃ ｍＢＸ−４
Ｖ、一方ｖｃｃ＝３ｖとすればｖｃｃｍａｘ＝５Ｖとな
シ、通常動作時のｖｃｏと同等の電圧が得られる。なお
上記リングオシレータ１１は、奇数段のインバータをリ
ング状にカスケード接続したものとして実現できる。
上記昇圧回路１２の出力Ｖ。≦と外部から与えられる電
源■。。とを適宜切シ換えるのが第４図中のスイッチ回
路１３である。このスイッチ回路１３の働きは、出力端
１６の出力紙圧ｖｃ：を、通常動作時はｖｃｃ端子１５
に接続し、バッテリバックアップで電源■ｃｃが下がっ
た時は昇圧回路の出力ｖｃ；の供給端１４に接続するも
のである。このスイッチ回路の出力ｖｃＨは第３図に示
されるように、メモリセルの′電源として負荷素子５．
６に供給される。
源■。。とを適宜切シ換えるのが第４図中のスイッチ回
路１３である。このスイッチ回路１３の働きは、出力端
１６の出力紙圧ｖｃ：を、通常動作時はｖｃｃ端子１５
に接続し、バッテリバックアップで電源■ｃｃが下がっ
た時は昇圧回路の出力ｖｃ；の供給端１４に接続するも
のである。このスイッチ回路の出力ｖｃＨは第３図に示
されるように、メモリセルの′電源として負荷素子５．
６に供給される。
スイッチ回路１３の一例を第５図に示す。トラン）スｆ
ｉ ２７ 、１８ハＮチヤネル・エンハンスメント型、
トランジスタ１９．２０はＮチャネル・デプレッション
型。トランジスタ２１゜２２１４ Ｐチャネル・エンハ
ンスメント型とする。
ｉ ２７ 、１８ハＮチヤネル・エンハンスメント型、
トランジスタ１９．２０はＮチャネル・デプレッション
型。トランジスタ２１゜２２１４ Ｐチャネル・エンハ
ンスメント型とする。
第５図の回路動作は、トランジスタ１７のしきい値電圧
に関しては略３ｖと設定すると、ｖｏ。
に関しては略３ｖと設定すると、ｖｏ。
の電位により各ノードは下記の第１光のような値をとる
ことになシ、第４図中のスイッチ回路１３が実現される
。
ことになシ、第４図中のスイッチ回路１３が実現される
。
第 １ 表
しかしてバッテリバックアップで、データ保持している
場合を想定し、故意にα粒子を照射してソフトエラーを
強制的に起こさせ、ソフトエラーに対する強さを測定し
てみると、従来のスタティック型メモリでは、ｖｃｏか
２．５Ｖと４■とでは、エラー率にして１桁半オの差が
あることが分っている。即ち本発明によりバッテリバッ
クアップ時、例えば外から２．５ｖＯＶｃｃヲ与えた場
合、これを昇圧した４■をメモリセルの電源として印加
したとすれば、ソフトエラーに対して従来よ９１０倍以
上強くするととができることになる。これはソフトエラ
一対策の上で非常に１襞な改善でおる。
場合を想定し、故意にα粒子を照射してソフトエラーを
強制的に起こさせ、ソフトエラーに対する強さを測定し
てみると、従来のスタティック型メモリでは、ｖｃｏか
２．５Ｖと４■とでは、エラー率にして１桁半オの差が
あることが分っている。即ち本発明によりバッテリバッ
クアップ時、例えば外から２．５ｖＯＶｃｃヲ与えた場
合、これを昇圧した４■をメモリセルの電源として印加
したとすれば、ソフトエラーに対して従来よ９１０倍以
上強くするととができることになる。これはソフトエラ
一対策の上で非常に１襞な改善でおる。
一方−昇圧回路のリングオシレータ１ノの電源を直接■
ｃｃに接続せず、第６図に示すような回路の出力ｙｃ／
／／に接続すれば、昇圧回路は■。。
ｃｃに接続せず、第６図に示すような回路の出力ｙｃ／
／／に接続すれば、昇圧回路は■。。
が下がったバッテリバックアップ時のみ動作させること
ができる。ただし第６図においてトランジスタ２５．２
６はＮチャネル・デプレッション型、トランジスタ２７
．２８．２９ＦｉＮチヤネル・エンハンスメント型、ト
ランジスタ３０はＰチャネル・エンハンスメント型とし
、トランジスタ２７に関してはしきい値電圧が略３ｖと
設定する。このときリングオシレータ電源■ｇ′は下記
の第２表のようになる。
ができる。ただし第６図においてトランジスタ２５．２
６はＮチャネル・デプレッション型、トランジスタ２７
．２８．２９ＦｉＮチヤネル・エンハンスメント型、ト
ランジスタ３０はＰチャネル・エンハンスメント型とし
、トランジスタ２７に関してはしきい値電圧が略３ｖと
設定する。このときリングオシレータ電源■ｇ′は下記
の第２表のようになる。
−９＝
第 ２ 表
即ちｖｃｃが５ｖの通常動作では、リングオシレータ１
１の電源ｙｃ／／／がＯｖだから、リングオシレータ１
１が動作せず、昇圧回路１２も動作しないＯ一方・Ｖｃ
ｃが２．５ Ｖ （ノクツテリ、々ツクアップ時）のみ
Ｖ。ｇ′＝２．５■で昇圧回路が動作し低消費電力化等
に役立つものである。
１の電源ｙｃ／／／がＯｖだから、リングオシレータ１
１が動作せず、昇圧回路１２も動作しないＯ一方・Ｖｃ
ｃが２．５ Ｖ （ノクツテリ、々ツクアップ時）のみ
Ｖ。ｇ′＝２．５■で昇圧回路が動作し低消費電力化等
に役立つものである。
なお本発明は実施例のみに限定されるものではなく、種
々の応用が可能である。例えば実施例では第４図に示す
スイッチ回路１３を用いたが、これを用いず昇圧回路１
２の出力ｖｃ；を直接ｖｃりに接続してもよい。この場
合昇圧回路は第６図に示すような回路による制御をせず
、通常動作時も常に動作させねばならない。また本発明
にあっては、他の昇圧回路やスイッチ回路によって実現
することも可能である。
々の応用が可能である。例えば実施例では第４図に示す
スイッチ回路１３を用いたが、これを用いず昇圧回路１
２の出力ｖｃ；を直接ｖｃりに接続してもよい。この場
合昇圧回路は第６図に示すような回路による制御をせず
、通常動作時も常に動作させねばならない。また本発明
にあっては、他の昇圧回路やスイッチ回路によって実現
することも可能である。
１０−
〔発明の効果〕
以上説明した如く本発明によれば、ｈ機状態にあるとき
高い電圧をメモリセルの電源として与えるようにしたた
め、待機時に動作時よシミ圧の低い電池によるデータ保
持が可能で、かつα線によって引きおこされるソフトエ
ラーに対して強いスタティック型のメモリが提供できる
ものである。
高い電圧をメモリセルの電源として与えるようにしたた
め、待機時に動作時よシミ圧の低い電池によるデータ保
持が可能で、かつα線によって引きおこされるソフトエ
ラーに対して強いスタティック型のメモリが提供できる
ものである。
第１図はスタティック型メモリセルを示す回路図、第２
図ないし第６図は本発明の詳細な説明するだめのもので
、第２図は昇圧回路の概念図、第３図はスタティック型
メモリセルを示す回路図、第４図はスイッチ回路例を示
す概念図、第５図は同回路の一部詳細回路図、第６図は
昇圧回路のリングオシレータ電源の供給回路図である。 １．２・・・ＭＯＳ ）ランジスタ、５，６・・・負荷
素子、７・・・フリップフロップ、１２・・・昇圧回路
、１３・・・スイッチ回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
図ないし第６図は本発明の詳細な説明するだめのもので
、第２図は昇圧回路の概念図、第３図はスタティック型
メモリセルを示す回路図、第４図はスイッチ回路例を示
す概念図、第５図は同回路の一部詳細回路図、第６図は
昇圧回路のリングオシレータ電源の供給回路図である。 １．２・・・ＭＯＳ ）ランジスタ、５，６・・・負荷
素子、７・・・フリップフロップ、１２・・・昇圧回路
、１３・・・スイッチ回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
Claims (4)
- （１）第１のＭＯＳ ）ランジスタのドレイン、ダート
にそれぞれ第２のＭＯＳ ）ランジスタのダート、ドレ
インを接続し、前記第１．第２のＭＯＳトランジスタの
ソースを共通接続し、一端が前記第１のＭＯＳ ）ラン
ジスタのドレインに接続される第１の負荷素子を設け、
一端が前記第２のＭＯＳ ）ランジスタのドレインに接
続され他端が前記第１の負荷素子の他端に接続される第
２の負荷素子を設けてなるフリツプフロツプをメモリセ
ルとするスタティック型メモリ装置であって、該メモリ
装置を構成するメモリチップに、待機時にチップに供給
される電源電圧を昇圧する昇圧回路と、前記電源電圧よ
シ昇圧された前記昇圧回路の出力電圧を前記メモリセル
の第１゜第２の負荷素子の他端に印加する手段とを具備
したことを％徴とする半導体メモリ。 - （２）前記待機時には前記昇圧回路の出力電圧を前記第
１．第２の負荷素子の他端に印加し・前記動作時には該
動作時の電源電圧を前記第１゜第２の負荷素子の他端に
そのまま印加するスイッチ回路を有することを特徴とす
る特許請求の範囲第１項に記載の半導体メモリ。 - （３） 前記動作時から待機時に移行したことにより
電源電圧が下がると、これを感知して昇圧回路が作動開
始するようにしたことを特徴とする特許請求の範囲第１
項または第２項に記載の半導体メモリ。 - （４）前記第１．第２の負荷素子が抵抗素子である特許
請求の範囲第１項ないし第３項のいずれかに記載の半導
体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178804A JPS5968891A (ja) | 1982-10-12 | 1982-10-12 | 半導体メモリ |
| DE8383109635T DE3377600D1 (en) | 1982-10-12 | 1983-09-27 | Semiconductor memory device |
| EP19830109635 EP0106222B1 (en) | 1982-10-12 | 1983-09-27 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178804A JPS5968891A (ja) | 1982-10-12 | 1982-10-12 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5968891A true JPS5968891A (ja) | 1984-04-18 |
Family
ID=16054938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57178804A Pending JPS5968891A (ja) | 1982-10-12 | 1982-10-12 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0106222B1 (ja) |
| JP (1) | JPS5968891A (ja) |
| DE (1) | DE3377600D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04256425A (ja) * | 1991-02-05 | 1992-09-11 | Nippon Millipore Kogyo Kk | ろ過用逆洗装置 |
| KR100395261B1 (ko) * | 1995-06-02 | 2003-08-21 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4583157A (en) * | 1985-02-08 | 1986-04-15 | At&T Bell Laboratories | Integrated circuit having a variably boosted node |
| JP2530821B2 (ja) * | 1985-07-01 | 1996-09-04 | 日本電気株式会社 | 半導体メモリ |
| EP0310351B1 (en) * | 1987-09-30 | 1993-07-14 | Texas Instruments Incorporated | Static memory using schottky technology |
| US4852060A (en) * | 1988-03-31 | 1989-07-25 | International Business Machines Corporation | Soft error resistant data storage cells |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5712481A (en) * | 1980-06-26 | 1982-01-22 | Mitsubishi Electric Corp | Semiconductor memory device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4260909A (en) * | 1978-08-30 | 1981-04-07 | Bell Telephone Laboratories, Incorporated | Back gate bias voltage generator circuit |
| US4288865A (en) * | 1980-02-06 | 1981-09-08 | Mostek Corporation | Low-power battery backup circuit for semiconductor memory |
| JPS58161195A (ja) * | 1982-03-19 | 1983-09-24 | Fujitsu Ltd | スタテイツク型半導体記憶装置 |
-
1982
- 1982-10-12 JP JP57178804A patent/JPS5968891A/ja active Pending
-
1983
- 1983-09-27 DE DE8383109635T patent/DE3377600D1/de not_active Expired
- 1983-09-27 EP EP19830109635 patent/EP0106222B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5712481A (en) * | 1980-06-26 | 1982-01-22 | Mitsubishi Electric Corp | Semiconductor memory device |
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| JPH04256425A (ja) * | 1991-02-05 | 1992-09-11 | Nippon Millipore Kogyo Kk | ろ過用逆洗装置 |
| KR100395261B1 (ko) * | 1995-06-02 | 2003-08-21 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3377600D1 (en) | 1988-09-08 |
| EP0106222A3 (en) | 1986-01-22 |
| EP0106222B1 (en) | 1988-08-03 |
| EP0106222A2 (en) | 1984-04-25 |
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