JPS58161195A - スタテイツク型半導体記憶装置 - Google Patents
スタテイツク型半導体記憶装置Info
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- JPS58161195A JPS58161195A JP57043977A JP4397782A JPS58161195A JP S58161195 A JPS58161195 A JP S58161195A JP 57043977 A JP57043977 A JP 57043977A JP 4397782 A JP4397782 A JP 4397782A JP S58161195 A JPS58161195 A JP S58161195A
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- power
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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- Microelectronics & Electronic Packaging (AREA)
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- Power Engineering (AREA)
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- Power Sources (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、メモリセル部の電源レベルを高めて外乱の影
響を受けにくクシたスタティック型半導体記憶−置に関
する。
響を受けにくクシたスタティック型半導体記憶−置に関
する。
技術の背景
ＭＯＳ）ランジスタを用いたスタティック型ＲＡＭ（ラ
ンダムアクセスメモリ）ではチップ内に外部かりα祿か
一方すると、／−Δυしくはドレ。
ンダムアクセスメモリ）ではチップ内に外部かりα祿か
一方すると、／−Δυしくはドレ。
ン近傍の空乏層で衝突電離が生じ、電子、正孔対が発生
する。第１図は一般的なＭ Ｏ、ＳスタティックＲＡＭ
の１セル当りの等価−略図で、ＲＬは負荷、Ｑｌ、Ｑ２
はドライバ、Ｑ３．Ｑｌはトランスファゲート、ＢＬ、
ＢＬはビット線対、Ｗ！はワード線である。スタティッ
ク型のメモリは基本的にはフリップフロップ動作である
から、ドライバＱｌ、Ｑ２のいずれか一方がオンとなっ
て情報を保持する０例えばドライバＱ１がオンでドライ
バＱ２がオフであれば、ビット線Ｂ、！、側がＬ（ロー
）、ＢＬ側がＨ（ハイ）の記憶状態である。このＬレベ
ルはトランジスタＱ＋を通してアース（Ｖｓｓ）から与
えられる。これに対しＨレベルは負荷抵抗ＲＬを通して
電源Ｖｃｃから与えられる。
する。第１図は一般的なＭ Ｏ、ＳスタティックＲＡＭ
の１セル当りの等価−略図で、ＲＬは負荷、Ｑｌ、Ｑ２
はドライバ、Ｑ３．Ｑｌはトランスファゲート、ＢＬ、
ＢＬはビット線対、Ｗ！はワード線である。スタティッ
ク型のメモリは基本的にはフリップフロップ動作である
から、ドライバＱｌ、Ｑ２のいずれか一方がオンとなっ
て情報を保持する０例えばドライバＱ１がオンでドライ
バＱ２がオフであれば、ビット線Ｂ、！、側がＬ（ロー
）、ＢＬ側がＨ（ハイ）の記憶状態である。このＬレベ
ルはトランジスタＱ＋を通してアース（Ｖｓｓ）から与
えられる。これに対しＨレベルは負荷抵抗ＲＬを通して
電源Ｖｃｃから与えられる。
第２図はトランジスタＱ２の構造図で、ｎチャネルを例
としたものである。基板１はｐ型で、ドレイン領域２お
よびソース領域３はｎ中型である、第１図の結線に従か
えばソース２は接地され、且つドレイン３は負荷抵抗Ｒ
Ｌを介して電源ＶＣＣに接続される。そしてゲート電極
４は他方のトランジスタＱ１のドレインに接続され、ま
た通常基板１は接地される。第１図の保持状態ではゲー
ト電極４の電位は低く、基板１の表面にはチャネル反転
層は形成されていない、このためドレイン３の電位は電
源Ｖｃｃの影響で高レベルに保持され、ドレイン３の周
囲の基板ｌに空乏層５が拡がっている。この状態で外部
からα線が進入して空乏層５を横切ると、衝突電離比よ
って電子ｅと正孔■のペアーが発生する。このうち正孔
■は接地された基板１側に吸収され、また電子Ｏはドレ
イン３側に吸収される。このとき基板１側にはさほど電
位変化は生じないが、ドレイン３側は負荷ＲＬが高抵抗
（ＧΩ程度）であるため吸収した電子Ｏを相殺する電荷
（正孔）の供給に時間がかかり一時的に電位が低下する
。このと、き同時にソース２側にα線が進入して本、ソ
ースは直接接地されているのでその電位は低下し方い、
これから分るように、α線が照射されたセルはＬ側出力
レベルが一定で、Ｈ側出力レベルが低下するので両者の
電位は接近する。この結果読出し動作でセル内容が反転
したり、最悪ケースでは保持状態でも反転が生じる可能
性がある。即ちα線が基板に垂直に入ると空乏層通過距
離が短いので電子、ホール対の発生数が少なくドレイン
電位の低下は少ないが、α線が基板に表面と平行に近い
低角度で入射すると空乏層通過距離が大となり、電子、
ホール対の発生数が大、ドレイン電位の低下が著大とな
り、セル出力レベルのＨ，Ｌが逆転することもある。
としたものである。基板１はｐ型で、ドレイン領域２お
よびソース領域３はｎ中型である、第１図の結線に従か
えばソース２は接地され、且つドレイン３は負荷抵抗Ｒ
Ｌを介して電源ＶＣＣに接続される。そしてゲート電極
４は他方のトランジスタＱ１のドレインに接続され、ま
た通常基板１は接地される。第１図の保持状態ではゲー
ト電極４の電位は低く、基板１の表面にはチャネル反転
層は形成されていない、このためドレイン３の電位は電
源Ｖｃｃの影響で高レベルに保持され、ドレイン３の周
囲の基板ｌに空乏層５が拡がっている。この状態で外部
からα線が進入して空乏層５を横切ると、衝突電離比よ
って電子ｅと正孔■のペアーが発生する。このうち正孔
■は接地された基板１側に吸収され、また電子Ｏはドレ
イン３側に吸収される。このとき基板１側にはさほど電
位変化は生じないが、ドレイン３側は負荷ＲＬが高抵抗
（ＧΩ程度）であるため吸収した電子Ｏを相殺する電荷
（正孔）の供給に時間がかかり一時的に電位が低下する
。このと、き同時にソース２側にα線が進入して本、ソ
ースは直接接地されているのでその電位は低下し方い、
これから分るように、α線が照射されたセルはＬ側出力
レベルが一定で、Ｈ側出力レベルが低下するので両者の
電位は接近する。この結果読出し動作でセル内容が反転
したり、最悪ケースでは保持状態でも反転が生じる可能
性がある。即ちα線が基板に垂直に入ると空乏層通過距
離が短いので電子、ホール対の発生数が少なくドレイン
電位の低下は少ないが、α線が基板に表面と平行に近い
低角度で入射すると空乏層通過距離が大となり、電子、
ホール対の発生数が大、ドレイン電位の低下が著大とな
り、セル出力レベルのＨ，Ｌが逆転することもある。
従来技術と問題点
Ｈ側のドレイン３の電位がα線照射を受けても速やかに
回復すればヱ述した問題は相当に回避できる。このため
には負荷ＲＬの抵抗値を下げることが考えられるが、こ
れは高密度化に逆行する上、記憶保持状態の消費電力を
増大させるので好ましくない。
回復すればヱ述した問題は相当に回避できる。このため
には負荷ＲＬの抵抗値を下げることが考えられるが、こ
れは高密度化に逆行する上、記憶保持状態の消費電力を
増大させるので好ましくない。
発明の目的
本発明は、消費電力をさほど増加させることなく、α線
等の外乱に対して安定に情報を保持できるスタティック
型半導体記憶装置を提供しようとするものである。
等の外乱に対して安定に情報を保持できるスタティック
型半導体記憶装置を提供しようとするものである。
発明の構成
本発明は、 少なくともデコーダを有する周辺回路とメ
モリセルを具備し、外部から供給される第１の電源電圧
と該第１の電源電圧を更に高い第２の電源電圧に昇圧す
る高電圧発生部をチ・ノブ内に設け、該周辺回路に対す
る電源を該第１の電源電圧にし、各メモリセルに対する
電′源を該第２の電源電圧にするようにしてなることを
一特徹とするものである。
モリセルを具備し、外部から供給される第１の電源電圧
と該第１の電源電圧を更に高い第２の電源電圧に昇圧す
る高電圧発生部をチ・ノブ内に設け、該周辺回路に対す
る電源を該第１の電源電圧にし、各メモリセルに対する
電′源を該第２の電源電圧にするようにしてなることを
一特徹とするものである。
発明の実施例
以下、図示の実施例を参照しながら本発明の詳細な説明
する。第３図〜第５図は本発明の一実施例を示す説明図
で、第３図はチップ内に設けられる高電圧発生部、第４
図はその動作波形図、第５図は本発明を通用したスタテ
ィックＲＡＭの構成図である。高電圧発生部１０はリン
グオシレータ１１の出力φで周期的に容量Ｃ１の一端の
電位を押し上番負・該容量の他端■の電位を外部から供
給される葛゛１の電源Ｖｃｃより高い第２の電源電圧に
しようとするものである。りＵツクψがＬ（アース）で
ある間のＡ点の電位は、Ｖｃｃからダイオード接続され
たトランジスタＱ１１のスレッシュホールド電圧Ｖｔｈ
＋低下した値（Ｖｃｃ−Ｖ、 ｔｈ＋ ）である。これ
に対し、クロックφがＨ（Ｖｃｃ）になると容量Ｃ１の
一端の電位を突き上げ、これによっての点の電位は（Ｖ
ｃｃ−Ｖｔｔｚ）の初期レベルからの点の電位がこの昇
圧回路の出力ＶｃｃのレベルよりトランジスタＱ６のス
レソシツールドレベルＶｔｈ２以上高くなるとダイオー
ド接続され、たトランジスタＱ６はオンとなりの点の昇
圧されたレベルはＶｃｃに吸い上げられる。次にクロッ
クφがＬとなりこれに伴なっての点のレベルが（Ｖｃｃ
−Ｖｔｈ＋）に下がってもこの時はトランジスタＱ６が
ダイオード逆方向動作となるためｖＣＣのレベルは下が
らず再びφがＨ即ち０点のレベルがＨとな近していき昇
圧されていくことになる。Ｃ１はＭＯＳトランジスタの
ゲート電極を一極（０点側）と４し、且つソース、ドレ
イン間を短絡して他極としたＭＯ３容量とするのが、Ｍ
Ｏ５ＩＣでは適当である。勿論容量ＣＩは通常型のコン
デンサでもよい。
する。第３図〜第５図は本発明の一実施例を示す説明図
で、第３図はチップ内に設けられる高電圧発生部、第４
図はその動作波形図、第５図は本発明を通用したスタテ
ィックＲＡＭの構成図である。高電圧発生部１０はリン
グオシレータ１１の出力φで周期的に容量Ｃ１の一端の
電位を押し上番負・該容量の他端■の電位を外部から供
給される葛゛１の電源Ｖｃｃより高い第２の電源電圧に
しようとするものである。りＵツクψがＬ（アース）で
ある間のＡ点の電位は、Ｖｃｃからダイオード接続され
たトランジスタＱ１１のスレッシュホールド電圧Ｖｔｈ
＋低下した値（Ｖｃｃ−Ｖ、 ｔｈ＋ ）である。これ
に対し、クロックφがＨ（Ｖｃｃ）になると容量Ｃ１の
一端の電位を突き上げ、これによっての点の電位は（Ｖ
ｃｃ−Ｖｔｔｚ）の初期レベルからの点の電位がこの昇
圧回路の出力ＶｃｃのレベルよりトランジスタＱ６のス
レソシツールドレベルＶｔｈ２以上高くなるとダイオー
ド接続され、たトランジスタＱ６はオンとなりの点の昇
圧されたレベルはＶｃｃに吸い上げられる。次にクロッ
クφがＬとなりこれに伴なっての点のレベルが（Ｖｃｃ
−Ｖｔｈ＋）に下がってもこの時はトランジスタＱ６が
ダイオード逆方向動作となるためｖＣＣのレベルは下が
らず再びφがＨ即ち０点のレベルがＨとな近していき昇
圧されていくことになる。Ｃ１はＭＯＳトランジスタの
ゲート電極を一極（０点側）と４し、且つソース、ドレ
イン間を短絡して他極としたＭＯ３容量とするのが、Ｍ
Ｏ５ＩＣでは適当である。勿論容量ＣＩは通常型のコン
デンサでもよい。
第５図に示すスタティックＲＡＭでは電源系統の配線は
予め２通りに分けられている。１つは外部電源Ｖｃｃに
接続される系で、これにはノアゲート構成のローデコー
ダ２０、同様構成のコラムデコーダ２１、センスアンプ
２２、データインバッフプ２３、ビット線負荷２４等の
周辺回路が含まれる。他の一つはチップ内で発生された
前述の高電位型１１１Ｖｃｃに接続される系である。こ
れは消費電力を節減する面からメモリセル２５に限られ
る。このようにメモリセル２５の電源電圧ＶｃｃがＶｃ
ｃより高いと、第２図の例ではドレイン３にＶｃｃ使用
時より多くの電荷が蓄えられるので、α線照射で電子Ｏ
が注入されてもＨレベルはさほど低下しない。このため
セル内容が反転する誤動作を阻であるため消費電力は殆
ど増加しない。電流値で言えばセルはμＡ１周辺回路は
ｌＯ〜１００ｍＡのオーダーであり、カミる大消費電力
の周辺回路は通常のＶｃｃで動作させるので、全体の消
費電力の増大は実用上無視できる。
予め２通りに分けられている。１つは外部電源Ｖｃｃに
接続される系で、これにはノアゲート構成のローデコー
ダ２０、同様構成のコラムデコーダ２１、センスアンプ
２２、データインバッフプ２３、ビット線負荷２４等の
周辺回路が含まれる。他の一つはチップ内で発生された
前述の高電位型１１１Ｖｃｃに接続される系である。こ
れは消費電力を節減する面からメモリセル２５に限られ
る。このようにメモリセル２５の電源電圧ＶｃｃがＶｃ
ｃより高いと、第２図の例ではドレイン３にＶｃｃ使用
時より多くの電荷が蓄えられるので、α線照射で電子Ｏ
が注入されてもＨレベルはさほど低下しない。このため
セル内容が反転する誤動作を阻であるため消費電力は殆
ど増加しない。電流値で言えばセルはμＡ１周辺回路は
ｌＯ〜１００ｍＡのオーダーであり、カミる大消費電力
の周辺回路は通常のＶｃｃで動作させるので、全体の消
費電力の増大は実用上無視できる。
書込みは入力データＤＩＮ％データインバッファ２３、
データバスＤＢの系でビット綿ＢＬ、ＢＬをＨ，Ｌにし
て行うが、この電源はＶｃｃであるの昇は緩やかであり
、この間にα線照射があると従来メモリと余り変らない
ことになるが、該期間はメモリ全稼動時間に比べて充分
に短いから無視してもよいが、これを嫌うなら書込み電
圧もＶｃｃにするとよい。読出しはトランスファーゲー
トを開いてセル電位をビット線ＢＬ、ＢＬに伝え、デー
タバスＤＢを介してセンスアンプ２２で読み、続出し出
力Ｄｏｕｔとするという周知の要領で行うが、トランス
ファゲートのゲート電圧はＶＣＣであるからピント線に
伝えられるＬ側のセル電位はＶｃｃ−ｖｔｈに制限され
、従来と同じである。Ｌ側はトランスファゲートを介し
てビット線電位を該Ｌレベル（グランドレベル）へ落し
、やはり従来と同じである。つまりメモリセル電源をＶ
ｃｃより高いＶｃｃにしても読取りは従来と同じで、何
ら支障ない。
データバスＤＢの系でビット綿ＢＬ、ＢＬをＨ，Ｌにし
て行うが、この電源はＶｃｃであるの昇は緩やかであり
、この間にα線照射があると従来メモリと余り変らない
ことになるが、該期間はメモリ全稼動時間に比べて充分
に短いから無視してもよいが、これを嫌うなら書込み電
圧もＶｃｃにするとよい。読出しはトランスファーゲー
トを開いてセル電位をビット線ＢＬ、ＢＬに伝え、デー
タバスＤＢを介してセンスアンプ２２で読み、続出し出
力Ｄｏｕｔとするという周知の要領で行うが、トランス
ファゲートのゲート電圧はＶＣＣであるからピント線に
伝えられるＬ側のセル電位はＶｃｃ−ｖｔｈに制限され
、従来と同じである。Ｌ側はトランスファゲートを介し
てビット線電位を該Ｌレベル（グランドレベル）へ落し
、やはり従来と同じである。つまりメモリセル電源をＶ
ｃｃより高いＶｃｃにしても読取りは従来と同じで、何
ら支障ない。
発明の効果
以上述べたように本発明によれば、消費電力をさほど増
加させずにα線等の外乱に対しセル情報を安定に保持で
きる利点がある。
加させずにα線等の外乱に対しセル情報を安定に保持で
きる利点がある。
第１図はスタティック型メモリセルの等価回略図、第２
図はα線の影響の説明図、第３図〜第５図は本発明の一
実施例を示す説明図で、第３図は高電圧発生部の構成図
、第４図はその各部電圧波形図、第５図はスタティック
ＲＡＭの概略構成図である。 図中、Ｖｃｃは第１の電源電圧、Ｖｃｃは第２の電源電
圧、１０は高電圧発生部、２５はメモリセル、Ｑｌ、Ｃ
２はドライバである。
図はα線の影響の説明図、第３図〜第５図は本発明の一
実施例を示す説明図で、第３図は高電圧発生部の構成図
、第４図はその各部電圧波形図、第５図はスタティック
ＲＡＭの概略構成図である。 図中、Ｖｃｃは第１の電源電圧、Ｖｃｃは第２の電源電
圧、１０は高電圧発生部、２５はメモリセル、Ｑｌ、Ｃ
２はドライバである。
Claims (1)
- 少なくともデコーダを有する周辺回路とメモリセルを具
−し、外部から供給される第１の電源電圧と該第１の電
源電圧を艷に高い第２の電源電圧に昇圧する高電圧発生
部をチップ内に設け、該周辺回路に対する電−を該第１
の電源電圧にし、各メモリセルに対する電源を該第２の
電源電圧にするようにしてなることを特徴とするスタテ
ィック型半導体記憶装着。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043977A JPS58161195A (ja) | 1982-03-19 | 1982-03-19 | スタテイツク型半導体記憶装置 |
| EP83301539A EP0089836A3 (en) | 1982-03-19 | 1983-03-18 | Static-type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043977A JPS58161195A (ja) | 1982-03-19 | 1982-03-19 | スタテイツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58161195A true JPS58161195A (ja) | 1983-09-24 |
Family
ID=12678771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043977A Pending JPS58161195A (ja) | 1982-03-19 | 1982-03-19 | スタテイツク型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0089836A3 (ja) |
| JP (1) | JPS58161195A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0109006A2 (en) * | 1982-11-15 | 1984-05-23 | International Business Machines Corporation | Dynamic random access memory having separated voltage terminal pads, for improved burn-in, methods for manufacturing and testing such memory |
| EP0411594A2 (de) * | 1989-07-31 | 1991-02-06 | Siemens Aktiengesellschaft | Schaltungsanordnung und Verfahren zur Funktionssicherheitsprüfung für integrierte Halbleiterspeicher |
| US6657887B2 (en) | 2001-08-09 | 2003-12-02 | Renesas Technology Corporation | Semiconductor memory device having improved noise margin, faster read rate and reduced power consumption |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5968891A (ja) * | 1982-10-12 | 1984-04-18 | Toshiba Corp | 半導体メモリ |
| JPS62136919A (ja) * | 1985-12-10 | 1987-06-19 | Mitsubishi Electric Corp | ドライバ−回路 |
| KR920006985A (ko) * | 1990-09-19 | 1992-04-28 | 김광호 | 스테이틱램의 부하 조절회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570986A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Semiconductor intergrated circuit device |
| JPS5712481A (en) * | 1980-06-26 | 1982-01-22 | Mitsubishi Electric Corp | Semiconductor memory device |
-
1982
- 1982-03-19 JP JP57043977A patent/JPS58161195A/ja active Pending
-
1983
- 1983-03-18 EP EP83301539A patent/EP0089836A3/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0109006A2 (en) * | 1982-11-15 | 1984-05-23 | International Business Machines Corporation | Dynamic random access memory having separated voltage terminal pads, for improved burn-in, methods for manufacturing and testing such memory |
| EP0411594A2 (de) * | 1989-07-31 | 1991-02-06 | Siemens Aktiengesellschaft | Schaltungsanordnung und Verfahren zur Funktionssicherheitsprüfung für integrierte Halbleiterspeicher |
| US6657887B2 (en) | 2001-08-09 | 2003-12-02 | Renesas Technology Corporation | Semiconductor memory device having improved noise margin, faster read rate and reduced power consumption |
| US6791895B2 (en) | 2001-08-09 | 2004-09-14 | Renesas Technology Corporation | Semiconductor memory device |
| US6876573B2 (en) | 2001-08-09 | 2005-04-05 | Renesas Technology Corporation | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0089836A3 (en) | 1985-12-04 |
| EP0089836A2 (en) | 1983-09-28 |
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