JP3313641B2 - 半導体記憶装置 - Google Patents
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にスタティック型半導体記憶装置（以下ＳＲＡ
Ｍ）においてメモリセルの誤書き込みを防止する回路に
関するものである。
し、特にスタティック型半導体記憶装置（以下ＳＲＡ
Ｍ）においてメモリセルの誤書き込みを防止する回路に
関するものである。
【０００２】
【従来の技術】図６に、一般的な半導体記憶装置１０
０’（ＳＲＡＭ）のブロック図を示す。メモリセルアレ
イ１’のメモリセルをアクセスするために、アドレスバ
ッファ２にアドレス信号ＡＤＤが入力され、列アドレス
デコーダ３および行アドレスデコーダ４にアドレス値が
供給される。列アドレスデコーダ３は、供給されたアド
レス値をデコードして、一本のワード線を選択するため
の選択信号１０１を出力する。行アドレスデコーダ４
は、供給されたアドレス値をデコードして、一組のビッ
ト線対を選択するための選択信号１０２を出力する。こ
の行アドレスデコーダ４からの信号に応答して、ビット
線制御回路５が、選択されたビット線対をデータ入力バ
ッファ６またはデータ出力バッファ７に接続する。図示
した構成の場合、外部からのデータ入力および外部への
データ出力のため信号はＩ／Ｏ信号として共用されてい
る。プリチャージ回路８は、メモリセルの読み出し動作
時に、アドレス遷移検出回路（ＡＴＤ）９が発生するイ
コライズ信号ＥＱにより、ビット線対を所定電位に充電
する。／ＷＥは書き込みおよび読み出しの状態設定信号
（以下ライトイネーブル信号）であり、ハイレベルのと
き読み出しモードを示し、ローレベルのとき書き込みモ
ードを示す。また、／ＣＳはチップセレクト信号であ
り、ローレベルのとき半導体記憶装置１００’が活性状
態（アクティブ）となり、ハイレベルのとき非活性状態
（インアクティブ）となる。
０’（ＳＲＡＭ）のブロック図を示す。メモリセルアレ
イ１’のメモリセルをアクセスするために、アドレスバ
ッファ２にアドレス信号ＡＤＤが入力され、列アドレス
デコーダ３および行アドレスデコーダ４にアドレス値が
供給される。列アドレスデコーダ３は、供給されたアド
レス値をデコードして、一本のワード線を選択するため
の選択信号１０１を出力する。行アドレスデコーダ４
は、供給されたアドレス値をデコードして、一組のビッ
ト線対を選択するための選択信号１０２を出力する。こ
の行アドレスデコーダ４からの信号に応答して、ビット
線制御回路５が、選択されたビット線対をデータ入力バ
ッファ６またはデータ出力バッファ７に接続する。図示
した構成の場合、外部からのデータ入力および外部への
データ出力のため信号はＩ／Ｏ信号として共用されてい
る。プリチャージ回路８は、メモリセルの読み出し動作
時に、アドレス遷移検出回路（ＡＴＤ）９が発生するイ
コライズ信号ＥＱにより、ビット線対を所定電位に充電
する。／ＷＥは書き込みおよび読み出しの状態設定信号
（以下ライトイネーブル信号）であり、ハイレベルのと
き読み出しモードを示し、ローレベルのとき書き込みモ
ードを示す。また、／ＣＳはチップセレクト信号であ
り、ローレベルのとき半導体記憶装置１００’が活性状
態（アクティブ）となり、ハイレベルのとき非活性状態
（インアクティブ）となる。
【０００３】また、例えば、半導体記憶装置１００’が
１チップに構成された場合、アドレス信号ＡＤＤ，デー
タ入出力信号Ｉ／Ｏ，ライトイネーブル信号／ＷＥ，チ
ップセレクト信号／ＣＳは、チップ外部より入力され
る。
１チップに構成された場合、アドレス信号ＡＤＤ，デー
タ入出力信号Ｉ／Ｏ，ライトイネーブル信号／ＷＥ，チ
ップセレクト信号／ＣＳは、チップ外部より入力され
る。
【０００４】図７に、メモリセルアレイ１’，ビット線
制御回路５およびプリチャージ回路８の回路図を示す。
ここで、ビット線制御回路５に関しては、通常はセンス
アンプやライトバッファ等を含んでいるが、説明を簡単
にするために、カラムスイッチ部のみを示す。また、図
９に、メモリセルＭ１〜Ｍ１２の各々の構成を示す。
制御回路５およびプリチャージ回路８の回路図を示す。
ここで、ビット線制御回路５に関しては、通常はセンス
アンプやライトバッファ等を含んでいるが、説明を簡単
にするために、カラムスイッチ部のみを示す。また、図
９に、メモリセルＭ１〜Ｍ１２の各々の構成を示す。
【０００５】メモリセルアレイ１’には、複数のワード
線Ｗ１，Ｗ２，Ｗ３…と、これと直交するビット線対
（Ｄ１，／Ｄ１），（Ｄ２，／Ｄ２）…とが配設され、
これらの交点にメモリセルＭ１，Ｍ２…が設けられてい
る。プリチャージ回路８はＰ型トランジスタＱ１，Ｑ
２，Ｑ３…で構成され、ビット線対の一端に接続されて
いる。またビット線の他端には、上述したビット線制御
回路５が接続されている。各々のワード線は、図６の列
アドレスデコーダ３に接続され、ワード線選択信号１０
１が供給される。ビット線制御回路５は、行アドレスデ
コーダ回路４からのビット線選択信号１０２に応答し
て、選択されたビット線対と内部データバスＤＢ，／Ｄ
Ｂとを接続する。この内部データバスＤＢ，／ＤＢは、
図６のデータ入力バッファ６およびデータ出力バッファ
７に、データ入力信号ＤＩＮ，データ出力信号ＤＯＵＴ
として接続されている。また各々のメモリセルは、図９
に示すように、負荷抵抗Ｒ１，Ｒ２と、Ｎ型トランジス
タＱａ〜Ｑｄで構成されている。
線Ｗ１，Ｗ２，Ｗ３…と、これと直交するビット線対
（Ｄ１，／Ｄ１），（Ｄ２，／Ｄ２）…とが配設され、
これらの交点にメモリセルＭ１，Ｍ２…が設けられてい
る。プリチャージ回路８はＰ型トランジスタＱ１，Ｑ
２，Ｑ３…で構成され、ビット線対の一端に接続されて
いる。またビット線の他端には、上述したビット線制御
回路５が接続されている。各々のワード線は、図６の列
アドレスデコーダ３に接続され、ワード線選択信号１０
１が供給される。ビット線制御回路５は、行アドレスデ
コーダ回路４からのビット線選択信号１０２に応答し
て、選択されたビット線対と内部データバスＤＢ，／Ｄ
Ｂとを接続する。この内部データバスＤＢ，／ＤＢは、
図６のデータ入力バッファ６およびデータ出力バッファ
７に、データ入力信号ＤＩＮ，データ出力信号ＤＯＵＴ
として接続されている。また各々のメモリセルは、図９
に示すように、負荷抵抗Ｒ１，Ｒ２と、Ｎ型トランジス
タＱａ〜Ｑｄで構成されている。
【０００６】図６のような構成のメモリセルアレイにお
いては、並行して配設されているビット線（Ｄ１，／Ｄ
１），（Ｄ２，／Ｄ２）…間の寄生容量（以下線間容量
Ｃ１，Ｃ２…）により、任意のメモリセルの書き込み動
作時に、隣接するビット線対のメモリセルの保持データ
が反転してしまうことがある。以下、この現象をメモリ
セルの「誤書き込み」と呼び、図８のタイミング図を参
照して説明する。
いては、並行して配設されているビット線（Ｄ１，／Ｄ
１），（Ｄ２，／Ｄ２）…間の寄生容量（以下線間容量
Ｃ１，Ｃ２…）により、任意のメモリセルの書き込み動
作時に、隣接するビット線対のメモリセルの保持データ
が反転してしまうことがある。以下、この現象をメモリ
セルの「誤書き込み」と呼び、図８のタイミング図を参
照して説明する。
【０００７】説明の前に、図７のメモリセルアレイにお
いて、メモリセルの初期の書き込み状態を以下のように
仮定する。メモリセルＭ１：Ｄ１側の電位がハイレベ
ル，／Ｄ１側の電位がロウレベル。メモリセルＭ２：Ｄ
１側の電位がロウレベル，／Ｄ１側の電位がハイレベ
ル。メモリセルＭ４：Ｄ２側の電位がハイレベル，／Ｄ
２側の電位がロウレベル。メモリセルＭ７：Ｄ３側の電
位がロウレベル，／Ｄ３側の電位がハイレベル。メモリ
セルＭ８：Ｄ３側の電位がハイレベル，／Ｄ３側の電位
がロウレベル。すなわち、メモリセルＭ１，Ｍ４，Ｍ８
は「１」が、メモリセルＭ２，Ｍ７は「０」が書き込ま
れていると仮定する。その他のメモリセルの書き込み状
態に関しては、説明の便宜上省略する。そして、これか
ら書き込もうとするメモリセルをＭ４と仮定する。以下
の説明においては、ハイレベルは電源電位、ロウレベル
は接地電位（０Ｖ）とする。
いて、メモリセルの初期の書き込み状態を以下のように
仮定する。メモリセルＭ１：Ｄ１側の電位がハイレベ
ル，／Ｄ１側の電位がロウレベル。メモリセルＭ２：Ｄ
１側の電位がロウレベル，／Ｄ１側の電位がハイレベ
ル。メモリセルＭ４：Ｄ２側の電位がハイレベル，／Ｄ
２側の電位がロウレベル。メモリセルＭ７：Ｄ３側の電
位がロウレベル，／Ｄ３側の電位がハイレベル。メモリ
セルＭ８：Ｄ３側の電位がハイレベル，／Ｄ３側の電位
がロウレベル。すなわち、メモリセルＭ１，Ｍ４，Ｍ８
は「１」が、メモリセルＭ２，Ｍ７は「０」が書き込ま
れていると仮定する。その他のメモリセルの書き込み状
態に関しては、説明の便宜上省略する。そして、これか
ら書き込もうとするメモリセルをＭ４と仮定する。以下
の説明においては、ハイレベルは電源電位、ロウレベル
は接地電位（０Ｖ）とする。
【０００８】図８においてアドレス信号ＡＤＤが変化し
たとき、ワード線Ｗ１は選択状態でハイレベルとなり、
ワード線Ｗ２，Ｗ３は非選択状態でロウレベルとなる。
また、ビット線対Ｄ２，／Ｄ２が選択状態となる。
たとき、ワード線Ｗ１は選択状態でハイレベルとなり、
ワード線Ｗ２，Ｗ３は非選択状態でロウレベルとなる。
また、ビット線対Ｄ２，／Ｄ２が選択状態となる。
【０００９】ライトイネーブル信号／ＷＥが書き込みモ
ード（ロウレベル）に変化する前は、アドレス信号ＡＤ
Ｄによりワード線Ｗ１が選択されているので、メモリセ
ルＭ１の書き込み状態にしたがって、ビット線Ｄ１はハ
イレベル，／Ｄ１はロウレベルとなっている。同様に、
メモリセルＭ４により、ビット線Ｄ２はハイレベル，／
Ｄ２はロウレベルとなっており、メモリセルＭ７によ
り、ビット線Ｄ３はロウレベル，／Ｄ３はハイレベルと
なっている。
ード（ロウレベル）に変化する前は、アドレス信号ＡＤ
Ｄによりワード線Ｗ１が選択されているので、メモリセ
ルＭ１の書き込み状態にしたがって、ビット線Ｄ１はハ
イレベル，／Ｄ１はロウレベルとなっている。同様に、
メモリセルＭ４により、ビット線Ｄ２はハイレベル，／
Ｄ２はロウレベルとなっており、メモリセルＭ７によ
り、ビット線Ｄ３はロウレベル，／Ｄ３はハイレベルと
なっている。
【００１０】今、データ入力バッファ６の保持している
値が「０」であったとすると、ライトイネーブル信号／
ＷＥがロウレベルとなって書き込みモードとなったとき
（図中）、読み出しデータ「１」を出力していた内部
データバスＤＢがハイレベルからロウレベルに、／ＤＢ
がロウレベルからハイレベルに変化する。したがって、
ビット線Ｄ２がハイレベルからロウレベルに、ビット線
／Ｄ２がロウレベルからハイレベルに変化する。
値が「０」であったとすると、ライトイネーブル信号／
ＷＥがロウレベルとなって書き込みモードとなったとき
（図中）、読み出しデータ「１」を出力していた内部
データバスＤＢがハイレベルからロウレベルに、／ＤＢ
がロウレベルからハイレベルに変化する。したがって、
ビット線Ｄ２がハイレベルからロウレベルに、ビット線
／Ｄ２がロウレベルからハイレベルに変化する。
【００１１】ここで、の時点のデータ入力信号ＤＩＮ
の値「０」は、メモリセルＭ４に書き込みたい値ではな
い。前回の書き込み時の値が残っていたものである。メ
モリセルＭ４に書き込むべき値は、の時点でデータ入
力バッファ６に入力される。この値が「１」であるとす
ると、再度ビット線Ｄ２，／Ｄ２の電位が反転する。こ
のようにして、メモリセルＭ４に対する書き込み動作が
終了する。
の値「０」は、メモリセルＭ４に書き込みたい値ではな
い。前回の書き込み時の値が残っていたものである。メ
モリセルＭ４に書き込むべき値は、の時点でデータ入
力バッファ６に入力される。この値が「１」であるとす
ると、再度ビット線Ｄ２，／Ｄ２の電位が反転する。こ
のようにして、メモリセルＭ４に対する書き込み動作が
終了する。
【００１２】再度の時点に着目する。このとき、ビッ
ト線Ｄ２がハイレベルからロウレベルに変化することに
影響されて、線間容量Ｃ２により／Ｄ１はロウレベルよ
り更に低い電位、すなわちマイナス電位になってしま
う。これに伴い、非選択状態であるメモリセルＭ２のデ
ータが反転してしまうことがある。
ト線Ｄ２がハイレベルからロウレベルに変化することに
影響されて、線間容量Ｃ２により／Ｄ１はロウレベルよ
り更に低い電位、すなわちマイナス電位になってしま
う。これに伴い、非選択状態であるメモリセルＭ２のデ
ータが反転してしまうことがある。
【００１３】このときのメモリセルＭ２の動作を図９を
参照して説明する。メモリセルＭ２内のトランジスタＱ
ｃのゲートの電位はロウレベルであるにもかかわらず、
／Ｄ１がマイナスの電位になり、しきい値電圧を超えて
しまうとＱｃは導通状態となる。すると、メモリセルＭ
２の／Ｄ１側の初期電位であるハイレベルがロウレベル
になってしまい、メモリセルＭ２のデータが反転してし
まう。
参照して説明する。メモリセルＭ２内のトランジスタＱ
ｃのゲートの電位はロウレベルであるにもかかわらず、
／Ｄ１がマイナスの電位になり、しきい値電圧を超えて
しまうとＱｃは導通状態となる。すると、メモリセルＭ
２の／Ｄ１側の初期電位であるハイレベルがロウレベル
になってしまい、メモリセルＭ２のデータが反転してし
まう。
【００１４】同様に、の時点では、メモリセルＭ８の
データが反転してしまうことがある。すなわち、ビット
線／Ｄ２がハイレベルからロウレベルに変化することに
影響されて、線間容量Ｃ４によりＤ３はロウレベルより
更に低い電位、すなわちマイナス電位になるので、メモ
リセルＭ８のデータが反転するのである。
データが反転してしまうことがある。すなわち、ビット
線／Ｄ２がハイレベルからロウレベルに変化することに
影響されて、線間容量Ｃ４によりＤ３はロウレベルより
更に低い電位、すなわちマイナス電位になるので、メモ
リセルＭ８のデータが反転するのである。
【００１５】上述したように、メモリセルＭ４の書き込
み動作によって、隣接するビット線対に接続されたメモ
リセルＭ２およびＭ８が誤書き込みされる場合がある。
み動作によって、隣接するビット線対に接続されたメモ
リセルＭ２およびＭ８が誤書き込みされる場合がある。
【００１６】なお、ビット線に付随する寄生容量は種々
考えられ、これを図１０に示す。図１０はビット線の概
略断面図である。寄生容量は、ビット線と、その上下の
配線や基板との間の寄生容量や、ビット線間の寄生容量
がある。そして、ビット線の上下の寄生容量に対してビ
ット線間の寄生容量が大きいとき、誤書き込みが発生す
る可能性が高くなる。
考えられ、これを図１０に示す。図１０はビット線の概
略断面図である。寄生容量は、ビット線と、その上下の
配線や基板との間の寄生容量や、ビット線間の寄生容量
がある。そして、ビット線の上下の寄生容量に対してビ
ット線間の寄生容量が大きいとき、誤書き込みが発生す
る可能性が高くなる。
【００１７】かかる誤書き込みを防止するための提案
が、特開平７−１９２４７３号公報に記載されている。
以下、図１１および図１２を参照して、従来の誤書き込
み防止回路を説明する。図７および図８と同一の箇所に
は同一の符号を付し、説明を省略する。また、各メモリ
セルやデータ入力バッファ６の初期状態、また書き込む
メモリセルも、説明の簡単のために図７および図８と同
様であると仮定する。
が、特開平７−１９２４７３号公報に記載されている。
以下、図１１および図１２を参照して、従来の誤書き込
み防止回路を説明する。図７および図８と同一の箇所に
は同一の符号を付し、説明を省略する。また、各メモリ
セルやデータ入力バッファ６の初期状態、また書き込む
メモリセルも、説明の簡単のために図７および図８と同
様であると仮定する。
【００１８】図１１において、誤書き込み防止回路１
０’は、Ｎ型トランジスタＱ１３〜Ｑ２０と、Ｐ型トラ
ンジスタＱ２１で構成されている。Ｎ型トランジスタＱ
１３〜Ｑ２０のゲートとドレインは、充電制御ライン１
０３を介してＰ型トランジスタＱ２１のソースに接続さ
れており、Ｎ型トランジスタＱ１３〜Ｑ２０のソースは
各ビット線と接続されている。また、Ｐ型トランジスタ
Ｑ２１ゲートには、ライトイネーブル信号／ＷＥが入力
される。
０’は、Ｎ型トランジスタＱ１３〜Ｑ２０と、Ｐ型トラ
ンジスタＱ２１で構成されている。Ｎ型トランジスタＱ
１３〜Ｑ２０のゲートとドレインは、充電制御ライン１
０３を介してＰ型トランジスタＱ２１のソースに接続さ
れており、Ｎ型トランジスタＱ１３〜Ｑ２０のソースは
各ビット線と接続されている。また、Ｐ型トランジスタ
Ｑ２１ゲートには、ライトイネーブル信号／ＷＥが入力
される。
【００１９】図７の従来例と同様に、半導体記憶装置
は、ライトイネーブル信号／ＷＥがハイレベルからロウ
レベルに変わったときに、読み出し状態から書き込み状
態になる。このとき、Ｐ型トランジスタＱ２１は導通状
態となり、充電制御ライン１０３を介して、Ｎ型トラン
ジスタＱ１３〜Ｑ２０のドレインとゲートはハイレベル
に充電され、導通状態となる。すると、各ビット線対Ｄ
１，／Ｄ１〜Ｄｎ，／Ｄｎのロウレベルの電位が充電さ
れる。充電電位は、Ｎ型トランジスタＱ１３〜Ｑ２０の
能力により決定される。この充電とほぼ同時に、内部デ
ータバスＤＢ，／ＤＢが変化し、ビット線Ｄ２がハイレ
ベルからロウレベルに、ビット線／Ｄ２がロウレベルか
らハイレベルに変化する（図中）。このとき、図７の
回路では線間容量Ｃ２の影響によりビット線／Ｄ１がマ
イナスの電位になってしまったが、本従来例ではビット
線／Ｄ１を若干充電しておくことで、かかるビット線／
Ｄ１がマイナス電位になることを防いでいる。
は、ライトイネーブル信号／ＷＥがハイレベルからロウ
レベルに変わったときに、読み出し状態から書き込み状
態になる。このとき、Ｐ型トランジスタＱ２１は導通状
態となり、充電制御ライン１０３を介して、Ｎ型トラン
ジスタＱ１３〜Ｑ２０のドレインとゲートはハイレベル
に充電され、導通状態となる。すると、各ビット線対Ｄ
１，／Ｄ１〜Ｄｎ，／Ｄｎのロウレベルの電位が充電さ
れる。充電電位は、Ｎ型トランジスタＱ１３〜Ｑ２０の
能力により決定される。この充電とほぼ同時に、内部デ
ータバスＤＢ，／ＤＢが変化し、ビット線Ｄ２がハイレ
ベルからロウレベルに、ビット線／Ｄ２がロウレベルか
らハイレベルに変化する（図中）。このとき、図７の
回路では線間容量Ｃ２の影響によりビット線／Ｄ１がマ
イナスの電位になってしまったが、本従来例ではビット
線／Ｄ１を若干充電しておくことで、かかるビット線／
Ｄ１がマイナス電位になることを防いでいる。
【００２０】また、ライトイネーブル信号／ＷＥがロウ
レベルである間、充電動作が続けられることで、メモリ
セルＭ４に書き込むべきデータ入力信号ＤＩＮが確定し
たとき（図中）にビット線Ｄ３がマイナス電位になる
ことを防いでいる。
レベルである間、充電動作が続けられることで、メモリ
セルＭ４に書き込むべきデータ入力信号ＤＩＮが確定し
たとき（図中）にビット線Ｄ３がマイナス電位になる
ことを防いでいる。
【００２１】
【発明が解決しようとする課題】上述した図７の回路で
は、メモリセルの書き込み動作時における誤書き込みが
発生してしまう。また、これを解決するための図１１の
回路は、ライトイネーブル信号／ＷＥが発生されている
間中、ビット線の充電を行い続ける。すなわち、メモリ
セルが書き込み状態である時には、Ｎ型トランジスタＱ
１３〜Ｑ２０およびＰ型トランジスタＱ２１が常に導通
状態であるため、誤書き込み防止回路およびビット線に
定常電流が流れ、消費電流が大きくなるという問題が発
生する。
は、メモリセルの書き込み動作時における誤書き込みが
発生してしまう。また、これを解決するための図１１の
回路は、ライトイネーブル信号／ＷＥが発生されている
間中、ビット線の充電を行い続ける。すなわち、メモリ
セルが書き込み状態である時には、Ｎ型トランジスタＱ
１３〜Ｑ２０およびＰ型トランジスタＱ２１が常に導通
状態であるため、誤書き込み防止回路およびビット線に
定常電流が流れ、消費電流が大きくなるという問題が発
生する。
【００２２】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のワード線と複数のビット線とのそれぞれの交
点にメモリセルが設けられているメモリセルアレイと、
選択されたメモリセルからデータを読み出す読み出し動
作状態のときに第１のレベルをとり、選択されたメモリ
セルにデータを書き込む書き込み動作状態のときに第２
のレベルをとる状態設定信号とメモリセルに書き込むべ
き信号であるデータ入力信号とを受けて、前記状態設定
信号が前記第１のレベルから前記第２のレベルに変化し
たときに第１のワンショットパルス信号を発生し、選択
されたメモリセルに供給されている前記データ入力信号
として入力されたデータが変化したときに第２のワンシ
ョットパルス信号を発生するワンショットパルス信号発
生回路と、前記第１または第２のワンショットパルス信
号を受けて前記メモリセルアレイの前記複数のビット線
のローレベルの電位を充電する誤書き込み防止回路とを
有し、前記第２のワンショットパルス信号による前記充
電中にも選択されたメモリセルには前記データ入力信号
がビット線を介して供給される構成とされていることを
特徴とするものである。
は、複数のワード線と複数のビット線とのそれぞれの交
点にメモリセルが設けられているメモリセルアレイと、
選択されたメモリセルからデータを読み出す読み出し動
作状態のときに第１のレベルをとり、選択されたメモリ
セルにデータを書き込む書き込み動作状態のときに第２
のレベルをとる状態設定信号とメモリセルに書き込むべ
き信号であるデータ入力信号とを受けて、前記状態設定
信号が前記第１のレベルから前記第２のレベルに変化し
たときに第１のワンショットパルス信号を発生し、選択
されたメモリセルに供給されている前記データ入力信号
として入力されたデータが変化したときに第２のワンシ
ョットパルス信号を発生するワンショットパルス信号発
生回路と、前記第１または第２のワンショットパルス信
号を受けて前記メモリセルアレイの前記複数のビット線
のローレベルの電位を充電する誤書き込み防止回路とを
有し、前記第２のワンショットパルス信号による前記充
電中にも選択されたメモリセルには前記データ入力信号
がビット線を介して供給される構成とされていることを
特徴とするものである。
【００２３】好適な実施態様によれば、状態設定信号は
読み出し動作状態のときに第１のレベルをとり、書き込
み動作状態のときに第２のレベルをとる信号であって、
ワンショットパルス発生回路は状態設定信号が第１のレ
ベルから第２のレベルに変化したときにワンショットパ
ルス信号として第１のワンショットパルス信号を発生
し、かつデータ入力信号として入力されるデータが変化
したときにワンショットパルス信号として第２のワンシ
ョットパルス信号を発生する。そして、誤書き込み防止
回路は、電源ラインと制御ラインとの間に接続されゲー
トに第１のワンショットパルス信号を受ける第１のトラ
ンジスタと、電源ラインと制御ラインとの間に接続され
ゲートに第２のワンショットパルス信号を受ける第２の
トランジスタと、複数のビット線の各々に接続された複
数のトランジスタであって、各々が制御ラインとビット
線との間に接続されかつゲートが制御ラインに接続され
た複数のトランジスタとで構成されている。
読み出し動作状態のときに第１のレベルをとり、書き込
み動作状態のときに第２のレベルをとる信号であって、
ワンショットパルス発生回路は状態設定信号が第１のレ
ベルから第２のレベルに変化したときにワンショットパ
ルス信号として第１のワンショットパルス信号を発生
し、かつデータ入力信号として入力されるデータが変化
したときにワンショットパルス信号として第２のワンシ
ョットパルス信号を発生する。そして、誤書き込み防止
回路は、電源ラインと制御ラインとの間に接続されゲー
トに第１のワンショットパルス信号を受ける第１のトラ
ンジスタと、電源ラインと制御ラインとの間に接続され
ゲートに第２のワンショットパルス信号を受ける第２の
トランジスタと、複数のビット線の各々に接続された複
数のトランジスタであって、各々が制御ラインとビット
線との間に接続されかつゲートが制御ラインに接続され
た複数のトランジスタとで構成されている。
【００２４】
【発明の実施の形態】本発明の実施の形態を説明する。
図１は、本発明の半導体記憶装置１００のブロック図で
ある。以下の説明においては、簡単のために、従来例と
同じ箇所には同一の符号を付し、詳細な説明を省略す
る。
図１は、本発明の半導体記憶装置１００のブロック図で
ある。以下の説明においては、簡単のために、従来例と
同じ箇所には同一の符号を付し、詳細な説明を省略す
る。
【００２５】図１において、本実施の形態では、ワンシ
ョットパルス発生回路１１が新たに設けられている。こ
の回路は、チップセレクト信号／ＣＳ，ライトイネーブ
ル信号／ＷＥ，データ入力信号ＤＩＮが入力され、半導
体記憶装置１００が書き込み動作を行なうときに、ワン
ショットパルス信号をメモリセルアレイ１に供給するも
のである。書き込み動作とは、具体的にはライトイネー
ブル信号が書き込みモードを示したとき、ならびにデー
タ入力信号ＤＩＮが確定したときであり、本実施の形態
では、この２つのタイミングにおいてワンショットパル
ス信号ＷＥＱおよびＤＥＱを発生する。
ョットパルス発生回路１１が新たに設けられている。こ
の回路は、チップセレクト信号／ＣＳ，ライトイネーブ
ル信号／ＷＥ，データ入力信号ＤＩＮが入力され、半導
体記憶装置１００が書き込み動作を行なうときに、ワン
ショットパルス信号をメモリセルアレイ１に供給するも
のである。書き込み動作とは、具体的にはライトイネー
ブル信号が書き込みモードを示したとき、ならびにデー
タ入力信号ＤＩＮが確定したときであり、本実施の形態
では、この２つのタイミングにおいてワンショットパル
ス信号ＷＥＱおよびＤＥＱを発生する。
【００２６】図２に、本発明の第１の実施の形態のメモ
リセルアレイを示す。本実施の形態の誤書き込み防止回
路１０ａは、ワンショットパルス信号ＷＥＱおよびＤＥ
Ｑで制御されるものであり、Ｎ型トランジスタＱ１３〜
Ｑ２０と、Ｐ型トランジスタＱ２１，Ｑ２２で構成され
ている。Ｎ型トランジスタＱ１３〜Ｑ２０のゲートとド
レインは、Ｐ型トランジスタＱ２１およびＱ２２のドレ
インと接続されており、Ｎ型トランジスタＱ１３〜Ｑ２
０のソースは、各ビット線と接続されている。そして、
Ｐ型トランジスタＱ２１のゲートにはワンショットパル
ス信号ＷＥＱが入力され、Ｐ型トランジスタＱ２２のゲ
ートにはワンショットパルス信号ＤＥＱが入力されてい
る。
リセルアレイを示す。本実施の形態の誤書き込み防止回
路１０ａは、ワンショットパルス信号ＷＥＱおよびＤＥ
Ｑで制御されるものであり、Ｎ型トランジスタＱ１３〜
Ｑ２０と、Ｐ型トランジスタＱ２１，Ｑ２２で構成され
ている。Ｎ型トランジスタＱ１３〜Ｑ２０のゲートとド
レインは、Ｐ型トランジスタＱ２１およびＱ２２のドレ
インと接続されており、Ｎ型トランジスタＱ１３〜Ｑ２
０のソースは、各ビット線と接続されている。そして、
Ｐ型トランジスタＱ２１のゲートにはワンショットパル
ス信号ＷＥＱが入力され、Ｐ型トランジスタＱ２２のゲ
ートにはワンショットパルス信号ＤＥＱが入力されてい
る。
【００２７】図３に、本実施の形態のタイミング図を示
す。以下の説明においても、各メモリセルやデータ入力
バッファ６の初期状態、および書き込むメモリセルは、
従来例の図７および図８と同様であると仮定する。本実
施の形態では、上述したように、ライトイネーブル信号
／ＷＥがロウレベルとなって半導体記憶装置１００が書
き込み状態となったとき（図中）と、およびデータ入
力信号ＤＩＮの値が変化したとき（図中）に、ワンシ
ョットパルス信号ＷＥＱおよびＤＥＱがそれぞれ発生す
る。
す。以下の説明においても、各メモリセルやデータ入力
バッファ６の初期状態、および書き込むメモリセルは、
従来例の図７および図８と同様であると仮定する。本実
施の形態では、上述したように、ライトイネーブル信号
／ＷＥがロウレベルとなって半導体記憶装置１００が書
き込み状態となったとき（図中）と、およびデータ入
力信号ＤＩＮの値が変化したとき（図中）に、ワンシ
ョットパルス信号ＷＥＱおよびＤＥＱがそれぞれ発生す
る。
【００２８】したがって、のとき、ワンショットパル
ス信号ＷＥＱによりＰ型トランジスタＱ２１は導通状態
となり、各ビット線対Ｄ１，／Ｄ１〜Ｄｎ，／Ｄｎのロ
ウレベルの電位が充電される。この充電とほぼ同時に、
メモリセルＭ４の保持している値とデータ入力バッファ
６の保持している値との違いにより、内部データバスＤ
Ｂ，／ＤＢが変化し、ビット線Ｄ２がハイレベルからロ
ウレベルに、ビット線／Ｄ２がロウレベルからハイレベ
ルに変化する。しかしながら、本実施の形態ではビット
線／Ｄ１を若干充電しておくので、かかるビット線／Ｄ
１がマイナス電位になることを防ぐことができる。
ス信号ＷＥＱによりＰ型トランジスタＱ２１は導通状態
となり、各ビット線対Ｄ１，／Ｄ１〜Ｄｎ，／Ｄｎのロ
ウレベルの電位が充電される。この充電とほぼ同時に、
メモリセルＭ４の保持している値とデータ入力バッファ
６の保持している値との違いにより、内部データバスＤ
Ｂ，／ＤＢが変化し、ビット線Ｄ２がハイレベルからロ
ウレベルに、ビット線／Ｄ２がロウレベルからハイレベ
ルに変化する。しかしながら、本実施の形態ではビット
線／Ｄ１を若干充電しておくので、かかるビット線／Ｄ
１がマイナス電位になることを防ぐことができる。
【００２９】また、本実施の形態では、メモリセルＭ４
に書き込むべきデータ入力信号ＤＩＮが確定したときも
ワンショットパルス信号ＤＥＱが発生し、各ビット線対
Ｄ１，／Ｄ１〜Ｄｎ，／Ｄｎのロウレベルの電位が充電
される。すなわちのときにおいても、ビット線Ｄ３が
マイナス電位になることを防ぐことができる。
に書き込むべきデータ入力信号ＤＩＮが確定したときも
ワンショットパルス信号ＤＥＱが発生し、各ビット線対
Ｄ１，／Ｄ１〜Ｄｎ，／Ｄｎのロウレベルの電位が充電
される。すなわちのときにおいても、ビット線Ｄ３が
マイナス電位になることを防ぐことができる。
【００３０】なお、ワンショットパルス信号ＷＥＱおよ
びＤＥＱによって充電されるビット線の充電電位は、Ｎ
型トランジスタＱ１３〜Ｑ２０の能力により決定され
る。一例として本実施の形態を１ＭのＳＲＡＭに適用し
た場合、電源電位Ｖｃｃを約７ボルトとすると、充電電
位は約０．５ボルトである。また、ワンショットパルス
信号ＷＥＱおよびＤＥＱのパルス幅は、およそ１０ｎＳ
である。
びＤＥＱによって充電されるビット線の充電電位は、Ｎ
型トランジスタＱ１３〜Ｑ２０の能力により決定され
る。一例として本実施の形態を１ＭのＳＲＡＭに適用し
た場合、電源電位Ｖｃｃを約７ボルトとすると、充電電
位は約０．５ボルトである。また、ワンショットパルス
信号ＷＥＱおよびＤＥＱのパルス幅は、およそ１０ｎＳ
である。
【００３１】図４に、図１のワンショットパルス発生回
路１１の回路図を示す。図４（ａ）はワンショットパル
ス信号ＷＥＱの発生回路部を示し、図４（ｂ）は、ワン
ショットパルス信号ＤＥＱの発生回路部を示す。
路１１の回路図を示す。図４（ａ）はワンショットパル
ス信号ＷＥＱの発生回路部を示し、図４（ｂ）は、ワン
ショットパルス信号ＤＥＱの発生回路部を示す。
【００３２】ワンショットパルス信号ＷＥＱの発生回路
４１は、チップセレクト信号／ＣＳからの信号、すなわ
ち図１におけるチップセレクト信号／ＣＳの反転信号
と、ライトイネーブル信号／ＷＥとが入力され、この信
号／ＷＥがハイレベルからロウレベルとなったときに、
ワンショットパルス信号ＷＥＱが発生される。ここで、
パルス幅はインバータ回路の段数で調整される。
４１は、チップセレクト信号／ＣＳからの信号、すなわ
ち図１におけるチップセレクト信号／ＣＳの反転信号
と、ライトイネーブル信号／ＷＥとが入力され、この信
号／ＷＥがハイレベルからロウレベルとなったときに、
ワンショットパルス信号ＷＥＱが発生される。ここで、
パルス幅はインバータ回路の段数で調整される。
【００３３】また、ワンショットパルス信号ＤＥＱの発
生回路４２は、チップセレクト信号／ＣＳの反転信号
と、図１におけるＩ／Ｏ信号とが入力され、Ｉ／Ｏ信号
に入力されるデータの値が変わったとき、ワンショット
パルス信号ＤＥＱが発生される。すなわち、Ｉ／Ｏ信号
のレベルがハイレベルからロウレベルになったときと、
ロウレベルからハイレベルになったときに発生されるこ
とになる。なお、ＤＩＮ’はデータ入力バッファ６へ入
力される信号であり、ＤＯＵＴ’はデータ出力バッファ
７から出力される信号である。図から明らかなように、
ゲート回路４３が、図６におけるＩ／Ｏ信号と結合され
ている２つのクロックドインバーターと同様の機能を担
う。つまり、チップセレクト信号／ＣＳがロウレベルと
なったときに、データの入出力が可能となる。
生回路４２は、チップセレクト信号／ＣＳの反転信号
と、図１におけるＩ／Ｏ信号とが入力され、Ｉ／Ｏ信号
に入力されるデータの値が変わったとき、ワンショット
パルス信号ＤＥＱが発生される。すなわち、Ｉ／Ｏ信号
のレベルがハイレベルからロウレベルになったときと、
ロウレベルからハイレベルになったときに発生されるこ
とになる。なお、ＤＩＮ’はデータ入力バッファ６へ入
力される信号であり、ＤＯＵＴ’はデータ出力バッファ
７から出力される信号である。図から明らかなように、
ゲート回路４３が、図６におけるＩ／Ｏ信号と結合され
ている２つのクロックドインバーターと同様の機能を担
う。つまり、チップセレクト信号／ＣＳがロウレベルと
なったときに、データの入出力が可能となる。
【００３４】次に、図５に本発明の第２の実施の形態の
メモリセルアレイを示す。本実施の形態では、誤書き込
み防止回路１０ｂを、インバータＱ２３〜Ｑ２６と、Ｐ
チャネルトランジスタＱ２１，Ｑ２２，およびＱ２７〜
Ｑ３４とで構成する。その他の部分は、第１の実施の形
態と同一である。一般的に、メモリセルアレイはＮ型ト
ランジスタで構成され、プリチャージ回路はＰ型トラン
ジスタで構成される。したがって、本発明の誤書き込み
防止回路は、第１の実施の形態によればメモリセルアレ
イの中に作り込みやすく、第２の実施の形態によればプ
リチャージ回路の中に作り込みやすくなる。すなわち、
トランジスタのレイアウトを流用しやすくなる。
メモリセルアレイを示す。本実施の形態では、誤書き込
み防止回路１０ｂを、インバータＱ２３〜Ｑ２６と、Ｐ
チャネルトランジスタＱ２１，Ｑ２２，およびＱ２７〜
Ｑ３４とで構成する。その他の部分は、第１の実施の形
態と同一である。一般的に、メモリセルアレイはＮ型ト
ランジスタで構成され、プリチャージ回路はＰ型トラン
ジスタで構成される。したがって、本発明の誤書き込み
防止回路は、第１の実施の形態によればメモリセルアレ
イの中に作り込みやすく、第２の実施の形態によればプ
リチャージ回路の中に作り込みやすくなる。すなわち、
トランジスタのレイアウトを流用しやすくなる。
【００３５】
【発明の効果】本発明は、半導体記憶装置の書き込み動
作時において、書き込み動作状態になったときと書き込
みデータが確定したときにワンショットパルス信号によ
りビット線対のロウレベルを充電することにより、メモ
リセルの誤書き込みを防止するときに、メモリセルアレ
イの消費電力を低減することができる。すなわち、誤書
き込み防止回路およびビット線に定常電流を流さないた
め、これらが消費する消費電力を低減できる。
作時において、書き込み動作状態になったときと書き込
みデータが確定したときにワンショットパルス信号によ
りビット線対のロウレベルを充電することにより、メモ
リセルの誤書き込みを防止するときに、メモリセルアレ
イの消費電力を低減することができる。すなわち、誤書
き込み防止回路およびビット線に定常電流を流さないた
め、これらが消費する消費電力を低減できる。
【図１】本発明の半導体記憶装置のブロック図。
【図２】本発明の第１の実施の形態のメモリセルアレイ
の回路図。
の回路図。
【図３】本発明の第１の実施の形態のタイミング図。
【図４】本発明のワンショットパルス発生回路の回路
図。
図。
【図５】本発明の第２の実施の形態のメモリセルアレイ
の回路図。
の回路図。
【図６】一般的な半導体記憶装置のブロック図。
【図７】従来のメモリセルアレイの回路図。
【図８】従来の半導体記憶装置のタイミング図。
【図９】一般的なＳＲＡＭメモリセルの回路図
【図１０】線間容量を示す概略図。
【図１１】誤書き込み防止回路を有する従来のメモリセ
ルアレイの回路図。
ルアレイの回路図。
【図１２】図１１の回路を有する半導体記憶装置のタイ
ミング図。
ミング図。
１，１’ メモリセルアレイ ２ アドレスバッファ ３ 列アドレスデコーダ ４ 行アドレスデコーダ ５ ビット線制御回路 ６ データ入力バッファ ７ データ出力バッファ ８ プリチャージ回路 ９ アドレス遷移検出回路 １０，１０’，１０ａ，１０ｂ 誤書き込み防止回路 １１ ワンショットパルス発生回路 ４１ ワンショットパルス信号ＷＥＱ発生回路 ４２ ワンショットパルス信号ＤＥＱ発生回路 １００，１００’ 半導体記憶装置 １０１ ワード線選択信号 １０２ ビット線対選択信号 １０３ 充電制御ライン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419
Claims (2)
- 【請求項１】 複数のワード線と複数のビット線とのそ
れぞれの交点にメモリセルが設けられているメモリセル
アレイと、選択されたメモリセルからデータを読み出す
読み出し動作状態のときに第１のレベルをとり、選択さ
れたメモリセルにデータを書き込む書き込み動作状態の
ときに第２のレベルをとる状態設定信号とメモリセルに
書き込むべき信号であるデータ入力信号とを受けて、前
記状態設定信号が前記第１のレベルから前記第２のレベ
ルに変化したときに第１のワンショットパルス信号を発
生し、選択されたメモリセルに供給されている前記デー
タ入力信号として入力されたデータが変化したときに第
２のワンショットパルス信号を発生するワンショットパ
ルス信号発生回路と、前記第１または第２のワンショッ
トパルス信号を受けて前記メモリセルアレイの前記複数
のビット線のローレベルの電位を充電する誤書き込み防
止回路とを有し、前記第２のワンショットパルス信号に
よる前記充電中にも選択されたメモリセルには前記デー
タ入力信号がビット線を介して供給される構成とされて
いることを特徴とする半導体記憶装置。 - 【請求項２】 前記誤書き込み防止回路は、電源ライン
と制御ラインとの間に接続されゲートに前記第１のワン
ショットパルス信号を受ける第１のトランジスタと、前
記電源ラインと前記制御ラインとの間に接続されゲート
に前記第２のワンショットパルス信号を受ける第２のト
ランジスタと、前記複数のビット線の各々に接続された
複数のトランジスタであって、各々が前記制御ラインと
ビット線との間に接続されかつゲートが前記制御ライン
に接続された複数のトランジスタとを備えることを特徴
とする請求項１記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04739898A JP3313641B2 (ja) | 1998-02-27 | 1998-02-27 | 半導体記憶装置 |
| TW088102710A TW413815B (en) | 1998-02-27 | 1999-02-23 | Semiconductor memory device |
| US09/256,291 US6061287A (en) | 1998-02-27 | 1999-02-24 | Semiconductor memory device |
| KR1019990006467A KR100299901B1 (ko) | 1998-02-27 | 1999-02-26 | 반도체 메모리장치 |
| CN99100799A CN1227388A (zh) | 1998-02-27 | 1999-02-26 | 半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04739898A JP3313641B2 (ja) | 1998-02-27 | 1998-02-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11250670A JPH11250670A (ja) | 1999-09-17 |
| JP3313641B2 true JP3313641B2 (ja) | 2002-08-12 |
Family
ID=12774019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04739898A Expired - Fee Related JP3313641B2 (ja) | 1998-02-27 | 1998-02-27 | 半導体記憶装置 |
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| JP (1) | JP3313641B2 (ja) |
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| CN (1) | CN1227388A (ja) |
| TW (1) | TW413815B (ja) |
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|---|---|---|---|---|
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| JP4188640B2 (ja) * | 2002-08-08 | 2008-11-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法 |
| US6987693B2 (en) * | 2002-09-24 | 2006-01-17 | Sandisk Corporation | Non-volatile memory and method with reduced neighboring field errors |
| US7869246B2 (en) * | 2007-05-25 | 2011-01-11 | Marvell World Trade Ltd. | Bit line decoder architecture for NOR-type memory array |
| JP5150935B2 (ja) | 2008-05-28 | 2013-02-27 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| CN104733037B (zh) * | 2015-03-27 | 2018-10-16 | 西安紫光国芯半导体有限公司 | 一种控制位线泄放电流的装置 |
| US9922701B2 (en) * | 2016-08-08 | 2018-03-20 | Taiwan Semiconductor Manufacturing Company Limited | Pre-charging bit lines through charge-sharing |
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|---|---|---|---|---|
| JPH065081A (ja) * | 1992-06-19 | 1994-01-14 | Hitachi Ltd | スタティック型ｒａｍ |
| JP2780621B2 (ja) * | 1993-12-27 | 1998-07-30 | 日本電気株式会社 | 半導体記憶装置 |
| JPH07220477A (ja) * | 1994-02-04 | 1995-08-18 | Hitachi Ltd | 半導体記憶装置 |
| US5600605A (en) * | 1995-06-07 | 1997-02-04 | Micron Technology, Inc. | Auto-activate on synchronous dynamic random access memory |
| JP3566429B2 (ja) * | 1995-12-19 | 2004-09-15 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US5818777A (en) * | 1997-03-07 | 1998-10-06 | Micron Technology, Inc. | Circuit for implementing and method for initiating a self-refresh mode |
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1998
- 1998-02-27 JP JP04739898A patent/JP3313641B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-23 TW TW088102710A patent/TW413815B/zh not_active IP Right Cessation
- 1999-02-24 US US09/256,291 patent/US6061287A/en not_active Expired - Lifetime
- 1999-02-26 KR KR1019990006467A patent/KR100299901B1/ko not_active Expired - Fee Related
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| CN1227388A (zh) | 1999-09-01 |
| KR19990072972A (ko) | 1999-09-27 |
| KR100299901B1 (ko) | 2001-09-26 |
| JPH11250670A (ja) | 1999-09-17 |
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