CN1227388A - 半导体存储器 - Google Patents

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Abstract

一种半导体存储器包括存储器单元阵列，读出/写入控制电路，信号发生器，和写入错误防止电路。在存储器单元阵列中，在多个字线和位线的交点上形成多个存储器单元。根据表示读出/写入模式的模式设定信号、数据输入信号和地址信号，读出/写入控制电路控制从存储器单元阵列中读出数据/将数据写入存储器单元阵列。当模式设定信号表示写入模式时，信号发生器产生单脉冲信号。写入错误防止电路利用来自信号发生器的单脉冲信号对存储器单元阵列的位线预充电。

Description

半导体存储器
本发明涉及半导体存储器，特别涉及在SRAM(静态随机存取存储器)中防止存储器单元写入错误的电路。
图6表示一般的SRAM20。
图6中，为了访问存储器单元阵列1的存储器单元，把地址信号ADD输入给地址缓冲器2，地址缓冲器2将地址值提供给列地址译码器3和行地址译码器4。列地址译码器3译码已提供的地址值，将用于选择一个字线的选择信号12输出给存储器单元阵列1。行地址译码器4译码已提供的地址值，将用于选择位线对的选择信号13输出给位线控制器5。
根据来自行地址译码器4的信号，位线控制器5把被选择的位线对连接到数据输入缓冲器6或数据输出缓冲器7上。在图6所示的排列中，用于外部输入/输出数据的信号还用作I/O信号。在从存储器单元的读出中按照由地址转换译码器(ATD)9产生的均衡信号EQ，预充电电路8把位线对充电至预定电位。
参考符号/WE表示写入/读出模式设定信号(称为允许写入信号)，该信号在高电平时表示读出模式，而在低电平时表示写入模式；/CS是芯片选择信号，该信号在低电平时激励SRAM20，而在高电平时不激励SRAM20。
当把SRAM20装在一个芯片上时，在芯片外部输入地址信号ADD、数据输入/输出信号I/O、允许写入信号/WE和芯片选择信号/CS。
图7表示存储器单元阵列1、位线控制器5和预充电电路8。位线控制器5一般包括读出放大器、写入缓冲器等，但为了便于说明图7中在控制器5中仅示出了列开关。图9表示存储器单元M1的排列。存储器单元M1至M12有相同的排列。
存储器单元阵列1包括多个字线W1、W2、…、Wn(称为Wn)，垂直于字线Wn的位线对D1和/D1、D2和/D2、…、Dn和/Dn(称为Dn和/Dn)，和形成在字线Wn和位线对Dn和Dn的交点上的存储器单元M1、M2、…、M12。由位线对单元中的三个p型(p沟道)晶体管的组Q1、Q2和Q3、Q4、Q5和Q6、…、Q10、Q11和Q12构成预充电电路8，把各三个晶体管组连接到位线对Dn和/Dn的一端上。将位线对Dn和/Dn的另一端连接到上述位线控制器5上。
把字线Wn连接到图6所示的列地址译码器3上，并接收字线选择信号12。根据来自行地址译码器4的位线选择信号13，位线控制器5把被选择的位线对Dn和/Dn分别连接到内部数据总线DB和/DB。内部数据总线DB和/DB作为数据输入信号DIN和数据输出信号DOUT分别连接到图6所示的数据输入缓冲器6和数据输出缓冲器7。如图9所示，存储器单元M1至M12的每个单元由负载电阻R1和R2以及四个n型晶体管Qa至Qd组成。
在如图6所示排列的存储器阵列中，在对存储器单元M1至M12进行写入时因并联的位线对Dn和/Dn之间的寄生电容(称为线间电容C1、C2、…、Cn)使在相邻位线对之间由存储器单元M1至M12保存的数据不希望地反相。将这种现象称为存储器单元的“写入错误”，并参照图8A至图8H所示的定时图说明。
首先，图7所示的存储器单元阵列中存储器单元M1至M12的内部写入状态被假设如下：
存储器单元M1:D1侧电位为高电平，/D1侧电位为低电平。
存储器单元M2:D1侧电位为低电平，/D1侧电位为高电平。
存储器单元M4:D2侧电位为高电平，/D2侧电位为低电平。
存储器单元M7:D3侧电位为低电平，/D3侧电位为高电平。
存储器单元M8:D2侧电位为高电平，/D3侧电位为低电平。
更具体地说，假设分别把“1”写入存储器单元M1、M4和M8，把“0”写入存储器单元M2和M7。为了简化，省略了剩余存储器单元的写入状态的说明。目标写入存储器单元为M4。在以下说明中，“高电平”是指电源电位，而“低电平”是指地电位(0V)。
当地址信号ADD改变时(图8A)，对应于存储器单元M4的字线W1选择为高电平，而其它未选择的字线W2和W3保持低电平。选择对应于存储器单元M4的位线对D2和/D2。
由于在图8B所示的允许写入信号/WE变为写入模式(低电平)之前由地址信号ADD选择字线W1，所以根据存储器单元M1的写入状态(图8E)，位线D1和/D1分别为高电平和低电平。同样，根据存储器单元M4的写入状态(图8D)，位线D2和/D2分别为高电平和低电平。根据存储器单元M7的写入状态(图8F)，位线D3和/D3分别为低电平和高电平。
如果由数据输入缓冲器6保存的值为“0”，当允许写入信号/WE变为低电平以设定写入模式(图8B中的时间T1)时，输出读出数据“1”的内部数据总线DB从高电平变为低电平，而/DB从低电平变为高电平。位线D2从高电平变为低电平，而位线/D2从低电平变为高电平(图8D)。
在图8C中所示的时间T1数据输入信号DIN的值“0”不是要写入存储器单元M4的值，而是在上述写入中留下的值。将写入存储器单元M4的值在时间T2输入给数据输入缓冲器6。如果该值为“1”，那么再次使位线D2和/D2的电位反相(图8D)。然后，完成对存储器单元M4的写入。
在时间T1，位线/D1下降至比低电平低的电位，即如图8E所示，在位线D2从高电平变为低电平的变化的影响下由线间电容C2产生的负电位。如图8G所示，这会使未选择的存储器单元M2的数据反相。
下面参照图9说明此时存储器单元M2的工作。尽管存储器单元M2中晶体管Qc的栅极电位为低电平，但位线/D1下降至超过阈值电压的负电位，因而使晶体管Qc导通。存储器单元M2从作为位线/D1侧的初始电位的高电平变为低电平，以使存储器单元M2的数据反相。
同样，在时间T2，存储器单元M8的数据可以如图8H所示被反相。就是说，D3下降至比低电平低的电位，即在位线/D2从高电平变为低电平的变化的影响下由线路电容C4产生的负电位，因此使存储器单元M8的数据反相。
如上所述，对存储器单元M4的写入可能导致与相邻位线对D1和/D1以及D3和/D3连接的存储器单元M2和M8中的写入错误。
各种寄生电容伴随着位线，并如图10所示。图10表示位线的示意剖面图。寄生电容包括各位线的寄生电容，上下互连与衬底之间的寄生电容，和位线之间的寄生电容。当相邻位线之间的寄生电容大于上下位线之间的寄生电容时，更可能出现写入错误。
在日本专利申请未决公开No.7-192473中披露了防止这种写入错误的技术。下面，参照图11、图12A至图12H说明普通的写入错误防止电路。与图7、图8A至图8H中相同的参考序号表示相同的部分，并省略其说明。为了便于说明，假设各存储器单元和数据输入缓冲器6及目标写入存储器单元的初始状态也与图7、图8A至图8H所示的初始状态相同。
在图11所示的SRAM中，将写入错误防止电路10设置在存储器单元阵列1和预充电电路8之间。由形成在位线对单元中的n型晶体管Q13和Q14、Q15和Q16、…、Q19和Q20以及p型晶体管Q21构成写入错误防止电路10。n型晶体管Q13至Q20有通过充电控制线路10a与p型晶体管Q21的漏极连接的栅极和漏极，和与对应的位线连接的源极。p型晶体管Q21的栅极接收允许写入信号/WE。
下面，参照图12A至图12H说明有这种设置的普通SRAM的工作。
与图7类似，当允许写入信号/WE在图12B所示的时间T1从高电平变为低电平时，SRAM从读出模式变为写入模式。p型晶体管Q21导通，通过充电控制线路10a把n型晶体管Q13至Q20的漏极和栅极充电至高电平，使晶体管Q13至Q20导通。然后，使各位线对Dn和/Dn的低电平电位充电。由n型晶体管Q13至Q20的能力确定充电电位。
在这种充电的同时，内部数据总线DB和/DB把位线D2从高电平变为低电平，把位线/D2从低电平变为高电平(图12D)。在图7所示的电路中，在线间电容C2的影响下，位线/D1下降至负电位。但是，这种常规的电路通过轻微地对位线/D1预充电(图12E)防止位线/D1下降至负电位。
由于在允许写入信号/WE为低电平时连续充电，所以当要写入存储器单元M4的数据输入信号被确认时(图12C所示的时间T2时)，可防止位线D3下降至负电位(图12F)。
由于位线/D1和D3在时间T1和T2未下降至负电位，所以在相邻的存储器单元M2和M8中未出现写入错误(图12G和图12H)。
在图7所示的电路中，在对存储器单元写入时会产生写入错误。在解决这个问题的图11所示的电路中，将位线对Dn和/Dn充电，同时产生允许写入信号/WE。更具体地说，由于n型晶体管Q13至Q20和p型晶体管Q21在存储器单元写入模式期间总导通，所以固定电流流过写入错误防止电路10和位线对Dn和/Dn，增加了功率消耗。
本发明的目的在于提供在对存储器单元阵列写入时防止对相邻存储器单元产生写入错误的半导体存储器。
本发明的另一目的在于提供可降低用于防止写入错误的功率消耗的半导体存储器。
为了实现以上目的，按照本发明，提供这样的半导体存储器，包括：存储器单元阵列，该阵列中在字线和位线的多个交点上形成多个存储器单元；读出/写入控制电路，根据表示读出/写入模式的模式设定信号、数据输入信号、和地址信号，控制从存储器单元阵列中读出数据/将数据写入存储器单元阵列；信号发生器，当模式设定信号表示写入模式时产生单脉冲信号；和写入错误防止电路，利用来自信号发生器的单脉冲信号对存储器单元阵列的位线预充电。
图1是本发明第一实施例的SRAM方框图；
图2是图1所示的SRAM主要部分的电路图；
图3A至图3J是表示写入图1和图2所示的SRAM的定时图；
图4A和图4B是图1所示的单脉冲发生器的电路图；
图5是本发明第二实施例的SRAM主要部分的电路图；
图6是一般的SRAM的方框图；
图7是图6所示的SRAM主要部分的电路图；
图8A至图8H是表示写入图6和图7所示的SRAM的定时图；
图9是图7所示的存储器单元的电路图；
图10是说明位线之间线路电容的图；
图11是带有写入错误防止电路的普通SRAM的主要部分的电路图；和
图12A至图12H是表示写入图11所示的SRAM的定时图。
下面，参照附图详细说明本发明。
图1表示本发明的SRAM。图1中，为了访问存储器单元阵列101的存储器单元，把地址信号ADD输入给地址缓冲器102，地址缓冲器102将地址值提供给列地址译码器103和行地址译码器104。列地址译码器103译码提供的地址值，输出选择信号112用于选择一个字线给存储器单元阵列101。行地址译码器104译码提供的地址值，输出选择信号113用于选择位线对给位线控制器105。
根据来自行地址译码器104的信号，位线控制器105将选择的位线对连接到数据输入缓冲器106或数据输出缓冲器107。在图1所示的排列中，用于外部输入/输出数据的信号还用作I/O信号。根据从存储器单元读出时由地址转换译码器(ATD)109产生的均衡信号，预充电电路108把位线对充电至预定电位。
写入错误防止电路110在对存储器单元阵列101进行写入时对位线Dn和/Dn预充电，以防止保存在与被写入存储器单元相邻的位线对的存储器单元中的数据反相。
单脉冲发生器111接收芯片选择信号/CS、允许写入信号/WE和数据输入信号DIN，并在写入SRAM100时将单脉冲信号提供给存储器单元阵列101。当允许写入信号表示写入模式并且数据输入信号DIN被确认时，执行写入。在第一实施例中，单脉冲发生器111在这两个时间产生单脉冲信号WEQ和DEQ。
指示写入/读出模式设定的允许写入信号/WE在高电平时表示是读出模式，在低电平时是写入模式。芯片选择信号/CS在低电平时激励SRAM100，而在高电平时不激励它。
地址缓冲器102、列地址译码器103、行地址译码器104、位线控制器105、数据输入缓冲器106、数据输出缓冲器107和预充电电路108构成读出/写入控制电路。当把SRAM100装在一个芯片上时，从芯片外部输入地址信号ADD、数据输入/输出信号I/O、允许写入信号/WE和芯片选择信号/CS。
图2表示存储器单元阵列101、位线控制器105、预充电电路108和写入错误防止电路110。位线控制器105一般包括读出放大器、写入缓冲器等，但为了便于说明，在图2所示的控制器105中仅示出了列开关。
存储器单元阵列101包括多个字线W1、W2、…、Wn(被称为Wn)，垂直于字线Wn的位线对D1和/D1、D2和/12、…、Dn和/Dn(称为Dn和/Dn)，和在字线Wn和位线对Dn和/Dn的交点上如图9所示排列形成的存储器单元M1、M2、…、M12。通过位线对单元中三个p型(p沟道)晶体管组Q1、Q2和Q3、Q4、Q5和Q6、…、Q10、Q11和Q12构成预充电电路108，把各三个晶体管组连接到位线对Dn和/Dn的一端上。将位线对Dn和/Dn的另一端连接到位线控制器105上。
将字线Wn连接到图1所示的列地址译码器103，并接收字线选择信号112。根据来自行地址译码器104的位线选择信号113，位线控制器105把选择的位线对Dn和/Dn分别连接到内部数据总线DB和/DB。内部数据总线DB和/DB分别连接到图1所示的数据输入缓冲器106和数据输出缓冲器107，以用于数据输入信号DIN和数据输出信号DOUT。
由形成在位线对单元中的n型晶体管Q13和Q14、Q15和Q16、…、Q19和Q20以及p型晶体管Q21和Q22构成写入错误防止电路110，并由单脉冲信号WEQ和DEQ控制。n型晶体管Q13至Q20有通过充电控制线路110a与p型晶体管Q21和Q22的漏极连接的栅极和漏极，和与对应的位线连接的源极。p型晶体管Q21的栅极接收单脉冲信号WEQ，而晶体管Q22的栅极接收单脉冲信号DEQ。
图3A至图3J表示带有这种排列的SRAM的定时图。如以下说明，使存储器单元M1至M12和数据输入缓冲器106的初始状态以及目标写入存储器单元的初始状态也与图7和图8A至图8H所示的初始状态相同。
当地址信号ADD变化时(图3A)，对应于存储器单元M4的字线W1选择高电平，其它未选择的字线W2和W3保持低电平。选择对应于存储器单元M4的位线对D2和/D2。
当允许写入信号/WE变化至低电平，将SRAM100设定至写入模式(图3B所示时间T1)，而数据输入信号DIN的值变化时(图3D所示时间T2)，如图3C和图3E所示，产生单脉冲信号WEQ和DEQ。
在时间T1，单脉冲信号WEQ使p型晶体管Q21导通，对各位线对Dn和/Dn的低电平电位充电。几乎在这种充电的同时，由于分别由存储器单元M4和数据输入缓冲器106保存的值之间的差，使内部数据总线DB和/DB改变。如图3F所示，位线D2从高电平变为低电平，而位线/D2从低电平变为高电平。由于位线/D1被轻微预充电，所以如图3G所示，可以防止该位线下降至负电位。
再有，当要写入存储器单元M4的数据输入信号DIN被确认时，产生单脉冲信号DEQ，以充电各位线对Dn和/Dn的低电平电位。在时间T2，如图3H所示，可以防止位线D3下降至负电位。
由于位线/D1和D3在时间T1和T2时未下降至负电位，所以在相邻的存储器单元M2和M8中不出现写入错误(图3I和图3J)。
由n型晶体管Q13至Q20的能力确定由单脉冲信号WEQ和DEQ充电的各位线的充电电位。例如，当第一实施例用于1兆SRAM，而电源电位Vcc约为7V时，充电电位约为0.5V。单脉冲信号WEQ和DEQ有约10ns的脉冲宽度。
图4A表示图1所示的单脉冲信号发生器111中的单脉冲信号WEQ发生器，图4B表示单脉冲信号DEQ发生器。
图4A中，单脉冲信号WEQ发生器141接收芯片选择信号/CS的反相信号和图1所示的允许写入信号/WE。当允许写入信号/WE从高电平变为低电平时，单脉冲信号WEQ发生器141产生单脉冲信号WEQ。由反相器数量调整单脉冲信号WEQ的脉冲宽度。
单脉冲信号DEQ发生器142接收图1所示的芯片选择信号/CS的反相信号和图1所示的I/O信号。当输入给I/O信号的数据值改变时，单脉冲信号DEQ发生器142产生单脉冲信号DEQ。就是说，当I/O信号从高电平变为低电平和从低电平变为高电平时，单脉冲信号DEQ发生器142产生单脉冲信号DEQ。
如图1所示，参考符号DIN’表示输入给数据输入缓冲器106的信号；而DOUT’表示从数据输出缓冲器107输出的信号。从图4B可知，栅极电路143起到对图6所示的输入/输出的I/O信号定时的反相作用。换句话说，当芯片选择信号/CS变为低电平时，数据可以被输入/输出。
图5表示本发明第二实施例的存储器单元阵列。除了写入错误防止电路外，第二实施例有与第一实施例相同的排列。相同的参考序号表示相同的部分，并省略其说明。
图5中，由形成在位线单元中的p型晶体管Q27、Q28；Q29、Q30；…；Q33、Q34、形成在位线单元中的反相器Q23至Q26和p型晶体管Q21和Q22构成写入错误防止电路210。p型晶体管Q27至Q34的源极通过充电控制线路110a与p型晶体管Q21和Q22的漏极连接，其漏极与对应位线连接。
p型晶体管Q27至Q34的栅极通过反相器Q23至Q26和电荷控制线路110a连接p型晶体管Q21和Q22的漏极。p型晶体管Q21的栅极接收单脉冲信号WEQ，而p型晶体管Q22的栅极接收单脉冲信号DEQ。
由单脉冲信号WEQ和DEQ控制写入错误防止电路210。第二实施例的SRAM如图3A至图3J所示那样工作。一般来说，存储器单元阵列101由n型晶体管构成，而预充电电路108由p型晶体管构成。
按照第二实施例，由于由p型晶体管Q21、Q22和Q27至Q34构成写入错误防止电路210，所以该电路可以容易地组装在预充电电路108中。可以容易地进行晶体管配置。
同样，按照第一实施例，由于由n型晶体管Q13至Q20构成写入错误防止电路110，所以该电路可以容易地组装在存储器单元阵列101中。
如上所述，按照本发明，在写入SRAM时，当写入模式建立且写入数据被确认时，由单脉冲信号对位线对的低电平电位充电。这可以降低为防止存储器单元写入错误在存储器单元阵列中消耗的功率。就是说，由于没有固定电流流过防止写入错误的写入错误防止电路和位线，所以可以降低因固定电流产生的功率消耗。

Claims (9)

1．半导体存储器，其特征在于包括：
存储器单元阵列(101)，在该存储器单元阵列中，在多个字线(Wn)和位线(Dn、/Dn)的交点上形成多个存储器单元(M1-M12)；
读出/写入控制电路(103-108)，根据表示读出/写入模式的模式设定信号(/WO)、数据输入信号(I/O)和地址信号(ADD)，控制从所述存储器单元阵列读出的数据/写入所述存储器单元阵列的数据；
信号发生器(111)，当模式设定信号表示写入模式时，产生单脉冲信号；和
写入错误防止电路(110)，利用来自所述信号发生器的单脉冲信号预充电所述存储器单元阵列的位线。
2．如权利要求1的半导体存储器，其特征在于，当模式设定信号从读出模式变为写入模式时，所述信号发生器产生单脉冲信号并输出给所述写入错误防止电路。
3．如权利要求1的半导体存储器，其特征在于，当数据输入信号改变时，所述信号发生器产生单脉冲信号并输出给所述写入错误防止电路。
4．如权利要求1的半导体存储器，其特征在于，当模式设定信号从读出模式变为写入模式时，所述信号发生器产生第一单脉冲信号并输出给所述写入错误防止电路，而当数据输入信号改变时，所述信号发生器产生第二单脉冲信号并输出给所述写入错误防止电路。
5．如权利要求4的半导体存储器，其特征在于，所述写入错误防止电路包括：
第一晶体管(Q21)，它被连接在电源线路和控制线路(110a、210a)之间，有接收来自所述单脉冲信号发生器的第一单脉冲信号的栅极；
第二晶体管(Q22)，它被连接在电源线路和控制线路之间，以接收来自所述单脉冲信号发生器的第二单脉冲信号；和
多个第三晶体管(Q13-Q20)，它们按对应的位线排列，被连接在控制线路和位线之间，并有与控制线路连接的栅极。
6．如权利要求5的半导体存储器，其特征在于，所述第一晶体管和第二晶体管是p型晶体管，所述第三晶体管是n型晶体管。
7．如权利要求5的半导体存储器，其特征在于，所述器件还包括被连接在所述第一晶体管和第二晶体管与控制线路之间的多个二极管(Q23-Q26)，和
所述第一、第二和第三晶体管是p型晶体管。
8．如权利要求1的半导体存储器，其特征在于，所述读出/写入控制电路包括：
列地址译码器(103)，译码地址信号和输出用于对所述存储器单元阵列选择字线的选择信号；
行地址译码器(104)，译码地址信号和输出用于选择位线的选择信号；
数据缓冲器(106、107)，暂时存储作为要写入所述存储器单元阵列数据的数据输入信号和从所述存储器单元阵列读出的数据；
位线控制器(105)，根据来自所述行地址译码器的选择信号，将选择的位线与所述数据缓冲器连接；和
预充电电路(108)，在读出时对位线预充电。
9．如权利要求8的半导体存储器，其特征在于，所述存储器单元是n型晶体管，所述预充电电路包括p型晶体管。
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