CN1055346C - 动态随机存取存储器 - Google Patents

动态随机存取存储器 Download PDF

Info

Publication number
CN1055346C
CN1055346C CN94120723A CN94120723A CN1055346C CN 1055346 C CN1055346 C CN 1055346C CN 94120723 A CN94120723 A CN 94120723A CN 94120723 A CN94120723 A CN 94120723A CN 1055346 C CN1055346 C CN 1055346C
Authority
CN
China
Prior art keywords
bit line
transistor
data bus
voltage
gate circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN94120723A
Other languages
English (en)
Other versions
CN1115100A (zh
Inventor
宇田明博
桥口昭彦
中川原明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP5328340A external-priority patent/JPH07182865A/ja
Priority claimed from JP6137315A external-priority patent/JPH087564A/ja
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN1115100A publication Critical patent/CN1115100A/zh
Application granted granted Critical
Publication of CN1055346C publication Critical patent/CN1055346C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种动态随机存取存储器，其中一种连接开关电路设置在一感应放大器和一数据总线之间，或设置在存储块之间，该存储块电路由相应的数据写/读控制信号控制，以便使其有能力以高速读取位线信号并可使集成电路的线路布局面积减小。

Description

动态随机存取存储器
本发明涉及一种半导体存储装置，更具体地说，涉及在一位线和—数据母线之间被连接有具有一读出门电路结构的一晶体管的半导体存储装置。
在相关的现有技术中，例如，如图1所示，存储作为电信号(电压)的读和写数据的半导体存储装置包括一读出放大器32，在读操作时刻，该放大器32放大并输出来自一存储单元(未示出)的读出电压到位线30和反相位线31，和在写操作时刻，该放大器32经由位线30和反相位线31提供一写电压到该存储单元；读/写数据总线33和34在读操作时刻输出该读电压，和在写操作时刻接收作为其输入的写电压；传输门35和36完成上述读出放大器32和读/写数据总线33和34的开关动作。
在图1所示的半导体存储装置中，通过读出存储在存储单元中的数据送到位线30和反相位线31作为读出电压，由读出放大器32放大该读出电压，并经由传输门35和36送到读/写数据总线33和34，以此来执行数据的读出操作。通过提供经由传输门35和36将来自读/写数据总线33和34的写电压送至感应放大器32，并将该放大的写电压经由位线30和反相位线31送到该存储单元，以此来执行数据的写操作。
然而，在图1所示的上述半导体存储装置中，由于读/写数据总线33和34的电容被附加到位线30和反相位线31上，和存储单元也存在少量电容，因此读电压上升慢，也因之高速操作是困难的。
图2是采用这一方法的披露在日本未审查的专利申请，申请号为61-123093的一种半导体存储装置的配置举例的视图。该装置是每行位线都被划分成多条线的举例。
在该图中，BLi0，_BLi0，BLi1，_BLi1，…是表明包含有一位线和一反相位线(_表明反相)的第i行的被划分成的多条位线对；WL00至WL0n，WL10至WL1n，…表明是字线；C00至C0n，C10至C1n，…表明是属于同一行的存储单元；RPE0，RPE1，…表明的是予充电电路；SA0，SA1，…表明是感应放大器；BK1，BK1，…表明是被划分的存储块(存储器陈列)；Si0A：Si0B，Si1A：Si1B，…表明是串联连接存储块位线或断开存储块位线的开关电路；Q1和Q2表明是由列选择信号Y控制的传输门；和DB和_DB表明是数据母线。
存储单元C00至C0n被连接到位线对BLi0和_BLi0，存储单元C10至C1n被连接到位线对BLi1和_BLi1。它们被划分成存储块BK0和BK1。
存储块BK0，BK1，…分别有读出放大器SA0，SA1…，这些读出放大器SA0，SA1，…由块选择信号BS1，BS1，…触发。
图3A至图3E是该装置各不同部分配置的详细举例的视图，其中图3A所示为一位线预充电电路PRE；图3B和图3C所示为用于连接位线的开关电路Si；图3D和图3E所示为读出放大器3A的配置的举例。
图3A所示的预充电电路PRE0包含有N沟道MOS晶体管Q3至Q5，该晶体管Q3至Q5具有被连接到预充电信号P的输送线的门电路。预充电晶体管Q3和Q4的源极连接到电源电压(1/2)Vcc的输送线。均衡晶体管Q5连接到两个晶体管Q3和Q4的漏极之间，Q3和Q4的漏极也连接于位线对BLi0和_BLi0。
当给出预充电信号P时，这种配置的预充电位线BLi0和_BLi0的予充电电路RPE0达到相同的电势(1/2 Vcc-V1)，该相同的电势也提供给其它存储块的预充电电路RPE1…。
图3B所示的开关电路Si包含有N沟道MOS晶体管Q6，而图3C所示的开关电路Si由滑极和漏极各相互连接的晶体管Q6，和具有同晶体管Q6相反的导电率的P沟道MOS晶体管Q7构成。
图3B所示的开关电路Si由输入时钟信号1给晶体管Q6的门电路来导通。
图3C所示的开关电路Si由提供一时钟信号1和反相时钟信号_1，从而对晶体管Q6和Q7的门电路提供互补电平而使晶体管Q6和Q7这两者同时导通。
图3D所示的读出放大器SA包括N沟道MOS晶体管Q8和Q9，它们的源极连接于信号BS0的输送线，晶体管Q9的栅级和晶体管Q8的漏极被连接到位线BLi0，和晶体管Q8的栅级和晶体管Q9的漏极放连接到反相位线_BLi0。
图3E所示读出放大器SA具有CMOS反相器交叉连接的称之为双稳触发器的结构，在这种连接中，如图3D所示，P沟道MOS晶体管Q10和Q11的漏极分别被连接于读出放大器SA的晶体管Q8和Q9的漏极，Q10和Q11的源极均连接反相信号BS0输送线上。
两个读出放大器锁住该位线对BLi0和_BLi0的互补电平数据，并将该数据电平放大。
具有这样配置的半导体存储装置中，属于存储块BK0的字线WL00至WL0n的一条线被选择，当属于这个字线的第i行单元被选择时，仅仅是该读出放大器SA0由块选择信号BS0激发。
其结果，在位线BLi0和_BLi0之间的微分电压在读出放大器SA0处被放大，和所有开关电路Si0A：Si0B，Si1A：Si1B，…被保持在导通状态。
由此，位线BLi0，_BLi0，BLi1和_BLi1以串联形式连接，同样，列选择信号Y把高电平的加到晶体管Q1和Q2的门电路，该选通的Q1和Q2被控制在导通状态，位线对被连接到数据总线DB和_DB，数据被读到数据总线DB和_DB。
上述位线组成的优点是每个读出放大器的负载电容，在读出操作时是小的，即，仅只一个被分配的位线对的负载电容是足够的。
然而，在上述半导体存储装置中，当开关电路Si0A：Si0B，Si1A：Si1B，…被导通而连接到位线对时，该读出放大器的负载电容被增加到在位线被分配之前的该值，由此，在位线对上一旦该被放大的电压被降低，和该读出放大器的驱动能力被削弱。最后，直到在数据总线DB和_DB上建立起所需要的微分电压的时间则没有缩短很多。
本发明的一个目的是提供一种半导体存储装置，该装置能以高速完成读和写操作并能减少线路布局的面积。
本发明的另一个目的是提供一种半导体存储装置，它能增加读出操作的速度，并能降低位线的充放电流，从而能降低功率消耗。
为实现上述第一个目的，提供一种半导体存储器件，其中包括有具有一读出门电路结构的晶体管被连接到一位线和数据总线之间，其特征在于将一控制晶体管置于具有读出门电路结构的晶体管的源极或漏极和地之间并在数据的写操作时刻关断；一读晶体管设置在具有读出栅结构的晶体管和数据总线之间并在读操作时刻和写操作时刻由一读请求信号使其导通；和一写晶体管设置在具有读出门电结构的晶体管的前面一级，并由一写请求信号使其导通并在位线的读晶体管之间完成开关动作。
相应于本发明存储装置的这一方面，当读请求信号送到该读晶体管时，该读晶体管导通，同样控制晶体管变成导通状态。当具有读出门电路结构的晶体管相应于位线电压而导通时，该数据总线经由读晶体管和控制晶体管连到地电势，以便使读电流流动。数据总线的电压由于这一读电流而变化，从而数据被读出。
另外，在数据写操作的时刻，当写请求信号送到写晶体管时，该写晶体管导通。同样，由读请求信号该读晶体管导通。然后，当从数据总线输入写电压时，这一写电压经由读晶体管和写晶体管送到位线。在此时刻，控制晶体管关掉，和从而由于来自数据的写电压而没有电流流过具有读出门电路结构的晶体管，和写电压能以高速送到位线。
同样，具有这种特征的半导体存储装置，其中的控制晶体管设置在具有读出门电路结构的晶体管(并且每个晶体管都被连接在位线和反相位线和数据总线之间)的源极或漏极和地之间，并在数据的写操作时刻被关断；设置在具有读出门电路结构的晶体管和数据总线之间的读晶体管，在读操作时刻和在写操作时刻，由一读请求信号而被导通；和设置在具有读出门电结构的晶体管的前面的一级处的写晶体管，由一写请求信号而导通，并完成在位线和反相位线和读晶体管之间的开关动作。
相应于本发明的半导体存储装置的这一方面，在数据的读操作时刻，当读请求信号被送到读晶体管时，该读晶体管被导通，同样，控制晶体管也被导通。然后，当相应于位线和反相位线的电压，该具有读出门电路结构的晶体管被导通时，该数据总线经由读晶体管和控制晶体管连接到地电势并有读出电流流动，由于该读电流，数据总线的电压改变，从而数据被读出。
另外，在数据的写操作时刻，当一写请求信号送到写晶体管时，该写晶体管被导通。同样，由于读请求信号，读晶体管也被导通。当从数据总线输入写电压时，这一写电压经由读晶体管和写晶体管送到位线和反相位线。在此时刻，控制晶体管被关断，从而，虽有来自数据总线的写电压，该具有读出门电路结构的晶体管没有电流流动，和该写电压能以高速送到位线。
进而来了解本发明的第2个目的，一种半导体存储装置，它具有：被划分的和被连接到在存储块中的多个存储陈列的位线；用于每个存储阵列的读出放大器；用于连接属于毗邻存储阵列的在一起的多个位线的开关装置；和连接到以平行方式联系于开关装置的位线的门装置。
在本发明的半导体存储装置中，最好是每两个毗邻存储阵列共用读出放大器。
更好的是，从输出端的最远侧按顺序依次激发门装置。
还有更好的是，每个读出放大器具有两个用于提供一操作电压的端点和横越这两个端点提供一固定电压。
还有更好的是，本发明的半导体存储装置，其组成具有这样的能力；建立位线电势到第1电势，然后利用提供的每一位线有选择地将该电势放电到第2电势，为实现电位变化该每一位线具有在位线和第2电势之间设置的一晶体管，该晶体管的门电路端由该读出放大器的输出控制。
相应于本发明的半导体存储装置，该数据受到放大作用并传递到下一级的位线，例如，不经过连接到位线开关装置而是通过平行于开关装置的门装置。
在此情况下，用于连接位线的开关装置在读出操作之后被一次性打开并与门装置同时被激发，如此，位线信号以高速读出而不降低读出放大器的驱动能力。
同样，执行读出操作直到所选定的位线电势达到对于完成存储单元的重写所必须的电势为止，然后激发门装置。
进而，用于连接位线的开关装置在位线电势完全达到预定电压之前被打开，和，在此同一时刻，门装置被激发，如此，读操作的速度被进一步增加。
在较后的情况中，在读出该信号到数据总线之后必须打开列选择门，关闭位于属于选定存储块的位线和读出放大器之间开关，并给出来自读出放大器的对于重写是必须的电压到该位线上。
参照附图随同以下最佳实施例的描述，本发明的这些和其它目的和特点将变得更清楚。
图1是涉及第1种相关技术的半导体存储装置的配置的原理电路图；
图2是相应于第2种相关技术的半导体存储装置的配置的一种举例视图；
图3A至3E是图2原理配置的具体举例视图；
图4是对应于本发明的第1实施例的半导体存储装置的原理配置的电路图；
图5A至5C是用于解释图4所示半导体存储装置的操作的视图；
图6是对应于本发明的第2实施例的半导体存储装置的电路图；
图7A至7M是解释图6的半导体存储装置的操作的定时图；
图8是对应于本发明的第3实施例的半导体存储装置的原理配置的电路图；
图9是对应于本发明的第4实施例的半导体存储装置的原理配置的电路图；和
图10是相应于本发明的第5实施例的半导体存储装置的原理配置的电路图。
以下将参照附图详细说明相应于本发明的半导体存储装置的最佳实施例。这个实施例涉及动态随机存取存储器(DRAM)，其中用于存储数据的存储单元包含在电容元件中。
图4所示的半导体存储装置，存储单元阵列1的组成是：用于存储数据的多个存储单元；能输出从该存储单元阵列1读出的电压并能输送写电压到存储单元阵列1的位线(BL)10和反相位线(_BL)11；能放大到这些位线10和反相位线11读出的电压并能输出这些电压的读出放大器12，它还能经由位线10和反相位线11将输入写电压送到存储单元阵列1；能输出读电压和接收由其自身输入的写电压的读/写数据总线13和14；利用位线10和反相位线11的并由读出放大器12放大的电压来完成开关动作的读出门(具有读出门电路结构的晶体管)15和16；设置在这些读出门15和16的漏极和地之间的在数据的写操作时刻被关断的控制晶体管17；设置在读出门15和16与数据总线13和14之间的并在读操作时刻和写操作时刻由一读请求信号导通的读晶体管18和19；和，设置在读出门15和16前面一级的由写请求信号导通并能从数据总线13和14提供输入的写电压到读出放大器12的写晶体管20和21。
图5A至5C所示的数据的读操作时刻，送至控制晶体管17的门处的控制信号1变成高电平，该控制晶体管17导通，该读出门15和16的漏极经由控制晶体管17接地，同样，当送到读晶体管18和19的门处的读请求信号RDE变成高电平时，该读晶体管18和19被导通。
存储单元阵列1输送相应于存储数据的读电压到位线10和反相位线11。相应于存储在存储单元阵列1中的数据，该输送到这些位线10和反相位线11的电压中的一个变为高电平和他们中其它的变为低电平，例如，当“1”存储在存储单元陈列1的存储单元中，则该位线10的电压变为高电平和反相位线11的电压变为低电平。同样，当例如“0”存储在存储单元陈列1的存储单元中，则位线10的电压变为低电平和反相位线11的电压变为高电平。
读出放大器12放大在位线10和反相位线11之间的电压并输送该电压到读出门15和16的门处。
读出门15和16对应于来自读出放大器12所提供的电压完成开关操作，例如，当来自读出放大器12所提供的高电平电压送到读出门15的门处时，该读出门15导通。当一低电平电压送到读出门16的门处时，该读出门16关断。
这里，当读出门15导通时，读电流经由读晶体管18，读出门15和控制晶体管17从数据总线13流动。同样，当读出门16导通时，读电流经由读晶体管19，读出门16和控制晶体管17从数据总线14流动。数据总线13和14的电压由这一读电流而变化，从而数据被读出。
更特殊的是，当送到例如读出门15和16的电压分别为高电平和低电平时，读出门15导通和读出门16关断，电流从数据总线13经由读晶体管18、读出门15和控制晶体管17流动。然后，数据总线13的电压由于数据总线13的电阻等原因而变低，和最终相对于数据总线14的电压，该数据总线13的电压变为低电平。
同样，当送到例如读出门15和16的电压分别为低电平和高电平时，读出门15关断，读出门16导通，电流从数据总线14经由读晶体管19，读出门16和控制晶体管17流动，然后，数据总线14的电压变低和数据总线13的电压相对于数据总线14的电压变为高电平。这样，对应于存储在存储单元阵列1中的数据的读电压被输出到数据总线13和14。
如上述的图5C所示，在数据的写操作时刻，送到控制晶体管17的控制信号1，变成低电平，和控制晶体管17关断，换言之，该状态是禁止态，其中读出门15和16的漏极没有接地。同样，送到读晶体管18和19的门处的读请求信号RDE变成高电平，和读晶体管18和19导通。同样，送到写晶体管20和21的门处的写请求信号WDE变成高电平，和写晶体管20和21导通。
然后，当写电压送到数据总线13和14时，读出放大器12经过读晶体管18和19和写晶体20和21接收作它的输入的写电压，并将该电压送到位线10和反相位线11以完成对存储单元阵列1的数据写。例如，当低电平的写电压送至数据总线13和高电平的写电压送至数据总线14时，该感应放大器12送一高电平电压到位线10和送一低电平电压到反相位线11，这样，“0”就被存储在存储单元阵列1的存储单元中。
在此时刻，控制晶体管17关断，从而没有由于来自数据总线13和14的写电压而使电流流向读出门15和16的源极。
从上述解释可以弄清楚，该半导体存储装置具有这样的配置：由于在数据的写操作时刻该控制晶体管17关断，从而电流不会从数据总线13和14流向读出门15和16，和，其中由于在读和写操作时刻共用数据总线，从而同具有一读数据总线和一写数据总线这两者的相关现有技术的半导体存储装置相比较，线路布局的面积被降低。同样，由于写晶体管20和21和读晶体管18和19以串联形式同相关的数据总线13和14相配置，所以门重叠电容和写晶体管20和21的结电容没有附加到数据总线13和14，这样，同把写晶体管和读晶体管以并联形式连接数据总线的相关现有技术的半导体存储装置相比较，该附加到数据总线13和14的电容被降低了，从而增加读和写操作的速度成为可能。
应注意，本发明不限于上述实施例，它可能采用的一种配置是，例如，不设反相位线11，而只设位线10，和读出门，控制晶体管，读晶体管和写晶体管。在此情况下，是基于地电势和数据总线电势之间电势差来执行数据的读和写操作。同样，本发明也不限于一种DRAM，它自然地用于SRAM，快速存储器(flash memory)，或类似的作为电信号的存储数据。
从以上描述可以明了，在本发明中，半导体存储装置，其中，具有读出门电路结构的晶体管被连接在位线和数据总线之间，该具有读出门电路结构的源极或漏极经由控制晶体管连接到地电势，其中该控制晶体管在数据的写操作时刻被关断，和，写晶体管由在具有读出门电路结构的晶体管前面一级所提供的写请求信号来导通，在读操作时刻和在写操作时刻由该读请求信号导通的读晶体管设置在具有读出门电路结构的晶体管和数据总线之间，门重叠电容和写晶体管的连接电容不会附加到数据总线，由此，读和写操作能以高速执行，和，在读操作和写操作时共用数据总线，从而同相关的现有技术相比较，线路布局面积能被降低。
同样，在本发明的半导体存储装置中，其中，具有读出门电路结构的晶体管连接在位线和反相位线和数据总线之间，控制晶体管设置在具有读出门电路结构的并分别连接在位线和反相位线之间的源极或漏极和数据总线和地之间，并在数据的写操作时刻关断；读出晶体管设置在分别的具有读出门电路结构的晶体管和数据总线之间，并在读操作时刻和写操作时刻由读请求信号导通；写晶体管设置在分别的具有读出门电路结构的晶体管的前面一级，并且在写请求信号下导通并在位线和反相位线和读晶体管之间完成开关动作。门重叠电容和写晶体管的结电容不会附加到数据总线，因此，读和写操作能以高速执行，和，在读操作和写操作时刻使用的数据总线是公用的，从而，线路布局面积被降低。
图6是相应于本发明的半导体存储装置的第2实施例的电路图，其中与图2所示相关现有技术的那些相同结构的元件以相同序号表示。
即，BLi0，_BLi0，BLi1，_BLi1，…表示第i行的位线对；WL00至WL01，…表示字线； C00，C01，…表示属于同一行的存储单元；PRE0，…表示预充电电路；SA0，…表示读出放大器；SW0A：SW0B…是在操作时可供连接使用的存储单元C0，C01，…和读出放大器SA0，…的开关电路；BK0，BK1…表示被划分的存储块(存储陈列)；Si0A：Si0B，Si1A：Si1B，…表示串联连接存储块位线或释放存储块位线的开关电路；Q1和Q2表示由列选择信号Y控制的传输门；和DB与_DB分表示数据总线。
预充电电路PRE0包括含有连接到预充电信号P的输送线的门电路的N沟道MOS晶体管Q3至Q5。预充电晶体管Q3和Q4的源极连接到电源电压(1/2)Vcc的输送线，和均衡晶体管Q5连接到晶体管Q3和Q4的漏极之间，而Q3和Q4连接于位线对BLi0和_BLi0。
预充电电路PRE0，在当给出预充电信号P时，将位线BLi0和BLi0预充电到相同的电势(1/2Vcc-Vth)，其它存储块的预充电电路PRE1，…没有画出，但具有类似的结构和功能。
存储单元C00由N沟道MOS晶体管Qco和以串联形式连接在位线BLi0和基准电势(例如地线)Vp之间的电容器Cco构成，晶体管Qco的栅极连接到字线WL00。
类似地，存储单元C01由N沟道MOS晶体管Qc1和以串联形式连接在位线_BLi0和基准电势VP之间的电容器Cc1构成，晶体管Qc1栅极联接到字线WL01。其它存储单元没有画出，但都有类似结构。
开关电路SW0A和SW0B由被分别插入到位线BLi0和_BLi0中并连接在其中的N沟道MOS晶体管Q12和Q13构成，晶体管Q12和Q13的栅极被连接到信号00的输送线。
读出放大器SA0由以双稳触发器结构形式交叉连接在位线BLi0和_BLi0之间的和信号BS0的输送线和反相信号_BS0的输送线之间所构成，其中，一反相器包括漏极和栅极相互连接的一N沟道MOS晶体管Q8和一P沟道MOS晶体管Q10，和一反相器包括一N沟道MOS晶体管Q9和一P沟道MOS晶体管Q11。读出放大器SA锁住位线对BLi0和BLi0的数据，也即捕获一互补电平，并加以放大。同样，具有类似结构的其它存储块BK1…的感应放大器也没有画出。
开关电路Si0A：Si0B；Si1A：Si1B，…由插入在分别的存储块间的位线对中并连接在其中的N沟道MOS晶体管Q60A：Q60B，Q61A：Q61B，…构成，晶体管Q60A和Q60B的栅极连接到信号10的输送线，和晶体管Q61A和Q61B的栅极连接到信号11的输送线。
对应于信号10，11，…的输入电平，存储块的位线以串形式连接或释放。
门电路GT0A和GT0B以并联形式连接到涉及该位线对的开关电路Si0A和Si0B。
门电路GT0由一CMOS反相器构成，该CMOS反相器包括一P沟道MOS晶体管Q20和一N沟道MOS晶体管Q21构成，它们的漏极和栅极相互连接，在信号20(例如电源电压Vcc电平)和_20(例如地电平)的输送线之间获取互补电平。
然后，晶体管Q20和Q21的栅极的连接点，即门电路GT0A的输入的连接点被连接到在存储块BK0和开关电路Si0B之间的位线_BLi0处，和，晶体管Q20和Q21的漏极连接点，即门电路GT0的输出的连接点被连接到在开关电路Si0和存储块BK1之间的位线BLi1处。
门电路GT0B由一CMOS反相器构成，该CMOS反相器包括一P沟道MOS晶体管Q20B和一N沟道MOS晶体管Q21B，它们的漏极和门相互连接，在信号20(例如电源电压VCC电平)和_20(例如地电平)的输送线之间获取互补电平。
然后，晶体管Q20B和Q21B的栅极的连接点，即门电路GT0B的输入的连接点被连接到在存储块BK0和开关电路Si0之间的位线BLi0处，和，晶体管Q20B和Q21B的漏极的连接点，即门电路GT0B的输出的连接点被连接到在开关电路Si0B和存储块BK1之间的位线BLi1B处。
相应地，当假设位线BLi0的电平是VCC电平和位线_BLi0的电平是地电平，当例如开关电路Si0A和Si0B是非导通状态时，因为位线_BLi0的地电平的信号被输入到反相器门电路Gi0的输入端，则该下一个存储陈列的位线BLi1的电平变成信号20的电平，即Vcc电平。
同样，由于位线BLi0的Vcc电平的信号被输入反相器门电路Gi0B的输入端，则该下一个存储陈列的位线_BLi1的电平变成信号_20的电平，即地电平。
依此方法，由于以并联形式连接到开关电路Si0A和Si0B的门电路Gi0A和Gi0B的存在，甚至，假如该开关电路Si0A和Si0B是非导通状态，则该位线对BLi0和_BLi0的数据能被传送到下一个位线对BLi1和_BLi1。
注意，具有如上述的门电路GT0A和GT0B相同结构和功能的门电路GT1A：GT1B，…以并联形式连接到其它开关电路Si1A：Si1B，…
依据以上所述结构，参照图7A至图7M的定时图，将解释下一步操作。应注意，现假设位线对BLi0和_BLi0被子充电。
首先，在初始状态中，信号_RAS和_CAS这两者已变成高电平，此时刻，予充电信号P处于高电平和位线对BLi0和_BLi0已被予置在高电平，如1/2Vcc。
下一步，行地址由从高电平到低电平的信号_RAS的下降沿锁存在地址总线中，例如，所选定字线WL00的电平从低电平上升到高电平，应注意，在此时刻，预充电信号P从高电平转换成低电平。
随着选定字线LW00的电平转换到高电平，该存储单元C00的晶体管Qco成导通状态，和存储在电容器Cco中的电荷被读出到位线BLi0上去。
在此情况下，与位线BLi0一起构成位线对的位线_BLi0的电势是预充电(1/2)Vcc，初始电压比预充电电压较高或较低一个精确的ΔV电平，该精确的ΔV电压根据存储在存储单元C00中的信息而送到位线BLi0。
接着，信号00从低电平上升到高电平，和开关电路SW0A和SW0B保持在导通状态。
然后，用于激发感应放大器SA0的信号BS0从高电平降为低电平，相反地，信号_BS0从低电平上升到高电平。由此，位线对BLi0和_BLi0之间的电势差由感放大器SA0放大，其结果是，位线对的电势，其中位线BLi0保持在电源电压Vcc电平，位线_BLi0保持在地电平。
此后，信号20上升到高电平，信号_20设置在低电平，在此时刻，信号10保持在它已经是的低电平，开关电路Si0A和Si0B保持在非导通状态。
如上述，由于信号20设置在高电平和信号_20设置在低电平，假如，位线BLi0的电平是处于Vcc电平和位线_BLi0的电平是处于地电平，甚至假如开关电路Si0A和Si0B是在非导通状态，由于位线_BLi0的地电平信号被输入到反相器门电路Gi0的输入端，所以下一个存储陈列的位线BLi1的电平变成信号20的电平，即Vcc电平。同样，由于位线BLi0的Vcc电平信号被输入到反相器门电路Gi0B的输入端，所以，下一个存储陈列的位线_BLi1的电平变成信号_20的电平，即地电平。
依此方法，位线对的电势经由门电路Gi0A：Gi0B，Gi1A：Gi1B，…，依次被传送到输入/输出端口侧的位线上。
此后，信号_CAS从高电平降为低电平，从而行地址被锁存，然后，信号00，…从高电平降为低电平，列选择信号Y被有选择地从低电平上升到高电平，和，从存储器读出的信息被传送到数据总线DB和_DB。
如上解释的，相应于本实施例，从位线到输入/输出门方向放大该信号的门电路Gi0A：Gi0B，…以并联形式连接到用于连接位线的开关电路Si0A：Si0B，…，该用于连接位线的开关电路Si0A：Si0B，…在读出操作之后立即打开，并且门电路Gi0A：Gi0B，…同时被激发，从而位线信号能以高速被读出而不降低读出放大器的驱动能力。
应注意，甚至假如这样构成，即读出操作的执行一直到所选定位线的电势达到为完成在存储单元中重写所必须的电势为止，然后，该位线信号放大门电路Gi0A：Gi0B，…被激发，这也可以获得与上述效果相类似的效果。
同样，在位线电势完全达到预定电压之前，该用于连接位线的开关电路Si0A：Si0B，…被打开，和在此同一时刻，门电路Gi0A：Gi0B，…被激发，从而它也可以进一步增加读操作速度。
但在后一情况下，在读信号输出到数据总线DB和_DB之后，必须打开行选择门，关闭在属于所选定存储块的位线和读出放大器之间的开关电路，和从读出放大器到位线给出对于重写所必须的电压。
同样，在本实施例中，对于每个存储块(存储阵列)所设置的读出放大器的组成说明，但无须说本发明能提供一种称之为共享—读出放大器系统，在该系统中，例如每两个毗邻的存储阵列共用一个读出放大器。
图8是相应于本发明的半导体存储装置的第3实施例的原理配置的电路图。
本实施例与上述第1实施例的不同点归结于，该用作为门电路的反相器设置在位线对的仅仅一条线里。
在此情况里，从存储块BK0到存储块BK1的信息从位线_BLi0传送到位线BLi1。
从位线BLi1到输出端口的缓冲器连接中，该反相器的连接必须交替反相。
在此情况下来介绍，假如数据总线DB和_DB被预置到正/负电源电压的一中间值和数据总线DB和_DB在从列选择信号Y的上升沿稍微滞后一时间被读出放大，该列选择信号Y是有选择地激发传输入门Q1和Q2的信号，即，由例如CAS信号延迟而获得的一信号。
由于采用这样的配置，在其中也就有一种优点。此外，除了上述实施例的效果外，即该用于完全回路的位线放电流能被降低一半。
图9是相应于本发明的半导体存储装置的第4实施例的原理配置的电路图。
本实施例与上述第2实施例的区别点在于门电路Gi0不是由单个反相器构成，而是由两个级联反相器IV1和IV2构成，同样，其输出不是连接于位线_BLi0而是连接于位线BLi1的门电路Gi0的输入连接于位线BLi0。
相应于本实施例，在数据线上进行读出放大不是必须的，从而它可能降低位线的放电电流。
图10是相应于本发明的半导体存储装置的第5实施例的原理配置的电路图。
在图10中，TF1和TF2表明是由N沟道MOS晶体管和P沟道MOS晶体管的漏极和源极相互连接而构成的传输门；DSA是微分放大型读出放大器；Q20是用于门电路的N沟道MOS晶体管。
本实施例是对应一仪器的一种结构，该仪器的位线不是预充电到1/2Vcc，而是预充电到Vcc电平。
即，在本仪器中，其结构的组成是：位线被予充电到电源电压Vcc电平的高电平；该晶体管Q20只有在低电平(地电平)被传送时，才由读出放大器SA驱动；和，下一级的位线BLi1被拖到地电平。
同样，在本实施例中，能够获得上述实施例中那些类似的效果。
相应于本发明的如上解释，它可以在相同时刻增加读出操作的速度并降低位线的充电电流及抑制功率消耗。

Claims (2)

1.其中具有一读出门电路结构的晶体管被连接在一位线和一数据总线之间的一种半导体存储装置包括一读晶体管，它被设置在具有读出门电路结构的晶体管和数据总线之间，并在一读操作时刻和该写操作时刻，由一读请求信号使其导通；其特征在于，它还包括：
一控制晶体管，它被设置在具有读出门电路结构的晶体管的源极或漏极和地之间，并在数据的写操作时刻被关断；和
一写晶体管，它被设置在该具有读出门电路结构的前面一级处，并由一写请求信号导通，和在位线和读晶体管之间完成开关动作。
2.其中具有一读出门电路结构的晶体管被连接在一位线和一数据总线之间的一种半导体存储装置包括一读晶体管，它被设置在具有读出门电路结构的晶体管和数据总线之间，并在一读操作时刻和该写操作时刻，由一读请求信号使其导通；其特征在于，它还包括：
控制晶体管，它被设置在两晶体管的中点和地之间，并在数据的写操作时刻被关断，所说两晶体管的读出栅串联连接在位线和反相位线之间；和
写晶体管，它被设置在如上所述的读出门电路结构的晶体管的前面一级，并由一写请求信号使其导通，并在位线和连接到数据总线之间、以及在反相位线和连接到反相数据总线之间完成开关功作。
CN94120723A 1993-12-24 1994-12-23 动态随机存取存储器 Expired - Lifetime CN1055346C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP5328340A JPH07182865A (ja) 1993-12-24 1993-12-24 半導体記憶装置
JP328340/1993 1993-12-24
JP328340/93 1993-12-24
JP6137315A JPH087564A (ja) 1994-06-20 1994-06-20 半導体記憶装置
JP137315/1994 1994-06-20
JP137315/94 1994-06-20

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNB971231184A Division CN1149580C (zh) 1993-12-24 1997-11-14 动态随机存取存储器

Publications (2)

Publication Number Publication Date
CN1115100A CN1115100A (zh) 1996-01-17
CN1055346C true CN1055346C (zh) 2000-08-09

Family

ID=26470668

Family Applications (2)

Application Number Title Priority Date Filing Date
CN94120723A Expired - Lifetime CN1055346C (zh) 1993-12-24 1994-12-23 动态随机存取存储器
CNB971231184A Expired - Lifetime CN1149580C (zh) 1993-12-24 1997-11-14 动态随机存取存储器

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNB971231184A Expired - Lifetime CN1149580C (zh) 1993-12-24 1997-11-14 动态随机存取存储器

Country Status (3)

Country Link
US (1) US5515315A (zh)
KR (1) KR950020734A (zh)
CN (2) CN1055346C (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100244247B1 (ko) * 1997-04-09 2000-02-01 김영환 센싱회로
JP3360717B2 (ja) * 1997-09-29 2002-12-24 日本電気株式会社 ダイナミック型半導体記憶装置
KR100301822B1 (ko) * 1999-07-21 2001-11-01 김영환 불휘발성 강유전체 메모리 장치의 센싱앰프
US7349266B2 (en) * 2004-06-10 2008-03-25 Freescale Semiconductor, Inc. Memory device with a data hold latch
JP5337108B2 (ja) * 2009-08-10 2013-11-06 セイコーインスツル株式会社 メモリ回路及びこれを備える電圧検出回路
TW201142869A (en) * 2010-02-09 2011-12-01 Samsung Electronics Co Ltd Memory device from which dummy edge memory block is removed
US11145923B2 (en) * 2016-10-13 2021-10-12 Prologium Technology Co., Ltd. Battery structure
US11145924B2 (en) * 2017-10-09 2021-10-12 Prologium Technology Co., Ltd. Battery structure
CN112018118B (zh) * 2020-07-21 2024-08-06 长江存储科技有限责任公司 3d存储器件及其存储结构和存储结构的控制方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4730280A (en) * 1984-11-20 1988-03-08 Fujitsu Limited Semiconductor memory device having sense amplifiers with different driving abilities

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3039997A1 (de) * 1980-10-23 1982-06-03 Bayer Ag, 5090 Leverkusen Phosphonohydroxyacetonitril, ein verfahren zu seiner herstellung und seine verwendung als zwischenprodukt fuer die herstellung von arzneimitteln
JPS62123093A (ja) * 1985-11-22 1987-06-04 Nec Corp 分子線エピタキシヤル成長装置の基板装着方法
JPH06215564A (ja) * 1993-01-13 1994-08-05 Nec Corp 半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4730280A (en) * 1984-11-20 1988-03-08 Fujitsu Limited Semiconductor memory device having sense amplifiers with different driving abilities

Also Published As

Publication number Publication date
CN1185006A (zh) 1998-06-17
CN1115100A (zh) 1996-01-17
US5515315A (en) 1996-05-07
KR950020734A (ko) 1995-07-24
CN1149580C (zh) 2004-05-12

Similar Documents

Publication Publication Date Title
CN100383892C (zh) 带有含双寄存器的页面缓冲器的存储器件及其使用方法
US7342826B2 (en) Semiconductor device
US7154784B2 (en) Flash memory with reduced size and method for accessing the same
US7379345B2 (en) Nonvolatile semiconductor memory device that achieves speedup in read operation
US6826081B2 (en) Nonvolatile semiconductor memory device, nonvolatile semiconductor memory device-integrated system, and defective block detecting method
CN1055346C (zh) 动态随机存取存储器
JP2006324007A (ja) Ｄｒａｍアレイ用ビット線プリチャージ手法
US6104635A (en) Non-volatile memory device readable write data latch, and internal control thereof
CN1591684A (zh) 半导体存储器件
KR20000020558A (ko) 반도체 메모리의 입출력선 프리차아지 회로 및 이를 사용하는반도체 메모리
US6154405A (en) Semiconductor memory device having a dummy cell resetting the bit lines to a reset potential that is based on data read in a previous read data
US5748556A (en) Tristatable driver for internal data bus lines
US7463539B2 (en) Method for burst mode, bit line charge transfer and memory using the same
US6975549B1 (en) Low power dissipating sense amplifier
US8369162B2 (en) Input-output line sense amplifier having adjustable output drive capability
JPH06139776A (ja) 半導体記憶装置
US5404325A (en) Dynamic random access memory device with precharging unit preventing counter electrodes of storage capacitors from voltage fluctuation
US20150206557A1 (en) Device and method for improving reading speed of memory
US6597201B1 (en) Dynamic predecoder circuitry for memory circuits
TWI281159B (en) Sense out circuit for single-bitline semiconductor memory device
KR100765439B1 (ko) 이중 승압 셀 바이어스 기법을 이용한 스태틱 램
JP4604436B2 (ja) 半導体記憶装置およびそのデータ読み出し方法
JP2004265483A (ja) 不揮発性記憶装置
JP2696087B2 (ja) 半導体記憶装置
JP2736249B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CX01 Expiry of patent term

Expiration termination date: 20141223

Granted publication date: 20000809