JPH07220477A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 誤書き込み防止を可能とすると共に高速書き
込み及び読出しが可能な半導体記憶装置を提供する。 【構成】 ワード線の切換えが行われる一定の期間、ア
ドレス変化検出信号と書き込み動作信号とから形成され
る阻止信号とローアドレス信号に基づいて、カラム選択
信号を全て非選択レベルにするカラムスイッチと、当該
カラムスイッチが非選択の際にオン動作する相補データ
線のプリチャージ及びイコライズスイッチを備えた半導
体記憶装置は、誤書き込みを防止すると共に、データの
高速書き込み及び読出しを可能にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、詳し
くはワード線切り替え時における誤書き込み防止の技術
に関し、例えば非同期型のスタティック型ランダム・ア
クセス・メモリ（以下、ＳＲＡＭと記す）に適用して有
効な技術に関するものである。

【０００２】

【従来の技術】従来、ＳＲＡＭの書き込み動作を行う場
合、誤書き込みを防止するためワード線の切り替えが行
われた後、一定の時間マージンをもってＳＲＡＭ内部の
書き込み動作を指示するタイミング信号を発生させる必
要がある。また、次の動作サイクルにおいてワード線の
切り替えが行われる前に一定の時間マージンをもって内
容の書き込み動作を終了させる必要がある。なぜなら、
メモリセルのワード線の切り替えタイミングは、素子特
性等により比較的大きな製造ばらつきを有することか
ら、それを補うために比較的大きな時間マージンが必要
になるためである。これにより、メモリセルへの書き込
みが行われるときには、その前のサイクルで選択状態に
されていたワード線が完全に非選択状態にされ、また、
次のメモリサイクルが開始されるときには当該書き込み
対象のワード線は完全に非選択状態にされ、これによっ
て誤書き込みが防止される。斯る技術について記載され
ている文献の例として、特開昭６０−１１７４９１号公
報及び特開昭６２−２８１１９３号公報がある。これら
には、書き込みのアドレス入力信号の変化を検出して発
生する内部信号を用いて、相補共通データ線に出力が結
合される書き込み回路をハイインピーダンス状態にする
ことによって、書き込み禁止状態を一時的に生じさせ、
誤書き込みを防止させる技術が挙げられている。

【０００３】

【発明が解決しようとする課題】本発明者らは上記従来
技術について検討したところ、特開昭６２−２８１１９
３号公報に代表されるように、ワード線の切換えが行わ
れる一定の期間、書き込み回路を高出力インピーダンス
状態にする従来の技術は誤書き込みを防止した高速書き
込みを実現できるが、データ線のイコライズやプリチャ
ージの点で不十分な点があることを見い出した。すなわ
ち、読出し動作の高速化を図るには、プリチャージスイ
ッチやイコライズスイッチを用いてデータ線や共通デー
タ線を予じめ所定のレベルにしておくことが望ましい。
このとき、特開昭６０−１１７４９１号公報記載のもの
はそれについて一切考慮していないが、特開昭６２−２
８１１９３号公報記載のものは、アドレス変化検出回路
から出力されるイコライズパルスを制御端子に受けて動
作されるイコライズスイッチが夫々のデータ線に設けら
れている。このイコライズパルスはアドレス信号の変化
に応じて変化されるワンショットパルス信号とされる。
しかしながら、全てのデータ線に設けられたイコライズ
スイッチの制御信号はイコライズパルスが共通利用され
るため、何れか一つのデータ線が選択されたときは全て
のデータ線のイコライズを終わりにしなければならな
い。このため、アドレスを変化させながら次々にデータ
を読出す場合、読出し動作の間の比較的短い時間ではデ
ータ線のレベルを予じめ望ましいレベルにすることがで
きず、高速読出しには限界があった。

【０００４】本発明の目的は、ワード線の切換えが行わ
れるときの誤書き込みを防止した高速書き込みを実現で
きると共に、データの連続的な高速読出しを可能にする
半導体記憶装置を提供することにある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、アドレス信号に従ってカラムス
イッチの選択信号を形成するカラムアドレスデコーダと
して、アドレス変化検出信号に基づいて、アドレス信号
の変化により書き込み動作サイクルにおけるワード線の
切換えが行われる一定の期間、カラムスイッチのための
カラム選択信号を全て非選択レベルに強制するカラムア
ドレスデコーダを採用する。そして、夫々のカラムスイ
ッチと対をなして相補データ線にデータ線プリチャージ
スイッチを設け、上記カラム選択信号の非選択レベルに
より、対応する相補データ線をプリチャージさせるよう
にする。上記カラムアドレスデコーダに対する制御は、
アドレス変化検出信号に基づいて、アドレス信号の変化
により書き込み動作サイクルにおけるワード線の切換え
が行われる一定の期間、上記カラムスイッチのためのカ
ラム選択信号を全て非選択レベルに強制するための書き
込み阻止信号を生成して上記カラムアドレスデコーダに
供給する制御回路にて行うことができる。データ線のプ
リチャージを能率化するには、上記カラム選択信号の非
選択レベルによって当該データ線を短絡させるデータ線
イコライズスイッチを設けるとよい。書き込みや読出し
を一層高速化するという点において、相補共通データ線
にも共通データ線プリチャージスイッチや共通データ線
イコライズスイッチを設けることが望ましい。前者は、
上記書き込み阻止信号が上記カラムスイッチのためのカ
ラム選択信号を全て非選択レベルに強制する状態に呼応
して相補共通データ線をプリチャージする。後者は、上
記書き込み阻止信号が上記カラムスイッチのためのカラ
ム選択信号を全て非選択レベルに強制する状態に呼応し
て相補共通データ線を短絡させる。

【０００８】

【作用】ワード線の切換えが行われる一定の期間におけ
る書き込み禁止の制御をアドレス変化検出信号に基づい
てカラムアドレスデコーダで行うことは、ワード線切換
わり時を考慮した一定の時間マージンを特別に設定する
ことなく誤書き込みを防止すると共に、高速書き込みを
実現する。そのようなカラムアドレスデコーダから出力
されるカラム選択信号の非選択レベルをデータ線プリチ
ャージの制御信号レベルとして採用することは、一つの
相補データ線が選択状態にされてもその他のデータ線側
では引き続きプリチャージを継続可能にする。データ線
のイコライズも同様である。このことにより、次々とア
ドレスを変化させて順次異なるデータ線からデータを連
続的に読出す動作の高速化を実現する。このような読出
し動作の高速化を期待できる利用形態としては、本発明
を非同期型のＳＲＡＭに適用するのが最適である。相補
共通データ線のプリチャージ更にはそのイコライズを行
うことは、連続的な読出し動作の高速化、そして連続的
な書き込み動作の高速化に寄与する。

【０００９】

【実施例】図１には本発明の一実施例であるＳＲＡＭの
ブロック図が示される。同図に示されるＳＲＡＭは、特
に制限されないが、公知の半導体集積回路製造技術によ
り単結晶シリコンなどの一つの半導体基板に形成され
る。同図に示されるＳＲＡＭは、メモリセルアレイＭＡ
と、ローアドレス信号ＲＡＤを入力し、ワード線Ｗ１〜
Ｗｎを選択するローアドレスデコーダＲＡＤＥＣと、カ
ラムアドレス信号ＣＡＤを入力とし、カラムアドレスデ
コーダＣＡＤＥＣに当該カラムアドレス信号ＣＡＤを出
力するカラムアドレスバッファＣＡＤＢと、上記ローア
ドレス信号ＲＡＤとカラムアドレス信号ＣＡＤを入力と
し、アドレス変化を検出してアドレス変化検出信号φを
出力するアドレス変化検出回路ＡＴＤと、動作制御信号
を入力とし、書き込み又は読出し動作を指示する書き込
み動作信号ＤＩＣ又は読出し制御信号ＤＯＣを出力する
動作制御回路ＲＷＣと、上記アドレス変化検出信号φと
上記書き込み動作信号ＤＩＣを入力とし、供給されたカ
ラムアドレス信号ＣＡＤにより選択された相補データ線
Ｄ１，Ｄ１＊、〜、Ｄｍ，Ｄｍ＊の活性を制御する阻止
信号ＰＣをカラムアドレスデコーダＣＡＤＥＣへ出力す
る活性制御回路ＵＣと、上記阻止信号ＰＣとカラムアド
レス信号ＣＡＤが供給されたカラムアドレスデコーダＣ
ＡＤＥＣから出力される選択信号ＳＣ１〜ＳＣｍにより
相補データ線Ｄ１，Ｄ１＊、〜、Ｄｍ，Ｄｍ＊を選択す
るカラムスイッチＣＳＷと、上記選択信号ＳＣ１〜ＳＣ
ｍにより制御されるデータ線プリチャージスイッチであ
るｐチャンネル型ＭＯＳＦＥＴＱｐとデータ線イコライ
ズスイッチであるｐチャンネル型ＭＯＳＦＥＴＱｅとを
備えた相補データ線Ｄ１，Ｄ１＊、〜、Ｄｍ，Ｄｍ＊と
から構成される。

【００１０】上記メモリアレイＭＡは、例えばｎ行×ｍ
列にマトリクス配置された複数個のスタティク型メモリ
セルＭＣを含んで形成される。上記スタティック型メモ
リセルＭＣは、例えばＮチャンネル型ＭＯＳＦＥＴＱ
１，Ｑ２及び抵抗Ｒ１，Ｒ２を結合して成るフリップフ
ロップとＮチャンネル型の選択ＭＯＳＦＥＴＱ３，Ｑ４
を含んで構成される。相補データ線Ｄ１，Ｄ１＊、〜、
Ｄｍ，Ｄｍ＊（対をなす信号線の一方に付された記号＊
は反転信号線を意味し、また、信号に付された記号＊は
それがローイネーブル信号であることを意味する）には
それぞれＮチャンネル型ＭＯＳＦＥＴＱ３，Ｑ４のソー
スまたはドレインが結合される。上記ＭＯＳＦＥＴＱ
３，Ｑ４のゲートはそれに対応するワード線（Ｗ１，Ｗ
２，…，Ｗｎ）に結合され、例えばワード線Ｗ１が選択
レベルに駆動された場合に、それに結合されたＭＯＳＦ
ＥＴＱ３，Ｑ４がオン状態にされるようになっている。
メモリセルＭＣは上記抵抗Ｒ１，Ｒ２を介して高電位側
電源Ｖｄｄ及び上記ＭＯＳＦＥＴＱ１，Ｑ２を介して低
電位側電源Ｖｓｓに結合され、接続される相補データ線
Ｄ１，Ｄ１＊は負荷トランジスタとしてのＰチャンネル
型ＭＯＳＦＥＴＱ７，Ｑ８を介して高電位側電源Ｖｄｄ
に結合される。上記ワード線Ｗ１〜Ｗｎは、ローアドレ
スバッファＲＡＤＢに供給されたロウアドレス信号ＲＡ
Ｄに従ってワード線Ｗ１〜Ｗｎの選択信号を形成するロ
ウアドレスデコーダＲＡＤＥＣの出力に接続されてい
る。また、上記相補データ線Ｄ１，Ｄ１＊、〜、Ｄｍ，
Ｄｍ＊は、カラム選択回路ＣＳＷを介して相補共通デー
タ線ＣＤ，ＣＤ＊に共通接続される。上記カラム選択回
路ＣＳＷに含まれるカラムスイッチ素子Ｑ５，Ｑ６の選
択端子には、相補データ線Ｄ１，Ｄ１＊、〜、Ｄｍ，Ｄ
ｍ＊の夫々の選択信号ＳＣ１〜ＳＣｍを供給するカラム
アドレスデコーダＣＡＤＥＣの出力が接続される。

【００１１】上記カラムアドレスデコーダＣＡＤＥＣに
は、次の２つの信号が入力される。その２入力の一方
は、カラムアドレスバッファＣＡＤＢに供給されたカラ
ムアドレス信号ＣＡＤの内部相補アドレス信号であり、
他方は書き込み阻止信号としての阻止信号ＰＣである。
図１においてカラムアドレスデコーダＣＡＤＥＣは、特
に制限されないが、相補データ線Ｄ１，Ｄ１＊、〜、Ｄ
ｍ，Ｄｍ＊毎に対応されるアンドゲートＡ１〜Ａｍによ
って構成される。夫々のアンドゲートＡ１〜Ａｍにはカ
ラムアドレスバッファＣＡＤＢから出力される内部相補
アドレス信号の所定ビットが適当に組み合わされて供給
され、また、上記阻止信号ＰＣが共通に与えられてい
る。例えば、カラムアドレス信号ＣＡＤがカラムアドレ
スバッファＣＡＤＢに供給されると、それに応じて何れ
か一つのアンドゲートＡ１〜Ａｍに供給される内部相補
アドレス信号が前部が論理値”１”とされ、阻止信号Ｐ
Ｃが論理値”１”であるとき当該アンドゲートＡ１〜Ａ
ｍから出力される選択信号が論理値”１”のように選択
レベルにされる。上記阻止信号ＰＣは、ロウアドレス信
号ＲＡＤとカラムアドレス信号ＣＡＤとを入力とするア
ドレス変化検出回路ＡＴＤから出力されるアドレス変化
検出信号φ（ハイイネーブル）と、リードライトコント
ロール回路ＲＷＣから出力される書き込み動作信号ＤＩ
Ｃ（ハイイネーブル）を２入力とする活性制御回路ＵＣ
で形成される。

【００１２】上記アドレス変化検出回路ＡＴＤは、ロー
アドレス信号ＲＡＤ及びカラムアドレス信号ＣＡＤを受
け、その１ビットでも変化されると、それに同期してワ
ンショットパルス信号のような上記アドレス変化検出信
号φを変化させる。アドレス変化検出信号φは、特に制
限されないが、アドレス信号に変化があると、それに同
期してワード線Ｗ１〜Ｗｎの選択が切換えられる以前に
ハイレベルに変化され、ワード線Ｗ１〜Ｗｎの選択が切
換えられた後一定期間を置いてローレベルに変化される
信号である。上記リードライトコントロール回路ＷＲＣ
は、チップ選択信号ＣＳ＊とライトイネーブル信号ＷＥ
＊が供給され、書き込み動作信号ＤＩＣと読出し動作信
号ＤＯＣを形成する。書き込み動作信号ＤＩＣは、チッ
プ選択状態においてライトイネーブル信号ＷＥ＊がロー
レベルにされて書き込みが指示されると、ワード線Ｗ１
〜Ｗｎの切替わりタイミング近傍でイネーブルレベルに
変化されて上記ライトイネーブル信号ＷＥ＊のローレベ
ル期間に相当する期間だけハイレベルのようなイネーブ
ルレベルにされる信号である。読出し動作信号ＤＯＣ
は、チップ選択状態においてライトイネーブル信号ＷＥ
＊がハイレベルにされて読出しが指示されると、ワード
線の切替わりタイミング近傍でイネーブルレベルに変化
されて上記ライトイネーブル信号ＷＥ＊のハイレベル期
間に相当する期間だけハイレベルのようなイネーブルレ
ベルにされる信号である。

【００１３】本実施例に従えば、上記活性制御回路ＵＣ
はナンドゲートにて構成される。図５のタイミングチャ
ートに示されるように、書き込み動作信号ＤＩＣのハイ
レベル期間において阻止信号ＰＣはアドレス変化検出信
号φのローレベル期間に対応する期間だけハイレベルに
される。阻止信号ＰＣはそのローレベルの期間において
全てのカラムスイッチＭＯＳＦＥＴＱ５，Ｑ６をカット
・オフ状態に制御して、その期間書き込みデータが共通
データ線ＣＤ，ＣＤ＊から相補データ線Ｄ１，Ｄ１＊、
〜、Ｄｍ，Ｄｍ＊に伝達されることを阻止する。ここで
上記アドレス変化検出信号φのハイレベル期間について
説明を加える。ローアドレス信号ＲＡＤが変化される
と、これによって選択されるべきワード線Ｗ１〜Ｗｎが
切換えられる。このとき、選択状態のメモリセルが非選
択状態にされ、非選択状態のメモリセルＭＣが選択状態
にされるには、ワード線Ｗ１〜Ｗｎに寄生する遅延成分
による信号伝播遅延時間を経過しなければならず、その
ような遅延時間はワード線の駆動端から最も離れた位置
で当該ワード線Ｗ１〜Ｗｎに結合されたメモリセルに関
して最大とされる。上記アドレス変化検出信号φのハイ
レベル期間はこれを満足するように決定されている。し
たがって、ライトイネーブル信号ＷＥ＊のような外部か
らの書き込み制御信号を所要の時間マージン分だけ特別
に遅延させて誤書き込み防止を図る場合に比べて、実質
的な書込む時間が短くなることを防止できる。

【００１４】上記カラムスイッチＣＳＷは、データ線プ
リチャージスイッチであるｐチャンネル型ＭＯＳＦＥＴ
Ｑｐとデータ線イコライズスイッチであるｐチャンネル
型ＭＯＳＦＥＴＱｅを備えた各相補データ線Ｄ１，Ｄ１
＊、〜、Ｄｍ，Ｄｍ＊と相補共通データ線ＣＤ，ＣＤ＊
との接点に配置されるＮチャンネル型ＭＯＳＦＥＴＱ
５，Ｑ６から成る。データ線Ｄ１〜ＤｍはＭＯＳＦＥＴ
Ｑ５を介して共通データ線ＣＤに共通接続され、データ
線Ｄ１＊〜Ｄｍ＊はＭＯＳＦＥＴＱ６を介して共通デー
タ線ＣＤ＊に接続される。相補データ線Ｄ１，Ｄ１＊、
〜、Ｄｍ，Ｄｍ＊毎に設けられたＭＯＳＦＥＴＱ５，Ｑ
６は、カラムアドレスデコーダＣＡＤＥＣから出力され
る対応する上記選択信号ＳＣ１〜ＳＣｍがハイレベルに
アサートされたときにオン状態とされ、これによりアド
レスで指定された所定の相補データ線Ｄ１，Ｄ１＊、
〜、Ｄｍ，Ｄｍ＊が相補共通データ線ＣＤ，ＣＤ＊と導
通にされる。一方、上記選択信号ＳＣ１〜ＳＣｍがロー
レベルにアサートされるときは、ＭＯＳＦＥＴＱ５，Ｑ
６は共にオフ状態とされ、対応する相補データ線Ｄ１，
Ｄ１＊、〜、Ｄｍ，Ｄｍ＊と相補共通データ線ＣＤ，Ｃ
Ｄ＊間は非導通状態とされると共に、対応する相補デー
タ線Ｄ１，Ｄ１＊、〜、Ｄｍ，Ｄｍ＊上のＭＯＳＦＥＴ
ＱｐとＭＯＳＦＥＴＱｅがオン状態とされ、対応する相
補データ線Ｄ１，Ｄ１＊、〜、Ｄｍ，Ｄｍ＊は所望の電
圧レベルにプリチャージ及びイコライズがなされる。

【００１５】図２には、上記アドレス変化検出回路ＡＴ
Ｄの論理回路図の一部の一例が示される。同図に示され
る回路は、ローアドレス信号ＲＡＤの１ビット分の構成
であり、同様の単位回路構成がローアドレス信号ＲＡＤ
とカラムアドレス信号ＣＡＤの全ビット分設けられ、夫
々の出力φ１に対して論理和が採られることによりアド
レス変化検出信号φが形成される。同図に示される単位
回路は、上記ローアドレス信号ＲＡＤの１ビット（以下
単にアドレスビットＲＡＤｉと記す）のハイレベルから
ローレベルへの変化を検出するための第１論理部ａ１
と、上記ＲＡＤｉのローレベルからハイレベルへの変化
を検出するための第２論理部ａ２と、それらのオア論理
を得る２入力ノアゲート及びインバータａ３とを含む。
このａ３の出力が、上記ＲＡＤｉについてのアドレス変
化の検出出力とされる。上記第１論理部ａ１は、上記Ｒ
ＡＤを反転するためのインバータｎ１、このインバータ
ｎ１の出力論理状態を反転するインバータｎ２、このイ
ンバータｎ２の出力と上記ＲＡＤとのノア論理を得る２
入力ノアゲートｎ３、このノアゲートｎ３の出力論理を
反転するインバータｎ４、このインバータｎ４の出力と
上記ＲＡＤとのノア論理を得る２入力ノアゲートｎ５、
このノアゲートｎ５の出力と上記ＲＡＤとのノア論理を
得る２入力ノアゲートｎ６を含んで形成される。また、
上記第２論理部ａ２は、上記ＲＡＤｉを反転するための
インバータｍ１と、それの後段に配置された論理回路と
が結合されて成る。この後段に配置された論理回路は上
記第１論理部ａ１と同一の構成とされる。ここで、この
構成の第１の論理値ａ１と対応する各論理は上記各記号
に’を付したものとする。尚、他のアドレスを取り込ん
でそれの変化を検出する回路は上記アドレス信号ＲＡＤ
ｉについての回路と同一の構成とされるため、それにつ
いての詳細な説明は省略する。このアドレス変化検出回
路ＡＴＤは、前記したワード線Ｗ１〜Ｗｎに寄生する遅
延成分による信号伝播遅延時間を充分に考慮して構成さ
れる。

【００１６】図３には、上記単位回路のノードＮ１から
Ｎ５地点におけるタイミングチャートが示される。同図
において、ノードＮ１はノアゲートｎ３の遅延入力を指
し、ノードＮ２はノアゲートｎ３の出力の遅延反転入力
を指し、ノードＮ３はノアゲートｎ５の出力を指し、ノ
ードＮ４はノアゲートｎ６の出力を指す。また、ノード
Ｎ５はノアゲートｎ６’の出力を指す。また、ノードＮ
３’はノードＮ３の反転信号である。同図に示されるタ
イミングチャートには、上記ローアドレス信号ＲＡＤｉ
の変化に応じた各ノードの変化が示される。ローアドレ
ス信号ＲＡＤｉがローレベルのとき、各ノードはＮ１は
ローレベル、Ｎ２はローレベル、Ｎ３はハイレベル、Ｎ
４はローレベル、Ｎ５はローレベルである。ここでロー
アドレス信号ＲＡＤｉがハイレベルに変化すると、Ｎ１
は遅延されてハイレベル、Ｎ２も遅延されてハイレベ
ル、Ｎ３はＮ２の反転とされる。Ｎ４は、ローアドレス
信号ＲＡＤがローレベルの時はＮ３の状態に依存し、ロ
ーアドレス信号ＲＡＤがハイレベルの時は常にローレベ
ルを保つ。反対に、Ｎ５はローアドレス信号ＲＡＤｉが
ハイレベルの時はＮ３’の状態に依存し、ローアドレス
信号ＲＡＤｉがローレベルの時は常にローレベルを保
つ。他のアドレスでも同様にしてアドレス変化が検出さ
れ、それらの検出結果の論理積の出力がアドレス変化検
出信号φとされる。

【００１７】図４には、上記動作制御回路ＲＷＢのブロ
ック図が示される。同図における動作制御回路ＲＷＢに
は、読出し回路ＲＣと書き込み回路ＷＣが含まれ、上記
リードライトコントローラＲＷＣから供給される読出し
動作信号ＤＯＣがハイレベルのときは読出し回路ＲＣの
動作が選択され、ＤＩＣがハイレベルのときは書き込み
回路ＷＣが選択される。書き込み回路ＷＣは、例えば図
示しないデータ入力バッファ及び書き込みアンプを備え
て成る。読出し回路ＲＣは、例えば相補共通データ線対
ＣＤ，ＣＤ＊に読み出されるメモリセルデータを増幅す
る差動増幅型センスアンプと出力バッファとを備えて成
る。

【００１８】図５には、書き込み動作のカラムスイッチ
制御に関するタイミングチャートが示される。ここで用
いられる信号は、カラムアドレス信号ＣＡＤ，ローアド
レス信号ＲＡＤ，ワード線信号Ｗ，アドレス変化検出信
号φ，選択信号ＳＣ１，ＳＣｍ，ライトイネーブル信号
ＷＥ＊，書き込み動作信号ＤＩＣ及び阻止信号ＰＣであ
る。以下、これらの信号に基づいて、上記ＳＲＡＭへの
書き込み及び読出し動作について説明する。

【００１９】本実施例では、チップイネーブル信号ＣＳ
＊はチップ選択状態においてローレベルを保持する信号
とされる。ライトイネーブル信号ＷＥ＊が図１における
動作制御回路ＲＷＣにローレベルで供給されると、ＳＲ
ＡＭは書き込み動作を行う。このとき動作制御回路ＲＷ
Ｃは、活性制御回路ＵＣへ出力する書き込み動作信号Ｄ
ＩＣを立ち上げる。一方、動作制御回路とは無関係にア
ドレス変化検出回路ＡＴＤでは、ローアドレスＲＡＤ及
びカラムアドレスＣＡＤの変化によって上記アドレス変
化検出信号φが活性制御回路ＵＣへ出力される。活性制
御回路ＵＣにおいて、供給された上記書き込み動作信号
ＤＩＣとアドレス変化検出信号φとのナンド論理が採ら
れ、その出力は阻止信号ＰＣとしてカラムアドレスデコ
ーダＣＡＤＥＣに出力される。阻止信号ＰＣのローレベ
ル期間においては、全てのアンドゲートＡ１〜Ａｍの出
力はローレベルとされ、カラムスイッチＣＳＷの全ての
ＭＯＳＦＥＴＱ５，Ｑ６はオフ状態にされる。これによ
り、書き込み動作信号ＤＩＣによって書き込み回路ＷＣ
が活性化されて書き込みデータが共通データ線ＣＤ，Ｃ
Ｄ＊に供給されていても、それが相補データ線Ｄ１，Ｄ
１＊、〜、Ｄｍ，Ｄｍ＊に供給されることは阻止され
る。これは、ワード線Ｗ１〜Ｗｎの駆動切り替え時Ｔ１
と書き込み動作信号ＤＩＣの立ち上がり時Ｔ２における
動作矛盾、すなわち、切り替え前のワード線にデータが
誤書き込まれるのを防ぐためである。上記プリチャージ
スイッチＭＯＳＦＥＴＱｐとイコライズスイッチＭＯＳ
ＦＥＴＱｅは、カラム選択信号ＳＣ１〜ＳＣｍが非選択
レベルとされる期間にオン状態され、相補データ線Ｄ
１，Ｄ１＊、〜、Ｄｍ，Ｄｍ＊を電源電圧Ｖｄｄにチャ
ージする。この動作は、阻止信号ＰＣがローレベルとさ
れる期間はもとより、阻止信号ＰＣがハイレベルであっ
てもカラムアドレス信号ＣＡＤによって非選択状態とさ
れている相補データ線Ｄ１，Ｄ１＊、〜、Ｄｍ，Ｄｍ＊
に対しても行われる。

【００２０】読出し動作も上記書き込み動作と同様にし
て行われるが、このとき書き込み動作信号ＤＩＣはロー
レベル状態であることから、阻止信号ＰＣはハイレベル
を保ち、書き込み動作のようにワード線Ｗ１〜Ｗｎの切
換わりの一定期間強制的にカラムスイッチＣＳＷの全て
のＭＯＳＦＥＴＱ５，Ｑ６をオフ状態にする動作は行わ
れない。但し、プリチャージスイッチＭＯＳＦＥＴＱＰ
とイコライズスイッチＭＯＳＦＥＴＱｅはカラム選択信
号ＳＣ１〜ＳＣｍでスイッチ制御されるので、読出し動
作が選択されていない相補データ線Ｄ１，Ｄ１＊、〜、
Ｄｍ，Ｄｍ＊ではプリチャージ及びイコライズ動作が継
続されることになる。したがって、次々とアドレスを変
化させて順次選択されるべき相補データ線Ｄ１，Ｄ１
＊、〜、Ｄｍ，Ｄｍ＊を切り換えながらデータを連続的
に読出す動作の高速化が実現される。このような読出し
動作の態様が全ての読出し動作の態様でない場合、連続
読出し動作の高速化は非同期型のＳＲＡＭの場合に得ら
れる。

【００２１】図６には、本発明の他の実施例であるＳＲ
ＡＭ２が示される。ＳＲＡＭ２はｎ個のメモリマットＭ
Ｍを有する半導体記憶装置である。図６には、ＳＲＡＭ
２の一つのメモリマット部分が示される。上記ＳＲＡＭ
２は、メモリマット単位にマットアドレス信号ＭＡＤを
入力とするマットアドレスバッファＭＡＤＢ、マットア
ドレスバッファＭＡＤＢの出力と阻止信号ＰＣを入力し
てマット選択信号ＭＳＣを形成して共通データ線プリチ
ャージスイッチＱｐ’、共通データ線イコライズスイッ
チＱｅ’及びアンドゲートＡ１〜Ａｍに出力するマット
アドレスデコーダＭＡＤＥＣ、相補共通データ線ＣＤ，
ＣＤ＊に設けられた共通データ線プリチャージスイッチ
Ｑｐ’、相補共通データ線ＣＤ，ＣＤ＊に設けられた共
通データ線イコライズスイッチＱｅ’を新たに設けた以
外は前記ＳＲＡＭと同様の構成からなる。ここで、ＰＥ
は相補データ線Ｄ１，Ｄ１＊、〜、Ｄｍ，Ｄｍ＊に設け
られた上記プリチャージスイッチＱｐとイコライズスイ
ッチＱｅの部位を示す。なお、上記マットアドレスデコ
ーダＭＡＤＥＣとアンドゲートＡ１〜Ａｍは、カラムア
ドレスデコーダＣＡＤＥＣ’を構成する。

【００２２】ＳＲＡＭ２は、ＳＲＡＭにメモリマット単
位の選択動作を行う上記カラムアドレスデコーダＣＡＤ
ＥＣ’が設けられたもので、動作的にはＳＲＡＭと変わ
ることはない。ＳＲＡＭとの相違は、アンドゲートＡ１
〜Ａｍにマット選択信号を入力としている点と、共通デ
ータ線ＣＤ，ＣＤ＊に設けられたプリチャージスイッチ
Ｑｐ’とイコライズスイッチＱｅ’をマット選択信号Ｍ
ＳＣで制御している点である。つまり、ＳＲＡＭと同様
にアドレス選択されないカラムの相補データ線Ｄ１，Ｄ
１＊、〜、Ｄｍ，Ｄｍ＊とマット選択されないメモリマ
ットの共通データ線は、プリチャージ及びイコライズ動
作が行われており、データの書き込み及び読出しを行い
易いように制御されている。このような、メモリマット
ＭＭ１〜ＭＭｎ単位の書き込み及び読出し制御は、半導
体記憶装置の構成を簡略化すると共に読出し及び書き込
み動作の高速化を可能とする。

【００２３】上記実施例によれば、以下の作用効果を得
るものである。ワード線Ｗ１〜Ｗｎの切換えが行われる
一定の期間における書き込み禁止の制御を、アドレス変
化検出信号φに基づいてカラムアドレスデコーダＣＡＤ
ＥＣのアンドゲートＡ１〜Ａｍで行うことにより、ワー
ド線Ｗ１〜Ｗｎの切換わり時を考慮した一定の時間マー
ジンを特別に設定することなく誤書き込みを防止すると
共に、高速書き込みを実現する。上記アンドゲートＡ１
〜Ａｍから出力されるカラム選択信号ＳＣ１〜ＳＣｍの
非選択レベルをデータ線プリチャージスイッチＱｐのプ
リチャージ指示レベルとして採用することにより、一つ
の相補データ線Ｄ１，Ｄ１＊、〜、Ｄｍ，Ｄｍ＊が選択
状態にされてもその他の相補データ線Ｄ１，Ｄ１＊、
〜、Ｄｍ，Ｄｍ＊側では引き続きプリチャージを継続で
きる。相補データ線Ｄ１，Ｄ１＊、〜、Ｄｍ，Ｄｍ＊の
イコライズも同様である。こうして、次々とアドレスを
変化させて順次異なるデータ線からデータを連続的に読
出す動作の高速化を実現する。相補共通データ線ＣＤ，
ＣＤ＊のプリチャージ更にはそのイコライズを行うこと
によっても、連続的な読出し動作の高速化、そして連続
的な書き込み動作の高速化に寄与する。

【００２４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２５】例えば、メモリセルは抵抗負荷型に限定さ
れず、ＣＭＯＳ方式であってもよい。また、非同期型の
ＳＲＡＭに限定されることはなく同期型のＳＲＡＭとし
ても構成できる。

【００２６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である単体メ
モリＬＳＩとしてのＳＲＡＭに適用した場合について説
明したが本発明はそれに限定されるものではなく、中央
処理装置を内蔵する１チップマイクロコンピュータに搭
載して当該中央処理装置の作業領域又はデータの一時記
憶領域とされるオンチップメモリにも適用することがで
きる。

【００２７】本発明は、少なくともメモリセルを有する
半導体記憶装置に適用することができる。

【００２８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００２９】ワード線の切換えが行われるときの誤書き
込みを防止した高速書き込みを実現できると共に、デー
タの連続的な高速読出しが可能である。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】アドレス変化検出回路の一例論理図である。

【図３】アドレス変化検出回路の各ノードに対するタイ
ミングチャートである。

【図４】動作制御回路の一例ブロック図である。

【図５】書き込み動作のカラムスイッチ制御に関するタ
イミングチャートである。

【図６】本発明の他の実施例のブロック図である。

【符号の説明】

ＳＲＡＭ 半導体記憶装置 ＭＣ メモリセル Ｄ１，Ｄ１＊ 相補データ線 ＣＤ，ＣＤ＊ 相補共通データ線 ＡＴＤ アドレス変化検出回路 ＲＷＣ 動作制御回路 φ アドレス変化検出信号 ＤＩＣ 書き込み動作信号 ＵＣ 活性制御回路 ＰＣ 阻止信号 ＣＡＤＥＣ カラムアドレスデコーダ ＳＣ 選択信号 ＣＳＷ カラムスイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐伯 亮 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 アドレス信号に従ってワード線が選択さ
   れると共にカラムスイッチがスイッチ動作されることに
   より、当該アドレス信号に応ずるメモリセルのデータ入
   出力端子が相補データ線を介して相補共通データ線に導
   通されて、書き込み及び読出し可能にされて成る半導体
   記憶装置において、 アドレス信号の変化を検出するアドレス変化検出回路
   と、 アドレス信号に従ってカラムスイッチの選択信号を形成
   すると共に、上記アドレス変化検出回路から出力される
   アドレス変化検出信号に基づいて、アドレス信号の変化
   により書き込み動作サイクルにおけるワード線の切換え
   が行われる一定の期間、カラムスイッチのためのカラム
   選択信号を全て非選択レベルに強制するカラムアドレス
   デコーダと、 夫々のカラムスイッチと対をなして相補データ線に設け
   られ、上記カラム選択信号の非選択レベルにより、対応
   する相補データ線をプリチャージするデータ線プリチャ
   ージスイッチと、を含んで成るものであることを特徴と
   する半導体記憶装置。
2. 【請求項２】 アドレス信号に従ってワード線が選択さ
   れると共にカラムスイッチがスイッチ動作されることに
   より、当該アドレス信号に応ずるメモリセルのデータ入
   出力端子が相補データ線を介して相補共通データ線に導
   通されて、書き込み及び読出し可能にされて成る半導体
   記憶装置において、 アドレス信号の変化を検出するアドレス変化検出回路
   と、 アドレス信号に従ってカラムスイッチの選択信号を形成
   するカラムアドレスデコーダと、 上記アドレス変化検出回路から出力されるアドレス変化
   検出信号に基づいて、アドレス信号の変化により書き込
   み動作サイクルにおけるワード線の切換えが行われる一
   定の期間、上記カラムスイッチのためのカラム選択信号
   を全て非選択レベルに強制するための書き込み阻止信号
   を生成して上記カラムアドレスデコーダに供給する制御
   回路と、 夫々のカラムスイッチと対をなして相補データ線に設け
   られ、上記カラム選択信号の非選択レベルにより、対応
   する相補データ線をプリチャージするデータ線プリチャ
   ージスイッチと、を含んで成るものであることを特徴と
   する半導体記憶装置。
3. 【請求項３】 上記相補共通データ線に設けられると共
   に、上記書き込み阻止信号が上記カラムスイッチのため
   のカラム選択信号を全て非選択レベルに強制する状態に
   呼応して相補共通データ線をプリチャージする共通デー
   タ線プリチャージスイッチを備えて成るものであること
   を特徴とする請求項２記載の半導体記憶装置。
4. 【請求項４】 上記相補共通データ線の間に設けられ、
   上記書き込み阻止信号が上記カラムスイッチのためのカ
   ラム選択信号を全て非選択レベルに強制する状態に呼応
   して相補共通データ線を短絡させる共通データ線イコラ
   イズスイッチを備えて成るものであることを特徴とする
   請求項３記載の半導体記憶装置。
5. 【請求項５】 上記夫々の相補データ線の間に設けら
   れ、対応するカラムスイッチに与えられる上記カラム選
   択信号の非選択レベルによって相補データ線を短絡する
   データ線イコライズスイッチを備えて成るものであるこ
   とを特徴とする請求項１乃至４の何れか１項記載の半導
   体記憶装置。
6. 【請求項６】 スタティックメモリセルを備え、非同期
   型スタティック・ランダム・アクセス・メモリとして構
   成されて成るものであることを特徴とする請求項１乃至
   ５の何れか１項記載の半導体記憶装置。