JPS60119693A - Ｍｏｓスタテイツク型ｒａｍ - Google Patents
Ｍｏｓスタテイツク型ｒａｍInfo
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- JPS60119693A JPS60119693A JP58226882A JP22688283A JPS60119693A JP S60119693 A JPS60119693 A JP S60119693A JP 58226882 A JP58226882 A JP 58226882A JP 22688283 A JP22688283 A JP 22688283A JP S60119693 A JPS60119693 A JP S60119693A
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- equalization
- memory array
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳスタティック型ＲＡＭ （ランダム
・アクセス・メモ１月に関するもので、例えば、イコラ
イゼーション機能を付加したＭＯＳスタティック型ＲＡ
Ｍに有効な技術に関するものである。
・アクセス・メモ１月に関するもので、例えば、イコラ
イゼーション機能を付加したＭＯＳスタティック型ＲＡ
Ｍに有効な技術に関するものである。
本願発明者等は、この発明に先立ってＭＯＳスタティッ
ク型ＲＡＭにおける相補データ線り、 Ｄにイコライゼ
ーション（Ｒｑｕａｌｉｚａｔｉｏｎ ）を施すことを
考えた。このイコライゼーションとは、メモリセルから
相補データ線り、Ｄへの記憶情報読み出しに先立って、
相補データ線り、 Ｄを短絡して両者の電位を等しくす
ることをいう。このような動作によって、以前の動作サ
イクルでの相補データ１１Ｄ、Ｄのレベルに対して反転
した情軸をメモリセルから読み出すときの時間遅れが大
幅に短縮されるので高速動作を実現する。ことが出来る
。
ク型ＲＡＭにおける相補データ線り、 Ｄにイコライゼ
ーション（Ｒｑｕａｌｉｚａｔｉｏｎ ）を施すことを
考えた。このイコライゼーションとは、メモリセルから
相補データ線り、Ｄへの記憶情報読み出しに先立って、
相補データ線り、 Ｄを短絡して両者の電位を等しくす
ることをいう。このような動作によって、以前の動作サ
イクルでの相補データ１１Ｄ、Ｄのレベルに対して反転
した情軸をメモリセルから読み出すときの時間遅れが大
幅に短縮されるので高速動作を実現する。ことが出来る
。
しかし、全相補データ線対に対して一斉にイコライゼー
ションを施す場合、相補データ線対を短絡する多数のイ
コライゼーション用ＭＯＳ Ｆ ＥＴを一斉に動作させ
るため、その駆動回路は、大きな電流供給能力が必要と
なる。このため、大きなサイズのＭＯＳＦＥＴが必要に
なることの他、特にＣＭＯ３回路（相補型ＭＯ３）にあ
っては、大きな貫通電流を流すものとなるため、消費電
力が４増大するとともに、上記貫通電流の発生′によっ
て電源線、接地線に比較的大きなノイズが発生してしま
うという問題の生じることが、本願発明者の研究によっ
て明らかにされた。
ションを施す場合、相補データ線対を短絡する多数のイ
コライゼーション用ＭＯＳ Ｆ ＥＴを一斉に動作させ
るため、その駆動回路は、大きな電流供給能力が必要と
なる。このため、大きなサイズのＭＯＳＦＥＴが必要に
なることの他、特にＣＭＯ３回路（相補型ＭＯ３）にあ
っては、大きな貫通電流を流すものとなるため、消費電
力が４増大するとともに、上記貫通電流の発生′によっ
て電源線、接地線に比較的大きなノイズが発生してしま
うという問題の生じることが、本願発明者の研究によっ
て明らかにされた。
この発明の目的は、高速読み出し化の図りつつ、低消費
電力と電源供給線に発生するノイズの低減化を図ったＭ
ＯＳスタティック型ＲＡＭを提供することにある。
電力と電源供給線に発生するノイズの低減化を図ったＭ
ＯＳスタティック型ＲＡＭを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、複数ブロックに分割されたメモリアレイのう
ち、選択されたメモリセルの属するメモリアレイに対し
てのみイコライゼーシヨンを施すようにすることによっ
て、その駆動ＭＯ３ＦＥＴのサイズの小型化を図るもの
である。
ち、選択されたメモリセルの属するメモリアレイに対し
てのみイコライゼーシヨンを施すようにすることによっ
て、その駆動ＭＯ３ＦＥＴのサイズの小型化を図るもの
である。
〔実施例１〕
第１Ａ図には、この発明が適用されるＭＯＳスタティッ
ク型ＲＡＭのブロック図が示されている。
ク型ＲＡＭのブロック図が示されている。
同図には、特に制限されないが、記憶容量が１６にビッ
ト、出力が１ビツトのスタティック型ＲＡＭ集積回路（
以下、ＩＣと称する）の内部構成を示している。 １６
にビットのメモリセルは、各々が１２８列（ロウ）×３
２行（カラム）＝４０９６ビン） （４にビット）の記
憶容量を持つ４つのマトリックス（メモリアレイＭ−Ａ
ＲＹＩ〜Ｍ−ＡＲＹ４）から構成され、各マトリックス
はロウデコーダＲ−ＤＣＨの左右に２２づつに分けて配
置されている。
ト、出力が１ビツトのスタティック型ＲＡＭ集積回路（
以下、ＩＣと称する）の内部構成を示している。 １６
にビットのメモリセルは、各々が１２８列（ロウ）×３
２行（カラム）＝４０９６ビン） （４にビット）の記
憶容量を持つ４つのマトリックス（メモリアレイＭ−Ａ
ＲＹＩ〜Ｍ−ＡＲＹ４）から構成され、各マトリックス
はロウデコーダＲ−ＤＣＨの左右に２２づつに分けて配
置されている。
ロウ系のアドレス選択線（ワード線ＷＬＩ〜ＷＬ１２Ｂ
、ＷＲＩ 〜ＷＲ１２Ｂ）には、アドレス信号ＡＯ〜Ａ
５．Ａ１２．Ａ１３に基づいて得られる２５６通りのデ
コード出方信号がロウデコーダＲ−ＯＣＲより送出され
る。
、ＷＲＩ 〜ＷＲ１２Ｂ）には、アドレス信号ＡＯ〜Ａ
５．Ａ１２．Ａ１３に基づいて得られる２５６通りのデ
コード出方信号がロウデコーダＲ−ＯＣＲより送出され
る。
このように各メモリアレイのメモリセルＭ−ＣＥＬはワ
ード線ＷＬＩ 〜ＷＬ１２Ｂ、ＷＲＩ 〜ＷＲ１２８の
いずれが一本と、後に説明する相補データ線対Ｄ１１１
石１１〜Ｄ１３２．Ｄ１３２のいずれか一対とに接続さ
れる。
ード線ＷＬＩ 〜ＷＬ１２Ｂ、ＷＲＩ 〜ＷＲ１２８の
いずれが一本と、後に説明する相補データ線対Ｄ１１１
石１１〜Ｄ１３２．Ｄ１３２のいずれか一対とに接続さ
れる。
アドレス信号Ａ５．Ａ６は、４つのメモリマトリックス
（メモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４）のうち１
つだけを選択するために用いられる。選択された１つの
メモリアレイにおいて１つのカラムを選択するためにア
ドレス信号Ａ７〜Ａ１１が用いられる。
（メモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４）のうち１
つだけを選択するために用いられる。選択された１つの
メモリアレイにおいて１つのカラムを選択するためにア
ドレス信号Ａ７〜Ａ１１が用いられる。
メモリアレイ選択回路ＧＳは、上記アドレス信号Ａ５．
ＡＳに基づいて４つの組合せに解読する。
ＡＳに基づいて４つの組合せに解読する。
カラム５’ｌ−タＣ−ＤＣＲ１〜Ｃ−ＤＣＲ４！；！、
それぞれ上記アドレス信号Ａ７〜Ａｌｌに基づいて３２
通りのカラム選択用デコード出方信号を提供する。
それぞれ上記アドレス信号Ａ７〜Ａｌｌに基づいて３２
通りのカラム選択用デコード出方信号を提供する。
読み出し動作時においてコモン相補データ線対ＣＤＬ、
ＣＤＬは、コモン相補データ線分割ＭＯ３ＦＥＴ （Ｑ
ｌ、 Ｑｌ ｉ・・・ｉＱ４． Ｑ４）によって各メモ
リアレイごとに４分割され、ＩＦ込み時においてコモン
相補データ線対ＣＤＬ、 ♂百１は共通に結合される。
ＣＤＬは、コモン相補データ線分割ＭＯ３ＦＥＴ （Ｑ
ｌ、 Ｑｌ ｉ・・・ｉＱ４． Ｑ４）によって各メモ
リアレイごとに４分割され、ＩＦ込み時においてコモン
相補データ線対ＣＤＬ、 ♂百１は共通に結合される。
センスアンプＳＡＩないしＳＡ４は、上記分割されるコ
モン相補データ線対ＣＤＬ、ＣＤＩに対応してそれぞれ
設けられる。この様にコモン相補データ線対ＣＤＬ、♂
五〒を分割し、それぞれにセンスアンプＳＡＩないしＳ
Ａ４を設けたねらいは、コモン相補データ線対ＣＤＬ、
ＣＤＬの寄生容量を分割し、メモリセルからの情報読み
出しの高速化を図ることるある。
モン相補データ線対ＣＤＬ、ＣＤＩに対応してそれぞれ
設けられる。この様にコモン相補データ線対ＣＤＬ、♂
五〒を分割し、それぞれにセンスアンプＳＡＩないしＳ
Ａ４を設けたねらいは、コモン相補データ線対ＣＤＬ、
ＣＤＬの寄生容量を分割し、メモリセルからの情報読み
出しの高速化を図ることるある。
アドレスバッファＡＤＢは、１４の外部アドレス信号Ａ
Ｏ〜Ａ１３からそれぞれ１４対相補アドレス信号ＬＯ〜
ａ１３を作成し、デコーダ回路（Ｒ−ＤＣＲ，Ｃ−ＤＣ
Ｒ，ＧＳ、）ｔこ送出する。ここで、相補アドレス信号
工０は、外部アドレス信号ＡＯと同相のアドレス信号ａ
Ｏと逆相のアドレス信号１０とを合わせたものを表現し
ている。他の相補アドレス信号１１〜土１３について右
同様である。
Ｏ〜Ａ１３からそれぞれ１４対相補アドレス信号ＬＯ〜
ａ１３を作成し、デコーダ回路（Ｒ−ＤＣＲ，Ｃ−ＤＣ
Ｒ，ＧＳ、）ｔこ送出する。ここで、相補アドレス信号
工０は、外部アドレス信号ＡＯと同相のアドレス信号ａ
Ｏと逆相のアドレス信号１０とを合わせたものを表現し
ている。他の相補アドレス信号１１〜土１３について右
同様である。
内部制御信号発止回路Ｃ０Ｍ−０３は、２つの外部制御
信号ε茗（チ・ノプセレク［信号）、ＷＥ（ライトイネ
ーブル信号）を受けて、Ｃ３ｌ（ロウデコーダ制御信号
）、５ＡＣ（！Ｆンスアンプ制御信号）、ｗｅ（書込み
制御信号）、ＤＯＣ（データ出力バッファ制御信号）、
ＤＩＣ（データ人カバソファ制御信号）等の信号を送出
する。
信号ε茗（チ・ノプセレク［信号）、ＷＥ（ライトイネ
ーブル信号）を受けて、Ｃ３ｌ（ロウデコーダ制御信号
）、５ＡＣ（！Ｆンスアンプ制御信号）、ｗｅ（書込み
制御信号）、ＤＯＣ（データ出力バッファ制御信号）、
ＤＩＣ（データ人カバソファ制御信号）等の信号を送出
する。
上記ＭＯＳスタティック型ＲＡＭの回路動作を第１Ｂ図
のタイミング図に従って説明する。
のタイミング図に従って説明する。
このＭＯＳスタティック型ＲＡＭにおける全°Ｃの動作
、つまりアドレス設定動作、読み出し動作、書込み動作
は一方の外部制御信号Ｃ８がロウレベルの期間のみ行わ
れる。この際、他方の外部制御信号ＷＥがハイレベルな
らば読み出し動作を行む＼、ロウレベルならば書込み動
作をおこなう。
、つまりアドレス設定動作、読み出し動作、書込み動作
は一方の外部制御信号Ｃ８がロウレベルの期間のみ行わ
れる。この際、他方の外部制御信号ＷＥがハイレベルな
らば読み出し動作を行む＼、ロウレベルならば書込み動
作をおこなう。
まず、アドレス設定動作及び読み出し動作について説明
する。
する。
アドレス設定動作は、外部制御信号Ｃ８がロウレベルで
ある場合、この期間に印加されたアドレス信号に基づい
て常に行われる。逆に外部制御信号Ｃ８をハイレベルに
しておくことによって、不確定なアドレス信号に基づく
アドレス設定動作及び読み出し動作を防止できる。
ある場合、この期間に印加されたアドレス信号に基づい
て常に行われる。逆に外部制御信号Ｃ８をハイレベルに
しておくことによって、不確定なアドレス信号に基づく
アドレス設定動作及び読み出し動作を防止できる。
外部制御信号Ｃ８がロウレベルになると、ロウデコーダ
Ｒ−ＤＣＲは、この信号に同期したハイレベルの内部制
御信号Ｃ３Ｉを受けて動作を開始する。上記ロウデコー
ダ（兼ワードドライバ）Ｒ−ＤＣＲは８種類の相補アド
レス信号１０〜１５゜１１２、ａ１３を解読して１つの
ワード線を選択し、これをハイレベルにする。一方、４
つのメモリアレイＭ−ＡＲＹ １〜Ｍ−ＡＲＹ４のうち
、いずれか１つがメモリアレイ選択信号ｍ１〜ｍ４によ
って選択され、選択された１つのメモリアレイ（例えば
Ｍ−ＡＲＹＩ）中の１つの相補データ線対（例えばＤｌ
ｌ、Ｄｌｌ）が力与ムデコーダ（例えばＣ−ＤＣＲｌ）
によって選択される。この様にして１つのメモリセルの
選択（アドレス設定）がなされる。
Ｒ−ＤＣＲは、この信号に同期したハイレベルの内部制
御信号Ｃ３Ｉを受けて動作を開始する。上記ロウデコー
ダ（兼ワードドライバ）Ｒ−ＤＣＲは８種類の相補アド
レス信号１０〜１５゜１１２、ａ１３を解読して１つの
ワード線を選択し、これをハイレベルにする。一方、４
つのメモリアレイＭ−ＡＲＹ １〜Ｍ−ＡＲＹ４のうち
、いずれか１つがメモリアレイ選択信号ｍ１〜ｍ４によ
って選択され、選択された１つのメモリアレイ（例えば
Ｍ−ＡＲＹＩ）中の１つの相補データ線対（例えばＤｌ
ｌ、Ｄｌｌ）が力与ムデコーダ（例えばＣ−ＤＣＲｌ）
によって選択される。この様にして１つのメモリセルの
選択（アドレス設定）がなされる。
アドレス設定動作によって選択されたメモリセルの情報
は、分割されたコモン相補データ線対ＣＤＬ、ＣＤＬの
うちの１つに送出されセンスアンプ（例えば５ＡＩ）で
増幅される。この場合、４つのセンスアンプＳＡＩない
しＳＡ４のうち、いずれか１つがメモリアレイ選択信号
ｍ１ないしｍ４によって選択され、選択された１つのセ
ンスアンプのみがハイレベルの内部制御信号ＳＡＣを受
けている期間動作する。この様に、４つのセンスアンプ
ＳＡＩ〜ＳＡ４のうち、使用する必要のない残り３つの
センスアンプを非動作状態とすることにより低消費電力
化を図ることができる。上記非動作状態の３つのセンス
アンプの出力は、ハイインピーダンス（フローティング
）状態とされる。
は、分割されたコモン相補データ線対ＣＤＬ、ＣＤＬの
うちの１つに送出されセンスアンプ（例えば５ＡＩ）で
増幅される。この場合、４つのセンスアンプＳＡＩない
しＳＡ４のうち、いずれか１つがメモリアレイ選択信号
ｍ１ないしｍ４によって選択され、選択された１つのセ
ンスアンプのみがハイレベルの内部制御信号ＳＡＣを受
けている期間動作する。この様に、４つのセンスアンプ
ＳＡＩ〜ＳＡ４のうち、使用する必要のない残り３つの
センスアンプを非動作状態とすることにより低消費電力
化を図ることができる。上記非動作状態の３つのセンス
アンプの出力は、ハイインピーダンス（フローティング
）状態とされる。
センスアンプの出力信号は、データ出カバソファＤＯＢ
により増幅され、出力データ信号ＤｏｕｔとしてＩＣ外
部に送出される。上記データ出カバソファＤＯＢは、ハ
イレベルの制御出力Ｄ ＯＣ，ヲ受けている期間動作す
る。
により増幅され、出力データ信号ＤｏｕｔとしてＩＣ外
部に送出される。上記データ出カバソファＤＯＢは、ハ
イレベルの制御出力Ｄ ＯＣ，ヲ受けている期間動作す
る。
次に、書込み動作について説明する。
外部制御信号ＷＥがロウレベルになると、これに同期し
たハイレベルの制御信号ｗｅがコモン相補データ線分割
用ＭＯ３ＦＥＴ （Ｑｌ、Ｑｌ ｉ・・・；０４１石４
）に印加され、コモン相補データ線対ＣＤＬ、ＣＤＬが
共通に結合される。一方、データ人力バッファＤＩＢは
、ロウレベルの制御信号ＤＩＣを受けてい号期間、ＩＣ
外部からの入力データ信号Ｄｉｎを増幅し、前記共通に
結合されたコモン相補データ線対ＣＤＬ、ＣＤＬに送出
する。上記コモン相補データ線対ＣＤＬ、ＣＤＬ上の入
力データ信号は、アドレス設定動作によって定められた
メモリセルＭ−ＣＥＬに書き込まれる。
たハイレベルの制御信号ｗｅがコモン相補データ線分割
用ＭＯ３ＦＥＴ （Ｑｌ、Ｑｌ ｉ・・・；０４１石４
）に印加され、コモン相補データ線対ＣＤＬ、ＣＤＬが
共通に結合される。一方、データ人力バッファＤＩＢは
、ロウレベルの制御信号ＤＩＣを受けてい号期間、ＩＣ
外部からの入力データ信号Ｄｉｎを増幅し、前記共通に
結合されたコモン相補データ線対ＣＤＬ、ＣＤＬに送出
する。上記コモン相補データ線対ＣＤＬ、ＣＤＬ上の入
力データ信号は、アドレス設定動作によって定められた
メモリセルＭ−ＣＥＬに書き込まれる。
上記構成のＭＯＳスタティック型ＲＡＭにおいて、相補
データ線り、Ｄ等のイコライゼーションを行うために、
第２図の実施例に示すような回路が新たに付加される。
データ線り、Ｄ等のイコライゼーションを行うために、
第２図の実施例に示すような回路が新たに付加される。
上記メモリセルＭ−ＣＥＬは、相互において同じ構成と
されており、特に制限されないが、同図にその代表とし
て詳細に示されているように、そのゲー１−． ドレイ
ン間が互いに交差結線されたｎチャンネル記憶Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑｍｌ、 Ｑｍ２と、そのドレインにそ
れぞれ設けられた情報保持用抵抗Ｒｊ、Ｒ２と、上記記
憶Ｍ ＯＳ Ｆ ＥＴ Ｑｍｌ、 Ｑｍ２と一対の相補
データ＃ｆＡＤ、Ｄとの間にそれぞれ設けられたｎチャ
ンネル伝送ゲートＭＯ３ＦＥＴＱｍ３゜Ｑａ＋４とで構
成されている。上記メモリセルＭ−ＣＥＬは、上記抵抗
Ｒ１，Ｒ２との接続点に電源電圧Ｖｃｃが供給されるこ
とによって記憶情報を保持する。上記抵抗Ｒ１，Ｒ２ば
、記憶情報の保持状態におりるメモリセルＭ−ＣＥＬの
消費電力を減少させるため、例えば、数メガオームない
し数ギガオームのような高抵抗値にされる。また、上記
抵抗Ｒ１，Ｒ２は、メモリセルの占有面積を減少させる
ため、例えば、ＭＯＳＦＥＴを形成する半゛導体基板の
表面に比較的厚い厚さのフィールド絶縁膜を介して形成
された比較的高抵抗のポリシリコン層から構成される。
されており、特に制限されないが、同図にその代表とし
て詳細に示されているように、そのゲー１−． ドレイ
ン間が互いに交差結線されたｎチャンネル記憶Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑｍｌ、 Ｑｍ２と、そのドレインにそ
れぞれ設けられた情報保持用抵抗Ｒｊ、Ｒ２と、上記記
憶Ｍ ＯＳ Ｆ ＥＴ Ｑｍｌ、 Ｑｍ２と一対の相補
データ＃ｆＡＤ、Ｄとの間にそれぞれ設けられたｎチャ
ンネル伝送ゲートＭＯ３ＦＥＴＱｍ３゜Ｑａ＋４とで構
成されている。上記メモリセルＭ−ＣＥＬは、上記抵抗
Ｒ１，Ｒ２との接続点に電源電圧Ｖｃｃが供給されるこ
とによって記憶情報を保持する。上記抵抗Ｒ１，Ｒ２ば
、記憶情報の保持状態におりるメモリセルＭ−ＣＥＬの
消費電力を減少させるため、例えば、数メガオームない
し数ギガオームのような高抵抗値にされる。また、上記
抵抗Ｒ１，Ｒ２は、メモリセルの占有面積を減少させる
ため、例えば、ＭＯＳＦＥＴを形成する半゛導体基板の
表面に比較的厚い厚さのフィールド絶縁膜を介して形成
された比較的高抵抗のポリシリコン層から構成される。
また、上記相補データ線り、Ｄには、負荷としてのｎチ
ャンネルＭＯ５ＦＥＴＱＩＩ、Ｑ１２がそれぞれ設けら
れている。
ャンネルＭＯ５ＦＥＴＱＩＩ、Ｑ１２がそれぞれ設けら
れている。
同図には、代表としてメモリアレイＭ−ＡＲＹ１を構成
する一対の相補データ線り、Ｄと、ワード線ＷＬが示さ
れている。
する一対の相補データ線り、Ｄと、ワード線ＷＬが示さ
れている。
上記メモリアレイＭ−ＡＲＹ１の一対の相補データ線り
、Ｄ間にイコライゼーション用のＭＯ３Ｆ Ｅ Ｔ Ｑ
ｅが設けられる。同様なＭＯＳＦＥＴが、他の相補デ
ータ線対にも設けられるものであり、上記ＭＯ３ＦＥＴ
Ｑｅは、その代表として示されている。これらのイコラ
イゼーション用ＭＯ３ＦＥＴＱｅ等のゲートには、次の
各回路で形成されたイコライゼーションパルスφｅ１が
印加される。
、Ｄ間にイコライゼーション用のＭＯ３Ｆ Ｅ Ｔ Ｑ
ｅが設けられる。同様なＭＯＳＦＥＴが、他の相補デ
ータ線対にも設けられるものであり、上記ＭＯ３ＦＥＴ
Ｑｅは、その代表として示されている。これらのイコラ
イゼーション用ＭＯ３ＦＥＴＱｅ等のゲートには、次の
各回路で形成されたイコライゼーションパルスφｅ１が
印加される。
なお、図示しない他のメモリアレイＭ−ＡＲＹ２〜Ｍ−
ＡＲＹ４には、上記同様なイコライゼーションバルスφ
ｅ２〜φｅ４が供給されるイコライゼーション用ＭＯ３
ＦＥＴがそれぞれ設けられる。
ＡＲＹ４には、上記同様なイコライゼーションバルスφ
ｅ２〜φｅ４が供給されるイコライゼーション用ＭＯ３
ＦＥＴがそれぞれ設けられる。
特に制限されないが、上記アドレスバッファＡＤＢで形
成された相補アドレス信号ａＯ”−ａ１３のうち、一方
のアドレス信号ａＯ〜、ａ１３は次のアドレス変化検出
回路（Ａｄｄｒｅｓｓ ＴｒａｎｓｉｔｉｏｎＤｅｔｅ
ｃｔｏｒ ）に入力される。
成された相補アドレス信号ａＯ”−ａ１３のうち、一方
のアドレス信号ａＯ〜、ａ１３は次のアドレス変化検出
回路（Ａｄｄｒｅｓｓ ＴｒａｎｓｉｔｉｏｎＤｅｔｅ
ｃｔｏｒ ）に入力される。
すなわち、上記アドレス信号ａ Ｏ”’ａ １３は、そ
れぞれ排他的論理和回路ＥＸＯ−ＥＸ１３の二方の入力
に印加される。また、上記アドレス信号ａＯ〜ａ１３は
、遅延回路ＤＬＯ−１）Ｌｉ２を通してそれぞれ排他的
論理和回路ＥＸＯ−ＥＸ１３の他方の入力に印加される
。
れぞれ排他的論理和回路ＥＸＯ−ＥＸ１３の二方の入力
に印加される。また、上記アドレス信号ａＯ〜ａ１３は
、遅延回路ＤＬＯ−１）Ｌｉ２を通してそれぞれ排他的
論理和回路ＥＸＯ−ＥＸ１３の他方の入力に印加される
。
そして、これらの排他的論理和回路ＥＸＯ−ＥＸ１３の
出力は、ノア（ＮＯＲ）ゲート回路Ｇ１に入力され、そ
の出力からアドレス信号の変化タイミングに同期してロ
ウレベル（論理″０″）に変化するアドレス変化検出パ
ルスφｅが形成される。このアドレス変化検出パルスφ
ｅは、オア（ＯＲ）ゲート回路０２〜Ｇ５の入力に共通
に供給される。
出力は、ノア（ＮＯＲ）ゲート回路Ｇ１に入力され、そ
の出力からアドレス信号の変化タイミングに同期してロ
ウレベル（論理″０″）に変化するアドレス変化検出パ
ルスφｅが形成される。このアドレス変化検出パルスφ
ｅは、オア（ＯＲ）ゲート回路０２〜Ｇ５の入力に共通
に供給される。
この実施例では、選択されたメモリアレイに対してのみ
イコライゼーションを施すため、上記オアゲート回路０
２〜Ｇ５には、各メモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲ
Ｙ４を選択するための相補アドレス信号ａ５．ａ６が所
定の組み合わせで入力される。すなわち、オアゲート回
路Ｇ２には、アドレス信号ａ５．ａ６が、オアゲート回
＠Ｇ３には、アドレス信号ａ５．ａ６が、オアゲート回
路Ｇ４には、アドレス信号ａ５．ａ６が、オアゲート回
路Ｇ５には、アドレス信号ａ５．ａ５がそれぞれ供給さ
れる。そして、各オアゲート回路０２〜Ｇ５の出力信号
は、駆動回路ＤＶＩ〜ＤＶ４を介して各メモリアレイＭ
−ＡＲＹＩ〜Ｍ−ＡＲＹ４のイコライゼーション用ＭＯ
Ｓ Ｆ ＥＴのゲートに供給される。
イコライゼーションを施すため、上記オアゲート回路０
２〜Ｇ５には、各メモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲ
Ｙ４を選択するための相補アドレス信号ａ５．ａ６が所
定の組み合わせで入力される。すなわち、オアゲート回
路Ｇ２には、アドレス信号ａ５．ａ６が、オアゲート回
＠Ｇ３には、アドレス信号ａ５．ａ６が、オアゲート回
路Ｇ４には、アドレス信号ａ５．ａ６が、オアゲート回
路Ｇ５には、アドレス信号ａ５．ａ５がそれぞれ供給さ
れる。そして、各オアゲート回路０２〜Ｇ５の出力信号
は、駆動回路ＤＶＩ〜ＤＶ４を介して各メモリアレイＭ
−ＡＲＹＩ〜Ｍ−ＡＲＹ４のイコライゼーション用ＭＯ
Ｓ Ｆ ＥＴのゲートに供給される。
この実施例では、例えば、アドレス信号ａ５゜ａ６が共
に論理“０”の時、オアゲート回１ｉｓ−Ｇ２のみが門
くので、上記アドレス変化検出パルスφｅがメモリアレ
イＭ−ＡＲＹ１のイコライゼーション用ＭＯ３ＦＦ、Ｔ
に供給されるため、このメモリアレイＭ−ＡＲＹ１に対
してのみに・イコラ・ｆゼーションが施される。
に論理“０”の時、オアゲート回１ｉｓ−Ｇ２のみが門
くので、上記アドレス変化検出パルスφｅがメモリアレ
イＭ−ＡＲＹ１のイコライゼーション用ＭＯ３ＦＦ、Ｔ
に供給されるため、このメモリアレイＭ−ＡＲＹ１に対
してのみに・イコラ・ｆゼーションが施される。
以下、上記相補ア信号メス信号ａ５．土６の組み合わせ
に従って上記の動作と同様・に、他のメモリアレイＭ−
ＡＲＹ２〜Ｍ−ＡＲＹ４のメモリセル’Ｍ−ＣＥＩ、を
選択した時、そのメモリセルＭ−ＣＥＬの属するメモリ
アレイＭ−ＡＲＹ２〜Ｍ−ＡＲＹ４にのみイコライゼー
ションが行われる。
に従って上記の動作と同様・に、他のメモリアレイＭ−
ＡＲＹ２〜Ｍ−ＡＲＹ４のメモリセル’Ｍ−ＣＥＩ、を
選択した時、そのメモリセルＭ−ＣＥＬの属するメモリ
アレイＭ−ＡＲＹ２〜Ｍ−ＡＲＹ４にのみイコライゼー
ションが行われる。
〔実施例２〕
＄３図には、この発明の他の一実施例の要部回路図が示
されている。この実施例では、上記選択されたメモリア
レイに対してのみイコライゼーションパルスφｅ１〜φ
ｅ４を択一的に供給するため、伝送ゲートＭＯ３ＦＥＴ
ＱＩ〜Ｑ４を利用するものである。すなわち、上記第２
図におけるゲート回路Ｇ１の出力信号を受ける駆動回路
ＤＶを設けて、各メモリアレイＭ −Ａ ＲＹ １〜Ｍ
−ＡＲＹ４に対して共通に用いるイコライゼーションバ
ルスφｅを形成する。そして、このパルスφｅを上記同
様な組み合わせの相補アドレス信号ａ５．ａ−５を受け
るノアゲート回路０６〜Ｇ９によって形成されたアドレ
スデコード出方を受ける上記伝送ゲ−）ＭＯ３ＦＥＴＱ
Ｉ〜Ｑ４を介して選択的に各メモリアレ・イＭ−ＡＲＹ
１〜Ｍ−ＡＲＹ４に供給するものである。
されている。この実施例では、上記選択されたメモリア
レイに対してのみイコライゼーションパルスφｅ１〜φ
ｅ４を択一的に供給するため、伝送ゲートＭＯ３ＦＥＴ
ＱＩ〜Ｑ４を利用するものである。すなわち、上記第２
図におけるゲート回路Ｇ１の出力信号を受ける駆動回路
ＤＶを設けて、各メモリアレイＭ −Ａ ＲＹ １〜Ｍ
−ＡＲＹ４に対して共通に用いるイコライゼーションバ
ルスφｅを形成する。そして、このパルスφｅを上記同
様な組み合わせの相補アドレス信号ａ５．ａ−５を受け
るノアゲート回路０６〜Ｇ９によって形成されたアドレ
スデコード出方を受ける上記伝送ゲ−）ＭＯ３ＦＥＴＱ
Ｉ〜Ｑ４を介して選択的に各メモリアレ・イＭ−ＡＲＹ
１〜Ｍ−ＡＲＹ４に供給するものである。
（１）選択されたメモリアレイ （メモリブロック）に
のみ、イコライゼーションを行うものであるので、駆動
すべきイコライゼーション用ＭＯ３ＦＥＴの数を大幅に
削減できる。したがって、その駆動回路として、サイズ
の小さなＭＯＳ Ｆ ＥＴを用いることができるという
効果が得られる。
のみ、イコライゼーションを行うものであるので、駆動
すべきイコライゼーション用ＭＯ３ＦＥＴの数を大幅に
削減できる。したがって、その駆動回路として、サイズ
の小さなＭＯＳ Ｆ ＥＴを用いることができるという
効果が得られる。
（２）上記（１１により、ＣＭＯ３回路により駆動回路
を構成した場合には、貫通電流を大幅に小さくできるか
ら、低消費電力化を図ることができるという効果が得ら
れる。
を構成した場合には、貫通電流を大幅に小さくできるか
ら、低消費電力化を図ることができるという効果が得ら
れる。
（３）上記（２１により、貫通電流を大幅に小さくでき
るから、電源線と接地線に発生ずるノイズレベルの大幅
な低減を図ることができるという効果が得られる。
るから、電源線と接地線に発生ずるノイズレベルの大幅
な低減を図ることができるという効果が得られる。
（４）上記各メモリアレイに対してそれぞれ独立のイコ
ライゼーション用の駆動回路を設けることによって、そ
の出力端子とイコライゼーション用ＭＯ３ＦＥＴのゲー
トと接続する配線°レイアウトにクロスアンダ−を施す
必要がなく、配線抵抗がその分低減できる。これによっ
て、比較的大きな抵抗値となるクロスアンダ−抵抗弁を
補う必要がないため、駆動回路のＭＯＳＦＥＴのサイズ
の小型化を図ることができるという効果が得られる。す
なわち、通常、電源線と回路の接地線とがＩＣチップの
中央を走るので、駆動回路を１つとし、たときには、上
記駆動回路の出力配線において必然的にクロスアンダ−
個所が生じるからである。
ライゼーション用の駆動回路を設けることによって、そ
の出力端子とイコライゼーション用ＭＯ３ＦＥＴのゲー
トと接続する配線°レイアウトにクロスアンダ−を施す
必要がなく、配線抵抗がその分低減できる。これによっ
て、比較的大きな抵抗値となるクロスアンダ−抵抗弁を
補う必要がないため、駆動回路のＭＯＳＦＥＴのサイズ
の小型化を図ることができるという効果が得られる。す
なわち、通常、電源線と回路の接地線とがＩＣチップの
中央を走るので、駆動回路を１つとし、たときには、上
記駆動回路の出力配線において必然的にクロスアンダ−
個所が生じるからである。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記選択され
たメモリアレイに対してのみイコライゼーションパルス
を供給するための信号は、第１Ａ図におけるメモリアレ
イ選択、回路ＧＳの出力信号ｍ１〜ｍ４を利用するもの
であってよよい。また、イコライゼーション用ＭＯ３Ｆ
ＥＴとして、ｐチャンネルＭＯＳ Ｆ ＥＴを用いイコ
ライゼーション効率を高くするものであってもよい、す
なわち、相補データ線り、Ｄのレベルは、通常３ないし
３．５ボルト程度であるので、ｎチャンネルＭＯ３ＦＥ
Ｔを用いた場合には、そのゲート、ソース間の相対的電
圧が小さくなるのに対して、ｐチャンネルＭＯＳ Ｆ
ＥＴを用いた場合には、０ボルトで動作させるものであ
るので上記電圧が大きくできるからである。この場合に
は、上記＠２図又は第３Ｆ１！Ｊに示したイコライゼー
ションパルスφｅの反転信号を用いればよい。また、第
１Ａ図において、各センスアンプＳＡＩないしＳＡ４の
入力側の共通相補データ線対においても、センスアンプ
ＳＡの高速読み出しのために、上記同様なイコライゼー
ションを行うものであっ”どもよい。この場合、読み出
し信号がカラムスイッチＣ−３Ｗを通る分だけ、センス
アンプＳＡの動作を遅らせることができるから、上記イ
コライゼーションパルスφｅを遅延させて、そのイコラ
イゼーションを行うことが望ましい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記選択され
たメモリアレイに対してのみイコライゼーションパルス
を供給するための信号は、第１Ａ図におけるメモリアレ
イ選択、回路ＧＳの出力信号ｍ１〜ｍ４を利用するもの
であってよよい。また、イコライゼーション用ＭＯ３Ｆ
ＥＴとして、ｐチャンネルＭＯＳ Ｆ ＥＴを用いイコ
ライゼーション効率を高くするものであってもよい、す
なわち、相補データ線り、Ｄのレベルは、通常３ないし
３．５ボルト程度であるので、ｎチャンネルＭＯ３ＦＥ
Ｔを用いた場合には、そのゲート、ソース間の相対的電
圧が小さくなるのに対して、ｐチャンネルＭＯＳ Ｆ
ＥＴを用いた場合には、０ボルトで動作させるものであ
るので上記電圧が大きくできるからである。この場合に
は、上記＠２図又は第３Ｆ１！Ｊに示したイコライゼー
ションパルスφｅの反転信号を用いればよい。また、第
１Ａ図において、各センスアンプＳＡＩないしＳＡ４の
入力側の共通相補データ線対においても、センスアンプ
ＳＡの高速読み出しのために、上記同様なイコライゼー
ションを行うものであっ”どもよい。この場合、読み出
し信号がカラムスイッチＣ−３Ｗを通る分だけ、センス
アンプＳＡの動作を遅らせることができるから、上記イ
コライゼーションパルスφｅを遅延させて、そのイコラ
イゼーションを行うことが望ましい。
さらに、分割されるメモリブロック（メモリアレイ〉の
数は、種々の実施形態を採ることができるものである。
数は、種々の実施形態を採ることができるものである。
この発明が適用されるＭＯＳスタティック型ＲＡＭは、
そのメモリセルが第２図に示すように高抵抗を用いて構
成され、周辺回路が０Ｍ０３回路で構成されたもの等広
く利用できるものである。
そのメモリセルが第２図に示すように高抵抗を用いて構
成され、周辺回路が０Ｍ０３回路で構成されたもの等広
く利用できるものである。
第１Ａ図は、この発明が通用されるＭＯＳスタティック
型ＲＡＭの一実施例を示すブロック図。 第１Ｂ図は、その動作を説明するためのタイミング図。 第２図は、この発明の一実施例を示す要部回路図、 第３図は、この発明の他の一実施例を示す要部回路図で
ある３ Ｍ−ＡＲＹＩ〜Ｍ−ＡＲＹ４・・メモリアレイ（メモリ
マトリックス）、Ｍ−ＣＥＬ・・メモリセル、ＧＳ・・
メモリアレイ選択回路、Ｃ−ＤＣＲｌ 〜Ｃ−ＤＣＲ４
−−カラムデコーダ、ＳＡＩ〜ＳＡ４・・センスアンプ
、ＣＯＭ−ＧＥ・・内部制御信号発生回路、Ｒ−ＤＣＲ
・・ロウデコーダ、ＡＤＢ・・アドレスバッファ、Ｃ−
３ＷＩ〜Ｃ−３Ｗ４・・カラムスイッチ 代理人弁理士 高欄 明夫 第１頁の続き ■発明者安達 幸− ０発 明 者 高 橋 収 小平市上水本町１４７９ｉ地 日立マイクロコンピュー
タエンジニアリング株式会社内
型ＲＡＭの一実施例を示すブロック図。 第１Ｂ図は、その動作を説明するためのタイミング図。 第２図は、この発明の一実施例を示す要部回路図、 第３図は、この発明の他の一実施例を示す要部回路図で
ある３ Ｍ−ＡＲＹＩ〜Ｍ−ＡＲＹ４・・メモリアレイ（メモリ
マトリックス）、Ｍ−ＣＥＬ・・メモリセル、ＧＳ・・
メモリアレイ選択回路、Ｃ−ＤＣＲｌ 〜Ｃ−ＤＣＲ４
−−カラムデコーダ、ＳＡＩ〜ＳＡ４・・センスアンプ
、ＣＯＭ−ＧＥ・・内部制御信号発生回路、Ｒ−ＤＣＲ
・・ロウデコーダ、ＡＤＢ・・アドレスバッファ、Ｃ−
３ＷＩ〜Ｃ−３Ｗ４・・カラムスイッチ 代理人弁理士 高欄 明夫 第１頁の続き ■発明者安達 幸− ０発 明 者 高 橋 収 小平市上水本町１４７９ｉ地 日立マイクロコンピュー
タエンジニアリング株式会社内
Claims (1)
- 【特許請求の範囲】 １、複数のブロックに分割されたメモリアレイと、各メ
モリアレイを構成する一対の相補データ線対間に設けら
れたイコライゼーション用ＭＯ３ＦＥＴと、入力アトレ
ス信号の変化タイミングを検出するアドレス変化検出回
路と、このアドレス変化検出回路からの検出出力とアド
レス信号とを受けて選択されたメモリセルの属するメモ
リアレイにおけるイコライゼーション用ＭＯ３ＦＥＴの
みをオン状態にするイコライゼーション制御回路とを含
むことを特徴とするＭＯＳスタティック型ＲＡＭ。 ２、上記イコライゼーション制御回路は、アドレス変化
検出出力と上記メモリアレイを選択するアドレス信号と
を受ける論理ゲート回路と、出力回路とにより構成され
るものであることを特徴とする特許請求の範囲第１項記
載のＭＯＳスタティック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226882A JPS60119693A (ja) | 1983-12-02 | 1983-12-02 | Ｍｏｓスタテイツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226882A JPS60119693A (ja) | 1983-12-02 | 1983-12-02 | Ｍｏｓスタテイツク型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60119693A true JPS60119693A (ja) | 1985-06-27 |
| JPH0550077B2 JPH0550077B2 (ja) | 1993-07-28 |
Family
ID=16852051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58226882A Granted JPS60119693A (ja) | 1983-12-02 | 1983-12-02 | Ｍｏｓスタテイツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119693A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258487A (ja) * | 1985-09-06 | 1987-03-14 | Toshiba Corp | スタテイツク型メモリ |
| JPS62189694A (ja) * | 1986-02-17 | 1987-08-19 | Nec Corp | 半導体記憶装置 |
| JPH04178996A (ja) * | 1990-11-13 | 1992-06-25 | Kawasaki Steel Corp | 半導体記憶装置 |
| KR101359158B1 (ko) * | 2008-12-08 | 2014-02-11 | 미츠비시 쥬고교 가부시키가이샤 | 차량 고박 금물 및 그 부착 방법 |
-
1983
- 1983-12-02 JP JP58226882A patent/JPS60119693A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258487A (ja) * | 1985-09-06 | 1987-03-14 | Toshiba Corp | スタテイツク型メモリ |
| JPS62189694A (ja) * | 1986-02-17 | 1987-08-19 | Nec Corp | 半導体記憶装置 |
| JPH04178996A (ja) * | 1990-11-13 | 1992-06-25 | Kawasaki Steel Corp | 半導体記憶装置 |
| KR101359158B1 (ko) * | 2008-12-08 | 2014-02-11 | 미츠비시 쥬고교 가부시키가이샤 | 차량 고박 금물 및 그 부착 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0550077B2 (ja) | 1993-07-28 |
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