JPH056669A - Ｍｏｓ型ｒａｍ - Google Patents
Ｍｏｓ型ｒａｍInfo
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- JPH056669A JPH056669A JP3294149A JP29414991A JPH056669A JP H056669 A JPH056669 A JP H056669A JP 3294149 A JP3294149 A JP 3294149A JP 29414991 A JP29414991 A JP 29414991A JP H056669 A JPH056669 A JP H056669A
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- control signal
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Abstract
(57)【要約】
【目的】データ入力端子と出力端子とが共通にされてな
るＣＭＯＳ化されたＭＯＳ型メモリにおいて、データ読
み出し時のデータ入力バッファ回路の貫通電流を防止
し、消費電力の増加を防ぐ。 【構成】データ入力バッファ回路の動作制御をチップ選
択信号と書込／読出制御信号との組み合せによって行な
う。 【効果】データ読み出し時のデータ入力バッファ回路の
動作を停止でき、データ読み出し時のデータ入力バッフ
ァ回路の貫通電流を防止できる。これによって消費電力
の増加を防ぐことができることとなる。
るＣＭＯＳ化されたＭＯＳ型メモリにおいて、データ読
み出し時のデータ入力バッファ回路の貫通電流を防止
し、消費電力の増加を防ぐ。 【構成】データ入力バッファ回路の動作制御をチップ選
択信号と書込／読出制御信号との組み合せによって行な
う。 【効果】データ読み出し時のデータ入力バッファ回路の
動作を停止でき、データ読み出し時のデータ入力バッフ
ァ回路の貫通電流を防止できる。これによって消費電力
の増加を防ぐことができることとなる。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ（金属絶縁物
半導体）型ＲＡＭ（ランダム・アクセス・メモリ）、特
にＣＭＯＳ化されたＭＯＳスタティック型ＲＡＭに関す
る。
半導体）型ＲＡＭ（ランダム・アクセス・メモリ）、特
にＣＭＯＳ化されたＭＯＳスタティック型ＲＡＭに関す
る。
【０００２】
【従来の技術】ＭＯＳスタティック型ＲＡＭ（以下、Ｓ
−ＲＡＭと称す）において、そのデータ入出力端子を共
通接続して、共通のデータバスに対してデータの授受を
行なう場合、本願発明者はＳ−ＲＡＭの内部電源供給線
（Ｖｃｃ，ＧＮＤ）に比較的大きな雑音が発生すること
を見い出した。
−ＲＡＭと称す）において、そのデータ入出力端子を共
通接続して、共通のデータバスに対してデータの授受を
行なう場合、本願発明者はＳ−ＲＡＭの内部電源供給線
（Ｖｃｃ，ＧＮＤ）に比較的大きな雑音が発生すること
を見い出した。
【０００３】
【発明が解決しようとする課題】本願発明者において、
上記雑音発生の原因を検討した結果、次のような理由に
その原因のあることが判明した。
上記雑音発生の原因を検討した結果、次のような理由に
その原因のあることが判明した。
【０００４】従来Ｓ−ＲＡＭでは、図１に示すように、
データ入力バッファ回路ＤＩＢが用いられており読出し
動作開始時に流れる大きな貫通電流によって内部電源供
給線に大きな雑音が発生する。
データ入力バッファ回路ＤＩＢが用いられており読出し
動作開始時に流れる大きな貫通電流によって内部電源供
給線に大きな雑音が発生する。
【０００５】すなわち、図２の動作波形図に示すよう
に、チップ選択信号ＣＳ＊（負論理レベルの信号ＣＳ、
以下同様に記号＊が付されているものは負論理レベルを
意味する）がロウレベルに変化したとき内部制御信号Ｃ
Ｓ′＊もロウレベルに変化する。
に、チップ選択信号ＣＳ＊（負論理レベルの信号ＣＳ、
以下同様に記号＊が付されているものは負論理レベルを
意味する）がロウレベルに変化したとき内部制御信号Ｃ
Ｓ′＊もロウレベルに変化する。
【０００６】したがって、この信号ＣＳ′＊を受けるｐ
チャンネルＭＯＳＦＥＴＱ2がオンし、ｎチャンネルＭ
ＯＳＦＥＴＱ4がオフして、入出力端子Ｉ／Ｏからのデ
ータに従って、その出力レベルが決定される。
チャンネルＭＯＳＦＥＴＱ2がオンし、ｎチャンネルＭ
ＯＳＦＥＴＱ4がオフして、入出力端子Ｉ／Ｏからのデ
ータに従って、その出力レベルが決定される。
【０００７】しかし、書込／読出し制御信号ＷＥ＊がハ
イレベルの読み出し動作時には、上記入出力端子Ｉ／Ｏ
にデータ出力バッファ回路ＤＯＢからの読出しデータが
伝えられるまでの間、上記入出力端子Ｉ／Ｏはハイイン
ピーダンスの中間レベルになついている。
イレベルの読み出し動作時には、上記入出力端子Ｉ／Ｏ
にデータ出力バッファ回路ＤＯＢからの読出しデータが
伝えられるまでの間、上記入出力端子Ｉ／Ｏはハイイン
ピーダンスの中間レベルになついている。
【０００８】このため、この中間レベルを受けるデータ
入力バッファ回路ＤＩＢのｐチャンネルＭＯＳＦＥＴＱ
1とｎチャンネルＭＯＳＦＥＴＱ3が共にオンして、大き
な貫通電流が流れ、上記電源供給線に雑音を発生させ
る。この雑音は、メモリセルの選択動作、読出しセンス
アンプの増幅動作に悪影響を与え、誤動作の原因とな
る。また、上記貫通電流は、Ｓ−ＲＡＭの消費電力を増
加させる。
入力バッファ回路ＤＩＢのｐチャンネルＭＯＳＦＥＴＱ
1とｎチャンネルＭＯＳＦＥＴＱ3が共にオンして、大き
な貫通電流が流れ、上記電源供給線に雑音を発生させ
る。この雑音は、メモリセルの選択動作、読出しセンス
アンプの増幅動作に悪影響を与え、誤動作の原因とな
る。また、上記貫通電流は、Ｓ−ＲＡＭの消費電力を増
加させる。
【０００９】この発明の目的は、雑音の発生を防止した
ＭＯＳ型ＲＡＭを提供することにある。
ＭＯＳ型ＲＡＭを提供することにある。
【００１０】この発明の他の目的は、低消費電力化を図
ったＭＯＳ型ＲＡＭを提供することにある。
ったＭＯＳ型ＲＡＭを提供することにある。
【００１１】この発明の更に他の目的は、以下説明及び
図面から明らかになるであろう。
図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】データ入力バッファ回路
のための制御信号がチップ選択信号と書込／読出制御信
号とによって形成される。
のための制御信号がチップ選択信号と書込／読出制御信
号とによって形成される。
【００１３】
【作用】データ入力バッファ回路がチップ選択状態での
読み出し動作において非動作とされることとなり、消費
電力の増加を防ぐことができる。
読み出し動作において非動作とされることとなり、消費
電力の増加を防ぐことができる。
【００１４】以下、この発明を実施例とともに詳細に説
明する。
明する。
【００１５】
【実施例】図３Ａは、記憶容量が１６ｋビット、出力が
１ビットのＳ−ＲＡＭ集積回路（以下ＩＣと称する）の
内部構成を示している。
１ビットのＳ−ＲＡＭ集積回路（以下ＩＣと称する）の
内部構成を示している。
【００１６】１６ｋビットのメモリセルは、各々が１２
８列（ロウ）×３２行（カラム）＝４０９６ビット（４
ｋビット）の記憶容量を持つ４つのマトリクス（メモリ
アレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４）から構成され、各
マトリクスはロウデコーダＲ−ＤＣＲの左右に２つつづ
に分けて配置されている。
８列（ロウ）×３２行（カラム）＝４０９６ビット（４
ｋビット）の記憶容量を持つ４つのマトリクス（メモリ
アレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４）から構成され、各
マトリクスはロウデコーダＲ−ＤＣＲの左右に２つつづ
に分けて配置されている。
【００１７】ロウ系のアドレス選択線（ワード線ＷＬ１
〜ＷＬ１２８，ＷＲ１〜ＷＲ１２８）には、アドレス信
号Ａ0〜Ａ5，Ａ12，Ａ13に基づいて得られる２8＝２５
６通りのデコード出力信号がロウデコーダＲ−ＤＣＲよ
り送出される。
〜ＷＬ１２８，ＷＲ１〜ＷＲ１２８）には、アドレス信
号Ａ0〜Ａ5，Ａ12，Ａ13に基づいて得られる２8＝２５
６通りのデコード出力信号がロウデコーダＲ−ＤＣＲよ
り送出される。
【００１８】このように各マトリクスのメモリ−Ｍ−Ｃ
ＥＬはワード線ＷＬ１〜ＷＬ１２８，ＷＲ１〜ＷＲ１２
８のいずれか一本と後に説明する相補データ線対Ｄ１
１，Ｄ１１＊〜Ｄ１３２，Ｄ１３２＊のいずれか一対と
に接続されている。
ＥＬはワード線ＷＬ１〜ＷＬ１２８，ＷＲ１〜ＷＲ１２
８のいずれか一本と後に説明する相補データ線対Ｄ１
１，Ｄ１１＊〜Ｄ１３２，Ｄ１３２＊のいずれか一対と
に接続されている。
【００１９】アドレス信号Ａ5，Ａ6，は、４つのメモリ
マトリクスのうち１つだけを選択するために用いられ
る。選択された１つのメモリマトリクスにおいて１つの
カラムを選択するためにアドレス信号Ａ7〜Ａ11，が用
いられる。
マトリクスのうち１つだけを選択するために用いられ
る。選択された１つのメモリマトリクスにおいて１つの
カラムを選択するためにアドレス信号Ａ7〜Ａ11，が用
いられる。
【００２０】メモリマトリクス選択信号ＧＳは上記アド
レス信号Ａ5，Ａ6に基づいて４つの組み合せに解読す
る。
レス信号Ａ5，Ａ6に基づいて４つの組み合せに解読す
る。
【００２１】カラムデコーダＣ−ＤＣＲ１〜Ｃ−ＤＣＲ
４はそれぞれ上記アドレス信号Ａ7〜Ａ11に基づいて２5
＝３２通りのカラム選択用デコード出力信号を提供す
る。
４はそれぞれ上記アドレス信号Ａ7〜Ａ11に基づいて２5
＝３２通りのカラム選択用デコード出力信号を提供す
る。
【００２２】読み出し時においてコモンデータ線対ＣＤ
Ｌ，ＣＤＬ＊はコモンデータ線分割用トランジスタ（Ｑ
1，Ｑ1＊；……；Ｑ4，Ｑ4＊）によって各メモリアレイ
ごとに４分割れ、書き込み時においてコモンデータ線Ｃ
ＤＬ、ＣＤＬ＊は共通に結合される。
Ｌ，ＣＤＬ＊はコモンデータ線分割用トランジスタ（Ｑ
1，Ｑ1＊；……；Ｑ4，Ｑ4＊）によって各メモリアレイ
ごとに４分割れ、書き込み時においてコモンデータ線Ｃ
ＤＬ、ＣＤＬ＊は共通に結合される。
【００２３】センスアンプＳＡ１，ＳＡ２，ＳＡ３，Ｓ
Ａ４は上記分割されるコモンデータ線対ＣＤＬ、ＣＤＬ
＊に対応してそれぞれ設けられている。
Ａ４は上記分割されるコモンデータ線対ＣＤＬ、ＣＤＬ
＊に対応してそれぞれ設けられている。
【００２４】この様にコモンデータ線対ＣＤＬ，ＣＤＬ
＊を分割し、それぞれにセンスアンプＳＡ１，ＳＡ２，
ＳＡ３，ＳＡ４，を設けたねらいはコモンデータ線対Ｃ
ＤＬ、ＣＤＬ＊の寄生容量を分割し、メモリセル情報読
み出し動作の高速化を図ることにある。
＊を分割し、それぞれにセンスアンプＳＡ１，ＳＡ２，
ＳＡ３，ＳＡ４，を設けたねらいはコモンデータ線対Ｃ
ＤＬ、ＣＤＬ＊の寄生容量を分割し、メモリセル情報読
み出し動作の高速化を図ることにある。
【００２５】アドレスバッファＡＤＢは１４の外部アド
レス信号Ａ0〜Ａ13からそれぞれ１４対の相補アドレス
信号ａ0 〜ａ13 を作成し、デコーダ回路（Ｒ−ＤＣＲ，
Ｃ−ＤＣＲ，ＧＳ）に送出する。
レス信号Ａ0〜Ａ13からそれぞれ１４対の相補アドレス
信号ａ0 〜ａ13 を作成し、デコーダ回路（Ｒ−ＤＣＲ，
Ｃ−ＤＣＲ，ＧＳ）に送出する。
【００２６】内部制御信号発生回路ＣＯＭ−ＧＥは２つ
の外部制御信号ＣＳ＊（チップセレクト信号），ＷＥ
（ライトイネーブル信号）を受けて、ＣＳ１（ロウデコ
ーダ制御信号）、ＳＡＣ（センスアンプ制御信号），Ｗ
ｅ（書き込み制御信号），ＤＯＣ（データ出力バッファ
制御信号），ＤＩＣ（データ入力バッファ制御信号）等
を送出する。
の外部制御信号ＣＳ＊（チップセレクト信号），ＷＥ
（ライトイネーブル信号）を受けて、ＣＳ１（ロウデコ
ーダ制御信号）、ＳＡＣ（センスアンプ制御信号），Ｗ
ｅ（書き込み制御信号），ＤＯＣ（データ出力バッファ
制御信号），ＤＩＣ（データ入力バッファ制御信号）等
を送出する。
【００２７】図３Ａに示すＳ−ＲＡＭＩＣの回路動作図
３Ｂのタイミング図に従って説明する。
３Ｂのタイミング図に従って説明する。
【００２８】このＩＣにおける全ての動作つまりアドレ
ス設定動作、読み出し動作、書き込み動作は一方の外部
制御信号ＣＳ＊がロウレベルの期間のみ行なわれる。こ
の際他方の外部制御信号ＷＥ＊がハイレベルならば読み
出し動作を行ない、ロウレベルならば書き込み動作を行
なう。
ス設定動作、読み出し動作、書き込み動作は一方の外部
制御信号ＣＳ＊がロウレベルの期間のみ行なわれる。こ
の際他方の外部制御信号ＷＥ＊がハイレベルならば読み
出し動作を行ない、ロウレベルならば書き込み動作を行
なう。
【００２９】まずアドレス設定動作および読み出し動作
について説明する。
について説明する。
【００３０】アドレス設定動作は、外部制御信号ＣＳ＊
がロウレベルである場合、この期間に印加されたアドレ
ス信号に基づいて常に行なわれる。逆に外部制御信号Ｃ
Ｓ＊をハイレベルにしておくことによって、不確定なア
ドレス信号に基づくアドレス設定動作および読み出し動
作を防止できる。
がロウレベルである場合、この期間に印加されたアドレ
ス信号に基づいて常に行なわれる。逆に外部制御信号Ｃ
Ｓ＊をハイレベルにしておくことによって、不確定なア
ドレス信号に基づくアドレス設定動作および読み出し動
作を防止できる。
【００３１】外部制御信号ＣＳ＊がロウレベルになる
と、ロウデコーダＲ−ＤＣＲはこの信号に同期したハイ
レベルの内部制御信号ＣＳ１を受けて動作を開始する。
上記ロウデコーダ（兼ワードドライバ）Ｒ−ＤＣＲは８
種類の相補対アドレス信号ａ0 〜ａ5 ，ａ12 〜ａ13 を解読
して１つのワード線を選択し、これをハイレベルに駆動
する。
と、ロウデコーダＲ−ＤＣＲはこの信号に同期したハイ
レベルの内部制御信号ＣＳ１を受けて動作を開始する。
上記ロウデコーダ（兼ワードドライバ）Ｒ−ＤＣＲは８
種類の相補対アドレス信号ａ0 〜ａ5 ，ａ12 〜ａ13 を解読
して１つのワード線を選択し、これをハイレベルに駆動
する。
【００３２】一方、４つのメモリアレイＭ−ＡＲＹ１〜
Ｍ−ＡＲＹ４のうちいずれか１つがメモリアレイ選択信
号ｍ１〜ｍ４によって選択され、選択された１つのメモ
リアレイ（例えばＭ−ＡＲＹ１）中の１つの相補データ
線対（例えばＤ１１，Ｄ１１＊）がカラムデコーダ（例
えばＣ−ＤＣＲ１）によって選択される。
Ｍ−ＡＲＹ４のうちいずれか１つがメモリアレイ選択信
号ｍ１〜ｍ４によって選択され、選択された１つのメモ
リアレイ（例えばＭ−ＡＲＹ１）中の１つの相補データ
線対（例えばＤ１１，Ｄ１１＊）がカラムデコーダ（例
えばＣ−ＤＣＲ１）によって選択される。
【００３３】この様にして１つのメモリセルが選択（ア
ドレス設定）される。
ドレス設定）される。
【００３４】アドレス設定動作によって選択されたメモ
リセルの情報は分割されたコモンデータ線対のうちの１
つに送出されセンスアンプ（例えばＳＡ１）で増幅され
る。
リセルの情報は分割されたコモンデータ線対のうちの１
つに送出されセンスアンプ（例えばＳＡ１）で増幅され
る。
【００３５】この場合、４つのセンスアンプＳＡ１，Ｓ
Ａ２，ＳＡ３，ＳＡ４のうちいずれか１つがメモリアレ
イ選択信号ｍ１〜ｍ４によって選択され、選択された１
つのセンスアンプのみがハイレベルの内部制御信号ＳＡ
Ｃを受けている期間動作する。
Ａ２，ＳＡ３，ＳＡ４のうちいずれか１つがメモリアレ
イ選択信号ｍ１〜ｍ４によって選択され、選択された１
つのセンスアンプのみがハイレベルの内部制御信号ＳＡ
Ｃを受けている期間動作する。
【００３６】この様に４つのセンスアンプＳＡ１，ＳＡ
２，ＳＡ３，ＳＡ４のうち使用する必要のない３つのセ
ンスアンプを非動作状態とすることにより低消費電力化
を図ることができる。上記非動作状態の３つのセンスア
ンプの出力はハイインピーダンス（フローティング）状
態とされる。
２，ＳＡ３，ＳＡ４のうち使用する必要のない３つのセ
ンスアンプを非動作状態とすることにより低消費電力化
を図ることができる。上記非動作状態の３つのセンスア
ンプの出力はハイインピーダンス（フローティング）状
態とされる。
【００３７】センスアンプの出力信号はデータ出力バッ
ファＤＯＢにより増幅され、入出力端子Ｉ／Ｏから出力
データＤｏｕｔとしてＩＣ外部に送出される。
ファＤＯＢにより増幅され、入出力端子Ｉ／Ｏから出力
データＤｏｕｔとしてＩＣ外部に送出される。
【００３８】上記データ出力バッファＤＯＢはハイレベ
ルの制御信号ＤＯＣを受けている期間動作する。
ルの制御信号ＤＯＣを受けている期間動作する。
【００３９】次に書き込み動作について説明する。
【００４０】外部制御信号ＷＥ＊がロウレベルになる
と、これに同期したハイレベルの制御信号Ｗｅがコモン
データ線分割用トランジスタ（Ｑ1，Ｑ1＊；……；
Ｑ4，Ｑ4＊）に印加され、コモンデータ線対ＣＤＬ，Ｃ
ＤＬ＊が共通に結合される。
と、これに同期したハイレベルの制御信号Ｗｅがコモン
データ線分割用トランジスタ（Ｑ1，Ｑ1＊；……；
Ｑ4，Ｑ4＊）に印加され、コモンデータ線対ＣＤＬ，Ｃ
ＤＬ＊が共通に結合される。
【００４１】一方、データ入力バッファＤＩＢは、ロウ
レベルの制御信号ＤＩＣを受けている期間、ＩＣ外部か
ら入出力端子Ｉ／Ｏを通した入力データ信号Ｄｉｎを増
幅し前記共通に結合されたコモンデータ線対ＣＤＬ，Ｃ
ＤＬ＊に送出する。
レベルの制御信号ＤＩＣを受けている期間、ＩＣ外部か
ら入出力端子Ｉ／Ｏを通した入力データ信号Ｄｉｎを増
幅し前記共通に結合されたコモンデータ線対ＣＤＬ，Ｃ
ＤＬ＊に送出する。
【００４２】上記コモンデータ線対ＣＤＬ，ＣＤＬ＊上
の入力データ信号は、アドレス設定動作によって定めら
れたメモリセルＭ−ＣＥＬに書き込まれる。
の入力データ信号は、アドレス設定動作によって定めら
れたメモリセルＭ−ＣＥＬに書き込まれる。
【００４３】図４は、記憶容量が１６ｋビット、出力が
８ビットのＳ−ＲＡＭ集積回路（以下ＩＣと称する）の
内部構成を示している。
８ビットのＳ−ＲＡＭ集積回路（以下ＩＣと称する）の
内部構成を示している。
【００４４】１６ｋビットのメモリセルは、各々が１２
８例（コウ）×１６行（カラム）＝２０４８ビット（２
ｋビット）の記憶容量を持つ８つのマトリクス（メモリ
アレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ８）から構成され、各
マトリクスはロウデコーダＲ−ＤＣＲの左右に４つづつ
に分けて配置されている。
８例（コウ）×１６行（カラム）＝２０４８ビット（２
ｋビット）の記憶容量を持つ８つのマトリクス（メモリ
アレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ８）から構成され、各
マトリクスはロウデコーダＲ−ＤＣＲの左右に４つづつ
に分けて配置されている。
【００４５】ロウ系のアドレス選択線（ワード線ＷＬ１
〜ＷＬ１２８，ＷＲ１〜ＷＲ１２８）には、アドレス信
号Ａ0〜Ａ6に基づいて得られる ２7＝１２８通りのデコ
ード出力信号がロウデコーダＲ−ＤＣＲより送出され
る。
〜ＷＬ１２８，ＷＲ１〜ＷＲ１２８）には、アドレス信
号Ａ0〜Ａ6に基づいて得られる ２7＝１２８通りのデコ
ード出力信号がロウデコーダＲ−ＤＣＲより送出され
る。
【００４６】このように各マトリックスのメモリ−Ｍ−
ＣＥＬはワード線ＷＬ１〜ＷＬ１２８，ＷＲ１〜ＷＲ１
２８のいずれか一本と後に説明する相補データ線対Ｄ１
１，Ｄ１１＊〜Ｄ１３２，Ｄ１３２＊のいずれか一対と
に接続されている。
ＣＥＬはワード線ＷＬ１〜ＷＬ１２８，ＷＲ１〜ＷＲ１
２８のいずれか一本と後に説明する相補データ線対Ｄ１
１，Ｄ１１＊〜Ｄ１３２，Ｄ１３２＊のいずれか一対と
に接続されている。
【００４７】なお、ワード線中間バッファＭＢ１，ＭＢ
２はそれぞれワード線ＷＬ１〜ＷＬ１２８，ＷＲ１〜Ｗ
Ｒ１２８の末端での遅延時間をできるだけ小さくするた
め増幅作用を有し、Ｍ−ＡＲＹ２とＭ−ＡＲＹ３および
Ｍ−ＡＲＹ６とＭ−ＡＲＹ７と間に配置されている。
２はそれぞれワード線ＷＬ１〜ＷＬ１２８，ＷＲ１〜Ｗ
Ｒ１２８の末端での遅延時間をできるだけ小さくするた
め増幅作用を有し、Ｍ−ＡＲＹ２とＭ−ＡＲＹ３および
Ｍ−ＡＲＹ６とＭ−ＡＲＹ７と間に配置されている。
【００４８】アドレス信号Ａ7〜Ａ10は、上記８つのマ
トリクスからそれぞれ１つづつのカラムを選択するため
に用いられる。
トリクスからそれぞれ１つづつのカラムを選択するため
に用いられる。
【００４９】カラムデコーダＣ−ＤＣＲは上記アドレス
信号Ａ7〜Ａ10に基づいて ２4＝１６通りのカラム選択
用デコード出力信号を提供する。
信号Ａ7〜Ａ10に基づいて ２4＝１６通りのカラム選択
用デコード出力信号を提供する。
【００５０】アドレスバッファＡＤＢは１１の外部アド
レス信号Ａ0〜Ａ10からそれぞれ１１対の相補アドレス
信号ａ0 〜ａ10 を作成し、デコーダ回路（Ｒ−ＤＣＲ，
Ｃ−ＤＣＲ）に送出する。
レス信号Ａ0〜Ａ10からそれぞれ１１対の相補アドレス
信号ａ0 〜ａ10 を作成し、デコーダ回路（Ｒ−ＤＣＲ，
Ｃ−ＤＣＲ）に送出する。
【００５１】内部制御信号発生回路ＣＯＭ−ＧＥは３つ
の外部制御信号ＣＳ＊（チップセレクト信号），ＷＥ＊
（ライトイネーブル信号），ＯＥ＊（アウトプットイネ
ーブル信号）を受けて、ＣＳ１（ロウデコーダ制御信
号），ＣＳ１２（センスアンプおよびデータ入力バッフ
ァ制御信号），ＷＣ（書き込み制御信号），ＤＯＣ（デ
ータ出力バッファ制御信号）等を送出する。
の外部制御信号ＣＳ＊（チップセレクト信号），ＷＥ＊
（ライトイネーブル信号），ＯＥ＊（アウトプットイネ
ーブル信号）を受けて、ＣＳ１（ロウデコーダ制御信
号），ＣＳ１２（センスアンプおよびデータ入力バッフ
ァ制御信号），ＷＣ（書き込み制御信号），ＤＯＣ（デ
ータ出力バッファ制御信号）等を送出する。
【００５２】上記構成のＳ−ＲＡＭにおけるデータ入力
バッファ回路ＤＩＢとして、この実施例では、図５に示
すような回路が用いられる。
バッファ回路ＤＩＢとして、この実施例では、図５に示
すような回路が用いられる。
【００５３】この実施例では、ｐチャンネルＭＯＳＦＥ
ＴＱ1，Ｑ2とｎチャンネルＭＯＳＦＥＴＱ3，Ｑ4で構成
された２入力のＣＭＯＳナンドゲーム回路（ハイレベル
を“１”とする正論理の場合）が用いられる。
ＴＱ1，Ｑ2とｎチャンネルＭＯＳＦＥＴＱ3，Ｑ4で構成
された２入力のＣＭＯＳナンドゲーム回路（ハイレベル
を“１”とする正論理の場合）が用いられる。
【００５４】上記ナンドゲート回路Ｇ1の一方の入力で
あるＭＯＳＦＥＴＱ2，Ｑ4のゲートには、上記制御信号
ＤＩＣが印加され、他方の入力であるＭＯＳＦＥＴ
Ｑ1，Ｑ3のゲートは、入力端子Ｉ／Ｏに接続されてい
る。そして、上記制御信号ＤＩＣは、内部チップセレク
ト信号ＣＳ1と内部ライトイネーブル信号ＷＥ’＊を受
けるナンドゲーム回路Ｇ1の出力信号とされている。
あるＭＯＳＦＥＴＱ2，Ｑ4のゲートには、上記制御信号
ＤＩＣが印加され、他方の入力であるＭＯＳＦＥＴ
Ｑ1，Ｑ3のゲートは、入力端子Ｉ／Ｏに接続されてい
る。そして、上記制御信号ＤＩＣは、内部チップセレク
ト信号ＣＳ1と内部ライトイネーブル信号ＷＥ’＊を受
けるナンドゲーム回路Ｇ1の出力信号とされている。
【００５５】なお、上記入出力端子Ｉ／Ｏに、その出力
端子が接続されるデータ出力バッファ回路ＤＯＢは、次
のような回路構成とされている。このデータ出力バッフ
ァＤＯＢでは、制御信号ＤＯＣが論理“１”（＋Ｖｃ
ｃ）のとき、出力Ｖｏｕｔが入力Ｉｎに従った論理値と
なると共に非常に低い出力インピーダンスが得られ、Ｄ
ＯＣが“０”のとき、Ｖｏｕｔは入力Ｉｎに関係しない
不定のレベルとなる、すなわち非常に高い出力インピー
ダンスが得られる。このように、高低両出力インピーダ
ンスを有するバッファは複数のバッファ出力のＷｉｒｅ
ｄ−ＯＲを可能とする。
端子が接続されるデータ出力バッファ回路ＤＯＢは、次
のような回路構成とされている。このデータ出力バッフ
ァＤＯＢでは、制御信号ＤＯＣが論理“１”（＋Ｖｃ
ｃ）のとき、出力Ｖｏｕｔが入力Ｉｎに従った論理値と
なると共に非常に低い出力インピーダンスが得られ、Ｄ
ＯＣが“０”のとき、Ｖｏｕｔは入力Ｉｎに関係しない
不定のレベルとなる、すなわち非常に高い出力インピー
ダンスが得られる。このように、高低両出力インピーダ
ンスを有するバッファは複数のバッファ出力のＷｉｒｅ
ｄ−ＯＲを可能とする。
【００５６】最終段には、重い負荷を高速に駆動できる
よう、駆動能力の大きいバイポーラ・トランジスタＱ9
が使用され、Ｑ9はＰチャンネルＭＯＳＦＥＴより駆動
能力の大きいＮチャンネルＭＯＳＦＥＴＱ10と一緒にプ
ッシュプル回路を構成している。
よう、駆動能力の大きいバイポーラ・トランジスタＱ9
が使用され、Ｑ9はＰチャンネルＭＯＳＦＥＴより駆動
能力の大きいＮチャンネルＭＯＳＦＥＴＱ10と一緒にプ
ッシュプル回路を構成している。
【００５７】上記データ入力バッファ回路ＤＩＢの制御
信号ＤＩＣは、チップセレクト信号ＣＳ＊がハイレベル
（内部チップセレクト信号ＣＳ1がロウレベル）のとき
には、ハイレベルとなってＭＯＳＦＥＴＱ4をオンと
し、ＭＯＳＦＥＴＱ2をオフとする。
信号ＤＩＣは、チップセレクト信号ＣＳ＊がハイレベル
（内部チップセレクト信号ＣＳ1がロウレベル）のとき
には、ハイレベルとなってＭＯＳＦＥＴＱ4をオンと
し、ＭＯＳＦＥＴＱ2をオフとする。
【００５８】
【発明の効果】したがって、入出力端子Ｉ／Ｏのレベル
に無関係に、その出力レベルをロウレベルにしている。
に無関係に、その出力レベルをロウレベルにしている。
【００５９】今、チップセレクト信号ＣＳ＊がロウレベ
ルになって、読出し動作が行なわれるときには、ライト
イネーブル信号ＷＥ＊がハイレベル（内部信号ＷＥがロ
ウレベル）のままで変化しないことより、上記制御信号
ＤＩＣは上記ハイレベルのままで変化しない。したがっ
て、データ出力バッファ回路ＤＯＢから読出しデータが
出力されるまでの間、入出力端子Ｉ／Ｏがハイインピー
ダンスの下で中間レベルとなってＭＯＳＦＥＴＱ1，Ｑ3
を共にオンさせるものとしても、上記ＭＯＳＦＥＴＱ2
がオフしているので大きな貫通電流が流れることはな
い。したがって、電源供給線Ｖｃｃ，ＧＮＤには雑音が
発生することもなく、前記誤動作を防止することができ
る。
ルになって、読出し動作が行なわれるときには、ライト
イネーブル信号ＷＥ＊がハイレベル（内部信号ＷＥがロ
ウレベル）のままで変化しないことより、上記制御信号
ＤＩＣは上記ハイレベルのままで変化しない。したがっ
て、データ出力バッファ回路ＤＯＢから読出しデータが
出力されるまでの間、入出力端子Ｉ／Ｏがハイインピー
ダンスの下で中間レベルとなってＭＯＳＦＥＴＱ1，Ｑ3
を共にオンさせるものとしても、上記ＭＯＳＦＥＴＱ2
がオフしているので大きな貫通電流が流れることはな
い。したがって、電源供給線Ｖｃｃ，ＧＮＤには雑音が
発生することもなく、前記誤動作を防止することができ
る。
【００６０】特に、図４の実施例に示したような８ビッ
トの入出力端子Ｉ／Ｏ1ないしＩ／Ｏ8を有するＳ−ＲＡ
Ｍでは、電源供給線には、上記８倍の貫通電流が流れる
のを防止できるから、その効果は大きい。
トの入出力端子Ｉ／Ｏ1ないしＩ／Ｏ8を有するＳ−ＲＡ
Ｍでは、電源供給線には、上記８倍の貫通電流が流れる
のを防止できるから、その効果は大きい。
【００６１】また、上記貫通電流の発生を防止できるか
ら、低消費電力化をも図ることができる。
ら、低消費電力化をも図ることができる。
【００６２】なお、書込動作時には、ライトイネーブル
信号ＷＥ＊がロウレベルになるため、内部信号ＷＥ′が
ハイレベルになって、上記制御信号ＤＩＣをロウレベル
にするため、入出力端子Ｉ／Ｏからの書込みデータを次
段に伝えることになる。
信号ＷＥ＊がロウレベルになるため、内部信号ＷＥ′が
ハイレベルになって、上記制御信号ＤＩＣをロウレベル
にするため、入出力端子Ｉ／Ｏからの書込みデータを次
段に伝えることになる。
【００６３】この発明は、前記実施例に限定されない。
【００６４】上記制御信号ＤＩＣは、上述のように書込
み動作時にのみ入出力端子からのデータを受け付けるよ
うにデータ入力バッファ回路ＤＩＢを制御するものであ
れば何んであってもよい。
み動作時にのみ入出力端子からのデータを受け付けるよ
うにデータ入力バッファ回路ＤＩＢを制御するものであ
れば何んであってもよい。
【００６５】また、ＩＣ外部でデータ入力バッファ回路
ＤＩＢの入力端子とデータ出力バッファ回路ＤＩＢの入
力端子とデータ出力バッファ回路ＤＯＢの出力端子とを
共通化するものとしてもよい。
ＤＩＢの入力端子とデータ出力バッファ回路ＤＩＢの入
力端子とデータ出力バッファ回路ＤＯＢの出力端子とを
共通化するものとしてもよい。
【００６６】Ｓ−ＲＡＭの具体的回路構成、システム構
成は種々変形できるものである。
成は種々変形できるものである。
【００６７】
【図１】従来技術の一例を示す回路図、
【図２】そのタイミング図、
【図３Ａ】この発明の一実施例を示すプロック図、
【図３Ｂ】そのタイミング図、
【図４】この発明の他の一実施例を示すブロック図、
【図５】そのデータ入力バッファ及びデータ出力バッフ
ァ回路の一実施例を示す回路図である。
ァ回路の一実施例を示す回路図である。
ＤＩＢ…データ入力バッファ、ＤＯＢ…データ出力バッ
ファ、Ｉ／Ｏ…入出力端子、
ファ、Ｉ／Ｏ…入出力端子、
Claims (4)
- 【請求項１】データ出力バッファ回路の出力端子と、外
部からの書込データが入力されるＣＭＯＳで構成された
データ入力バッファ回路の入力端子とが接続されたＭＯ
Ｓ型ＲＡＭにおいて、上記データ入力バッファ回路は、
チップ選択状態での読み山し動作において貫通電流を生
じないようチップ選択信号及び書込／読出制御信号に基
づいてその動作が制御されるようにされてなることを特
徴とするＭＯＳ型ＲＡＭ。 - 【請求項２】上記データ出力バッファ回路及びデータ入
力バッファ回路は、ｎ組用意され、ｎ組のメモリアレイ
に対して同時にｎビットのデータを書込みおよび読出し
を行うものであることを特徴とする請求項１記載のＭＯ
Ｓ型ＲＡＭ。 - 【請求項３】上記データ入力バッファ回路は、第１導電
型の第１のＭＯＳＦＥＴと第２導電型の第２のＭＯＳＥ
ＦＴとが電源端子と接地端子との間に直列に接続され、
上記第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴのゲート
には書込データが入力されるとともに、上記制御信号を
受け上記電源端子と接地端子との間に形成される直流経
路を遮断するスイッチング手段を備えてなることを特徴
とする請求項１又は２記載のＭＯＳ型ＲＡＭ。 - 【請求項４】上記スイッチング手段はＭＯＳＦＥＴであ
る請求項３記載のＭＯＳ型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294149A JP2631925B2 (ja) | 1991-11-11 | 1991-11-11 | Ｍｏｓ型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294149A JP2631925B2 (ja) | 1991-11-11 | 1991-11-11 | Ｍｏｓ型ｒａｍ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006009A Division JPS58125291A (ja) | 1982-01-20 | 1982-01-20 | Ｍｏｓスタテイツク型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056669A true JPH056669A (ja) | 1993-01-14 |
| JP2631925B2 JP2631925B2 (ja) | 1997-07-16 |
Family
ID=17803947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3294149A Expired - Lifetime JP2631925B2 (ja) | 1991-11-11 | 1991-11-11 | Ｍｏｓ型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2631925B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798976A (en) * | 1995-12-18 | 1998-08-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with reduced current consumption in data holding mode |
| US7010237B2 (en) | 2003-09-22 | 2006-03-07 | Canon Kabushiki Kaisha | Image forming apparatus with residual toner replenishing feature based on two detection results |
| US7741779B2 (en) | 2006-05-31 | 2010-06-22 | Panasonic Corporation | Metal vapor discharge lamp and illumination apparatus |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50142128A (ja) * | 1974-05-07 | 1975-11-15 | ||
| JPS5378131A (en) * | 1976-12-22 | 1978-07-11 | Fujitsu Ltd | Semiconductor memory element |
| JPS53142141A (en) * | 1977-05-18 | 1978-12-11 | Hitachi Ltd | Static semiconductor memory |
| JPS5690483A (en) * | 1979-12-19 | 1981-07-22 | Fujitsu Ltd | Address buffer circuit |
-
1991
- 1991-11-11 JP JP3294149A patent/JP2631925B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5903507A (en) * | 1995-12-18 | 1999-05-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with reduced current consumption in data holding mode |
| US7010237B2 (en) | 2003-09-22 | 2006-03-07 | Canon Kabushiki Kaisha | Image forming apparatus with residual toner replenishing feature based on two detection results |
| US7741779B2 (en) | 2006-05-31 | 2010-06-22 | Panasonic Corporation | Metal vapor discharge lamp and illumination apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2631925B2 (ja) | 1997-07-16 |
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