JPH0746497B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0746497B2 JPH0746497B2 JP4320220A JP32022092A JPH0746497B2 JP H0746497 B2 JPH0746497 B2 JP H0746497B2 JP 4320220 A JP4320220 A JP 4320220A JP 32022092 A JP32022092 A JP 32022092A JP H0746497 B2 JPH0746497 B2 JP H0746497B2
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- signal
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- selecting
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Description
【０００１】
【産業上の利用分野】この発明はワード線の選択駆動方
法を改良した半導体記憶装置に関する。
法を改良した半導体記憶装置に関する。
【０００２】
【従来の技術】集積回路化された半導体記憶装置（以
下、ＩＣメモリと称する）において、高速、高集積度お
よび低消費電力等の特性を実現するためには情報の書き
込み、読み出し動作におけるワード線での信号伝播遅延
時間を小さくするとともに、メモリセルからビット線に
読み出される信号電圧を十分に確保する必要がある。こ
のような要望から、ＩＣメモリではメモリセルを複数の
ブロックに分割し、それぞれのメモリブロック毎にメモ
リセルを選択するようにしている。
下、ＩＣメモリと称する）において、高速、高集積度お
よび低消費電力等の特性を実現するためには情報の書き
込み、読み出し動作におけるワード線での信号伝播遅延
時間を小さくするとともに、メモリセルからビット線に
読み出される信号電圧を十分に確保する必要がある。こ
のような要望から、ＩＣメモリではメモリセルを複数の
ブロックに分割し、それぞれのメモリブロック毎にメモ
リセルを選択するようにしている。
【０００３】図３はメモリセルが複数のブロックに分割
され、複数のメモリブロックを有する従来のＩＣメモリ
のブロック図である。図において、11，11…はそれぞれ
複数のメモリセルが設けられているメモリブロックであ
る。これらメモリブロック11内には一つのメモリブロッ
クで示されるように、メモリセルを選択するためのワー
ド線12およびビット線13がそれぞれ設けられている。図
示しないが、メモリセルはこのワード線12とビット線13
の各交差位置にそれぞれ配置されている。
され、複数のメモリブロックを有する従来のＩＣメモリ
のブロック図である。図において、11，11…はそれぞれ
複数のメモリセルが設けられているメモリブロックであ
る。これらメモリブロック11内には一つのメモリブロッ
クで示されるように、メモリセルを選択するためのワー
ド線12およびビット線13がそれぞれ設けられている。図
示しないが、メモリセルはこのワード線12とビット線13
の各交差位置にそれぞれ配置されている。
【０００４】14，14…は上記メモリブロック11それぞれ
に対応して設けられ、行アドレス信号に応じて各メモリ
セルブロック11内のワード線12を選択する行デコーダで
ある。15，15…は例えば横方向で隣接した一対のメモリ
ブロック11毎に設けられ、列アドレス信号に応じてメモ
リブロック11内のビット線13を選択する列デコーダであ
る。なお、この場合、上記行デコーダ14は各メモリブロ
ック11に一対一に対応して設けられているが、上記列デ
コーダ15と同様に例えば縦方向で隣接した一対のメモリ
ブロック11毎にそれぞれ１個づつ設けるようにしてもよ
い。
に対応して設けられ、行アドレス信号に応じて各メモリ
セルブロック11内のワード線12を選択する行デコーダで
ある。15，15…は例えば横方向で隣接した一対のメモリ
ブロック11毎に設けられ、列アドレス信号に応じてメモ
リブロック11内のビット線13を選択する列デコーダであ
る。なお、この場合、上記行デコーダ14は各メモリブロ
ック11に一対一に対応して設けられているが、上記列デ
コーダ15と同様に例えば縦方向で隣接した一対のメモリ
ブロック11毎にそれぞれ１個づつ設けるようにしてもよ
い。
【０００５】16，16…はそれぞれ上記行デコーダ14およ
び列デコーダ15によって選択される少なくとも一つのメ
モリセルに関し、情報の読み出し時には対応するメモリ
セルからの読み出し情報を増幅して保持し、情報の書き
込み時には対応するメモリセルに対して書き込むべき外
部からの書き込み情報を保持するセンスアンプである。
さらに17は駆動信号φ１を発生し上記行デコーダ14に対
して出力する駆動信号発生回路である。ここで、このメ
モリがダイナミック型のＲＡＭ（ランダム・アクセス・
メモリ）である場合、上記駆動信号発生回路17は行アド
レス信号に同期して供給される行アドレス・ストローブ
信号／ＲＡＳの変化に応動して上記駆動信号φ１を発生
する。ダイナミック型のＲＡＭでは通常、上記駆動信号
φ１の電位は、上記各メモリセルに記憶される信号電位
よりも高い電位に設定されている。
び列デコーダ15によって選択される少なくとも一つのメ
モリセルに関し、情報の読み出し時には対応するメモリ
セルからの読み出し情報を増幅して保持し、情報の書き
込み時には対応するメモリセルに対して書き込むべき外
部からの書き込み情報を保持するセンスアンプである。
さらに17は駆動信号φ１を発生し上記行デコーダ14に対
して出力する駆動信号発生回路である。ここで、このメ
モリがダイナミック型のＲＡＭ（ランダム・アクセス・
メモリ）である場合、上記駆動信号発生回路17は行アド
レス信号に同期して供給される行アドレス・ストローブ
信号／ＲＡＳの変化に応動して上記駆動信号φ１を発生
する。ダイナミック型のＲＡＭでは通常、上記駆動信号
φ１の電位は、上記各メモリセルに記憶される信号電位
よりも高い電位に設定されている。
【０００６】図４は上記従来のメモリにおける各行デコ
ーダ14の原理を説明するための具体的な構成を示す回路
図である。なお、以下の説明においてＭＯＳトランジス
タはすべてエンハンスメントモードでＮチャネルのもの
であるとする。高電位の電源電圧Ｖｃｃ印加点とデコー
ド信号出力端21との間にはトランジスタ22が挿入されて
いる。このトランジスタ22のゲートにはプリチャージ信
号φ２が供給されるようになっている。また、上記デコ
ード信号出力端21と基準電位の電源電圧Ｖｓｓ印加点と
の間には複数のトランジスタ23，23…が並列に挿入され
ている。これら複数のトランジスタ23，23…はデコード
用のものであり、各ゲートには前記行アドレス信号の特
定の組合わせからなる各ビット信号が供給されるように
なっている。
ーダ14の原理を説明するための具体的な構成を示す回路
図である。なお、以下の説明においてＭＯＳトランジス
タはすべてエンハンスメントモードでＮチャネルのもの
であるとする。高電位の電源電圧Ｖｃｃ印加点とデコー
ド信号出力端21との間にはトランジスタ22が挿入されて
いる。このトランジスタ22のゲートにはプリチャージ信
号φ２が供給されるようになっている。また、上記デコ
ード信号出力端21と基準電位の電源電圧Ｖｓｓ印加点と
の間には複数のトランジスタ23，23…が並列に挿入され
ている。これら複数のトランジスタ23，23…はデコード
用のものであり、各ゲートには前記行アドレス信号の特
定の組合わせからなる各ビット信号が供給されるように
なっている。
【０００７】また、上記デコード信号出力端21にはトラ
ンジスタ24のゲートが接続されている。このトランジス
タ24のソース、ドレイン間の一端には前記駆動信号発生
回路17で発生される駆動信号φ１が供給されるようにな
っており、ソース、ドレイン間の他端は対応するワード
線12に接続されている。
ンジスタ24のゲートが接続されている。このトランジス
タ24のソース、ドレイン間の一端には前記駆動信号発生
回路17で発生される駆動信号φ１が供給されるようにな
っており、ソース、ドレイン間の他端は対応するワード
線12に接続されている。
【０００８】すなわち、このような行デコーダ14では、
始めにトランジスタ22のゲートにプリチャージ信号φ２
が供給されてデコード信号出力端21が“１”レベルに充
電される。次に行アドレス信号が成立し、行アドレス・
ストローブ信号／ＲＡＳに基づいて駆動信号発生回路17
で駆動信号φ１が発生される際に、ただ一つの行デコー
ダ14で論理が成立してそのデコード用のすべてのトラン
ジスタ23，23…がオフ状態にされる。すると、そのデコ
ード信号出力端21は“１”レベルのままにされ、トラン
ジスタ24はオン状態にされる。従って、このトランジス
タ24に供給された駆動信号φ１により、対応するワード
線12が“１”レベルに充電される。この後、このワード
線12に接続されているすべてのメモリセルがアクセスさ
れ、その後に供給される列アドレス信号に基づき列デコ
ーダ15が特定のビット線13を選択することによって一つ
のメモリブロック11内で少なくとも一つのメモリセルが
選択され、この後、このメモリセルに対して情報の書き
込みもしくは読み出しが行われる。このとき、他の行デ
コーダ14では論理が成立せず、デコード用のいずれか一
つのトランジスタ23がオン状態にされて、そのデコード
信号出力端21は“０”レベルに放電される。従って、ト
ランジスタ24はオフ状態にされ、駆動信号φ１は対応す
るワード線12には供給されない。
始めにトランジスタ22のゲートにプリチャージ信号φ２
が供給されてデコード信号出力端21が“１”レベルに充
電される。次に行アドレス信号が成立し、行アドレス・
ストローブ信号／ＲＡＳに基づいて駆動信号発生回路17
で駆動信号φ１が発生される際に、ただ一つの行デコー
ダ14で論理が成立してそのデコード用のすべてのトラン
ジスタ23，23…がオフ状態にされる。すると、そのデコ
ード信号出力端21は“１”レベルのままにされ、トラン
ジスタ24はオン状態にされる。従って、このトランジス
タ24に供給された駆動信号φ１により、対応するワード
線12が“１”レベルに充電される。この後、このワード
線12に接続されているすべてのメモリセルがアクセスさ
れ、その後に供給される列アドレス信号に基づき列デコ
ーダ15が特定のビット線13を選択することによって一つ
のメモリブロック11内で少なくとも一つのメモリセルが
選択され、この後、このメモリセルに対して情報の書き
込みもしくは読み出しが行われる。このとき、他の行デ
コーダ14では論理が成立せず、デコード用のいずれか一
つのトランジスタ23がオン状態にされて、そのデコード
信号出力端21は“０”レベルに放電される。従って、ト
ランジスタ24はオフ状態にされ、駆動信号φ１は対応す
るワード線12には供給されない。
【０００９】
【発明が解決しようとする課題】従来のメモリでは、ワ
ード線12を選択するために用いられる駆動信号φ１をす
べての行デコーダ14に対して並列に供給し、各行デコー
ダ14でそれぞれのワード線12を各行アドレス信号に応じ
て“１”レベルに充電するかどうかを決定している。こ
のようなメモリは、メモリセルの数が少なく、信号φ１
を供給すべき行デコーダ14の数が少ないような場合には
特に問題は発生しない。しかしながら、集積度の著しい
向上に伴い、メモリセルの数が増大し、これに比例して
行デコーダ14の数が多くなるような場合に問題となる。
このような場合には駆動信号発生回路17と行デコーダ14
との間の配線の数が増加し、かつそれぞれの配線長も長
くなる。また、これらの配線に存在する容量は、最終的
に駆動信号φ１で駆動すべき一つのワード線12に存在す
るものの数倍にも達する。加えてこの配線の抵抗値も増
加するので、ワード線12に電荷を供給して“１”レベル
に充電する前に駆動信号φ１はかなり減衰する。従っ
て、従来では選択されたワード線12が十分“１”レベル
に立ち上がるまでに多くの時間が必要となり、この結
果、動作速度が遅くなるという欠点がある。
ード線12を選択するために用いられる駆動信号φ１をす
べての行デコーダ14に対して並列に供給し、各行デコー
ダ14でそれぞれのワード線12を各行アドレス信号に応じ
て“１”レベルに充電するかどうかを決定している。こ
のようなメモリは、メモリセルの数が少なく、信号φ１
を供給すべき行デコーダ14の数が少ないような場合には
特に問題は発生しない。しかしながら、集積度の著しい
向上に伴い、メモリセルの数が増大し、これに比例して
行デコーダ14の数が多くなるような場合に問題となる。
このような場合には駆動信号発生回路17と行デコーダ14
との間の配線の数が増加し、かつそれぞれの配線長も長
くなる。また、これらの配線に存在する容量は、最終的
に駆動信号φ１で駆動すべき一つのワード線12に存在す
るものの数倍にも達する。加えてこの配線の抵抗値も増
加するので、ワード線12に電荷を供給して“１”レベル
に充電する前に駆動信号φ１はかなり減衰する。従っ
て、従来では選択されたワード線12が十分“１”レベル
に立ち上がるまでに多くの時間が必要となり、この結
果、動作速度が遅くなるという欠点がある。
【００１０】また、動作速度を改善するには信号φ１の
電流容量を大きくする必要があり、そのためには駆動信
号発生回路17を構成するトランジスタの素子面積を大き
くする必要がある。すると、この場合には集積化の際の
チップ面積が大きくなってしまう。
電流容量を大きくする必要があり、そのためには駆動信
号発生回路17を構成するトランジスタの素子面積を大き
くする必要がある。すると、この場合には集積化の際の
チップ面積が大きくなってしまう。
【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、選択されたワード線を
短時間で駆動でき、これにより動作速度の高速化を達成
することができ、かつ集積化の際のチップ面積も十分に
小さくできる半導体記憶装置を提供することにある。
されたものであり、その目的は、選択されたワード線を
短時間で駆動でき、これにより動作速度の高速化を達成
することができ、かつ集積化の際のチップ面積も十分に
小さくできる半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】この発明の半導体記憶装
置は、それぞれ複数のＤＲＡＭセルを有し少なくとも二
つの組に分類された複数のメモリブロックと、上記各メ
モリブロック内に設けられたメモリセル選択用のワード
線と、上記複数のメモリブロックに対して１個設けら
れ、上記ワード線を駆動するための上記メモリセルに記
憶される電位よりも高い電位を持つ駆動信号を発生する
駆動信号発生手段と、ワード線選択用のアドレス信号に
応じ上記駆動信号を用いて上記各メモリブロック内のワ
ード線をそれぞれ選択するための選択信号を発生する複
数の行デコーダと、上記駆動信号発生手段と上記分類さ
れた各組のメモリブロックに対応した行デコーダとの間
に挿入され、ワード線選択用のアドレス信号に応じて導
通制御され、上記駆動信号をいずれか１組のメモリブロ
ックに対応した行デコーダに選択出力する複数のＭＯＳ
トランジスタからなる駆動信号選択手段とを具備したこ
とを特徴とする。
置は、それぞれ複数のＤＲＡＭセルを有し少なくとも二
つの組に分類された複数のメモリブロックと、上記各メ
モリブロック内に設けられたメモリセル選択用のワード
線と、上記複数のメモリブロックに対して１個設けら
れ、上記ワード線を駆動するための上記メモリセルに記
憶される電位よりも高い電位を持つ駆動信号を発生する
駆動信号発生手段と、ワード線選択用のアドレス信号に
応じ上記駆動信号を用いて上記各メモリブロック内のワ
ード線をそれぞれ選択するための選択信号を発生する複
数の行デコーダと、上記駆動信号発生手段と上記分類さ
れた各組のメモリブロックに対応した行デコーダとの間
に挿入され、ワード線選択用のアドレス信号に応じて導
通制御され、上記駆動信号をいずれか１組のメモリブロ
ックに対応した行デコーダに選択出力する複数のＭＯＳ
トランジスタからなる駆動信号選択手段とを具備したこ
とを特徴とする。
【００１３】
【作用】複数のメモリセルは少なくとも二つの組に分類
され、駆動信号発生手段で発生された駆動信号は、駆動
信号選択手段により特定の組のメモリブロックに対応し
た行デコーダにのみ選択的に出力される。これにより、
駆動信号の負荷が軽くなり、選択されたワード線を短時
間で駆動することができる。
され、駆動信号発生手段で発生された駆動信号は、駆動
信号選択手段により特定の組のメモリブロックに対応し
た行デコーダにのみ選択的に出力される。これにより、
駆動信号の負荷が軽くなり、選択されたワード線を短時
間で駆動することができる。
【００１４】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１５】図１はこの発明に係る半導体記憶装置をダ
イナミック型のＲＡＭに実施した場合の構成を示すブロ
ック図である。この実施例ではＤＲＡＭセルが複数のメ
モリブロックに分割されている。すなわち、31Ａ，31Ａ
…および31Ｂ，31Ｂ…はそれぞれメモリブロックであ
る。これらメモリブロック31Ａ，31Ａ…および31Ｂ，31
Ｂ…は、例えば行アドレス信号の最上位ビット信号に基
づいて31Ａの組と31Ｂの組との２組に分類されている。
すなわち、一方の組の各メモリブロック31Ａ内のメモリ
セルは行アドレス信号の最上位ビット信号Ａｎが“０”
レベルのときに選択されるものであり、他方の組の各メ
モリブロック31Ｂ内のメモリセルは行アドレス信号の最
上位ビット信号Ａｎが“１”レベルのときに選択される
ものである。これらメモリブロック31Ａ，31Ａ…および
31Ｂ，31Ｂ…内には一つのメモリブロックで示されるよ
うに、メモリセルを選択するためのワード線32およびビ
ット線33がそれぞれ設けられている。図示しないが、メ
モリセルはこのワード線32とビット線33の各交差位置に
それぞれ配置されている。
イナミック型のＲＡＭに実施した場合の構成を示すブロ
ック図である。この実施例ではＤＲＡＭセルが複数のメ
モリブロックに分割されている。すなわち、31Ａ，31Ａ
…および31Ｂ，31Ｂ…はそれぞれメモリブロックであ
る。これらメモリブロック31Ａ，31Ａ…および31Ｂ，31
Ｂ…は、例えば行アドレス信号の最上位ビット信号に基
づいて31Ａの組と31Ｂの組との２組に分類されている。
すなわち、一方の組の各メモリブロック31Ａ内のメモリ
セルは行アドレス信号の最上位ビット信号Ａｎが“０”
レベルのときに選択されるものであり、他方の組の各メ
モリブロック31Ｂ内のメモリセルは行アドレス信号の最
上位ビット信号Ａｎが“１”レベルのときに選択される
ものである。これらメモリブロック31Ａ，31Ａ…および
31Ｂ，31Ｂ…内には一つのメモリブロックで示されるよ
うに、メモリセルを選択するためのワード線32およびビ
ット線33がそれぞれ設けられている。図示しないが、メ
モリセルはこのワード線32とビット線33の各交差位置に
それぞれ配置されている。
【００１６】34Ａは上記一方の組の各メモリブロック31
Ａそれぞれに対応して設けられ、上記最上位ビットの信
号Ａｎを除く残りの行アドレス信号Ａ１ないしＡｎ−１
に応じて、各メモリブロック31Ａ内のワード線32を選択
するための選択信号を発生する行デコーダである。同様
に34Ｂは上記他方の組の各メモリブロック31Ｂそれぞれ
に対応して設けられ、上記最上位ビットの信号Ａｎを除
く残りの行アドレス信号Ａ１ないしＡｎ−１に応じて、
各メモリブロック31Ｂ内のワード線32を選択するための
選択信号を発生する行デコーダである。35，35…は例え
ば横方向で隣接した一対のメモリブロック31毎に設けら
れ、列アドレス信号に応じてメモリブロック31内のビッ
ト線33を選択する列デコーダである。なお、この場合、
上記行デコーダ34Ａおよび34Ｂは各メモリブロック31に
一対一に対応して設けられているが、上記列デコーダ35
と同様に例えば縦方向で隣接した一対のメモリブロック
31毎にそれぞれ１個づつ設けるようにしてもよい。そし
てこれら各行デコーダ34は、最上位ビット信号Ａｎもし
くは／Ａｎがそのゲートに供給されるデコード用のトラ
ンジスタが削除されている点を除けば、それぞれ前記図
４と同様に構成されている。
Ａそれぞれに対応して設けられ、上記最上位ビットの信
号Ａｎを除く残りの行アドレス信号Ａ１ないしＡｎ−１
に応じて、各メモリブロック31Ａ内のワード線32を選択
するための選択信号を発生する行デコーダである。同様
に34Ｂは上記他方の組の各メモリブロック31Ｂそれぞれ
に対応して設けられ、上記最上位ビットの信号Ａｎを除
く残りの行アドレス信号Ａ１ないしＡｎ−１に応じて、
各メモリブロック31Ｂ内のワード線32を選択するための
選択信号を発生する行デコーダである。35，35…は例え
ば横方向で隣接した一対のメモリブロック31毎に設けら
れ、列アドレス信号に応じてメモリブロック31内のビッ
ト線33を選択する列デコーダである。なお、この場合、
上記行デコーダ34Ａおよび34Ｂは各メモリブロック31に
一対一に対応して設けられているが、上記列デコーダ35
と同様に例えば縦方向で隣接した一対のメモリブロック
31毎にそれぞれ１個づつ設けるようにしてもよい。そし
てこれら各行デコーダ34は、最上位ビット信号Ａｎもし
くは／Ａｎがそのゲートに供給されるデコード用のトラ
ンジスタが削除されている点を除けば、それぞれ前記図
４と同様に構成されている。
【００１７】36，36…はそれぞれ上記行デコーダ34Ａも
しくは34Ｂと列デコーダ35によって選択される少なくと
も一つのメモリセルに関し、情報の読み出し時には対応
するメモリセルからの読み出し情報を増幅して保持し、
情報の書き込み時には対応するメモリセルに対して書き
込むべき外部からの書き込み情報を保持するセンスアン
プである。さらに37は情報の書き込み時もしくは読み出
し時に駆動信号φ１を発生する駆動信号発生回路であ
り、この駆動信号発生回路37は行アドレス信号Ａ１ない
しＡｎに同期して供給される行アドレス・ストローブ信
号／ＲＡＳの変化に応動して上記駆動信号φ１を発生す
る周知のものである。なお、この駆動信号発生回路37
は、従来と同様に、駆動信号φ１としてメモリセルに記
憶される信号電位よりも高い電位、すなわち電源電位Ｖ
ｃｃよりも高い電位の信号φ１を出力する。上記駆動信
号発生回路37で発生される駆動信号φ１は駆動信号選択
回路38に供給される。この駆動信号選択回路38には前記
行アドレス信号の最上位ビット信号Ａｎが供給されてい
る。駆動信号選択回路38はこの信号Ａｎに応じて上記駆
動信号φ１をφ３もしくはφ４として選択出力する。こ
こで選択された一方の選択信号φ３は前記各行デコーダ
34Ａに並列に供給され、他方の選択信号φ４は前記各行
デコーダ34Ｂに並列に供給される。図２は上記駆動信号
選択回路38の原理を説明するための具体的な構成を示す
回路図である。
しくは34Ｂと列デコーダ35によって選択される少なくと
も一つのメモリセルに関し、情報の読み出し時には対応
するメモリセルからの読み出し情報を増幅して保持し、
情報の書き込み時には対応するメモリセルに対して書き
込むべき外部からの書き込み情報を保持するセンスアン
プである。さらに37は情報の書き込み時もしくは読み出
し時に駆動信号φ１を発生する駆動信号発生回路であ
り、この駆動信号発生回路37は行アドレス信号Ａ１ない
しＡｎに同期して供給される行アドレス・ストローブ信
号／ＲＡＳの変化に応動して上記駆動信号φ１を発生す
る周知のものである。なお、この駆動信号発生回路37
は、従来と同様に、駆動信号φ１としてメモリセルに記
憶される信号電位よりも高い電位、すなわち電源電位Ｖ
ｃｃよりも高い電位の信号φ１を出力する。上記駆動信
号発生回路37で発生される駆動信号φ１は駆動信号選択
回路38に供給される。この駆動信号選択回路38には前記
行アドレス信号の最上位ビット信号Ａｎが供給されてい
る。駆動信号選択回路38はこの信号Ａｎに応じて上記駆
動信号φ１をφ３もしくはφ４として選択出力する。こ
こで選択された一方の選択信号φ３は前記各行デコーダ
34Ａに並列に供給され、他方の選択信号φ４は前記各行
デコーダ34Ｂに並列に供給される。図２は上記駆動信号
選択回路38の原理を説明するための具体的な構成を示す
回路図である。
【００１８】この回路は、ゲートに前記行アドレス信号
の最上位ビット信号Ａｎの反転信号／Ａｎが供給され、
ソース、ドレイン間の一端には上記信号φ１が供給さ
れ、かつ他端からは上記選択信号φ３が出力されるトラ
ンジスタ41と、ゲートに前記行アドレス信号の最上位ビ
ット信号Ａｎが供給され、ソース、ドレイン間の一端に
は上記信号φ１が供給され、かつ他端からは上記選択信
号φ４が出力されるトランジスタ42と、上記信号φ３の
出力端とＶｓｓ印加点との間に挿入され、ゲートに信号
Ａｎが供給されるトランジスタ43と、上記信号φ４の出
力端とＶｓｓ印加点との間に挿入され、ゲートに信号／
Ａｎが供給されるトランジスタ44とで構成されている。
の最上位ビット信号Ａｎの反転信号／Ａｎが供給され、
ソース、ドレイン間の一端には上記信号φ１が供給さ
れ、かつ他端からは上記選択信号φ３が出力されるトラ
ンジスタ41と、ゲートに前記行アドレス信号の最上位ビ
ット信号Ａｎが供給され、ソース、ドレイン間の一端に
は上記信号φ１が供給され、かつ他端からは上記選択信
号φ４が出力されるトランジスタ42と、上記信号φ３の
出力端とＶｓｓ印加点との間に挿入され、ゲートに信号
Ａｎが供給されるトランジスタ43と、上記信号φ４の出
力端とＶｓｓ印加点との間に挿入され、ゲートに信号／
Ａｎが供給されるトランジスタ44とで構成されている。
【００１９】上記構成でなるメモリにおいて、行アドレ
ス信号の最上位ビット信号Ａｎが“０”レベルにされ、
一方の組のメモリブロック31Ａ，31Ａ…内のメモリセル
に対して情報の書き込みもしくは読み出しを行なう場
合、駆動信号選択回路38では行アドレス信号の最上位ビ
ット信号Ａｎに基づきトランジスタ41、44がオン状態
に、トランジスタ42、43がオフ状態にされる。従って、
駆動信号発生回路37で信号／ＲＡＳに応動して発生され
た駆動信号φ１は、駆動信号選択回路38からは信号φ３
として出力される。なお、駆動信号選択回路38内でトラ
ンジスタ44がオン状態にされることによって、信号φ４
の出力端は“０”レベルに放電される。このとき、信号
φ３が供給される行デコーダは一方の行デコーダ34Ａ，
34Ａ…のみである。従って、信号φ１を行デコーダ34
Ａ，34Ａ…に対して伝達する配線は従来の半分になり、
信号φ１が伝達される配線の配線容量および配線抵抗は
従来よりも減少する。
ス信号の最上位ビット信号Ａｎが“０”レベルにされ、
一方の組のメモリブロック31Ａ，31Ａ…内のメモリセル
に対して情報の書き込みもしくは読み出しを行なう場
合、駆動信号選択回路38では行アドレス信号の最上位ビ
ット信号Ａｎに基づきトランジスタ41、44がオン状態
に、トランジスタ42、43がオフ状態にされる。従って、
駆動信号発生回路37で信号／ＲＡＳに応動して発生され
た駆動信号φ１は、駆動信号選択回路38からは信号φ３
として出力される。なお、駆動信号選択回路38内でトラ
ンジスタ44がオン状態にされることによって、信号φ４
の出力端は“０”レベルに放電される。このとき、信号
φ３が供給される行デコーダは一方の行デコーダ34Ａ，
34Ａ…のみである。従って、信号φ１を行デコーダ34
Ａ，34Ａ…に対して伝達する配線は従来の半分になり、
信号φ１が伝達される配線の配線容量および配線抵抗は
従来よりも減少する。
【００２０】他方、行アドレス信号の最上位ビット信号
Ａｎが“１”レベルにされ、他方の組のメモリブロック
31Ｂ，31Ｂ…内のメモリセルに対して情報の書き込みも
しくは読み出しを行なう場合、駆動信号選択回路38では
行アドレス信号の最上位ビット信号Ａｎに基づきトラン
ジスタ42、43がオン状態に、トランジスタ41、44がオフ
状態にされる。従って、駆動信号発生回路37で発生され
た駆動信号φ１は、駆動信号選択回路38からは信号φ４
として出力される。このとき、信号φ４が供給される行
デコーダは他方の行デコーダ34Ｂ，34Ｂ…のみである。
従って、信号φ１を行デコーダ34Ｂ，34Ｂ…に対して伝
達する配線は従来の半分になり、この場合にも配線容量
および配線抵抗は従来よりも減少する。
Ａｎが“１”レベルにされ、他方の組のメモリブロック
31Ｂ，31Ｂ…内のメモリセルに対して情報の書き込みも
しくは読み出しを行なう場合、駆動信号選択回路38では
行アドレス信号の最上位ビット信号Ａｎに基づきトラン
ジスタ42、43がオン状態に、トランジスタ41、44がオフ
状態にされる。従って、駆動信号発生回路37で発生され
た駆動信号φ１は、駆動信号選択回路38からは信号φ４
として出力される。このとき、信号φ４が供給される行
デコーダは他方の行デコーダ34Ｂ，34Ｂ…のみである。
従って、信号φ１を行デコーダ34Ｂ，34Ｂ…に対して伝
達する配線は従来の半分になり、この場合にも配線容量
および配線抵抗は従来よりも減少する。
【００２１】このように上記実施例によれば、ワード線
32を選択駆動するために用いられる駆動信号φ１を従来
のようにすべての行デコーダ34に対して並列に供給する
のではなく、メモリセルが選択されるメモリブロック31
に対応した行デコーダ34にのみ選択的に供給するように
したので、行デコーダ34の総数が多い場合でも、実際に
信号φ１が供給される行デコーダ34の数は従来の半分に
なる。この結果、信号φ１が駆動すべき配線容量は従来
の半分となり、配線の抵抗値も減少するので、選択され
たワード線32が“１”レベルに立ち上がるまでの時間は
従来に比較して大幅に短縮される。この結果、動作速度
の向上が達成される。
32を選択駆動するために用いられる駆動信号φ１を従来
のようにすべての行デコーダ34に対して並列に供給する
のではなく、メモリセルが選択されるメモリブロック31
に対応した行デコーダ34にのみ選択的に供給するように
したので、行デコーダ34の総数が多い場合でも、実際に
信号φ１が供給される行デコーダ34の数は従来の半分に
なる。この結果、信号φ１が駆動すべき配線容量は従来
の半分となり、配線の抵抗値も減少するので、選択され
たワード線32が“１”レベルに立ち上がるまでの時間は
従来に比較して大幅に短縮される。この結果、動作速度
の向上が達成される。
【００２２】また、信号φ１の電流容量をさほど大きく
しなくても動作速度を向上させることができるので、駆
動信号発生回路37を構成するトランジスタの素子面積を
大きくする必要がなく、集積化の際にチップ面積の縮小
化も達成することができる。
しなくても動作速度を向上させることができるので、駆
動信号発生回路37を構成するトランジスタの素子面積を
大きくする必要がなく、集積化の際にチップ面積の縮小
化も達成することができる。
【００２３】さらに上記実施例によれば、駆動信号選択
回路38において行アドレス信号の最上位ビット信号Ａｎ
に基づいて信号φ１の選択を行なうようにしているの
で、各行デコーダ34ではこの最上位ビット信号Ａｎによ
るデコードは不要である。このため、各行デコーダ34に
おいてそれぞれデコード用のトランジスタが１個不要と
なり、行デコーダ34の構成が簡単になるという効果も生
じる。
回路38において行アドレス信号の最上位ビット信号Ａｎ
に基づいて信号φ１の選択を行なうようにしているの
で、各行デコーダ34ではこの最上位ビット信号Ａｎによ
るデコードは不要である。このため、各行デコーダ34に
おいてそれぞれデコード用のトランジスタが１個不要と
なり、行デコーダ34の構成が簡単になるという効果も生
じる。
【００２４】なお、この発明は上記実施例に限定される
ものではなく種々の変形が可能であることはいうまでも
ない。例えば、上記実施例では複数のメモリブロックを
行アドレス信号の最上位ビット信号Ａｎに基づいて31Ａ
の組と31Ｂの組との２組に分類する場合について説明し
たが、これは行アドレス信号の最上位ビット以外の信号
に基づいて複数のメモリブロックを２組に分類するよう
に構成してもよい。さらに、駆動信号選択回路38におい
て信号φ１の選択を１ビットの行アドレス信号に応じて
行なう場合について説明したが、これは駆動信号選択回
路38に供給する行アドレス信号のビット数を増加させる
ことによって選択数を増加させ、信号φ１を供給すべき
行デコーダの数がさらに少なくなるように構成してもよ
い。
ものではなく種々の変形が可能であることはいうまでも
ない。例えば、上記実施例では複数のメモリブロックを
行アドレス信号の最上位ビット信号Ａｎに基づいて31Ａ
の組と31Ｂの組との２組に分類する場合について説明し
たが、これは行アドレス信号の最上位ビット以外の信号
に基づいて複数のメモリブロックを２組に分類するよう
に構成してもよい。さらに、駆動信号選択回路38におい
て信号φ１の選択を１ビットの行アドレス信号に応じて
行なう場合について説明したが、これは駆動信号選択回
路38に供給する行アドレス信号のビット数を増加させる
ことによって選択数を増加させ、信号φ１を供給すべき
行デコーダの数がさらに少なくなるように構成してもよ
い。
【００２５】
【発明の効果】以上説明したようにこの発明によれば、
選択されたワード線を短時間で駆動でき、これにより動
作速度の高速化を達成することができ、かつ集積化の際
のチップ面積も十分に小さくできる半導体記憶装置を提
供することができる。
選択されたワード線を短時間で駆動でき、これにより動
作速度の高速化を達成することができ、かつ集積化の際
のチップ面積も十分に小さくできる半導体記憶装置を提
供することができる。
【図１】この発明に係る半導体記憶装置の一実施例の構
成を示すブロック図。
成を示すブロック図。
【図２】上記実施例装置の一部分の具体的回路図。
【図３】従来の半導体記憶装置のブロック図。
【図４】図３の従来装置の一部分の回路図。
31Ａ，31Ｂ…メモリブロック、32…ワード線、33…ビッ
ト線、34Ａ，34Ｂ…行デコーダ、35…列デコーダ、36…
センスアンプ、37…駆動信号発生回路、38…駆動信号選
択回路。
ト線、34Ａ，34Ｂ…行デコーダ、35…列デコーダ、36…
センスアンプ、37…駆動信号発生回路、38…駆動信号選
択回路。
フロントページの続き (56)参考文献 特開 昭56−94576（ＪＰ，Ａ) 特開 昭58−1890（ＪＰ，Ａ) 特開 昭59−3785（ＪＰ，Ａ)
Claims (6)
- 【請求項１】 それぞれ複数のＤＲＡＭセルを有し少な
くとも二つの組に分類された複数のメモリブロックと、 上記各メモリブロック内に設けられたメモリセル選択用
のワード線と、上記複数のメモリブロックに対して１個設けられ、上記
ワード線を駆動するための上記メモリセルに記憶される
電位よりも高い電位を持つ駆動信号を発生する駆動信号
発生手段と、 ワード線選択用のアドレス信号に応じ上記駆動信号を用
いて上記各メモリブロック内のワード線をそれぞれ選択
するための選択信号を発生する複数の行デコーダと、 上記駆動信号発生手段と上記分類された各組のメモリブ
ロックに対応した行デコーダとの間に挿入され、ワード
線選択用のアドレス信号に応じて導通制御され、上記駆
動信号をいずれか１組のメモリブロックに対応した行デ
コーダに選択出力する複数のＭＯＳトランジスタからな
る駆動信号選択手段 とを具備したことを特徴とする半導体記憶装置。 - 【請求項２】 前記駆動信号選択手段は、 ソース、ドレイン間が前記駆動信号発生手段と前記分類
された一つの組のメモリブロックに対応した行デコーダ
との間に挿入され、ワード線選択用のアドレス信号に応
じて導通制御される第１のＭＯＳトランジスタと、 ソース、ドレイン間が前記駆動信号発生手段と前記分類
された他の組のメモリブロックに対応した行デコーダと
の間に挿入され、ワード線選択用のアドレス信号に応じ
て導通制御される第２のＭＯＳトランジスタとを少なく
とも具備し、 上記第１および第２のＭＯＳトランジスタは同時に導通
状態とならないように前記ワード線選択用のアドレス信
号で制御されることを特徴とする請求項１に記載の半導
体記憶装置。 - 【請求項３】 前記行デコーダには前記ワード線選択用
のアドレス信号の一部が供給され、前記駆動信号供給制
御手段には行デコーダに供給された残りのワード線選択
用のアドレス信号が供給されることを特徴とする請求項
１に記載の半導体記憶装置。 - 【請求項４】 前記駆動信号選択手段に供給されるワー
ド線選択用のアドレス信号がワード線選択用の最上位ビ
ットのアドレス信号である請求項３に記載の半導体記憶
装置。 - 【請求項５】 駆動信号選択手段には、 前記第１のＭＯＳトランジスタのソース、ドレイン間の
前記行デコーダ側の一端と基準電位との間にソース、ド
レイン間が挿入された第３のＭＯＳトランジスタと、 前記第２のＭＯＳトランジスタのソース、ドレイン間の
前記行デコーダ側の一端と基準電位との間にソース、ド
レイン間が挿入された第４のＭＯＳトランジスタとがさ
らに設けられていることを特徴とする請求項２に記載の
半導体記憶装置。 - 【請求項６】 前記第１のＭＯＳトランジスタが導通す
る際に前記第４のＭＯＳトランジスタが導通し、前記第
２のＭＯＳトランジスタが導通する際に前記第３のＭＯ
Ｓトランジスタが導通ように制御される請求項５に記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320220A JPH0746497B2 (ja) | 1992-11-30 | 1992-11-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320220A JPH0746497B2 (ja) | 1992-11-30 | 1992-11-30 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039337A Division JPS61199297A (ja) | 1985-02-28 | 1985-02-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0696580A JPH0696580A (ja) | 1994-04-08 |
| JPH0746497B2 true JPH0746497B2 (ja) | 1995-05-17 |
Family
ID=18119067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4320220A Expired - Lifetime JPH0746497B2 (ja) | 1992-11-30 | 1992-11-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746497B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2736249B2 (ja) * | 1996-03-19 | 1998-04-02 | 株式会社東芝 | 半導体記憶装置 |
| KR20000020747A (ko) * | 1998-09-23 | 2000-04-15 | 김영환 | 로컬 워드라인 드라이버 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
| JPH0632217B2 (ja) * | 1981-06-29 | 1994-04-27 | 富士通株式会社 | 半導体記憶装置 |
| JPS593785A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体メモリ |
-
1992
- 1992-11-30 JP JP4320220A patent/JPH0746497B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0696580A (ja) | 1994-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19951219 |
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| EXPY | Cancellation because of completion of term |