JPS61199297A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はワード線の選択駆動方法を改良した半導体記
憶装置に関する。

［発明の技術的背景］ 集積回路化された半導体記憶ｉ置（以下、ＩＣメモリと
称する）において、高速、高集積度および低消費電力等
の特性を実現するためには情報の書き込み、読み出し動
作におけるワード線での信号伝幡遅延時間を小さくする
とともに、メモリセルからビット線に読み出される信号
電圧を十分に確保する必要がある。このような要望から
、Ｉｃメモリではメモリセルを複数のブロックに分割し
、それぞれのメモリブロック毎にメモリセルを選択する
ようにしている。

第３図はメモリセルが複数のブロックに分割され、複数
のメモリブロックを有づる従来のＩＣメモリのブロック
図である。図において１１．１１・・・はそれぞれ複数
のメモリセルが設けられているメモリブロックである。

これらメモリブロック１１内には一つのメモリブロック
で示されるように、メモリセルを選択するためのワード
線１２およびビット線１３がそれぞれ設けられている。

図示しないが、メモリセルはこのワード線１２とビット
Ｉ！１３の各交差位置にそれぞれ配置されている。１４
．１４・・・は上記メモリブロック１１それぞれに対応
して設けられ、行アドレス信号に応じて各メモリブロッ
ク１１内のワード線１２を選択する行デコーダである。

１５．１５・・・は例えば横方向で隣接した一対のメモ
リブロック１１毎に設けられ、列アドレス信号に応じて
メモリブロック１１内のビット線１３を選択する列デコ
ーダである。なおこの場合、上記行デコーダ１４は各メ
モリブロック１１に一対一に対応して設けられているが
、上記列デコーダ１５と同様に例えば縦方向で隣接した
一対のメモリブロック１１毎にそれぞれ１個ずつ設ける
ようにしてもよい。１６．１．６・・・はそれぞれ上記
行デコーダ１４および列デコーダ１５によって選択され
る少な（とも一つのメモリセルに関し、情報の読み出し
時には対応するメモリセルからの読み出し情報を増幅し
て保持し、情報の書き込み時には対応するメモリセルに
対して書き込むべき外部からの書き込み情報を保持する
センスアンプである。さらに１７は上記行デコーダ１４
に対して駆動信号φ１を発生する駆動信号発生回路であ
る。ここで、このメモリがダイナミック型のＲＡＭ　（
ランダム・アクセス・メモリ）である場合、上記駆動信
号発生回路１７は行アドレス信号に同期して供給される
行アドレス・ストローブ信号ＲＡＳの変化に応動して上
記駆動信号φ１を発生する。

第４図は上記従来のメモリにおける各行アドレスデコー
ダ１４の具体的な構成を示す回路図である。

なお、以下の説明においてＭＯＳトランジスタはすべて
エンハンスメントモードでＮチャネルのものであるとす
る。高電位の電源電圧Ｖｃｃ印加点とデコード信号出力
端２１との間にはトランジスタ２２が挿入されている。

このトランジスタ２２のゲートにはプリチャージ信号φ
２が供給されるようになっている。また、上記デコード
信号出力端２１と基準電位の電源電圧Ｖｓｓ印加点との
間には複数のトランジスタ２３．２３・・・が並列に挿
入されている。

これら複数のトランジスタ２３．２３・・・はデコード
用のものであり、各ゲートには前記行アドレス信号の特
定の組合わせからなる各ビット信号が供給されるように
なっている。また、上記デコード信号出力端２１にはト
ランジスタ２４のゲートが接続されている。この［・ラ
ンジスタ２４のソース、トレイン間の一端には前記駆動
信号発生回路１７で発生される駆動信号φ１が供給され
るようになっており、ソース、ドレイン間の他端は対応
するワード線１２に接続されている。すなわち、このよ
うな行アドレスデコーダ１４では、始めにトランジスタ
２２のゲートにプリチャージ信号φ２が供給されてデコ
ード信４１力端２１が“１′ルベルに充電される。次に
行アドレス信号が成立し、行アドレス・ストローブ信号
ＲＡＳに基づいて駆動信号発生回路１７で駆動信号φ１
が発生される際に、ただ一つの行アドレスデコーダ１４
で論理が成立してそのデコード用のすべてのトランジス
タ２３．２３・・・がオフ状態にされる。すると、その
デコード信号出力端２１は１１１　ＩＴレベルのままに
され、トランジスタ２４はオン状態にされる。従って、
このトランジスタ２４に供給された駆動信号φ１により
、対応するワード＄１１２が“１パレベルに充電される
。この後、このワード線１２に接続されているすべての
メモリセルがアクセスされ、その後に供給される列アド
レス信号に基づき列デコーダ１５が特定のビット線１３
を選択することによって一つのメモリブロック１１内で
少なくとも一つのメモリセルが選択され、この後、この
メモリセルに対して情報の書き込みもしくは読み出しが
行われる。このとき、他の行アドレスデコーダ１４では
論理が成立せず、デコード用のいずれか一つのトランジ
スタ２３がオン状態にされて、そのデコード信号出力端
２１はＯ”レベルに放電される。従って、トランジスタ
２４はオフ状態にされ、駆動信号φ１は対応するワード
線１２には供給されない。

［背景技術の問題点］ 従来のメモリでは、ワード線１２を選択するために用い
られる駆動信号φ１をすべての行デコーダ１４に対して
並列に供給し、各行デコーダ１４でそれぞれのワード線
１２を各行アドレス信号に応じて１”レベルに充電する
かどうかを決定している。

このようなメモリは、メモリセルの数が少なく、信号φ
１を供給すべき行デコーダ１４の数が少ないような場合
には特に問題は発生しない。しかしながら、集積度の著
しい向上に伴い、メモリセルの数が増大し、これに比例
して行デコーダ１４の数が多くなるような場合に問題と
なる。このような場合には駆動信号発生回路１７と行デ
コーダ１４との間の配線の数が増加し、かつそれぞれの
配線長も長くなる。また、これらの配線に存在する容量
は、最終的に駆動信号φ１で駆動すべき一つのワード線
１２に存在するものの数倍にも達する。加えてこの配線
の抵抗値も増加するので、ワード線１２に電荷を供給し
て“１′ルベルに充電する前に駆動信号φ１はかなり減
衰する。従って、従来では選択されたワード線１２が十
分“１′”レベルに立ち上がるまでに多くの時間が必要
となり、この結果、動作速度が遅くなるという欠点があ
る。

また、動作速度を改善するには信号φ１の電流容量を大
きくする必要があり、そのためには駆動信号発生回路１
７を構成するトランジスタの素子面積を大きくする必要
がある。すると、この場合には集積化の際のチップ面積
が大きくなってしまう。

［発明の目的１ この発明は上記のような事情を考慮してなされたもので
ありその目的は、選択されたワード線を短時間で駆動で
き、これにより動作速度の高速化を達成することができ
、かつ集積化の際のチップ面積も十分に小さくできる半
導体記憶装置を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明の半導体記憶装置にあ
っては、複数のメモリブロックを少なくとも二つの組に
分類し、上記複数の各メモリブロック内にはメモリセル
選択用のワード線を設け、さらに複数の第１の選択手段
によりワード線選択用の一部のアドレス信号に応じて上
記各メモリブロック内のワード線を選択し、また駆動信
号発生手段により上記ワード線を駆動するための駆動信
号を発生し、第２の選択手段により上記分類された各組
のメモリブロックのうちワード線選択用の残りのアドレ
ス信号に応じたいずれか１組のメモリブロックに対応す
る第１の選択手段に上記駆動信号を選択的に供給するよ
うにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る半導体記憶装置をダイナミック
型のＲＡＭに実施した場合の構成を示すブロック図であ
る。この実施例では従来例と同様にメモリセルが複数の
メモリブロックに分割されている。すなわち、３１Ａ、
　３１Ａ・・・および３１Ｂ、３１９・・・はそれぞれ
複数のメモリブロックである。これらメモリブロック３
１Ａ、　３１Ａ・・・および３１Ｂ、３１Ｂ・・・は、
例えば行アドレス信号の最上位ビット信号に基づいて３
１Ａの組と３１８の組との２組に分類されている。すな
わち、一方の各メモリブロック３１Ａ内のメモリセルは
行アドレス信号の最上位ビット信号Ａｎが′０”レベル
のときに選択されるものであり、他方の各メモリブロッ
ク３１Ｂ内のメモリセルは行アドレス信号の最上位ピッ
ト信＠Ａｎが″１°゛レベルのときに選択されるもので
ある。これらメモリブロック３１Ａ、３１Ａ・・・およ
び３１３，３１３・・・内には一つのメモリブロックで
示されるように、メモリセルを選択するためのワード線
３２およびピット線３３がそれぞれ設けられている。図
示しないが、メモリセルはこのワード線３２とビット線
３３の各交差位置にそれぞれ配置されている。３４Ａは
上記一方の組の各メモリブロック３１Ａそれぞれに対応
して設けられ、上記最上位ビットの信号Ａルを除く残り
の行アドレス信号ＡｚないしＡ　ＴＬ−１に応じて、各
メモリブロック３１Ａ内のワード線３２を選択する行デ
コニダである。同様に３４３は上記他方の組の各メモリ
ブロック３１Ｂそれぞれに対応して設けられ、上記最上
位ビットの信号ＡＴＬを除く残りの行アドレス信号Ａｌ
ないしＡ　ｎ−＠　　に応じて、各メモリブロック３１
Ｂ内のワード線３２を選択する行デコーダである。３５
．３５・・・は例えば横方向で隣接した一対のメモリブ
ロック３１毎に設けられ、列アドレス信号に応じてメモ
リブロック３１内のビット線３３を選択する列デコーダ
である。なおこの場合、上記行デコーダ３４Ａおよび３
４Ｂは各メモリブロック３１に一対一に対応して設けら
れているが、上記列デコーダ３５と［に例えば縦方向で
隣接した一対のメモリブロック３１毎にそれぞれ１個ず
つ設けるようにしてもよい。そしてこれら各行デコーダ
３４は、最上位ビット信号ＡｎもしくはＡｎがそのゲー
トに供給されるデコード用のトランジスタが削除されて
いる点を除けば、それぞれ前記第４図と同様に構成され
ている。

３６、３６・・・はそれぞれ上記行デコーダ３４Ａもし
くは３４Ｂと列デコーダ３５によって選択される少なく
とも一つのメモリセルに湧し、情報の読み出し時には対
応するメモリセルからの読み出し情報を増幅して保持し
、情報の書き込み時には対応するメモリセルに対して書
き込むべき外部からの書き込み情報を保持するセンスア
ンプである。さらに３７は情報の書き込み時もしくは読
み出し時に駆動信号φ１を発生する駆動信号発生回路で
あり、この駆動信号発生回路３７は行アドレス信号Ａ１
ないしＡｎに同期して供給される行アドレス・ストロー
ブ信号ＲＡＳの変化に応動して上記駆動信号φ【を発生
する周知のものである。上記駆動信号発生回路３７で発
生される駆動信号φ１は駆動信号選択回路３８に供給さ
れる。この駆動信号選択回路３８には前記行アドレス信
号の最上位ビット信号Ａｎが供給されている。駆動信号
選択回路３８はこの信号Ａｎに応じて上記駆動信号φ１
をφ３もしくはφ４として選択出力する。ここで選択さ
れた一方の選択信号φ３は前記各行デコーダ３４Ａに並
列に供給され、他方の選択信号φ４は前記各行デコーダ
３４３に並列に供給される。

第２図は上記駆動信号選択回路３８の具体的な構成を示
す回路図である。

この回路は、ゲートに前記行アドレス信号の最上位ビッ
ト信号ＡＦＬの反転信号Ａｎが供給され、ソース、ドレ
イン間の一端には上記信号φ１が供給され、かつ他端か
らは上記選択信号φ３が出力されるトランジスタ４１と
、ゲートに前記行アドレス信号の最上位ビット信号Ａａ
が供給され、ソース、ドレイン間の一端には上記信号φ
１が供給され、かつ他端からは上記選択信号φ４が出力
されるトランジスタ４２と、上記信号φ３の出力端とＶ
ｓｓ印加点との間に挿入され、ゲートに信号Ａｎが供給
されるトランジスタ４３と、上記信号φ４の出力端とＶ
ｓｓ印加点との間に挿入され、ゲートに信号Ａｎが供給
されるトランジスタ４４とで構成されている。

上記構成でなるメモリにおいて、行アドレス信号の最上
位ビット信号Ａｎが“０”レベルにされ、一方の組のメ
モリブロック３１Ａ、　３１Ａ・・・内のメモリセルに
対して情報の書き込みもしくは読み出しを行なう場合、
駆動信号選択回路３８では行アドレス信号の最上位ビッ
ト信号Ａｎに基づきトランジスタ４１．４４がオン状態
に、トランジスタ４２．４３がオフ状態にされる。従っ
て、駆動信号発生回路３７で信号ＲＡＳに応動して発生
された駆動信号φ１は、駆動信号選択回路３８からは信
号φ３として出力される。なお、駆動信号選択回路３８
内でトランジスタ４４がオン状態にされることによって
、信号φ４の出力端は０”レベルに放電される。このと
き、信号φ３が供給される行デコーダは一方の行デコー
ダ３４Ａ、　３４Ａ・・・のみである。従って、信号φ
１を行デコーダ３４Ａ、　３４Ａ・・・に対して伝達す
る配線は従来の半分になり、信号φ１が伝達される配線
の配線容量および配線抵抗は従来よりも減少する。

他方、行アドレス信号の最上位ビット信号Ａｎが゛１″
レベルにされ、他方の組のメモリブロック３１３，３１
３・・・内のメモリセルに対して情報の書　　・き込み
もしくは読み出しを行なう場合、駆動信号選択回路３８
では行アドレス信号の最上位ビット信号Ａｎに基づきト
ランジスタ４２．４３がオン状態に、トランジスタ４１
．４４がオフ状′態にされる。従って、駆動信号発生回
路３１で発生された駆動信号φ１は、駆動信号選択回路
３８からは信号φ４として出力される。このとき、信号
φ４が供給される行デコーダは他方の行デコーダ３４Ｂ
、３４Ｂ・・・のみである。

従って、信号φ１を行デコーダ３４Ｂ、３４３・・・に
対して伝達する配線は従来の半分になり、この場合にも
配線容量および配線抵抗は従来よりも減少する。

このように上記実施例によれば、ワード線３２を選択駆
動するために用いられる駆動信号φｌを従来のようにす
べての行デコーダ３４に対して並列に供給するのではな
く、メモリセルが選択されるメモリブロック３１に対応
した行デコーダ３４にのみ選択的に供給するようにした
ので、行デコーダ３４の総数が多い場合でも、実際に信
号φｌが供給される行デコーダ３４の数は従来の半分に
なる。この結果、信号φ１が駆動すべき配線容量は従来
の半分となり、配線の抵抗値も減少するので、選択され
たワード線３２が“１”ルベルに立ち上がるまでの時間
は従来に比較して大幅に短縮される。この結果、動作速
度の向上が達成される。

また、信号φｌの電流容量をさほど大きくしなくても動
作速度を向上させることができるので、駆動信号発生回
路３１を構成するトランジスタの素子面積を大きくする
必要がなく、集積化の際にチップ面積の縮小化も達成す
ることができる。

さらに上記実施例によれば、駆動信号選択回路３８にお
いて行アドレス信号の最上位ビット信号Ａｎに基づいて
信号φ１の選択を行なうようにしているので、各行デコ
ーダ３４で叫この最上位ビット信号Ａｎよるデコード操
作は不要である。このため、各行デコーダ３４において
それぞれ１個のデコード用のトランジスタが不要となり
、行デコーダ３４の構成が簡単になるという効果も生じ
る。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記実施例では複数のメモリブロックを行アドレス信
号の最上位ビット信号Ａｎに基づいて３１Ａの組と３１
３の組との２組に分類する場合について説明したが、こ
れは行アドレス信号の最上位ビット以外の信号に基づい
て複数のメモリブロックを２組に分類するように構成し
てもよい。さらに、駆動信号選択回路３８において信号
φ１の選択を１ビットの行アドレス信号に応じて行なう
場合について説明したが、これは駆動信号選択回路３８
に供給する行アドレス信号のビット数を増加させること
によって選択数を増加させ、信号φ！を供給すべき行デ
コーダの数がさらに少なくなるように構成してもよい。

［発明の効果］ 以上説明したようにこの発明によれば、選択されたワー
ド線を短時間で駆動できこれにより動作速度の高速化を
達成することができ、かつ集積化の際のチップ面積も十
分に小さくできる半導体記４ａ装置を提供することがで
きる。

【図面の簡単な説明】

第１図はこの発明に係る半導体記憶装置の一実施例の構
成を示すブロック図、第２図は上記実施例装置の一部分
の具体的回路図、第３図は従来の半導体記憶装置のブロ
ック図、第４図はこの従来装置の一部分の回路図である
。 ３１Ａ、３１Ｂ・・・メモリブロック、３２・・・ワー
ド線、３３・・・ピット線、３４Ａ、３４Ｂ・・・行デ
コーダ、３５・・・列デコーダ、３Ｇ・・・センスアン
プ、３７・・・駆動信号発生回路、３８・・・駆動信号
選択回路。

Claims (3)

【特許請求の範囲】
1. （１）少なくとも二つの組に分類された複数のメモリブ
   ロックと、上記各メモリブロック内に設けられるメモリ
   セル選択用のワード線と、ワード線選択用の一部のアド
   レス信号に応じて上記メモリブロック内のワード線を選
   択する複数の第１の選択手段と、上記ワード線を駆動す
   るための駆動信号を発生する駆動信号発生手段と、上記
   分類された各組のメモリブロックのうちワード線選択用
   の残りのアドレス信号に応じたいずれか１組のメモリブ
   ロックに対応する各第１の選択手段に上記駆動信号を選
   択的に供給する第２の選択手段とを具備したことを特徴
   とする半導体記憶装置。
2. （２）前記ワード線選択用の残りのアドレス信号が１ビ
   ットであり、前記第２の選択手段が一端に前記駆動信号
   発生手段からの出力が供給されゲートに上記１ビットの
   アドレス信号の相補対信号の一方もしくは他方の信号が
   それぞれ供給される一対のトランジスタで構成されてい
   る特許請求の範囲第１項に記載の半導体記憶装置。
3. （３）前記複数のメモリブロックが前記ワード線選択用
   の残りのアドレス信号に応じて分類されている特許請求
   の範囲第１項に記載の半導体記憶装置。