KR100299750B1 - 반도체 기억장치 - Google Patents

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KR100299750B1
KR100299750B1 KR1019960059474A KR19960059474A KR100299750B1 KR 100299750 B1 KR100299750 B1 KR 100299750B1 KR 1019960059474 A KR1019960059474 A KR 1019960059474A KR 19960059474 A KR19960059474 A KR 19960059474A KR 100299750 B1 KR100299750 B1 KR 100299750B1
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후카시 모리시타
시게키 도미시마
가즈타니 아리모토
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

DRAM의 메모리 셀에 포함된 MOS 트랜지스터의 보디에 축적되는 캐리어가 서브스레숄드 리이크전류를 증대시켜, 메모리 셀의 데이터보지 시간을 단축한다. 보디리플레쉬모드시에 비트선 전위VBL이 보디리플레쉬 전위VBR로 되는 것으로 비트선 프리챠지/이퀄라이즈회로 111c를 통해 비트 선 쌍 72b에 보디리플레쉬 전위VBR이 공급되어 메모리 셀 72c에서의 n채널 MOS트랜지스터 72cb의 보디에 축적된 캐리어가 비트선 쌍 72b로 배출된다.

Description

반도체 기억장치
제1도는 본 발명의 실시의 형태 1의 DRAM을 나타내는 블럭도이다.
제2도는 본 발명의 실시의 형태 1의 DRAM의 칩의 개략을 나타내는 평면도이다.
제3도는 본 발명의 실시의 형태 1의 DRAM의 리플레쉬제어회로를 나타내는 회로도이다.
제4도는 본 발명의 실시의 형태 1의 DRAM의 CBR 검지회로를 나타내는 회로도이다.
제5도는 본 발명의 실시의 형태 1의 DRAM의 리플레쉬제어회로의 동작을 나타내는 타이밍도이다.
제6도는 본 발명의 실시의 형태 1의 DRAM의 리플레쉬제어회로의 동작을 나타내는 타이밍도이다.
제7도는 본 발명의 실시의 형태 1 의 DRAM의 어드레스버퍼를 나타내는 회로도이다.
제8도는 본 발명의 실시의 형태 1의 DRAM의 어드레스입력회로 및 로우 어드레스신호발생회로를 나타내는 회로도이다.
제9도는 본 발명의 실시의 형태 1의 DRAM의 로우디코더를 나타내는 회로도이다.
제10도는 본 발명의 실시의 형태 1의 DRAM의 워드선승압회로를 나타내는 회로도이다.
제11도는 본 발명의 실시의 형태 1의 DRAM의 메모리어레이 및 주변회로의 개략을 나타내는 회로도이다.
제12도는 본 발명의 실시의 형태 1의 DRAM의 메모리어레이 및 주변회로를 나타내는 회로도이다.
제13도는 본 발명의 실시의 형태 1의 DRAM의 센스앰프활성화회로를 나타내는 회로도이다.
제14도는 본 발명의 실시의 형태 1의 DRAM의 비트선공급전위제어회로를 나타내는 회로도이다.
제15도는 본 발명의 실시의 형태 1의 DRAM의 비트선분리신호 및 프리챠지신호발생회로를 나타내는 회로도이다.
제16도는 본 발명의 실시의 형태 1의 DRAM의 센스앰프인에이블신호발생회로를 나타내는 회로도이다.
제17도는 본 발명의 실시의 형태 1의 DRAM메모리셀을 나타내는 단면도이다.
제18도는 본 발명의 실시의 형태 1의 DRAM의 정상의 판독/기록 동작을 나타내는 타이밍도이다.
제19도는 본 발명의 실시의 형태 1의 DRAM의 CBR 리플레쉬동작을 나타내는 타이밍도이다.
제20도는 본 발명의 실시의 형태 1의 DRAM의 보디리플레쉬동작을 나타내는 타이밍도이다.
제21도는 본 발명의 실시의 형태 2의 DRAM을 나타내는 블럭도이다.
제22도는 본 발명의 실시의 형태 2의 DRAM의 리플레쉬제어회로를 나타내는 회로도이다.
제23도는 본 발명의 실시의 형태 2의 DRAM의 센스엠프활성화회로 및 소스전위제어회로를 나타내는 회로도이다.
제24도는 본 발명의 실시의 형태 2의 DRAM의 비트선분리신호 및 프리챠지신호발생회로를 나타내는 회로도이다.
제25도는 본 발명의 실시의 형태 2의 DRAM의 센스앰프인에이블신호발생회로를 나타내는 회로도이다.
제26도는 본 발명의 실시의 형태 2의 DRAM의 보디리플레쉬동작을 나타내는 타이밍도이다.
제27도는 본 발명의 실시의 형태 3의 DRAM의 칼럼디코더를 나타내는 회로도이다.
제28도는 본 발명의 실시의 형태 4의 DRAM을 나타내는 블럭도이다.
제29도는 본 발명의 실시의 형태 4의 DRAM의 리플레쉬제어회로를 나타내는 회로도이다.
제30도는 본 발명의 실시의 형태 4의 DRAM의 워드선승압회로를 나타내는 회로도이다.
제31도는 본 발명의 실시의 형태 4의 DRAM의 센스앰프활성화회로 및 소스전위제어회로를 나타내는 회로도이다.
제32도는 본 발명의 실시의 형태 4의 DRAM의 비트선분리신호 및 프리챠지신호발생회로를 나타내는 블럭도이다.
제33도는 본 발명의 실시의 형태 4의 DRAM의 CBR 및 보디리플레쉬의 동작을 나타내는 타이밍도이다.
제34도는 본 발명의 실시의 형태 5의 DRAM을 나타내는 블럭도이다.
제35도는 본 발명의 실시의 형태 5의 DRAM의 센스앰프활성화회로를 나타내는 회로도이다.
제36도는 본 발명의 실시의 형태 5의 DRAM의 비트선공급전위제어회로를 나타내는 회로도이다.
제37도는 본 발명의 실시의 형태 6의 DRAM을 나타내는 블럭도이다.
제38도는 본 발명의 실시의 형태 6의 DRAM의 센스앰프활성화회로 및 소스전위제어회로를 나타내는 회로도이다.
제39도는 본 발명의 실시의 형태 9의 DRAM을 나타내는 블럭도이다.
제40도는 본 발명의 실시의 형태 9의 DRAM의 셀 플레이트공급전위제어회로를 나타내는 회로도이다.
제41도는 본 발명의 실시의 형태 9의 DRAM의 메모리어레이를 나타내는 회로도이다.
제42도는 본 발명의 실시의 형태 9의 DRAM의 메모리셀의 등가회로를 나타내는 회로도이다.
제43도는 본 발명의 실시의 형태 9의 DRAM의 보디리플레쉬의 가속원리를 나타내는 전위변화도이다.
제44도는 본 발명의 실시의 형태 9의 DRAM의 보디리플레쉬의 가속원리를 나타내는 전위변화도이다.
제45도는 본 발명의 실시의 형태 9의 DRAM의 보디리플레쉬동작을 나타내는 타이밍도이다.
제46도는 본 발명의 실시의 형태 10의 DRAM의 셀 플레이트공급전위제어회로를 나타내는 회로도이다.
제47도는 본 발명의 실시의 형태 10의 DRAM의 승압전위발생회로를 나타내는 회로도이다.
제48도는 본 발명의 실시의 형태 11의 DRAM의 메모리셀구조를 나타내는 사시도이다.
제49도는 본 발명의 실시의 형태 11의 DRAM의 메모리셀의 레이아웃을 나타내는 평면도이다.
제50도는 본 발명의 실시의 형태 11의 DRAM의 메모리셀을 나타내는 단면도이다.
제51도는 본 발명의 실시의 형태 12의 DRAM을 나타내는 모식도이다.
제52도는 본 발명의 실시의 형태 12의 DRAM의 기판전위제어회로를 나타내는 회로도이다.
제53도는 본 발명의 실시의 형태 12의 DRAM의 칩의 개략을 나타내는 사시도이다.
제54도는 본 발명의 실시의 형태 13의 DRAM을 나타내는 모식도이다.
제55도는 본 발명의 실시의 형태 13의 DRAM의 기판전위제어회로를 나타내는 회로도이다.
제56도는 본 발명의 실시의 형태 14의 DRAM의 리플레쉬제어회로를 나타내는 회로도이다.
제57도는 본 발명의 실시의 형태 14의 DRAM의 슬리프모드용 보디리플레쉬제어회로를 나타내는 회로도이다.
제58도는 종래의 SOI-DRAM의 메모리셀을 나타내는 단면도이다.
제59도는 종래의 SOI-MOS 트랜지스터의 보디고정을 나타내는 평면도이다.
* 도면의 주요부분에 대한 부호의 설명
72b : 비트선쌍 72ba, 72bb : 비트선
72c : 메모리셀 72ca : 커패시터
72cb : MOS 트랜지스터 72caa : 스토리지노드
72cac : 셀 플레이트 72cba, 72cbb : 소스/드레인
72cbc : 보디 72cbe : 게이트
111b : 센스엠프
111c : 비트선프리챠지/이퀄라이즈회로
112b : 로컬I/O선쌍 112c : 로컬I/O 게이트회로
115 : 셀플레이트공급전위제어회로 510 : SOI 기판
511 : 반도체 기판 512 : 절연체층
513 : 반도체층
[발명이 속하는 기술분야]
본 발명은 반도체 기억장치에 관한 것으로, 특히 SOI(Silicon On Insulator)기판에 구성된 DRAM(Dynamic Random Access Memory)(SOI-DRAM)에 관한 것이다.
[종래의 기술]
퍼스널컴퓨터나 워크스테이션은, 데이터를 기억하기 위한 메모리를 가지고 있다. 메모리의 중에는 대용량으로 데이터의 판독과 기록이 가능한 메모리인 DRAM(Dynamic Random Access Memory)이 있어, 퍼스널 컴퓨터나 워크 스테이션등에서 메인메모리로써 사용하고 있다.
또한, 박막SOI-MOS 트랜지스터는 고속이고, 저소비전력 동작이 가능하며, 방사선내성의 향상, 단채널효과의 감소, 고온동작이 가능하고, 고밀도화가 가능하다고 하는 특징이 있어 1G 비트 DRAM(G=109)이후의 세대에서의 디바이스 구조로서 기대가 높아지고 있다.
제58도는 예컨데 F.Morishita et al., 1995 Symposium on VLSI Technology Digest of Technical Papers, pp 141-142에 개시된 종래의 SOI-DRAM의 메모리셀부분의 간략화된 단면도이다. 이 SOM-DRAM은 실리콘산화물로 이루어지는 절연체층1과, 이 절연체층1의 위에 형성되는 실리콘층2를 가지고 있다. 또한, 이 SOI-DRAM은 실리콘층2에 형성되는 박막SOI-IMOS트랜지스터(3)를 가진다. 이 박막SOI-MOS트랜지스터(3)는 n+형 영역3aa 및 이 n+형 영역3aa보다도 불순물 농도가 낮은 n-형 영역3ab를 가지는 소스/드레인 3a와, n+ 형 영역 3ba 및 이 n+형 영역3ba보다도 불순물 농도가 낮은 n-형 영역 3bb를 가지는 소스/드레인3b와, 이 소스/드레인 3a 및 3b에 끼워진 보디 3c와, 이 보디3c상에 형성되는 게이트산화막3d와, 이 게이트산화막3d를 통해 보디3c에 대향하여 설치된 게이트3e와, 이 게이트3e의 측벽에 형성된 측벽산화막3f를 포함한다.
이와 같이 절연체층의 위에 실리콘층이 형성되어 있는 기판은 SOI 기판이라고 불리우며, 절연체층상의 얇은 실리콘층에 형성된 MOS 트랜지스터는 박막SOI-MOS 트랜지스터라고 불리워진다. 이 SOI DRAM은 다시 박막 SOI-MOS 트랜지스터(3)의 소스/드레인 3b에 접속되는 커패시터(4)를 가진다. 메모리셀은 박막SOI-MOS트랜지스터(3)와 커패시터(4)를 가지고 있다.
[발명이 해결하고자 하는 과제]
이상과 같이 구성된 SOI-DRAM에서는, 메모리셀에 데이터를 간직한 상태, 다시 말하면 박막SOI-MOS 트랜지스터(3)를 비도통상태로 하여, 커패시터(4)에 데이터에 대응한 전위VSN을 간직하고 있는 상태로, 부유상태(3c)의 보디의 심부(深部)(3g)에 다수 캐리어가 축적되어 보디(3c)의 전위를 상승시키고, 소스/드레인 (3b)에서 소스/드레인(3a)에 흐르는 서브드레숄드 리이크 전류가 증대하며, 최종적으로 메모리셀에 축적된 데이터의 소실이 가속된다고 하는 문제가 생긴다. 이 보디전위의 상승은 트랜지스터(3)의 소스/드레인 (3a), (3b)와 보디(3c)와의 사이의 PN 접합의 역바이어스 리이크전류에 크게 의존하고, 이 접합특성의 개선은 어려운 과제로서 남아있다.
제59도는 박막SOI-MOS 트랜지스터가 형성되는 활성영역의 간략화된 평면도이다. 소스/드레인(3a), (3b) 및 보디(3c)를 포함하는 활성영역은, 소자간 분리절연막(5)에 의해서 둘러 싸이고, 도시되어 있지 않은 인접한 활성영역과 분리되어 있다.
보디(3c)에 다수 캐리어가 축적하지 않도록 이 제59도에 도시한 바와 같이, 보디영역(3c)을 L 자형으로 구부려서 컨택트홀(3ca)를 통해 접지전위 또는 부(-)의 전위를 주어서 보디(3c)를 플로우팅으로 하지 않은 것도 고려해 보았다. 그러나, 이 전위를 주기 위한 영역이 필요해지기 때문에, 이 영역이 비록 1개의 박막SOI-MOS 트랜지스터로서는 작더라도, 1G개(G=109)의 박막 SOI-MOS 트랜지스터를 가지는 DRAM전체로서는 큰 레이아웃 면적의 증대로 이어진다고 하는 문제를 발견하였다.
본 발명은 이상과 같은 문제점을 해결하기 위해서 이루어진 것으로, 박막 SOI-MOS 트랜지스터의 보디에 다수 캐리어가 축적하여 서브 스레숄드 리이크전류가 증대하는 것을 억제하는 것을 목적으로 하고 있다.
본 발명의 다른 목적은 메모리셀에 사용되는 박막SOI-MOS 트랜지스터의 보디에 다수 캐리어가 축적하여 SOI-DRAM의 데이터 유지시간을 짧게 하여 버리는 것을 억제하는 것을 목적으로 하고 있다.
[과제를 해결하기 위한 수단]
본 발명에 관계되는 반도체 기억장치는, 한 쪽 및 다른 쪽의 전극을 가지는 커패시터와, 한 편 및 다른 쪽의 소스/드레인, 한 편 및 다른 쪽의 소스/드레인에 끼워지는 보디 및 게이트를 가지고, 한편의 소스/드레인이 커패시터의 다른 쪽의 전극에 접속되는 MOS 트랜지스터를 포함하는 메모리셀 및, MOS 트랜지스터의 보디에 축적하는 전하를 배출하기 위한 전하배출수단을 구비하는 것이다.
또 MOS 트랜지스터의 다른 쪽의 소스/드레인에 접속되는 제1의 비트선을 구비하고, 전하배출수단은, MOS 트랜지스터의 보디에 축적하는 전하를 배출하기 위한 보디 리플레쉬전위를 제1의 비트선에 공급하는 보디 리플레쉬전위 공급수단을 가지는 것이다.
또한, 보디 리플레쉬 전위공급수단은, 제1의 비트선을 비트선 프리챠지 전위로 함과 동시에, 보디 리플레쉬때는 제1의 비트선을 보디 리플레쉬 전위로 하는 비트선 프리챠지 수단을 포함한다.
또한, 제1의 비트선과 쌍을 이루는 제2의 비트선을 구비하고, 보디 리플레쉬 전위공급수단은, 제1 및 제2의 비트선에 생기는 전위차를 증폭함과 동시에, 보디 리플레쉬때는 한편의 비트선의 전위를 보디 리플레쉬 전위로 하는 센스앰프를 포함한다.
또, 본 발명에 관계되는 반도체 기억장치는, 복수행 및 복수열에 배치되고, 한 쪽 및 다른 쪽의 전극을 가지는 커패시터와, 한쪽 및 다른 쪽의 소스/드레인, 한 편 및 다른 쪽의 소스/드레인에 끼워지는 플로우팅한 보디 및 게이트를 가지며, 한 편의 소스/드레인이 커패시터의 다른 쪽의 전극에 접속되는 MOS 트랜지스터를 각각이 포함하는 복수의 메모리셀, 복수열에 배치되고, 대응한 열에 배치되는 메모리셀의 다른 쪽의 소스/드레인이 접속되는 복수의 비트선쌍, 복수의 비트선쌍의 각각에 접속되며, 대응한 비트선쌍에 생긴 전위차를 증폭함과 동시에, 보디 리플레쉬시는 대응한 비트선쌍의 한 편의 비트선의 전위를 보디 리플레쉬전위로 하는 복수의 센스앰프, I/O 선쌍 및, 복수의 비트선쌍과 I/O 선 쌍과의 사이에 각각 접속되며, 선택적으로 1개의 비트선쌍과 I/O 선쌍을 도통상태로 함과 동시에, 보디 리플레쉬때는 복수의 비트선쌍중에서 복수쌍과 I/O 선 쌍을 도통상태로 하는 복수의 게이트수단을 구비하는 것이다.
또한, 보디 리플레쉬전위는 통상적으로 동작시의 비트선의 L 레벨보다도 낮다.
또한, 통상동작시의 비트선의 L 레벨은 MOS 트랜지스터의 게이트에 주어지는 L 레벨보다도 높고, 보디 리플레쉬 전위는 MOS 트랜지스터의 게이트에 주어지는 L 레벨이다.
또한, MOS 트랜지스터의 보디와의 사이에 커패시턴스를 가지는 도전영역 및, 보디리플레쉬때에 도전영역의 전위를 변화시키는 전위 제어수단을 구비한다.
또한 도전영역은 커패시터의 한편의 전극을 포함한다.
또, HOS 트랜지스터는, 반도체 기판과 반도체 기판상에 형성된 절연층과 절연층위에 형성된 반도체층을 가지는 SOI 기판에 있어서의 반도체층에 형성되며, 도전영역은 반도체 기판을 포함한다.
또한, 소정기간마다 셀 프리플레쉬를 행하는 슬리프 모드를 가지며, 슬리프 모드중에 MOS 트랜지스터의 보디에 축적하는 전하를 배출한다.
[발명의 실시의 형태]
[실시의 형태 1]
이하, 본 발명의 실시의 형태인 DRAM(Dynamic Random Access Memory)에 관해서 제1도∼제20도에 의거하여 설명한다. 먼저, 제1도를 참조하여, DRAMDM은 전원전위노드(10a)에 주어지는 전원전위Vcc 및 접지전위노드(10b)에 주어지는 또 하나의 전원전위인 접지전위Vss를 받아 구동하고, 전원전위Vcc와 접지전위Vss의 사이의 중간전위인 비트선플리챠지 전위VBLP(=1/2)(Vcc+Vss))를 출력하는 비트선프리챠지전위발생회로, (1/2)(Vcc+Vss)의 셀 플레이트 전위VCP를 출력하는 셀플레이트 전위 발생회로, 전원전위Vcc를 승합하여 승압전위Vpp를 출력하는 승압전위발생회로 및 접지전위Vss보다도 낮은 전위인 보디 리플레쉬전위VBR를 출력하는 보디리플레쉬 전위발생회로등의 내부전위를 발생하는 회로를 가지는 내부전위발생회로군(10)을 구비한다.
또한, DRAMDM은 외부에서 주어지는 외부 로우어드레스 스트로브신호 ext/RAS를 받아, 내부회로를 위한 로우어드레스 스트로브신호/RAS를 출력하는 /RAS 버퍼 20 및 외부에서 주어지는 외부칼럼 어드레스 스트로브신호 ext/CÅS 를 받아, 내부회로를 위한 칼럼 어드레스 스트로브신호/CAS를 출력하는/CÅS 버퍼(30)를 구비한다.
또, DRÅM DM은 리플레쉬 제어회로(40)를 구비하고, 이 리플레쉬 제어회로(40)는 /RAS 버퍼(20)로부터의 로우 어드레스 스트로브신호/RÅS 및 /CÅS 버퍼(30)로부터의 칼럼 어드레스 스트로브신호/CAS 를 받아, 로우 어드레스 스트로브신호/RÅS가 H 레벨로부터 L 레벨로 변화하기 전에 칼럼 어드레스 스트로브신호/CAS 가 H 레벨로부터 L 레벨로 변화하는 CBR(/CAS Before/RAS)타이밍을 검지하면 H 레벨이되는 CBR 검지신호 CBR, CBR 검지신호 CBR가 8k(213)회 H 레벨로 변화할 때마다 H 레벨로 변화하는 보디리플레쉬신호 BRE 및 보디 리플레쉬 신호 BRE가 H 레벨로 변화한 CBR 사이클의 다음 CBR 사이클 이외는 CBR 검지신호 CBR가 CBR 타이밍을 검지해서 H 레벨로 변화하는데 따라서 증가(increment)되는 리플레쉬 어드레스신호 REFA0-REFÅ14를 출력한다.
또, DRÅM DM은 외부에서 주어지는 어드레스신호 Åi(i=0, 1, …, 14), /RAS 버퍼(20)로부터의 로우 어드레스 스트로브신호 /RAS, /CÅS 버퍼(30)로부터의 칼럼 어드레스 스트로브신호/CAS, 리플레쉬 제어회로(40)로부터의 리플레쉬 어드레스신호 REFAi, CBR 검지신호 CBR 및 보디 리플레쉬신호 BRE를 받아, 내부회로를 위한 로우 어드레스신호 RAi, /RAi(i=0, 1, …, 14) 및 칼럼 어드레스신호 CÅi/CAi(i=0, 1, …,9)을 출력하는 어드레스 버퍼(50)를 구비한다.
이 어드레스버퍼(50)는 CBR 검지신호CBR가 CBR 타이밍의 검지를 나타내지 않은 L 레벨일 때는, 로우 어드레스 스트로브 신호/RÅS가 H 레벨로부터 L 레벨로 변화하는데 따라서 로우 어드레스로서 래치한 어드레스 신호Åi와 리플레쉬 제어회로(40)에서의 리플레쉬 어드레스신호 REFAi중 어드레스 신호Åi를 선택하고, 로우 어드레스신호 RAi를 어드레스신호 Ai와 같은 논리로, 로우 어드레스신호/RÅi를 어드레스신호 Åi와 역논리로 하여, CBR 검지신호 CBR 가 CBR 타이밍의 검지를 나타내는 H 레벨일 때는, 어드레스 신호 Åi와 리플레쉬 어드레스 신호 REFÅi중 리플레쉬 어드레스 신호 REFAi를 선택해서, 로우 어드레스 신호 RAi를 리플레쉬 어드레스신호 REFÅi와 같은 논리로, 로우 어드레스신호/RAi를 리플레쉬 어드레스신호 REFAi와 역논리로 한다.
어드레스버퍼(50)는 다시 로우 어드레스 스트로브신호 /RÅS가 L 레벨일 때에 칼럼어드레스 스트로브신호/CÅS 가 H 레벨로부터 L 레벨로 변화하는데 따라서 어드레스신호 Åi를 칼럼어드레스로서 래치하고, 칼럼 어드레스신호 CAi를 어드레스신호 Åi와 같은 논리로, 칼럼 어드레스신호 /CAi를 어드레스 신호 Ai와 역논리로 한다. 또, 어드레스버퍼(50)는 보디 리플레쉬신호 BRE가 보디 리플레쉬 모드를 나타내는 H 레벨일 때는, 로우 어드레스신호 RÅi및 /RAi를 동시에 디스에이블상태의 L 레벨로 하며, 칼럼어드레스신호 CÅi및 /CAi도 동시에 디스에이블상태의 L 레벨로 한다) 또, DRÅM DM은 어드레스버퍼(50)로부터의 로우 어드레스신호 RAi, /RÅi를 받아, RA0, RÅ0, RÅ1,/RÅ1에 따라서 하나가 H 레벨이 되는 로우 프리디코드신호 X0-X3, RA2,/ RA2, RA3, /RÅ3에 따라서 하나가 H 레벨이 되는 로우 프리디코드 신호 X4-X7, RA4, /RÅ4, RÅ5, /RÅ5에 따라서 하나가 H 레벨로 되는 로우 프리디코드신호 X8-X11, RÅ6, /RA6, RÅ7, /RÅ7에 따라서 하나가 H 레벨이 되는 로우 프리디코드신호 X12-X15, RA9, RA9, RÅ10, RA10에 따라서 하나가 H 레벨이 되는 로우 프리디코드신호 X16-X19, RA11, /RÅ11, RA12, /RA12에 따라서 하나가 H 레벨이 되는 로우 프리디코드신호 X20-X23및 RÅ13, /RÅ13, RA14, RÅ14에 따라서 하나가 H 레벨이 되는 로우 프리디코드신호 X24-X27를 출력하는 로우프리디코더(60)를 구비한다.
또 DRAM DM은 메모리 어레이(70)를 구비하고, 메모리어레이(70)는 복수행 및 복수열에 배치된 256M(32k×8k)개의 메모리셀을 각각이 가지는 4개의 서브메모리어레이를 가지며, 각 서브 메모리어레이는 각각이 2M(256×8k)개의 메모리셀을 가지는 128개의 메모리블록으로 분할되고, 각 메모리블록은 복수행에 배치되어, 각각이 대응한 행에 배치되는 8k(8192)개의 메모리셀에 접속되는 256개의 워드선과 복수열에 배치되고, 각각이 대응한 열에 배치되는 256개의 메모리셀에 접속되는 8k(8192)의 비트선쌍을 가지고 있다. 그리고, 각 메모리블록은 각각이 1k(1024)의 비트선쌍을 가지는 8개의 서브메모리블록에 분할되어 있다.
또, DRÅM EM은 로우디코더(80)를 구비하고, 이 로우디코더(80)는 메모리 블록에 대응하여 512개의 로우디코더블록에 분할되며, 각 로우디코더블록이 로우프리디코더(60)로부터의 로우 프리디코드신호 X0-X15와 로우디코더블록에 대응한 블록선택신호 BSj(j=0, 1, …, 511)의 하나를 받아, 선택된 로우디코더블록에 대응하는 256개의 워드선중 로우프리디코드신호 X0-X15에 따른(즉 로우 어드레스신호 RA0, /RA0-RA7, /RA7에 따른)1개를 전원전위Vcc 보다도 높은 워드선 승압레벨로 한다.
또한, DRAM DM은 어드레스버퍼(50)로부터의 칼럼어드레스신호 CÅi, /CAi를 받고, CA0, /CA0, CA1, /CA1에 따라서 하나가 H 레벨이 되는 칼럼 프리디코드신호 Y0-Y3, CA2, /CA2, CA3, /CÅ3에 따라서 하나가 H 레벨이 되는 칼럼 프리디코드신호 Y4-Y7, CA4, /CA4,CA5, /CA5에 따라서 1개가 H 레벨이 되는 칼럼프리디코드신호Y8-Y11, CA6, /CA6, CA7, /CA7에 따라서 하나가 H레벨이 되는 칼럼프리디코드신호Y12-Y15, CA8, /CA8, CA9, /CA9에 따라서 1개가 H레벨이 되는 칼럼프리디코드신호Y16-/Y19를 출력하는 칼럼프리디코더(90)를 구비하고 있다.
DRAMDM은 다시 칼럼디코더(100)를 구비하고, 이 칼럼디코더(100)는 각 서브메모리어레이내의 서브메모리블록의 열에 대응하여 분할되는 32개의 칼럼디코더블록을 가지며, 각 칼럼디코더블록은 같은 서브메모리어레이에 포함되는 128의 메모리블록에 공통하여 설치된다. 각 칼럼디코더블록은 칼럼프리디코더(90)로부터의 칼럼프리디코드신호Y0-Y19를 받고, 칼럼프리디코드신호 Y4-Y19에 따라서 하나가 H레벨이 되는 칼럼선택신호 CSLk(k=0,1, …, 255)를 출력한다. 이 칼럼선택신호 CSLk에 의거해서, 블록선택신호 BSj에 의해 선택된 4개의 메모리블록의 각 서브메모리블록으로부터 4쌍씩 비트선이 선택되고, 메모리어레이 전체에서는 128의 비트선쌍이 선택된다. 칼럼디코더(100)는 32개의 칼럼디코더블록에 의해 선택된 128의 비트선쌍으로부터 판독되는 128비트의 데이터에서 칼럼프리디코드신호Y0-Y3에 따라서 32비트를 선택하기 위한 데이터선택신호 DSm(m=0, 1, …, 127)도 아울러 출력한다.
DRMM DM은, 메모리블록에 대응하여 각각이 8k(8192)개의 센스앰프를 포함하는 516의 센스앰프블록에 분할되고, 516의 센스앰프블록중 508의 센스앰프볼록이 2개의 메모리블록의 사이에 설치되어, 인접한 2개의 메모리블록에 대응하여 공유되며 (이른바 공용센스앰프구성), 2개의 센스앰프 블록의 사이에 설치된 하나의 메모리블록은 이 2개의 센스앰프블록에 대응하는 센스앰프군 빛 비트선을 통해 출력되는 메모리셀의 데이터를 출력하거나, 메모리셀에 기록되는 데이터를 비트선에 전하기 위한 로컬I/O선과 글로벌I/O선을 포함하는 I/O회로등의 회로를 가지는 메모리어레이주변회로군110을 구비한다.
DRAM DM은 다시 블록관계 신호발생회로(120)를 구비하고, 이 블록관계 신호 발생회로(120)는 /RAS 버퍼(20)로부터의 로우 어드레스 스트로브신호/RÅS와, 리플레쉬 제어회로(40)로부터의 보디 리플레쉬신호 BRE와, 어드레스 버퍼(50)로부터의 로우 어드레스신호 RA8, /RÅ8와 로우프리디코더60로부터의 로우 프리디코드신호 X16-X27를 받아, 로우 어드레스 스트로브신호 /RAS가 L 레벨로 내려가면 로우 어드레스신호 RA8, /RA8및 로우 프리디코드신호 X16-X27에 따라서(다시 말하면 로우 어드레스신호 RÅ8, /RA8- RÅ14, /RA14에 따라서)선택된 4개의 H 레벨이 되는 블록선택신호 BSj(j=0, 1, …, 511)를 출력한다. 이 블록선택신호 BSj는, 보디리플레쉬신호 BRE가 보디리플레쉬모드를 나타내는 H 레벨일 때는, 로우 어드레스신호 RA8및 /RA8이 동시에 디스에이블상태의 L 레벨이 되기 때문에, 모두 비선택상태의 L 레벨이 된다.
또한, 블록관계 신호발생회로(120)는 로우 어드레스신호 RA8, /RA8및 로우프리디코드신호 X16-X27에 의해서 선택된 메모리블록과 센스앰프를 공유하는 메모리블록에서의 비트선쌍을 대응한 센스앰프로부터 분리하기 위한 비트선분리(isolation) 신호/BLIn(n=0, 1, …, 1023), 선택된 메모리셀블록에 대응한 센스앰프를 활성화하기 위한 센스앰프 인에이블신호/PSEP, NSEP, (p=0, 1, …, 515), 대응한 메모리셀블록에서의 비트선쌍의 전위를 비트선 프리챠지전위VBLP에 프리챠지하기 위한 프리챠지신호 PRP및 선택된 메모리셀블록에 대응한 로컬 I/O 선을 글로벌 I/O 선에 접속하기 위한 선택신호 SELP를 출력한다. 그리고, 보디 리플레쉬신호 BRE가 보디 리플레쉬모드를 나타내는 H 레벨일때는, 비트선분리신호/BLIn은 모두 Vpp레벨로, 센스앰프인에이블신호/PSEp는 모두 디스에이블상태의 H 레벨로, 센스앰프 인에이블신호 NSEp는 모두 디스에이블상태의 L 레벨로, 프리챠지신호 PRp은 모두 프리챠지를 지시하는 H 레벨로 된다. 선택신호 SELp는 CBR 검지신호 CBR이 H 레벨일 때 모두 디스에이블상태의 L 레벨로 된다.
또한, 보디리플레쉬신호 BRE가 L레벨일 때는, 프리챠지신호PRp중 선택된 블록에 대응한 것이 로우 어드레스 스트로브신호 /RAS 가 L레벨로 변화하는데 따라서 프리챠지의 중단을 지시하는 L레벨로 되고, 로우 어드레스 스트로브신호/RÅS가 H레벨로 변화하는데 따라서 프리챠지를 지시하는 H레벨이 된다.
또 DRAMDM은 로우어드레스 스트로브신호/RAS 및 칼럼 어드레스 스트로브신호/CÅS를 받고, 외부에서 라이트콘트롤신호/W 및 출력 인에이블신호 ext/0E를 받아, 기록을 지시하는 라이트인에이블신호/WE 및 판독을 지시하는 내부회로를 위한 출력인에이블신호/OE를 출력하는 기록/판독 제어 회로(130)를 구비한다. 출력인에이블신호/0E는 외부에서의 출력인에이블신호 ext/0E 가 L레벨로 변화하는데 따라서 L 레벨이 되며, H 레벨로 변화하는데 따라서 H 레벨이 된다. 또한, 라이트 인에이블신호/WE는 로우 어드레스 스트로브신호/RAS가 L 레벨로 변화하고 나서 라이트콘트롤신호/W가 L 레벨로 변화하고, 칼럼 어드레스 스트로브신호/CÅS가 L 레벨로 변화하면 L 레벨이 된다.
또, DRÅM DM은 기록/판독 제어회로(130)로부터의 라이트 인에이블신호 /WE 및 출력 인에이블신호/0E를 받아, 라이트 인에이블신호/WE가 기록을 나타내는 L 레벨일 때는, 외부에서 주어지는 32비트의 데이터 Dq(q=0, 1, ……, 31)에 응한 데이터를 메모리어레이 주변회로군 110에 있어서의 I/O회로에 주고, 출력인에이블신호 /0E가 판독을 나타내는 L레벨일 때는, 메모리어레이 주변회로군110에 있어서의 I/O회로에서 출력되는 데이터에 응한 데이터 Dq를 외부에 출력하는 입출력버퍼(140)를 구비한다.
제2도는 제1도에 표시된 메모리어레이(70), 로우디코더(80), 칼럼디코더(100) 및 메모리어레이 주변회로군(110)의 배치관계를 나타내고 있고, DRÅM 칩 DM은 4개의 서브메모리어레이(71)를 구비하며, 각 서브메모리어레이(71)는 128의 메모리블록(72)을 가지고, 각 메모리블록(72)은 8개의 서브메모리블록(73)을 가지고 있다. 또한, DRÅM 칩 DM은 로우디코더(80)를 구비하며, 로우디코더(80)는 각각이 메모리블록(72)에 대응하여 설치된 512의 로우디코더롤록(81)을 가진다. 또 DRÅM 칩 DM은 칼럼디코더(100)를 구비하고, 칼럼디코더블록(100)은 같은 서브 메모리어레이(71)내의 서브메모리블록(73)의 열에 대응하여 대응하는 열의 128의 서브메모리블록(73)에 공통으로 설치되는 칼럼디코더블록(101)을 가진다. 또 DRAM칩 DM은 메모리블록(72)을 끼어 설치되는 센스앰프블록(111) 및 서브메모리블록(73)의 열에 대응하고, 이 열의 양측에 2대씩 대응하는 서브메모리블록(73)을 끼고 설치되는 (도면에서는 쌍을 1개의 선으로 나타내고 있다)글로벌 I/O선 쌍 112d를 구비한다.
제3도는 리플레쉬 제어회로(40)를 나타내고 있고, 리플레쉬 제어회로(40)는 로우 어드레스 스트로브신호/RÅS 및 칼럼어드레스 스트로브신호/CÅS를 받아, 로우 어드레스 스트로브신호 /RAS가 L레벨로 변화하기 전에 칼럼어드레스 스트로브신호/CÅS가 L레벨로 변화하면 CBR 타이밍을 검지한 것을 나타내는 H레벨이 되고, 로우 어드레스 스트로브신호/RAS가 L레벨로부터 H레벨로 변화하는데 따라서 H레벨로부터 L레벨로 변화하는 CBR검지신호 CBR를 출력하는 CBR 검지회로(41)를 가진다.
또한, 리플레쉬 제어회로(40)는 CBR 검지신호 CBR, 보디리플레쉬신호 BRE 및 로우 어드레스 스트로브신호/RAS를 받고, 전의 CBR 리플레쉬 사이클로 보디 리플레쉬신호 BRE가 L 레벨일 때는, CBR 검지신호 CBR가 CBR 타이밍을 검지한 것을 나타내는 H레벨이 되면 어드레스 증가(increment)를 지시하는 H레벨로 변화하고, 전의 CBR 리플레쉬사이클로 보디리플레쉬신호 1BRE가 보디리플레쉬모드를 나타내는 H레벨이 될때는, CBR검지신호 CBR가 H레벨로 변화하더라도 L레벨인채 변하지 않는 어드레스증가신호 AIN을 출력하는 어드레스증가 제어회로(42)를 가진다.
또 리플레쉬제어회로(40)는 어드레스증가신호 ÅIN을 받아, 이 어드레스 증가신호 AIN 이 H 레벨로 변화하는데 따라서 증가되는 리플레쉬 어드레스신호 REFÅ0, REFÅ1, …, BEFÅ14를 출력하는 리플레쉬 어드레스 발생회로(43)를 가진다. 리플레쉬 어드레스신호 REFÅ0, REFÅ1, …, BEFÅ14는 어드레스증가신호 AIN이 H 레벨로 변화할 때마다 예컨대 (BEFÅ0, REF Å1, …,REFA14)= (L, L, L, L, L, L, L, L, L, L, L, L, L, L,L)부터 (REFÅ0, REFA1, …, REFA14)=(H, L, L, L, L, L, L, L, L, L, L, L, L, L, L)으로, 다음은(REFÅ0, REFÅ1, …, REFA14)=(H, H, L, L, L, L, L, L, L, L, L, L, L, L, L)으로, 그 다음은 (REFA0, REFA1, …, REFA14)=(H, H, L, L, L, L, L, L, L, L, L, L, L, L, L)으로 하는 식으로 증가되어 (REFÅ0, REFÅ1, …, REFA14)=(H, H, H, H, H, H, H, H, H, H, H, H, H, H, H)까지 증가되면, 다음에는 다시 (REFA0, REFA1, …, REFA14)=(L, L, L, L, L, L, L, L, L, L, L, L, L, L, L)부터 증가된다.
리플레쉬 어드레스신호 REFA0, REFA1, …, REFÅ14가 (REFA0, REFA1, …, REFA14)= (L, L, L, L, L, L, L, L, L, L, L, L, L, L, L) 부터 (REFA0, REFA1, …, REFÅ14)=(H, H, H, H, H, H, H, H, H, H, H, H, H, H, H)까지 증가되면, 메모리셀의 리플레쉬가 한바퀴 돈(一巡)것이 된다. 이 실시의 형태에서는 215(32k)회 증가하면 리플레쉬가 한바퀴 돌기 때문에, 32k리플레쉬 사이클의 DRAM라고 하는것이 된다. 다시 말하면, 리플레쉬타임이 128msec 라고 하면, 4μsec(128msec /32k) 마다 리플레쉬 어드레스신호 REFA0, REFA1, …, REFÅ14를 증가하여 리플레쉬를 행하는 일이 요구된다.
또 리플레쉬제어회로(40)는 리플레쉬 어드레스신호REFÅ12를 받아, 이 리플레쉬 어드레스신호 REFA12의 L레벨로부터 H레벨로의 변화에 따라서 보디리플레쉬모드를 나타내는 H레벨로 변화하고, 로우어드레스 스트로브신호 /RAS의 H레벨로의 상승에 따라서 다시 L레벨이 되는 보디 리플레쉬신호 BRE를 출력하는 보디 리플레쉬신호 발생회로(44)를 구비한다. 보디 리플레쉬신호 BRE는 리플레쉬 어드레스신호 REFA0, REFA1, …, REFÅ14가 (REFÅ0, REFÅ1, …, REFÅ14)=(L, L, L, L, L, L, L, L, L, L, L, L, L, L, L)부터(REFA0, REFÅ1, …, REFÅ14)=(H, H, H, H, H, H, H, H, H, H, H, H, H, H, H)까지 증가되는 메모리셀의 리플레쉬가 한 바퀴 도는 리플레쉬 피리어드의 사이에 4회 H 레벨로 변화한다.
즉, 보디리플레쉬신호 BRE는 (REFÅ0, REFÅ1, …, REFA14)=(H, H, H, H, H, H, H, H, H, H, H, H, L, L, L)부터 (REFA0, REFA1, …, REFA14)=(L, L, L, L, L, L, L, L, L, L, L, L, H, L, L)으로 증가될 때, (REFA0, REFÅ1, …, REFA14)=(H, H, H, H, H, H, H, H, H, H, H, H, L, H, L)부터 (REFÅ0, REFA1, …, REFA14)=(L, L, L, L, L, L, L, L, L, L, L, L, H, H, L)으로 증가될 때, (REFÅ0, REFÅ1, …, REFA14)=(H, H, H, H, H, H, H, H, H, H, H, H, L, L, H)부터 (REFÅ0, REFÅ1, …, REFA14)=(L, L, L, L, L, L, L, L, L, L, L, L, H, L, H)에 증가될 때 및 (REFA0, REFÅ1, …, REFA14)=(H, H, H, H, H, H, H, H, H, H, H, H, L, H, L)부터 (REFÅ0, REFA1, …, REFA14)=(L, L, L, L, L, L, L, L, L, L, L, L, H, H, H)로 증가될 때의 4회 H 레벨로 변화한다.
그리고, 어드레스증가 제어회로(42)는 인버터(42a), 보디리플레쉬신호 BRE와, 인버터(42a)에서 출력되는 CBR 검지신호 CBR의 반전신호 /CBR를 받아, 보디 리플레쉬신호 BRE가 H레벨일 때 CBR검지신호 CBR가 CBR타이밍을 검지한 것을 나타내는 H레벨로 부터 CBR리플레쉬사이클이 종료한 것을 나타내는 L레벨로 변화하는데 따라서 H레벨로 변화하고, 다음의 CBR리플레쉬사이클이 종료하여 CBR 검지신호 CBR가 L레벨로 변화하는데 따라서 L레벨로 변화하는 어드레스증가스크린신호 AIS를 출력하는 어드레스증가 스크린회로(42b) 및 CBR검지신호 CBR의 반전신호/CBR과 어드레스증가 스크린신호 AIS를 받아, 어드레스증가 스크린신호 AIS가 L레벨 또는 CBR 검지신호 CBR가 CBR 타이밍을 검지한 것을 나타내는 H레벨이면, 어드레스증가신호 ÅIN을 어드레스 증가를 지시하는 H레벨로 하고, 어드레스증가 스크린신호 ÅIS가 H레벨이면 CBR검지신호 CBR에 상관없이 어드레스증가신호 AIN을 L레벨로 하는 어드레스증가신호 발생회로(42c)를 가진다.
어드레스증가 스크린회로(42b)는 CBR검지신호 CBR의 반전신호 /CBR를 받고, 이 반전신호 /CBR를 지연 또는 반전시킨 신호를 출력하는 반전지연회로(42ba), NAND 회로(42bb), NOR 회로(42bc), 인버터(42bd), NAND 회로(42be), NÅND 회로(42bf) 및 NÅND 회로(42bf)로 RS 플립플롭회로를 구성하는 NÅND 회로(42bg)를 포함한다. 반전지연회로(42ba)는 홀수단(奇數段)의 직렬로 접속된 인버터를 포함한다. 또한 어드레스증가신호 발생회로(42c)는 NOR 회로(42ca)를 포함한다.
또 어드레스발생회로(43)는 같은 구성인 15의 카운터셀(43a), (43b), (43c), …, (43d), (43e), (43f)를 가지는 리플레쉬 어드레스용 카운터회로 및 카운터셀(43a), (43b), (43c), …, (43d), (43e), (43f)에서의 카운트신호 CNT0, CNT1, CNT2, …, CNT11, CNT12, CNT13, CNT14를 받아, 리플레쉬 어드레스신호 REFA0, REFA1, REFA2, …, REFÅ11, REFA12, REFA13, REFA14를 출력하는 15의 인버터(43g), (43h), (43i), …, (43j), (43k), (43m), (43n)을 포함한다. 카운터셀(43a),(43b),(43c), …, (43d), (43e),(43f)의 각각은 입력신호의 L레벨로부터 H레벨로의 변화에 따라서 출력신호를 변화시킨다.
또 보디리플레쉬신호 발생회로(44)는 홀수단의 직렬로 접속된 인버터를 포함하고, 리플레쉬 어드레스신호 REFA12를 지연 또는 반전한 신호를 출력하는, 반전지연회로(44a), NAND 회로(44b), 반전지연회로(42ba)와 같은 구성의 반전지연회로(44c), NAND 회로(44d), NAND 회로(44d)로 RS 플립플롭회로를 구성하는 NÅND 회로(44e) 및 인버터(44f)를 포함한다.
또 제4도를 참조하여 리플레쉬제어회로(40)에 있어서의 CBR 검지회로(41)에 관해서 설명한다. 이 CBR 검지회로(41)는, 인버터(41a), (41b), NÅND 회로(41c), NÅND 회로(41c)로 플립플롭회로를 구성하는 NAND 회로(41d), NÅND회로(41e), NAND 회로(41e)로 플립플롭회로를 구성하는 NAND 회로(41f) 및 인버터(41g)를 포함한다.
여기서 제5도 및 제6도를 참조하여 리플레쉬제어회로(40)의 동작을 설명하여 둔다. 처음에, 제5도를 참조하여 보디리플레쉬신호 BRE 가 H레벨로 변화할 때 및 그 후의 어드레스증가 제어회로(42)의 동작에 관해서 설명하여 두자. 우선, 칼럼어드레스스트로브신호 /CAS가 제5도의(b)에 도시한 바와 같이 시각 t0에서 L레벨로 변화한 후에, 로우 어드레스 스트로브신호 /RAS가 제5도의(a)에 도시한 바와 같이 시각 t1에서 L레벨로 변화하면, CBR 검지신호 CBR가 제5도의(c)에 도시한 바와 같이 CBR 리플레쉬타이밍을 검지한 것을 나타내는 H레벨로 변화하고, 인버터(42a)에서 출력되는 반전신호/CBR는 L레벨로 변화한다.
이 때, 보디리플레쉬신호 BRE 는 제5도의(d)에 도시한 바와 같이 L레벨이기 때문에, 이 보디리플레쉬신호 BRE를 받는 NÅND 회로(42be)는 출력신호(S3)를 제5도의(g)에 도시한 바와 같이 H레벨로 한 채로이다. 또한, L레벨로 변화한 반전신호 /CBR를 받는 NAND회로 (42bb)도 출력신호(S1)를 제5도의(e)에 도시한 바와 같이 H레벨로 한 채이고, 이 H레벨의 출력신호(S1)를 받는 NOR회로(42bc)는 L레벨의 신호를 출력한채이기 때문에, 인버터(42bd)의 출력신호(S2)는 제5도의(f)에 도시한 바와 같이 H레벨인 채로 있게 된다. 따라서 NAND 회로 (42bf) 및 (42bg)으로 이루어지는 RS 플립플롭회로는, 어드레스증가 스크린신호 AIS를 제5도의(h)에 도시한 바와 같이 L레벨을 유지한 채로이다. 그리고 동시에 L레벨의 반전신호/CBR 및 어드레스증가 스크린신호 AIS를 받는 어드레스증가신호 발생회로(42c)의 NOR회로(42ca)는 어드레스증가신호 AIN을 제5도의(i)에 도시한 바와 같이 H레벨로 한다. 그 다음 보디리플레쉬신호 BRE가 제5도의(d)에 도시한 바와 같이 시각 t2에서 H레벨로 변화한다.
그리고, 로우 어드레스 스트로브신호 /RÅS 및 칼럼어드레스 스트로브신호 /CÅS가 각각 제5도의(a) 및 (b)에 도시한 바와 같이 시각t3에서 H레벨로 변화하면, CBR검지신호CER가 제5도의(c)에 도시한 바와 같이 로우 어드레스 스트로브신호/RAS의 H레벨로의 변화에 따라서 L레벨로 변화하고, 인버터(42a)에서 출력되는 반전신호/CBR는 H레벨로 변화한다. 또 어드레스 증가신호 발생회로(42c)는 반전신호/CBR 이 H레벨로 변화한 것을 받아, 어드레스증가신호 AIN을 제5도의(i)에 도시한 바와 같이 L 레벨로 변화시킨다. 이 때, 보디 리플레쉬신호 BRE는 제5도의(d)에 도시한 바와 같이 시각 t4까지는 또 H레벨이기 때문에 동시에 H 레벨의 반전신호/CBR 및 보디리플레쉬신호 BRE를 받는 NAND 회로(42be)는 출력신호(S3)를 제5도의(g)에 도시한 바와 같이 시각 t4까지의 기간 L레벨로 한다.
그리고, NAND 회로(42bf)는 L레벨의 출력신호(S3)를 받아 어드레스증가 스크린신호 ÅIS를 제5도의(h)에 도시한 바와 같이 H레벨로 세트한다. 또, 반전신호 /CBR가 H레벨로 변화한 뒤, 시각 t4이 되어서 반전지연회로(42ba)의 출력신호 L레벨로 변화하기 때문에, NÅND 회로(42bb)에서 출력되는 출력신호(S1)는 제5도의(e)에 도시한 바와 같이 시각 t4까지의 소정기간 L레벨이 된다. 그러나, 이 때 보디 리플레쉬신호 BRE 는 H레벨이기 때문에, NOR회로(42bc)는 출력신호를 L레벨로, 인버터(42bd)는 출력신호(S2)를 제5도의(f)에 도시한 바와 같이 H레벨로 한 채로가 된다.
그리고, CBR 검지신호CBR이 L레벨로 변화하고 나서 소정시간이 경과했을때, 반전지연회로(42ba)의 출력신호가 L레벨로 되면, NAND회로(42bb)의 출력신호(S1)는 제5도의(e)에 도시한 바와 같이 시각t4에서 H레벨로 되돌아간다. 또한, 로우 어드레스 스트로브신호/RÅS가 H레벨로 변화한 데 따라서 보디리플레쉬신호 BRE는 제5도의(d)에 도시한 바와 같이 시각t4에서 L레벨로 변화한다.
그 다음에, 다시 칼럼어드레스 스트로브신호/CAS가 제5도의(b)에 도시한 바와 같이, L레벨로 변화한 뒤, 로우 어드레스 스트로브신호 /RAS가 제5도의(a)에 도시한 바와 같이 시각t6에서 L레벨로 변화하면, CBR검지신호 CBR는 제5도의(c)에 도시한 바와 같이 H레벨로 변화하며, 인버터(42a)에서 출력되는 반전신호/CBR는 L레벨로 변화한다. 그러나, 시각t0으로부터 시각t4까지의 전의 CBR 리플레쉬사이클로 보디리플레쉬신호 BRE가 H레벨이 된 것에 의해서, 어드레스증가 스크린신호AIS가 제5도의(h)에 도시한 바와 같이 H레벨로 되어 있기 때문에, 어드레스증가 신호발생회로(42c)의 NOR 회로(42a)는 어드레스증가신호AIN을 제5도의(i)에 도시한 바와 같이 L레벨로 한 채로 된다. 다시 말하면, 보디리플레쉬신호BRE가 H레벨이 된 CBR 리플레쉬 사이클의 다음의 CBR 리플레쉬사이클에서는, 어드레스증가 신호 ÅIN이 CBR 검지신호CBR에 따라서 H레벨이 되는 것이 스크린되어 있는 것이다.
그리고, 로우 어드레스 스트로브신호 /RAS 및 칼럼어드레스 스트로브신호 /CAS가 각각 제5도의 (a) 및 (b)에 도시한 바와 같이 시각t7에서 H레벨이 되면, CBR검지신호 CBR는 로우 어드레스 스트로브신호 /RÅS가 H레벨로 변화한 데 따라서, 제5도의 (c)에 도시한 바와 같이 L레벨로 변화한다. 또 NÅND회로 (42bb)에서 출력되는 출력신호(S1)는 제5도의(e)에 도시한 바와 같이 시각t3으로부터 시각t4까지와 마찬가지로 CBR검지신호 CBR의 L레벨로의 변화에 따라서 시각t8까지의 소정기간 L레벨이 된다. 이 때 보디리플레쉬신호 BRE는, 제5도의(d)에 도시한 바와 같이 L레벨이기 때문에, 동시에 L레벨의 보디리플레쉬신호 BRE 및 출력신호(S1)을 받는 NOR회로 (42bc)는 출력을 H레벨로 하고, 인버터(42bd)는 출력신호(S2)를 제5도의 (f)에 도시한 바와 같이 L레벨로 한다. 따라서 L레벨의 출력신호(S2)를 받는 NAND 회로 (42bg)는 출력을 H레벨로 하고, 한편, L레벨의 보디리플레쉬신호 BRE를 받는 NAND회로(42be)도 출력신호(S3)를 제5도의(g)에 도시한 바와 같이 H레벨로 한 채로이기 때문에, NÅND회로(42bf)에서 출력되는 어드레스증가 스크린신호AIS는 제5도의(h)에 도시한 바와 같이 L레벨로 리셋트된다.
다음에, 다시 보디리플레쉬신호 BRE가 H레벨로 상승할 때 까지는 4μsec 마다 시각t5으로부터 시각t8까지와 마찬가지의 CBR 리플레쉬사이클이 실행된다. 여기서는 설명을 생략하고 있지만, 통상의 리이드 또는 라이트사이클은 CBR 리플레쉬사이클의 사이(예컨대 시각t8으로부터 시각t9까지의 사이)에 실행된다. 또한, 보디리플레쉬를 실행하기 위한 CBR 리플레쉬사이클도, 통상의 리플레쉬동작을 실행하기 위해서 4μsec마다 실행되는 CER 리플레쉬사이클의 사이에 실행된다. 이와 같이 보디리플레쉬모드의 지시와 통상의 리플레쉬모드의 지시를, 같은 CBR 타이밍으로 행하고 있기 때문에, 보디리플레쉬신호 BRE가 H레벨로 되어 보디리플레쉬동작이 실행될 때는 통상의 리플레쉬동작이 행하여지지 않기 때문에, 보디리플레쉬모드로 설정된 CBR 리플레쉬사이클의 다음의 CBR 리플레쉬 사이클로는 리플레쉬 어드레스신호 REFÅi를 증가하지 않도록 하여, 보디리플레쉬동작을 행하였기 때문에 통상의 리플레쉬가 행하여 지지 않은 리플레쉬 어드레스에 대응하는 메모리셀의 통상의 리플레쉬를 행하도록 하고 있다.
다음에 제6도를 참조하여 리플레쉬 제어회로(40)의 동작에 관해서 설명한다.
우선 최초에 카운터셀(43a), (43b), … ·, (43f)에서 출력되는 카운트신호 CNT0, CNT1, … ·, CNT14는 모두 L레벨로 세트되어 있는 것으로 한다. 즉 리플레쉬 어드레스신호 REFÅ0-REFÅ14는 각각 제6도의(f)-(k)에 도시한 바와 같이 모두H레벨로 초기화되어 있다. 그리고, 칼럼어드레스 스트로브신호 /CAS가 제6도의(b)에 도시한 바와 같이, 시각t0에서 L레벨로 변화한뒤, 로우 어드레스 스트로브신호 /RÅ S가 제6도의 (a)에 도시한 바와 같이, 시각t1에서 L레벨로 변화하면, CBR 검지신호CBR이 제6도의 (c)에 도시한 바와 같이 H레벨로 변화한다. 그렇게 하면 어드레스 증가신호ÅIN은, 전의 CBR 리플레쉬사이클에서 보디리플레쉬신호 BRE가 H레벨로 변화하지 않고 있기 때문에 CBR검지신호 CBR에 따라서 H레벨이 된다.
그렇게 하면, 카운터셀(43a)는 어드레스증가신호 AIN이 H레벨로 변화하는데 따라서, 카운트신호CNT0을 L레벨에서 H레벨로 변화시키고, 카운터셀(43b)는 카운트신호 CNT0가 H레벨로 변화한데 따라서 카운트신호CNT1를 L레벨로부터 H레벨로 변화시킨다. 마찬가지로 하여, 카운터셀(43c), ·…, (43d), (43e), (43f)는 입력의 카운트신호 CNTr가 H레벨이 되는데 따라서, 출력의 카운트신호 CNTR+1을 H레벨로 변화시킨다. 따라서 리플레쉬 어드레스신호 REFA0-REFA14는, 제6도의(e)-(k)에 도시한 바와 같이 모두L레벨로 변화한다. 그리고, 로우 어드레스 스트로브신호 /RAS 및 칼럼어드레스 스트로브신호/CAS가 각각 제6도의(a) 및 (b)에 도시한 바와 같이 시각t2에서 H레벨로 변화하면, CBR검지신호 CBR가 제6 도의 (c)에 도시한 바와 같이 로우 어드레스 스트로브신호/RAS의 H레벨로의 변화에 따라서 L레벨로 변화한다.
그리고, 다시 칼럼 어드레스 스트로브신호/CAS가 제6도의 (b)에 도시한 바와 같이, 시각t3에서 L레벨이 된 뒤, 로우 어드레스 스트로브신호/RÅS가 제6도의 (a)에 도시한 바와 같이 시각t4에서으로 L레벨이 되면, CBR검지신호 CBR는 제6도의 (c)에 도시한 바와 같이 H레벨로 변화한다. 이 때도 전의 리플레쉬사이클(시각t0-t2)에서 보디리플레쉬신호 BRE는 L레벨인 채로이기 때문에, 어드레스 증기신호ÅIN은 제6도의 (d)에 도시한 바와 같이 CBR 검지신호 CBR에 따라서 H레벨로 변화한다.
그렇게 하면, 카운터셀(43a)는 어드레스 증가신호 AIN이 H레벨로 변화하는데 따라서 카운트신호CNT0를 H레벨로부터 L레벨로 변화시키기 때문에, 인버터(43g)에서 출력되는 리플레쉬 어드레스신호REFA0는 제6도의 (e)에 도시한 바와 갈이 L레벨로부터 H레벨로 변화한다. 한편, 카운터셀(43b)는 카운트신호CNT0가 L레벨로 변화할 때는 카운트신호CNT1를 변화시키지 않기 때문에 인버터(43h)에서 출력되는 리플레쉬 어드레스신호REFA1는 제6도의 (f)에 도시한 바와 같이 L레벨인 채로의 상태가 된다. 또한, 카운터셀(43c) (43f)는 입력의 카운트신호CNTr가 H레벨인 채로이기 때문에 출력의 카운트신호 CNTr+1도 H레벨인 채로 하고, 따라서 인버터43i-43n의 각각으로부터 출력되는 리플레쉬 어드레스신호 REFÅ2-REFÅ14는 제6도의 (g)-(k)에 도시한 바와 같이 L레벨로 된 채의 상태가 된다.
그리고, 로우어드레스 스트로브신호 /RÅS 및 칼럼어드레스 스트로브신호/CAS가, 각각 제6도의 (a) 및 (b)에 도시한 바와 같이 시각t5에서 H레벨로 변화하면, CBR 검지신호 CBR가 제6도의 (c)에 도시한 바와 같이 로우 어드레스 스트로브신호/RAS의 H레벨로의 변화에 따라서 다시 L레벨로 변화한다.
그리고 다시 칼럼어드레스 스트로브신호/CAS가 제6도의 (b)에 도시한 바와 같이 시각t6에서 L레벨이 된 뒤, 로우 어드레스 스트로브신호 /RAS가 제6도의 (a)에 도시한 바와 같이 시각t7에서 L레벨이 되면, CBR검지신호 CBR는 제6도의 (c)에 도시한 바와 같이 H레벨로 변화한다. 이 때도 전의 리플레쉬사이클(시각t3-t5)에서 보디리플레쉬신호BRE는 L레벨인 채로이기 때문에 어드레스 증가신호ÅIN은 제6도의 (d)에 도시한 바와 같이 CBR검지신호 CBR에 따라서 H레벨로 변화한다.
그렇게 하면, 카운터셀(43a)는 어드레스증가신호AIN이 H레벨로 변화하는데 따라서 카운트신호CNT0를 L레벨로부터 H레벨로 변화시키기 때문에, 인버터(43g)에서 출력되는 리플레쉬 어드레스신호REFA0는, 제6도의 (e)에 도시한 바와 같이 H레벨로부터 L레벨로 변화한다. 한편 카운터셀(43b)는 카운트 신호CNT0가 H레벨로 변화한 데 따라서 카운트신호CNT1를 H레벨에서 L레벨로 변화시키기 때문에, 인버터 43H로부터 출력되는 리플레쉬 어드레스신호 REFÅ1는, 제6도의 (f)에 도시한 바와 같이 L레벨로부터 H레벨로 변화한다. 또한 카운터셀43c-43f는 입력의 카운트신호CNTr가 L레벨로부터 H레벨로 변화하지 않기 때문에 출력의 카운트신호 CNTr+1도 H레벨인 채로 하고, 따라서 인버터43i-43n의 각각으로부터 출력되는 리플레쉬 어드레스신호 REFA2-REFA14는, 제6도의 (g)-(k)에 도시한 바와 같이 L레벨로 된 채로가 된다.
그리고, 로우 어드레스 스트로브신호 /RAS 및 칼럼어드레스 스트로브신호 /CAS가 각각 제6도의 (a) 및 (b)에 도시한 바와 같이 시각t8에서 H레벨로 변화하면, CBR 검지신호 CBR가 제6도의 (c)에 도시한 바와 같이 로우 어드레스 스트로브신호/RAS의 H레벨로의 변화에 따라서 다시 L레벨로 변화한다. 그 다음에도 CBR 리플레쉬사이클이 실행되는 때마다, 어드레스 증가신호 AIN이 CBR 검지신호 CBR에 따라서 H레벨로 변화하고, 리플레쉬 어드레스신호 REFÅ0-REFÅ14가 증가된다. 그리고, 시각t15로부터 시각t17까지의 기간도 마찬가지로 시각t0으로부터 세어서 212회째의 CBR 리플레쉬사이클이 실행되면, 리플레쉬 어드레스신호 REFAi는 (REFÅ0, REFA1, …, REFÅ14)=(H, H, H, H, H, H, H, H, H, H, H, H, L, L, L)로 증가된다. 그리고, 칼럼어드레스 스트로브신호 /CAS가 제6도의(b)에 도시한 바와 같이 시각t18에서 L레벨이 된 뒤, 로우 어드레스 스트로브신호 /RAS가 제6도의 (a)에 도시한 바와 같이 시각t19에서 L레벨이 되면, CBR검지신호 CBR는 제6도의 (c)에 도시한 바와 같이 H레벨로 변화한다. 이 때도 전의 리플레쉬사이클(시각t15-t17)에서 보디리플레쉬신호 BRE는 L레벨인 채로이기 때문에 어드레스증가신호 ÅIN은 제6도의 (d)에 도시한 바와 같이 CBR 검지신호 CBR에 따라서 H레벨로 변화한다.
그렇게 하면, 카운터셀(43a)은 어드레스 증가신호AIN이 H레벨로 변화하는데 따라서 카운트신호CNT0를 L레벨로부터 H레벨로 변화시키기 때문에, 인버터(43g)에서 출력되는 리플레쉬 어드레스신호 REFÅ0는 제6도의 (e)에 도시한바와 같이 H레벨로부터 L레벨로 변화한다. 한편, 카운터셀(43b)는 카운트신호CNT0가 H레벨로 변화한 데 따라서 카운트신호CNT1를 L레벨로부터 H레벨로 변화시키기 때문에 인버터43h에서 출력되는 리플레쉬 어드레스신호 REFA1도 제6도의 (f)에 도시한 바와 같이 H레벨로부터 L레벨로 변화한다. 또한, 카운트신호 CNT2-CNT11도 마찬가지로 L레벨로부터 H레벨로 변화하고, 리플레쉬 어드레스신호 REFÅ2-REFA11는 제6도의 (g)-(h)에 도시한바와 같이, 모두 H레벨로부터 L레벨로 변화한다.
그리고, 카운터셀(43d)는 입력의 카운터신호 CNT11가 L레벨로부터 H레벨로 변화한 데 따라서, 출력의 카운터신호CNT12를 H레벨로부터 L레벨로 변화시킨다. 또 카운터셀(43e)는 입력의 카운터신호CNT12의 H레벨로부터 L레벨로의 변화에 따라서는 출력의 카운터신호 CNT13의 레벨을 변화시키지 않기 때문에, 이 카운터신호CNT13를 H레벨로 유지한 채로이다. 또, 카운터셀(43f)는 입력의 카운터신호 CNT13가 H레벨인 채로이기 때문에, 출력의 카운터신호 CNT14를 H레벨로 한 채로가 된다. 따라서, 인버터43k에서 출력되는 리플레쉬 어드레스신호 REFA12는 제6도의(i)에 도시한 바와 같이 H레벨로 변화하며, 인버터43m, 43n의 각각으로부터 출력되는 리플레쉬 어드레스신호 REFÅ13, REFA14는 제6도의(j),(k)에 표시되는 것처럼 L레벨인 채로이다. 그리고, 보디리플레쉬신호 발생회로(44)에 있어서의 반전지연회로(44a)는, 리플레쉬 어드레스신호 REFA12가 H레벨로 변화하고 나서 소정기간중에는, 출력을 H레벨로 하고 있기 때문에, NAND회로(44b)는 리플레쉬 어드레스신호 REFÅ12가 H레벨로 변화한 것을 받아서 소정기간 출력을 L레벨로 한다. 그렇게 하면 NÅND 회로(44b)의 출력을 받는 NÅND 회로(44d)는 출력을 H레벨로 하고, 한편 반전지연회로(44c)는 로우 어드레스 스트로브신호 /RÅS가 L레벨로 변화한 것에 따라서, 소정시간 경과하고 나서 출력을 H레벨로 하고, NÅND회로(44e)는 NAND회로(44d)의 출력 및 반전지연회로(44c)의 출력이 동시에 H레벨이 되는데 따라서, 출력을 L레벨로 한다. 그리고, NAND 회로(44e)의 출력을 받는 인버터(44f)는 보디리플레쉬신호 BRE를 제6도의 (m)에 도시한바와 같이 시각t20에서 H레벨로 변화시킨다. 즉, 이 리플레쉬사이클에 있어서는, 통상의 리플레쉬동작은 실행되지 않고 보디리플레쉬 동작이 실행되는 것이다.
그리고, 로우어드레스 스트로브신호 /RAS 및 칼럼어드레스 스트로브신호 /CÅS가 각각 제6도의 (a) 및 (b)에 도시한바와 같이 시각t21에서 H레벨로 변화하면, CBR 검지신호 CBR이 제6도의(c)에 도시한바와 같이 로우 어드레스 스트로브신호 /RAS H레벨로의 변화에 따라서 다시 L레별로 변화한다. 또한, 보디리플레쉬 신호발생회로(44)에 있어서의 반전지연회로(44c)는, 로우어드레스 스트로브신호 /RÅS의 L레벨로부터 H레벨로의 변화에 따라서, 소정기간 경과하여 출력을 L레벨로 하고, NÅND 회로(44e)는 L레벨의 반전지연회로(44c)의 출력을 받아 출력을 H레벨로 하며, 인버터(44f)는 보디리플레쉬신호 BRE를 제6도의 (m)에 도시한바와 같이 시각t22에서 L레벨로 변화시킨다.
그리고, 다시 칼럼어드레스 스트로브신호 /CAS가 제6도의 (b)에 도시한 바와같이 시각t23에서 L레벨 된 뒤, 로우 어드레스 스트로브신호 /RAS가 제6도의 (a)에 도시한바와같이 시각t24에서 L레벨이 되면, CBR 검지신호 CBR는 제6도의 (c)에 도시한바와 같이 H레벨로 변화한다. 이 때는 전의 리플레쉬사이클(시각t18-t21)에서 보디리플레쉬신호 BRE가 H레벨로 변화하였기 때문에, 어드레스 증가신호AIN은 제6도의 (d)에 도시한바와 같이 CBR 검지신호 CBR 에 상관없이 L레벨인 채로가 된다. 따라서 이 리플레쉬 사이클에서는 리플레쉬 어드레스신호 REFAi는 증가되지 않고, 전의 리플레쉬사이클 증가된 채로의 리플레쉬 어드레스신호 REFAi에 의거하여 통상의 리플레쉬동작이 실행된다.
또 칼럼어드레스 스트로브신호 /CAS가 제6도의 (b)에 도시한 바와 같이 시각t26에서 L레벨이 된 뒤, 로우어드레스 스트로브신호 /RÅS가 제6도의 (a)에 도시한 바와 같이 시각t27에서 L레벨이 되면, CBR 검지신호 CBR는 제6도의 (c)에 도시한 바와 같이 H레벨로 변화한다. 이 때, 전의 리플레쉬 사이클(시각t23-t25)에서 보디리플레쉬신호 BRE는 L레벨인 채이기 때문에, 어드레스증가신호 AIN은 다시 제6도의(d)에 도시한바와 같이, CBR 검지신호 CBR에 따라서 H레벨로 변화하고, 리플레쉬 어드레스신호 REFAi는 제6도의 (e)-(k)에 도시한바와 같이 다시 증가된다.
다음에 제7도를 참조하여 어드레스버퍼(50)의 설명을 한다. 어드레스버퍼(50)는 로우 어드레스 스트로브신호 /RÅS에 따라서 어드레스신호를 래치하기 위한 로우 어드레스 래치신호 RÅL을 출력하는 로우어드레스 래치제어회로(51), 보디리플레쉬신호 BRE와 로우 어드레스 스트로브신호 /RÅS를 받아, 보디리플레쉬신호 BRE가 L레벨일 때는, 로우 어드레스 스트로브신호 /RAS가 H레벨로부터 L레벨로 변화하여 소정시각 경과하고 나서, 로우 어드레스가 인에이블로 된 것을 나타내는 H레벨로 변화하고, 보디리플레쉬신호 BRE가 보디리플레쉬모드를 나타내는 H레벨일 때는, 로우 어드레스 스트로브신호 /RÅS의 레벨과 상관없이 로우어드레스가 디스에이블로 되어 있는 것을 나타내는, L레벨로 유지되는 로우어드레스 인에이블신호 RE를 출력하는 로우어드레스 인에이블신호 발생회로(52) 및 로우어드레스 스트로브신호 /RÅS와 칼럼어드레스 스트로브신호 /CAS를 받아, 로우어드레스 스트로브신호 /RÅS가 H레벨로 변화한 뒤, 칼럼어드레스 스트로브신호 /CAS가 L레벨로 변화하는 데 따라서, 어드레스신호의 래치를 지시하는 H레벨이 되는 칼럼어드레스 래치신호 CAL을 출력하는, 칼럼어드레스 래치제어회로(53)를 가진다.
또한, 어드레스버퍼(50)는 어드레스신호 Å0, Å1, …·, Å14를 받는 복수의 어드레스패드(54) 및 어드레스패드(54)의 각각에 대응하여 설치되는, 복수의 로우 및 칼럼어드레스 신호발생회로(55)를 가진다. 그리고, 로우 및 칼럼어드레스 신호발생회로(55)는, 로우어드레스 스트로브신호 /RAS가 L레벨이 되면, 어드레스신호Ai를 받아들서, 로우어드레스 래치제어회로(51)로부터의 로우어드레스 래치신호RÅL에 따라서 어드레스신호A1를 래치하는 동시에, 로우어드레스 인에이블신호 RE가 L레벨일 때는, 로우어드레스신호 RÅi및 /RAi를 동시에 L레벨로 하고, 로우어드레스 인에이블신호 RE가 H레벨일때는 CBR 검지신호 CBR가 L레벨이면, 래치된 어드레스신호 RAi에 따라서 로우어드레스 신호RÅi또는/RÅi의 어느 쪽인가를 H레벨로 하고, CBR 검지신호 CBR이 H레벨이면 리플레쉬 어드레스신호 REFAi에 따라서, 로우 어드레스신호RAi또는 /RÅi의 어느 쪽인가를 H레벨로 한다.
또한 로우 및 칼럼어드레스 신호발생회로(55)는 칼럼어드레스 래치신호 CAL을 받아, 칼럼어드레스 스트로브신호 /CÅS가 L레벨로 변화하여 칼럼어드레스 래치신호CÅL이 H레벨로 변화하는데 따라서, 어드레스신호Ai를 래치하는 동시에, 이 때에 래치된 어드레스신호Ai에 따라서 칼럼어드레스신호 CAi또는 /CÅi의 어느 쪽인가를 H레벨로 한다.
다음에 제8도를 참조하여 제7도에 표시된 로우 및 칼럼 어드레스신호 발생회로(55)에 있어서의 어드레스 입력회로(55a) 및 로우어드레스 신호발생회로(55b)의 구성에 관해서 설명한다. 우선, 어드레스입력회로(55a)는 인버터(55aa), p채널 MOS 트랜지스터(55aba), 55abb와 n채널 MOS 트랜지스터(55abc), (55abd)를 가지는 클럭트인버터(55ab) 및 인버터(55ac)를 포함한다. 또한 로우어드레스 신호발생회로(55b)는 인버터(55ba), n채널 MOS 트랜지스터(55bba)와 p채널 MOS트랜지스터 55bb를 가지는 트렌스퍼게이트(55bb), p채널 MOS 트랜지스터(55bca)와 n채널 MOS 트랜지스터(55bcb)를 가지는 트렌스퍼게이트(55bc), 인버터(55bd), 트렌스퍼게이트(55bc)가 도통상태가 되면, 인버터(55bd)로 래치회로를 구성하는 인버터(55be), n채널 MOS 트랜지스터(55bfa)와 p채널 MOS 트랜지스터(55bfb)를 가지는 트랜스퍼게이트(55bf), p채널 MOS 트랜지스터(55bga)와 n채널 MOS 트랜지스터(55bgb)를 가지는 트렌스퍼게이트(55bg), 인버터(55bh), (55bi), (55bj), NÅND회로 (55bk), (55bm) 및 인버터(55bn), (55bp)을 구비한다.
어드레스입력회로(55a)는 로우어드레스 스트로브신호 /RÅS가 스탠바이의 H 레벨일 때, 클럭트인버터(55ab)의 p채널 MOS 트랜지스터(55aba) 및 n채널 MOS 트랜지스터(55abd)가 동시에 비도통상태가 되고, 어드레스신호Ai를 내부에 받아들이지 않는다. 로우어드레스 스트로브신호 /RÅS가 L레벨로 변화하면, 어드레스신호Ai가 받아들여져서 로우어드레스 신호발생회로(55b)에 주어진다. 그 다음에, 로우어드레스래치신호 RÅL이 H레벨로 변화하고, 트렌스퍼게이트(55bb)가 비도통상태, 트랜스퍼게이트(55bc)가 도통상태가 되며, 받아들여진 어드레스신호Åi가 래치된다. 그리고, CBR 검지신호 CBR가 L레벨일때는, 트랜스퍼게이트(55bf)가 도통상태, 트랜스퍼게이트(55bg)가 비도통상태가 되고, 로우어드레스 스트로브신호RÅS 가 L레벨로 변화한데 따라서 로우어드레스 인에이블신호RE가 H레벨이 되면, 래치된 어드레스신호 Åi에 따라서 로우어드레스신호RÅi또는 /RAi의 하나가 H레벨로 변화하고, CBR검지신호 CBR이 H레벨일 때는, 트렌스퍼게이트(55bf)가 비도통상태, 트렌스퍼게이트(55bg)가 도통상태가 되며, 로우 어드레스 스트로브신호 /RAS가 L레벨로 변화한데 따라서 로우어드레스 인에이블신호RE가 H레벨이 되면, 리플레쉬 어드레스신호 REFÅi에 따라서, 로우어드레스신호RÅi또는 /RÅi의 1개가 H레벨로 변화한다.
다음에 제9도를 참조하여 로우디코더블록(81)의 설명을 한다. 로우디코더블록(81)은 Vcc-Vss의 진폭의 로우프리디코드신호 X0-X3와 보디리플레쉬신호 BRE와 로우 어드레스 인에이블신호 RE를 받아, Vpp-Vss의 진폭의 로컬승압신호 LB0-LB3를 출력하는 워드선승압회로(81a) 및 블록선택신호 BSj, /BSj와 로우프리디코드신호 X4-X15와 로컬승압신호 LB0-LB3에 따라서 대응하는 메모리블록중의 256개의 워드선(72a)중에서 1개를 선택하기 위한 64의 부분 로우디코더(81b)를 가지고 있다. 그리고, 워드선 승압회로(81a)는 보디리플레쉬 신호BRE이 보디리플레쉬모드를 나타내는 H레벨일 때는 로우 어드레스 인에이블신호RE 및 로우 프리디코드신호X0-X3에 상관없이 로컬승압신호LB0-LB3를 모두 L레벨로 하고, 보디리플레쉬신호 BRE가 L레벨일 때는, 로컬승압신호 LB0-LB3중에서 로우 프리디코드신호 X0-X3에 의해서 (다시 말하면, 로우 어드레스신호 RÅ0, RA1, /RA0, /RA1에 의해서) 선택된 1개를 로우어드레스 인에이블신호RE가 인에이블상태를 나타내는 H레벨로 변화하는데 따라서 전원전위Vcc보다도 높은 워드선 승압레벨로 한다.
부분로우디코더(81b)는 대응하는 블록선택신호BSj를 개이트에 받는 p채널 MOS 트랜지스터(81ba), 게이트에 로우 프리디코드신호 X4-X7중 1개를 받는 n채널 MOS 트랜지스터(81bb), 게이트에 로우프리디코드신호 X8-X11중 1개를 받는 n채널 MOS 트랜지스터(81bc) 및 게이트에 로우 프리디코드신호 X12-X15중 1개를 받아, 한편의 소스/드레인에 블록선택신호 /BSj를 받는 n채널 MOS 트랜지스터(81bd)를 가진다.
부분로우디코더(81b)는 다시 인버터(81be), 인버터(81be)로 하프래치회로를 구성하는 p채널 MOS 트랜지스터(81bf), 게이트에 전원전위Vcc를 받는 n채널 MOS 트랜지스터(81bg), (81bh), (81bi), (81bj), 및 n채널 MOS 트랜지스터(81bk), (81bm), (81bn), (81bp), (81bq), (81br), (81bs), (81bt)를 가진다. 그리고, 대응하는 메모리블록이 선택되어 대응한 블록선택신호BSj및 /BSj가 각각 H레벨 및 L레벨이 되면, p 채널 MOS 트랜지스터(81ba)는 비도통상태로 되고, 64의 부분 로우디코더(81b)중 1개에서, n채널 M0S 트랜지스터 (81bb), (81bc), (81bd)가 모두 도통상태가 되고, 노드(81bu)의 전위는 L레벨이 되어 인버터(81be)가 H레벨의 신호를 출력하며, 나머지 63의 부분 로우디코더(81b)에서는 n채널 MOS트랜지스터 (81bb), (81bc) 및 (81bd)중 적어도 1개가 비도통상태로 되고, 노드(81bu)의 전위는 인버터(81be) 및 p채널 MOS 트랜지스터(81bf)로 이루어지는 하프래치회로에 의해 H레벨을 유지한 채로 있고 인버터(81be)는 L레벨의 신호를 출력한다.
또, 노드(81bu)의 전위가 L레벨이 된 부분 로우디코더(81b)에서는, 이 노드 (81bu)의 전위를 받는 n채널 MOS 트랜지스터(81bm), (81bp), (81br), (8bt)가 비도통상태가 됨과 동시에, 게이트에 n채널 M0S 트랜지스터(81bg), (81bh), (81bi), (81bj)를 통해 인버터(81be)의 출력을 받는 n채널 n10S 트랜지스터(81bk), (81bn), (81bq), (81bs)가 도통상태가 되고, 로컬승압신호 LB0-LB3에 따라서 4개의 워드선(72a)중 1개가 선택되어, 전원전위Vcc보다도 높은 워드선 승압레벨로 변화한다. 또 노드(81bu)의 전위가 H레벨인 채로 있는 부분 로우디코더(81b)에서는, 이 노드(81bu)의 전위를 받는 n채널 MOS 트랜지스터(81bm), (81bp), (81br), (81bt)가 도통상태가 됨과 동시에, 게이트에 n채널 M10S 트랜지스터 (81bg), (81bh), (81bi), (81bj)를 통해 인버터(81be)의 출력을 받는 n채널 MOS 트랜지스터(81bk), (81bn), (81bq), (81bs)가 비도통상태가 되며, 모든 워드선(72a)가 비선택이 되어서 L레벨로 된다. 다음에 제1O도를 참조하여 워드선 승압회로(81a)에 관해서 설명한다. 워드선 승압회로(81a)는, 로우어드레스 인에이블신호RE 및 보디 리플레쉬신호BRE를 받아, 보디리플레쉬신호BRE가 보디리플레쉬모드를 나타내는 H레벨일 때는, 로우 어드레스인에이블신호RE의 레벨에 상관없이 마스터승압신호MB를 L레벨로 하고, 보디리플레쉬신호BRE가 L레벨일 때는 로우어드레스 인에이블신호RE가 인에이블상태를 나타내는 H레벨로 변화하는데 따라서 마스터승압신호MB를 Vpp 레벨로 변화시키는 마스터승압신호 발생회로(81aa) 및 마스터승압신호MB와 로우 프리디코드신호X0-X3를 받아, 로컬승압신호LB0-LB3중, 로우 프리디코드신호X0-X3에 의해 선택된 1개를 마스터승압신호MB가 승압전위Vpp로 변화하는데 따라서 워드선 승압레벨로 변화시키는 로컬승압신호 발생회로81ab를 가진다.
그리고, 마스터승압신호 발생회로(81aa)는 Vcc-Vss 진폭의 로우 어드레스인에이볼신호RE가 L레벨로부터 H레벨로 변화하면, 출력을 접지전위Vss에서 승압전위Vpp에 변화시키는 레벨변환회로(81aa), Vcc-Vss 진폭의 보디리플레쉬신호BRE가 L레벨로부터 H레벨로 변화하면, 출력을 접지전위Vss에서 승압전위Vpp로 변화시키는 레벨변환회로(81aab), 승압전위Vpp에 의해서 구동되는 인버터(81aac) 및 승압전위Vpp에 의해서 구동되는 MOR 회로(81aad) 등을 포함한다.
또한, 로컬승압신호 발생회로(81ab)는 마스터승압신호MB가 승압전위Vpp로 변화하고 나서 일정시각 경과하면 출력을 승압전위Vpp로 변화시키는 지연회로(81aba), n 채널 MOS 트랜지스터(81abb), 커패시터(81abc), n채널 MOS트랜지스터(81abd), n채널 M0S 트랜지스터(81abe), (81abf), (81abg),(81abh), n 채널 MOS 트랜지스터(81abe), (81abf), (81abg), (81abu)의 각 게이트를 셀프부스트하기 위한 n채널 MOS 트랜지스터 (81abi), (81abj), (81abk), (81abm), 인버터(81abn) 및 n채널 M0S 트랜지스터(81abp)를 포함한다. 그리고, 보디리플레쉬신호 BRE가 L레벨일 때, 로우 어드레스 인에이블신호RE가 H레벨로 변화하면, 로우 프리디코드신호X0-X3중 1개가 H레벨이 되고, n채널 M0S 트랜지스터 (81abe), (81abf), (81abg), (81abh)중 H레벨의 로우 프리디코드신호를 게이트에 받는 1개가 도통상태가 되고, 그후 마스터 승압신호MB가 승압전위Vpp로 변화하면, n채널 M0S 트랜지스터 (81abe), (81abf), (81abg), (81abh)중 도통상태로 된 트랜지스터의 게이트가 부스트되어, 이 트랜지스터에 대응하는 로컬승압신호가 워드선 승압레밸로 변화한다.
다음에 제11도를 참조하여 메모리어레이(70) 및 메모리어레이주변회로110의 대응관계에 관해서의 설명을 한다. 각 서브메모리블록(73)은 비트선(72ba) 및 (72bb)를 가지는 1024(1k)의 비트선쌍(72b)를 구비한다. 또한, 센스앰프블록(111)은 비트선쌍(72b)에 생긴 전위차를 증폭하거나, 비트선(72ba) 및 (72bb)의 전위BLs및 /BLs를 비트선 프리챠지전위VBLP(=(1/2)(Vcc+Vss))에 프리챠지/이퀄라이즈하기 위한 증폭/프리챠지/이퀄라이즈회로(111a)를 가진다.
메모리어레이 주변회로군(110)은, n채널 M0S 트랜지스터(112aa)와 (112ab)를 가지고, 비트선 분리신호/BLIn에 응답하여 비트선(72b)를 증폭/프리챠지/이퀄라이즈회로(111a)에서 분리하기 위한 분리게이트회로(112a), 로컬 I/O선 (112ba)와 (112bb)를 가지는 로컬I/O선쌍 (112b), n채널 MOS 트랜지스터(112ca)와 (112cb)를 가지며, 칼럼선택신호CSLk에 따라서 비트선쌍72b와 로컬I/O선쌍(112b)를 선택적으로 접속하기 위한 로컬I/0 게이트회로(112c), 복수의 서브메모리 블럭(73)이 늘어선 열에 공통하여 설치되고, 글로벌 I/O선(112da)와 글로벌I/O선(112db)를 가지는 글로벌I/O선쌍(112d) 및 n채널 MOS 트랜지스터(112ea)와 (112eb)를 가지고, 선택신호SELp에 따라서 로컬I/O선쌍(112b)와 글로벌 I/O선쌍(112d)를 선택적으로 접속하기 위한 글로벌 I/O 게이트회로(112e)를 구비하여, 이들 분리게이트회로(112a), 로컬 I/O선쌍(112b), 로컬I/O 게이트회로(112c), 글로벌 I/O선쌍(112d) 및 글로벌 I/O게이트회로(112e)는 I/0회로에 포함된다.
다음에 제12도를 참조하여 제11도에 표시된 메모리 블럭(72) 및 메모리어레이주변회로군(110)의 일부를 더 상세히 설명한다. 메모리블럭(72)은 워드선(72a)와 비트선쌍(72b)와의 교점에 대응하여 배치되고, 각각이 한 편의 전극에 셀플레이트전위VCP를 받는 메모리커패시터(72ca)와 커패시터(72ca)의 다른 쪽 전극과 비트선(72a) 또는 (72bb)와의 사이에 접속되어, 게이트가 워드선(72a)에 접속되는 메모리트랜지스터(72cb)를 가지는 복수의 메모리셀(72c)을 구비한다.
또, 메모리어레이 주변회로군(110)은 크로스커플 접속되어, 보디가 P채널 공통소스선(111e)에 접속된 p채널 MOS트랜지스터(111ba), (111bb)를 가지고, 비트선(72ba) 또는 (72bb)중에서 전위가 높은 쪽의 비트선의 전위를 전원전위Vcc에 증폭하기 위한 p채널 센스앰프와, 크로스커플 접속되어 보디가 n채널 공통소스선(111f)에 접속된 n채널 MOS 트랜지스터(121bc), (121bd)를 가지며, 비트선(72ba) 또는 (72bb)중에서 전위가 낮은 쪽의 비트선의 전위를 접지전위Vss에 증폭하기 위한 n채널 센스앰프롤 포함하고, 분리게이트회로(112a)를 통해 접속되는 비트선쌍(72b)의 전위차를 센스앰프 인에이블신호/PSEp및 NSEP에 따라서 p채널 공통소스선(111e)의 전위PCSp및 n채널 공통소스선(111f)의 전위NCSp가 각각 전원전위Vcc 및 Vss로 변화하는데 따라서 증폭하고, 비트선의 한 편의 전위를 전원전위Vcc에, 다른 쪽의 전위를 접지전위Vss로 하는 센스앰프(111b)를 구비한다.
또 메모리어레이 주변회로군(110)은 보디의 전위가 접지전위Vss 에 고정되어 프리챠지신호PRP에 따라서 비트선(72ba) 및 (72bb)의 전위를 이퀄라이즈하기 위한 n채널 M0S 트랜지스터(111ca)와 비트선 공급전위선(111g)에서, 보디 리플레쉬신호BRE가 보디 리플레쉬모드를 나타내는 H레벨일 때는 보디리플레쉬전위VBR이 되고, 보디 리플레쉬신호BRE가 L레벨일 때는 비트선 프리챠지전위VBLP가 되는 비트선공급전위VBL을 받아, 보디 리플레쉬신호 BRE가 보디리플레쉬모드를 나타내는 H레벨일 때는 프리챠지신호 PRP에 따라서 비트선(72ba) 및 (72bb)에 보디 리플레쉬전위PBR를 공급하며, 보디 리플레쉬신호BRE가 L레벨일 때는 비트선72ba 및 72bb의 전위를 비트선 프리챠지전위VBLP에 프리챠지하기 위한 n채널 MOS 트랜지스터(111cb), (111cc)를 가지는 비트선프리챠지/이퀄라이즈회로(111c)를 구비한다. n채널 M0S트랜지스터(111cb), (111cc)의 보디의 전위도 접지전위Vss에 고정되어 있다. 또한, 메모리어레이 주변회로군(110)은 보디의 전위가 접지전위Vss에 고정되고, 프리챠지신호PRP에 따라서 공통소스선(111e) 및 (111f)의 전위를 이퀄라이즈하기 위한 n채널 MOS 트랜지스터(111da)와, 보디의 전위가 접지전위VSS에 고정되고, 프리챠지신호PRP에 따라서 공통소스선(111e) 및 (111f)에 비트선 공급전위VBL을 주기 위한 n채널 MOS 트랜지스터(111db), (111dc)를 가지는 공통소스선 프리챠지/이퀄라이즈회로(111d)를 구비한다. 그리고, 센스앰프(111b) 및 비트선 프리챠지/이퀄라이즈회로(111c)는 증폭/프리챠지/이퀄라이즈회로(111a)에 포함된다.
또, 분리게이트회로(112a)에 포함되는 n채널 MOS 트랜지스터(112aa), (112ab) 및 글로벌 I/O게이트회로(112e)에 포함되는 n채널 M0S 트랜지스터(112ea), (112eb)의 보디의 전위는 어느 것이나 접지전위Vss에 고정되어 있다.
다음에 제13도를 참조하여 센스앰프블록(111)에 포함되는 센스앰프 활성화회로(111h)에 관해서 설명한다. 센스앰프 활성화회로(111h)는 보디의 전위가 전원전위Vcc에 고정되고, p채널센스앰프 인에이블신호/PSEP에 따라서 p채널 공통소스선(111e)의 전위PCSP를 전원전위Vcc로 하며, p채널 센스앰프를 활성화하기 위한 p채널 M0S 트랜지스터(111ha) 및 보디의 전위가 접지전위Vss에 고정되고, n채널 센스앰프 인에이블신호NSEP에 따라서 n채널 공통소스선(111f)의 전위NCSP를 접지전위Vss로 하여, n채널 센스앰프를 활성화하기 위한 n채널 MOS 트랜지스터(111hb)를 가진다. 다시 말하면, 센스앰프 활성화회로(111h)는 센스앰프 인에이블신호/PSEP, NSEP에 따라서 센스앰프를 활성화시킨다.
다음에 제14도를 참조하여, 메모리어레이 주변회로군(110)에 포함되는 비트선 공급전위VBL을 공급하기 위한 비트선공급전위 제어회로(113)에 관해서 설명한다. 비트선공급전위 제어회로(113)는 보디 리플레쉬신호BRE와 내부 전위 발생회로군(1O)에 포함되어 있는 비트선 프리챠지 전위발생회로 및 보디리플레쉬 전위발생회로에서 각각 비트선 프리챠지전위VBLP및 보디 리플레쉬전위VBR를 받아, 보디 리플레쉬신호BRE가 보디 리플레쉬모드를 나타내는 H레벨일 때는 비트선 공급전위VBL을 보디 리플레쉬전위VBR에, 보디 리플레쉬신호BRE가 L레벨일 때는 비트선 공급전위VBL을 비트선 프리챠지전위VBLP로 한다.
그리고, 비트선공급전위 제어회로(113)는 보디 리플레쉬신호BRE를 받아, 이 Vcc -Vss 진폭의 보디 리플레쉬신호BRE를 Vcc -VBR진폭으로 레벨변환한 신호 ψ0및 이 반전신호/ψ0를 출력하는 (다시 말하면, 보디 리플레쉬신호 BRE에 응답한 Vcc-VBR진폭의 상보신호ψ0및 /ψ0를 출력하는) 레벨변환회로(113a) 및 레벨변환된 신호ψ0및 /ψ0에 따라서, 비트선 공급전위VBL을 비트선 프리챠지전위VBLP또는 보디 리플레쉬전위VBR로 하는 비트선 공급전위출력 버퍼회로(113b)를 가진다.
그리고, 레벨변환회로(113a)는 인버터(113aa), p채널 MOS 트랜지스터(113ab), (113ac), n채널 M0S 트랜지스터(113ad), n채널 MOS 트랜지스터(113ad)로 크로스커플회로를 구성하는 n채널 MOS 트랜지스터(113ae) 및 전원전위Vcc와 보디 리플레쉬전위VBR로 구동되는 인버터(113af), (113ag)를 포함한다. 또 비트선 공급전위출력 버퍼회로(113b)는 n채널 MOS 트랜지스터(113ba) 및 (113bb)를 포함한다.
다음에 제15도를 참조하여 블록관계신호 발생회로(120)에 포함되는 비트선 분리신호 및 프리챠지신호 발생회로(121)에 관해서 설명한다. 비트선분리신호 발생회로(121)는 로우어드레스신호 RA8, /RA8및 로우 프리디코드신호 X16-X27에 따른 블록선택신호BS0-BS511, 비트선분리 지시신호/BID0-/BID1023및 프리챠지 지시신호PD0-PD515를 출력하는 블록디코더 (121a)와, 비트선분리 지시신호 /BID0-/BID1023및 보디 리플레쉬신호BRE를 받고, 보디 리플레쉬신호BRE가 보디 리플레쉬모드를 나타내는 H레벨일 때는, 비트선 분리신호/BLI0-/BLI1023를 모두 승압전위Vpp로 하고, 보디 리플레쉬신호BRE가 L레벨일 때는, 비트선분리지시신호/BID0-/BID1023에 따라서 비트선 분리신호/BLI0-/BLI1023를 변화시키는 비트선 분리제어회로(121b)와, 프리챠지 지시신호PD0-PD515및 보디 리플레쉬신호BRE를 받고, 보디 리플레쉬신호BRE가 보디 리플레쉬모드를 나타내는 H레벨일 때는 프리챠지신호 PR0-PR515를 모두 프리챠지를 나타내는 H레벨로 하고, 보디 리플레쉬신호BRE가 L레벨일 때는 프리챠지 지시신호PD0-PD515에 따라서 프리챠지신호 PR0-PR515를 변화시키는 프리챠지제어회로(121c)를 가진다.
블록선택신호BS0-BS511중에서 블록선택신호BS0-BS127는, 각각이 # O의 서브메모리 어레이(71)의 각메모리 블럭(72)에 대응하고, 블록선택신호 BS128-BS255는 각각이 # 1의 서브메모리어레이(71)의 각 메모리블럭72에 대응하여, 블록선택신호BS256-BS383는 각각이 # 2의 서브메모리어레이71의 각 메모리 블럭에 대응하고, 블록선택신호 BS384-BS511는, 각각이 # 3의 서브메모리어레이71의 각 메모리 블럭72에 대응하고 있다. 그리고, 로우 어드레스신호RA8, /RA8및 로우 프리디코드신호X16-X27에 따라서 블록선택신호BS0-BS127중 1개가, 대응하는 메모리 블럭이 선택상태로 된 것을 나타내는 H레벨로 변화하고, 마찬가지로 불록선택신호 BS128/ BS255중 1개가 H레벨로, 블록선택신호BS256-BS383중 1개가 H레벨로, 블록선택신호BS384-BS511중 1개가 H레벨로 변화한다. 예컨대, (RA8, /RA8, X16, X17, X18, X19, X20, X21, X22, X23, X24, X25, X26, X27) =(L, H, H, L, L, L, H, L, L, L, H, L, L, L)일 때는, 블록선택신호BS0, BS128, BS256, BS384가 각각 H레벨로 변화한다. 또한, 블록선택신호BSj에는 2개의 비트선분리 지시신호/BID2j및 /BID2j+1이 대응하고 있고, 따라서 각 메모리 블럭72에 대하여 2개의 비트선분리 지시신호가 대응하고 있다. 그리고 각 서브메모리 어레이71의 끝에 위치하는 메모리 블럭72에 대응하는 비트선분리 지시신호/BID0, /BID256, /BID512, /BID768는 대응하는 블록선택신호BS0, BS128, BS256, BS384가 각각 대응하는 메모리블럭 72가 H레벨일 때나 L레벨일 때나 Vpp 레벨이 된다. 마찬가지로 각 서브메모리어레이71의 끝에 위치하는 메모리 블럭72에 대응하는 비트선분리지시신호 /BID255, /BID511, /BID767, /BID1023는 대응하는 블록선택신호BS127, BS255, BS383, BS511가 각각 대응하는 메모리블럭72가 H레벨일 때나 L레벨일 때나 Vpp 레벨이 된다. 다시 말하면, 서브메모리어레이71의 양끝의 센스앰프블록111은 인접하는 메모리 블럭72이 한 쪽에만 있기 때문에 셰어(share)되지 않기 때문이다.
그리고, 나머지의 비트선 분리지시신호/BIDn은 대응하는 메모리 블럭72에 인접한 메모리 블럭이 선택되면, 비트선의 분리를 지시하는 L레벨로 변화한다. 예컨데(RA8, /RA8, X16, X17, X18, X19, X20, X21, X22, X23, X24, X25, X26, X27) =(H, L, H, L, L, L, H, L, L, L, H, L, L, L)일 때는 각 서브메모리어레이71의 끝으로부터 2번째의 메모리 블럭72에 대응한 블록선택신호 BS1, BS129, BS257, BS385가 각각 H레벨로 변화한다. 이 때 선택된 메모리 블럭에 인접해서 메모리 블럭에 대응한 비트선분리지시신호/BID1, /BID257, /BID513, /BID769및 /BID4, /BID260, /BID516, /BID772은 비트선의 분리를 지시하는 L레벨로 된다. 다시 말하면, 각 서브메모리 어레이71의 양끝 이외의 센스앰프블록111은 인접하는 2개의 메모리 블럭72에 의해 셰어되어 있기 때문이다.
또한 프리챠지 지시신호PD0, PD129, PD258, PD387는, 각 서브메모리어레이의 끝에 위치하며 메모리 블럭72에 대응하는 블록선택신호 BS0, BS128, BS256, BS384에 각각 대응하고, 프리챠지 지시신호 PD128, PD257, PD386, PD515는, 각 서브메모리어레이의 끝에 위치하며 메모리 블럭72에 대응하는 블록선택신호 BS127, BS255, BS383, BS511에 각각 대응하고, 나머지 프리챠지 지시신호PDP의 각각은, # O의 서브메모리어레이71에서는 2개의 블록선택신호BSP-1, BSP에, # 1의 서브메모리어레이71에서는 2개의 블록선택신호BSP-2, BSP-1에, #2의 서브메모리어레이71에서는 2개의 블록선택신호BSP-3, BSP-2에, #3의 서브메모리 어레이71에서는 2개의 블록선택신호BSP-4, BSP-3에 대응한다.
그리고 프리챠지 지시신호PD0-PD515의 각각은, 대응한 블록선택신호의 적어도 1개가 선택상태를 나타내는 H레벨이 되면, 프리챠지의 중단을 지시하는 L레벨이 된다. 예컨대, (RA8, /RA8, X16, X17, X18, X19, X20, X21, X22, X23, X24, X25, X26, X27) =(H, L, H, L, L, L H, L, L, L, H, L, L, L)일 때는 각 서브메모리 어레이71의 끝으로부터 2번째의 메모리 블럭72에 대응한 블럭선택신호BS1, BS129, BS257, BS385가 각각 H레벨로 변화하며, 블록선택신호BS1에 대응하는 프리챠지 지시신호PD1, PD2, 블록선택신호BS129에 대응하는 프리챠지 지시신호PD130, PD131, 블록선택신호BS257에 대응하는 프리챠지 지시신호PD259, PD260및 블록선택신호BS385에 대응하는 프리챠지지시신호PD388, PD389가 프리챠지의 중단을 지시하는 L레벨로 된다.
그리고, 비트선분리 제어회로121b는 비트선분리 지시신호/BIDn의 각각 대응하여 설치되고, 승압전위Vpp를 받아 구동하는 N0R 회로121a 및 인버터 121bb를 포함한다. 그리고, 보디리플레쉬신호BRE가 보디리플레쉬모드를 나타내는 H레벨일 때는 비트선 분리신호/BL1n은 모두 Vpp레벨로 되고, 보디리플레쉬신호BRE가 L레벨일 때는 비트선분리 지시신호/BIDn에 따라서, 비트선 분리신호/BLIn중에서 선택된 메모리 블럭에 인접한, 메모리 블럭에 대응하는 것이 L레벨로 된다.
또한 프리챠지 제어회로121c는 프리챠지 지시신호PDP의 각각에 대응하여 설치되는 N0R 회로 121ca 및 인버터121cb를 포함한다. 그리고, 보디리플레쉬신호BRE가 보디리플레쉬모드를 나타내는 H레벨일 때는 프리챠지신호PRP는 모두 프리챠지를 나타내는 H레벨로 되고, 보디 플레쉬신호BRE가 L레벨일 때는 프리챠지 지시신호PDP에 따라서 프리챠지신호PRP중에서 선택된 메모리블럭에 대응한 것이 L레벨로 된다.
다음에 제16도를 참조하여 블록관계신호 발생회로120에 포함되는 센스앰프 인에이블신호 발생회로122에 관해서 설명한다. 센스앰프 인에이블신호 발생회로122는, 로우 어드레스 인에이블신호RE가 H레밸로 변화하고 나서, 소정시각 경과한 뒤 H레벨로 변화하는 마스터 n채널 센스신호MNS 및, 마스터 n채널 센스신호MNS가 H레벨로 변화한 뒤 H레벨로 변화하는 마스터 p채널 센스신호MPS를 발생하는 마스터센스신호 발생회로122a 및 센스앰프 인에이블신호가/PSEP, NSEP의 각각에 대응하여 설치되는 파셜센스앰프 인에이블신호 발생회로122b를 가진다.
그리고, 파셜센스앰프 인에이블신호 발생회로122b는, 프리챠지 지시신호PDP, 마스터 n채널 센스신호MNS, 마스터 p채널 센스신호MPS 및 보디리플레쉬 신호BRE를받고, 보디리플레쉬신호BRE가 보디 리플레쉬모드를 나타내는 H레벨일 때, 다른 입력신호의 레벨에 상관없이 P채널센스앰프 인에이블신호/PSEP및 n채널 센스앰프 인에이블신호NSEP를 각각 디스에이블을 나타내는 H레벨 및 L레벨로 하고, 보디리플레쉬신호BRE가 L레벨일 때, 프리챠지 지시신호PDP가 프리챠지의 중단을 지시하는 L레벨이면 마스터 n채널 센스신호MNS가 H레벨로 변화하는데 따라서, n채널센스앰프 인에이블신호NSEP를 인에이블을 나타내는 H레벨로 변화시키고, 그 후 마스터 p채널 센스신호 MPS가 H레벨로 변화하는데 따라서, p채널 센스앰프 인에이블신호/PSEP를 인에이블을 나타내는 L레벨로 변화시킨다.
따라서, 보디 리플레쉬신호BRE가 L레벨일 때는 516의 p채널 센스앰프 인에이블신호/PSEP중에서 선택된 메모리블럭에 대응한 4개가 p채널 센스앰프를 인에이블로 하는 L레벨로, 516의 n채널 센스앰프 인에이블신호NSEP중에서 선택된 메모리 블럭에 대응한 4개가 n채널 센스앰프를 인에이블로 하는 H레벨로 된다.
예컨대 (RA8, /RA8, X16, X17, X18, X19, X20, X21, X22, X23, X24, X25, X26, X27) = (H, L, H, L, L, L H, L, L, L, H, L, L, L)일 때는 각 서브메모리 어레이71의 끝에서 2번째의 메모리블럭72에 대응한 블록선택신호 BS1, BS129, BS257, BS385가 각각 H레벨로 변화하고, 블록선택신호BS1에 대응하는 p채널 센스앰프 인에이블신호/PSE1, /PSE2, 블록선택신호 BS129에 대응하는 p채널센스앰프 인에이블신호/PSE130, /PSE131, 블록선택신호 BS257에 대응하는 p채널 센스앰프 인에이블신호가/PSE259, /PSE260및 블록선택신호 BS385에 대응하는 p채널센스앰프 인에이블신호가/PSE388, /PSE389가 p채널 센스앰프를 인에이블로 하는 L레벨로 되고, 블록선택신호BS1에 대응하는 n채널센스앰프 인에이블신호NSE1, NSE2, 블록선택신호BS129에 대응하는 n채널센스앰프 인에이블신호NSE130, NSE131, 블록선택신호BS257에 대응하는 n채널센스앰프 인에이블신호NSE259, NSE260및 블록선택신호BS385에 대응하는 n채널센스앰프 인에이블신호NSE388, NSE389가 n채널 센스앰프를 인에이블로 하는 H레벨로 된다.
파셜센스앰프 인에이블신호 발생회로122b의 각각은, 인버터122baa, NAND회로 122bab 및 122bac을 포함하고, 프리챠지 지시신호PDP, 마스터 n채널센스신호 MNS 및, 마스터채널 센스신호MPS를 받아 프리챠지 지시신호PDP가 프리챠지의 중단을 지시하는 L레벨이면 마스터 n채널 센스신호MNS가 H레벨로 변화하는데 따라서,로컬 n채널 센스신호LNSP를 L레벨로 변화시키고, 그 후 마스터 p채널 센스신호MPS가 H레벨로 변화하는데 따라서, 로컬 p채널 센스신호LPSP를 L레벨로 변화시키는 로컬센스신호 발생회로122ba를 가진다.
또 파셜센스앰프 인에이블신호 발생회로122b의 각각은, NOR 회로 122bha, 인버터122bbb, N0R 회로122bbc 및 인버터122bbd, 122bbe를 포함하고, 보디리플레쉬신호BRE, 로컬 n채널센스신호 LNSP, 및 마스터 p채널 센스신호LPSP를 받아, 보디리플레쉬 신호BRE가 P보디 리플레쉬모드를 나타내는 H레벨일 때는, 로컬 n채널 센스신호LNSP및 마스터 p채널센스신호LPSP에 의존하지 않고서, p채널센스앰프 인에이블신호 /PSEP및 n채널센스앰프 이네이블신호NSEP를 각각 디스에이블을 나타내는 H레벨 및 L레벨로 하고, 보디리플레쉬신호BRE가 L레벨일 때는, p채널센스앰프인에이블신호/PSEP및 n채널 센스앰프 인에이블신호NSEP를 각각 n채널 센스신호LNSP및 마스터 P채널센스신호LPSP에 따라서 변화시키는 센스앰프 인에이블신호제어회로 122bb를 가진다.
다음에 제17도를 참조하여 메모리셀72c의 구조에 관해서 설명한다. 제17도는 인접한 2개의 메모리셀72c을 비트선방향을 따라서 절단한 단면도이고, SOI(Silicon On Insulator)기판510은 실리콘으로 이루어지는 반도체 기판 511, 반도체 기판 511상에 형성된 실리콘산화물로 이루어지는 절연층512 및, 절연층512상에 형성된 실리콘으로 이루어지는 반도체층513을 포함한다. 메모리셀72c에서의 n채널 MOS 트랜지스터72cb는, 반도체층513에 설치되는 n형의 한 편의 소스/드레인72cba와, 반도체층 513에 한편의 소스/드레인72cba와 격리하여 설치된 n 형의 다른 쪽의 소스/드레인 72cbb 와, 반도체층 513에 설치되어 한 쪽 및 다른 쪽의 소스/드레인72cba 및 72cbb에 의해서 끼워진 p형의 보디 72cbc와, 보디72cbc 상에 형성된 실리콘산화물로 이루어지는 게이트절연막72cbd와, 게이트절연막72cbd를 통해 보디72cbc에 대향하여 설치되고 워드선72a의 일부에서 형성되는 게이트72cbe를 포함한다. 인접한 2개의 n 채널 MOS 트랜지스터72c의 다른 쪽의 소스/드레인72cbb는 공통하여 설치되어 있다.
또한, 반도체층513에 있어서의 2개의 n채널 MOS 트랜지스터72cb가 형성된 영역은, 반도체층513을 선택적으로 산화하여 형성된 LOCOS(LOCal Oxdation of Silicon)산화막513a에 의해서, 도시되어 있지않은 인접한 메모리셀72c에서의 n채널 MOS 트랜지스터72cb와 절연되어 있다. 또, 메모리셀 72c에서의 커패시터72ca는 n 채널 M0S 트랜지스터72cb 한 편의 소스/드레인72cba에 접속되고, n 형의 폴리실리콘으로 이루어지며, 커패시터72ca의 전극이 되는 스토리지노드 72caa와 스토리지노드 72caa 상에 형성되고, 실리콘산화막 및 실리콘질화막의 복합막으로 이루어지는 유전막 72cab와, 셀 플레이트전위VCp가 주어지며, 스토리지노드72caa에 유전막72cab를 통해 대향하여 설치되고, n형의 폴리실리콘으로 이루어져서, 커패시터72ca의 전극이 되는 셀 플레이트 72cac를 포함한다.
또한, 비트선72b(72bb)은 알루미늄으로 이루어지며, n형의 폴리실리콘으로 이루어지는 패드72baa를 통해 n채널 M0S트랜지스터72c의 다른 쪽의 소스/드레인72cbb에 접속된다. 그리고, n 채널 M0S 트랜지스터72cb의 게이트와 커패시터 72ca의 스토리지노드72caa 및 패드72baa란(와는) 실리콘산화물로 이루어지는 층간 절연막521 및 523에 의해 절연되어 있다. 또 셀플레이트 72cac와 패드72baa는 실리콘산화물로 이루어지는 층간 절연막524에 의해 절연되어 있다. 다시, 비트선72b와 패드72baa는 층간 절연막525에 형성된 컨택트홀525a를 통해 접속되어 있다. 또한 워드선72a의 상층부72aa는 알루미늄으로 형성되고, 일부가 n채널 MOS 트랜지스터72b의 게이트72cbe를 구성하는, 폴리실리콘으로 형성되는 하층부와 소정의 간격마다 접속되어, 워드선72a의 저항을 저하시키고 있다. 그리고, 상층부 72aa는 실리콘산화물로 이루어지는 층간 절연막526에 의해 절연되어 있다.
또한 실리콘산화물로 이루어지는 절연막522상에 위치하고 있는 워드선72a의 하층부72ab는, 여기서는 도시되어 있지 않은 인접한 메모리셀72c의 n채널 MOS 트랜지스터72cb의 게이트가 된다.
다음에 제18도를 참조하여 이상과 같이 구성된 DRAMDM의 통상의 판독/기록동작(read/write사이클)에 관해서 설명한다. 우선 외부 로우어드레스 스트로브신호ext/RAS가 제18도의(a)에 표시되는 것처럼, 스탠바이 상태를 나타내는 H레벨로 되어있는 시각t0이전에서는 로우어드레스 인에이블신호RE는 제18도의(f)에 표시되는 것처럼 L레벨로 되어 있다. 따라서, 로컬승압신호 LB0-/LB3는 제18도의 (i)에 표시되는 것처럼 모두 L레벨로, 워드선72a의 전위WLt는 제18도의 (j)에 표시되는 것처럼 모두 접지전위Vss로 되어 있고, 메모리셀72c에서의 n 채널 M0S 트렌지스터72cb는 비도통상태가 되어, 메모리셀72c은 데이터를 간직한 상태를 유지하고 있다.
또, 비트선 분리신호/BLIn은 제18도의(h)에 표시된 것처럼 모두 승압전위Vpp이고, 전 비트선쌍72b가 대응하는 센스앰프111b 및 비트선 프리챠지/이퀄라이즈회로111c에 접속된 상태가 되어 있으며, 다시 프리챠지신호PRP는 제18도의(g)에 표시되는 것처럼 모두 H레벨이 되어 있고, 보디 리플레쉬신호BRE는 제18도의(e)에 표시되는 것처럼 L레벨로써, 비트선공급전위 제어회로113는 비트선 공급전위VBL을 비트선 프리챠지전위VBLP로 하고 있기 때문에, 비트선 프리챠지/이퀄라이즈회로111c는 비트선72ba 및 72bb의 전위BLs/BLs(s=0, 1, …, 1023)를 제18도의(p)에 표시되는 것처럼 (1/2)(Vcc+Vss)의 비트선 프리챠지전위VBLP에 프리챠지 및 이퀄라이즈하고, 공통소스선 프리챠지/이퀄라이즈회로 111d는, 공통소스선111e 및 111f의 전위PCSP및 NCSP을 제18도의(n)에 표시되는 것처럼 비트선프리챠지전위VBLP에 프리챠지 및 이퀄라이즈하고 있다.
또한, 센스앰프 인에이블신호/PSEP및 NSEP는 제18도의(m)에 표시되는 것처럼 각각 H레벨 및 L레벨로 되어 있기 때문에, 센스앰프 활성화회로 111h에서의 p채널 MOS 트랜지스터111ha 및 n 채널 M0S 트랜지스터111hb는 비도통상태가 되고, p채널공통소스선111e의 전위PCSP및 n채널 공통소스선111f의 전위NCSP는 동시에 제18도의(n)에 표시되는 것처럼 비트선프리챠지전위VBLP이기 때문에, 센스앰프111b는 모두 비활성화되어 있다.
또, 칼럼선택신호 CSLk는 제18도의(q)에 표시되는 것처럼 모두 L레벨로써, 이 칼럼선택신호CSLk를 받는 로컬I/0 게이트회로112c에서의 n 채널 MOS 트랜지스터112ca 및 112cb는 모두 비도통상태가 되며, 비트선쌍72b와 로컬I/O선쌍112b가 분리되어, 선택신호SELP도 제18도(k)에 표시되는 것처럼 모두 L레벨이고, 이 선택신호 SELP를 받는 글로벌 I/O 게이트회로 112e에서의 n채널 M0S 트랜지스터112ea 및 112eb가 동시에 비도통상태가 되고, 로컬I/O선쌍112b와 글로벌I/O선쌍112d가 분리되어 있다. 이 때, 입출력버퍼140는 기록/판독 제어회로130에 의해 비활성화되어 있기 때문에 출력되어 있는 데이터 Dq는 제18도의(r)에 표시되는 것처럼 하이임피던스상태로 되어있다.
그리고, 로우 어드레스 스트로브신호ext/RAS가 제18도의 (a)에 표시되는 것처럼 시각t0에서 L레벨로 변화하면, /RAS버퍼20에서 출력되는 로우 어드레스 스트로브신호/RAS도 L레벨이 되고, 어드레스버퍼50는 리플레쉬제어회로40로부터 출력되는 CBR 제어신호CBR가 제18도의(d)에 도시한바와 같이 L레벨인채로이기 때문에, 어드레스신호Ai를 받아들인 뒤 래치하여, 로우 어드레스 인에이블신호 RE가 제18도의 (f)에 표시되는 것처럼 시각t1에서 H레벨로 변화하는데 따라서, 로우 어드레스신호RAi, /RAi를 래치한 어드레스신호Ai에 따른 논리레벨로 한다.
그리고 비트선 분리신호 및 프리챠지신호 발생회로121는, 로우 어드레스신호RA8, /RA8및 로우 프리디코드신호X16-X27에 따른(다시 말하면, 로우 어드레스신호RA8, /RA8-RA14, /RA14에 따른)프리챠지신호PRP를 제18도의(g)에 나타내는 것처럼 L레벨로 변화시키고, 이것을 받아 로우 어드레스신호 RA8, /RA8및 로우 프리디코드신호 XI6-X27에 의해 선택된, 메모리블럭72에 대응한 비트선 프리챠지/이퀄라이즈회로 111c는, 비트선72ba 및 72bb의 프리챠지 및 이퀄라이즈를 중단하고, 선택된 메모리블럭72에 대응한 공통소스선 프리챠지/이퀄라이즈회로111d도, 공통소스선111e 및 111f의 프리챠지 및 이퀄라이즈를 중단한다.
또한, 비트선분리신호 및 프리챠지신호발생회로121는, 제18도의(h)에 표시되는 것처럼, 시각t2에서 로우 어드레스신호RA8, /RA8-RA14, /RA14에 의해 선택된, 메모리 블럭72에 대응한 비트선 분리신호 /BLIn을 승압전위Vpp 인채로 유지하고, 선택된 메모리블럭72에 인접한, 메모리블럭72에 대응한 비트선분리신호 /BLIn를 L레벨로 내려서, 인접한 메모리블럭72에 포함되는 비트선쌍72b는 분리게이트회로112a에 의해 센스앰프111b 및 비트선프리챠지/이퀄라이즈회로111c에서 분리된다.
또, 블록관계신호 발생회로120는 로우 어드레스신호RA8, /RA8-/RA14에 의해 선택된 메모리블럭72에 대응한 선택신호SELP를 제18도의(k)에 표시되는 것처럼 H레벨로 변화시키고, 글로벌 I/O게이트회로112e를 통해 선택된 메모리 블럭72에 대응한 로컬I/O선쌍112b과, 이 로컬I/O선쌍112b에 대응한 글로벌I/O선쌍 112d가 접속된다. 그리고, 로컬승압신호LB0-LB3중에서, 로우어드레스신호RA0, /RA0, RA1, /RA1에 의해 선택된 1개가, 제18도의 (i)에 표시되는 것처럼, 시각t3에서 전원전위Vcc보다도 높은 워드선 승압레벨로 변화하면, 로우 어드레스신호RAi, /RAi에 따라서 선택된 워드선72a(각 서브메모리 어레이71에서, 메모리블럭72이 1블록씩 선택되고, 각선택메모리블럭72에서 워드선72a가 1개씩 선택되는 전위WLt가 제18도의 (g)에 표시되는것처럼, 워드선 승압전위를 향하여 상승한다.
그리고, 선택된 워드선72a의 각각 접속된 8k개의 메모리셀72c에서의 n채널 MOS트랜지스터72cb가 도통상태가 되고, 커패시터72ca의 다른 쪽 전극과 비트선 72ba 또는 72bb와의 사이에서 전하의 주고받음이 행하여져서, 비트선72ba 또는 72bb의 전위BLs, /BLs가 제18도의 (p)에 표시되는 것처럼, 메모리셀72c에서의 커패시터72a에 기억되어 있던 H레벨 또는 L레벨의 데이터에 따라서, 비트선 프리챠지전위VBLP보다도 약간 상승 또는 하강한다 (도면에서는 L레벨의 데이터가 기억되어 있던 경우를 나타내고 있다).
그리고 선택된 메모리 블럭72에 대응한 n채널 센스앰프 인에이블신호NSEp가 제18도의 (m)에 표시되는 것처럼 시각t4에서 H레벨이 되면, 이 센스앰프 인에이블신호NSEP를 받는 센스앰프활성화회로111h에서의 n채널 MOS트랜지스터111hb가 도통상태가 되고, n채널 공통소스선111f의 전위 NCSP가 제18도의 (n)에 표시되는 것처럼 접지전위Vss를 향하여 저하하는 것으로, 센스앰프111b에서의 n채널 M0S 트랜지스터111bc 및 111bd를 포함하는 n채널센스앰프가, 비트선72ba 또는 72bb중의 약간 전위가 낮은 쪽의 전위 BLs 또는 /BLs를 제18도의(p)에 표시되는 것처럼 접지전위Vss를 향하여 저하시킨다.
그 후, 선택된 메모리 블럭72에 대응한 P채널 센스앰프 인에이블신호/PSEP가 제18도의(m)에 표시되는 것처럼 시각t5에서 L레벨이 되면, 이 센스앰프 인에이블신호/PSEP를 받는 센스앰프 활성화회로 111h에서의 p채널 MOS 트랜지스터111ha가 도통상태가 되고, p채널공통소스선111e의 전위 PCSP가 제18도의 (n)에 표시되는 것처럼 전원전위Vcc를 향하여 상승하는 것으로, 센스앰프111b에서의 p채널 MOS 트랜지스터111ba 및 111bb를 포함하는 p채널 센스앰프가 비트선72ba 또는 72bb중에서의 약간 전위가 높은 쪽의 전위BLs 또는 BLs를, 제18도의 (p)에 표시되는 것처럼 전원전위Vcc를 향하여 상승시킨다.
이와 같이하여 비트선쌍72b에 생긴 약간의 전위차가 센스앰프111b에 의해 증폭된 뒤, 칼럼어드레스 스트로브신호 ext/CAS가 제18도의 (b)에 표시되는 것처럼, 시각t6에서 L레벨로 내려지면, /CAS버퍼30에서 출력되는 칼럼어드레스 스트로브신호/CAS도 L레벨이 되며, 이것을 받는 어드레스버퍼50는 어드레스신호Ai를 래치하여 칼럼어드레스신호 CAi, /CAi를 래치한 어드레스신호Ai에 따른 논리레벨로 하여, 칼럼어드레스신호CAi, /CAi에 따라서 선택된 칼럼선택신호CSLk(서브메모리 블럭73의 열의 각각에서 1개의 칼럼선택신호CSLk가 선택된다)가 제18도의 (q)에 표시되는 것처럼 시각t7에서 H레벨이 되며, H레벨이 된 칼럼선택신호CSLk에 대응하는 비트선쌍72b가 대응하는 로컬I/O선쌍112b에 로컬I/O게이트회로112c에 의해 선택접속되고, 센스앰프111b에 의해 증폭된 비트선쌍72b의 전위차가 로컬I/O선쌍112b를 통해 글로벌 I/O선쌍 112d에 전달된다.
또, 입출력버퍼140는 라이트콘트롤신호/W가 H레벨에서 외부출력 인에이블신호ext /OE가 L레벨이면, 기록/판독 제어회로130에 의해 데이터를 출력하도록 활성화되고, 글로벌I/O선쌍112d에서 전달되는 메모리셀에 기억되어 있던 데이터중, 데이터선택신호DSm에서 선택된 데이터에 따라서, 32비트의 데이터 Dq를 제18도의(r)에 표시되는 것처럼 시각t8에서 출력한다. 또한, 입출력버퍼140는 라이트콘트롤신호/W가 L레벨로써, 외부출력 인에이블신호 ext /OE가 H레벨이면, 기록/독출 제어회로130에 의해 데이터를 입력하도록 활성화되고, 128쌍의 글로벌I/O선쌍112d중, 데이터선택신호DSm에서 선택된 32쌍의 글로벌I/O선쌍112d의 각각에, 제18도의(s)에 표시되는 바와 같이 입력된 32비트의 데이터 Dq의 각각에 대응하는 전위를 전해주는 것으로, 이 글로벌I/O선쌍 112d에 접속된 로컬I/O선쌍 112b 및 비트선쌍72b를 통해 32의 메모리셀72c에 데이터의 기입이 행하여진다.
그리고, 외부 로우 어드레스스트로브신호ext/RAS가 제18도의(a)에 표시되는 바와 같이 시간t9에서 H레벨로 되면, 이것에 따라서, 로우 어드레스인에이블신호RE가 제18도의(f)에 표시되는 바와 같이 L레벨로 이루어지며, 워드선72a의 전위WLt는 제18도의(j)에 표시되는 바와 같이 모두 L레벨로, 비트선분리신호/BLIn은 제18도의(h1)에 표시되는 바와 같이 모두Vpp레벨로, 로컬승압신호LB0-LB3은 제18도의(i)에 표시되는 바와 같이 모두 L레벨로, 선택신호SELP는 제18도의(k)에 표시되는 바와 같이 모두 L레벨로, 칼럼선택신호CSLk는 제18도의(q)에 표시되는 바와 같이 모두 L레벨로, 센스앰프인에이블신호/PSEp및 NSEp는 제18도의(m)에 표시되는 바와 같이 각각 모두 H레벨 및 L레벨이 된다.
또한, 프리챠지신호PRp는 제18도의(g)에 표시되는 바와 같이 모두 H레벨로 이루어지며, 이 프리챠지신호PRp를 받은 비트선프리챠지/이퀄라이즈회로 P111c에 의해 비트선쌍72b의 전위BLs, /BLs가 제18도의(p)에 도시한 바와 같이 비트선프리챠지전위VBLP에 프리챠지 및 이퀄라이즈되어 프리챠지신호 PRp를 받은 공통소스선프리챠지/이퀄라이즈회로111d에 의해 공통소스선 111e 및 111f의 전위PCSp및 NCSp가 제18도의(n)에 도시한 바와 같이 비트선프리챠지전위VBLP에 프리챠지 및 이퀄라이즈된다.
다음, DRAMDM의 CBR 리플레쉬동작에 관해서 제19도를 참조하여 설명한다. 여기서는 전의 CBR 리플레쉬사이클로 보디리플레쉬모드로 설정되고 있지 않은(즉, CBR 리플레쉬사이클의 처음에 리플레쉬 어드레스가 증분됨)경우에 관해서 설명한다. 전의 CBR 리플레쉬사이클로 보디리플레쉬모드로 설정되는 경우에 관하여는 리플레쉬 어드레스신호가 증분되지 않은 점을 제외하고는 전의 CBR 리플레쉬사이클로 보디리플레쉬모드로 설정되고 있지 않은 경우와 같이 동작한다.
우선, 외부로우 어드레스스트로브신호ext/RAS가 L레벨로 변화하는 것보다 전에 ext/CAS가 제19도의(b)에 표시되는 바와 같이 시간t0에서 L레벨로 변화하며, 외부로우 어드레스스트로브신호ext/RAS가 제19도의(a)에 표시되는 바와 같이 시간t1에서 L레벨로 변화하면, 이것에 따라서 CBR 검지신호CBR이 제19도의(d)에 표시되는 바와 같이 H레벨로 변화한다. 어드레스버퍼50은 로우 어드레스스트로브신호/RAS, 칼럼어드레스스트로브신호/CAS의 순으로 L레벨로 변화해 있지 않기 때문에, 어드레스신호Ai를 래치하지 않고 칼럼어드레스신호 CAi, /CAi를 모두 L레벨로 하기 때문에, 칼럼디코더100로부터 출력되는 칼럼선택신호CSLk는 제19도의(q)에 표시되는 바와 같이 L레벨로 고정된다. 또한, H레벨의 CBR 검지신호CBR를 받아 블록관계신호발생회로120는 로컬I/O선쌍 112b와 글로벌I/O선쌍 112d를 접속하기 위한 선택신호SELp를 모두 제19도의(k)에 표시되는 바와 같이 L레벨로 고정한다.
또한, CBR 검지신호 CBR가 H레벨로 변화함에 따라서, 리플레쉬 어드레스신호REFAi가 제19도의(c)에 표시되는 바와 같이 중분된다. 그리고, 보디리플레쉬신호BRE는 제19도의(e)에 표시되는 바와 같이 L레벨로 유지된 채이기 때문에, 외부 로우 어드레스스트로브신호ext/RAS가 L레벨로 변화함에 따라서, 로우 어드레스인에이블신호RE가 제19도의(f)에 표시되는 바와 같이 시간t2에서 H레벨로 변화한다. 어드레스버퍼50는 CBR 검지신호CBR가 H레벨이기 때문에, 로우 어드레스인에이블신호RE가 H레벨로 변화함에 따라서, 로우 어드레스신호RAi, /RAi를 리플레쉬제어회로4O로부터 발생되는 리플레쉬 어드레스신호REFAi에 따른 논리레벨로 한다.
그리고, 비트선분리신호 및 프리챠지신호발생회로121는 로우 어드레스신호 RA8, /RA8및 로우 프리디코드신호X16-X27에 따른(즉, 로우 어드레스신호 RA8, /RA8-RA14, /RA14에 응함)프리챠지신호PRp를 제19도의(g)에 표시되는 바와 같이 L레벨로 변화시켜서, 이을 받아 로우 어드레스신호RA8, /RA8및 로우 프리디코드신호X16- X27에 의해 선택된 메모리 블럭72에 대응한 비트선프리챠지/이퀄라이즈회로111c는 비트선72ba 및 72bb의 프리챠지 및 이퀄라이즈를 중단하고, 선택된 메모리 블럭72에 대응한 공통소스선프리챠지/이퀄라이즈회로111d도 공통소스선111e 및 111f의 프리챠지 및 이퀄라이즈를 중단한다.
또한, 비트선분리신호 및 프리챠지신호발생회로121는 제19도의(h)에 표시되는 바와 같이 시간t3으로 로우 어드레스신호RA8, /RA8- RA14, /RA14에 의해 선택된 메모리 블럭72에 대응한 비트선분리신호/BLIn을 승압전위Vpp대로 유지하며, 선택된 메모리 블럭72에 인접한 메모리 블럭72에 대응한 비트선분리신호/BLIn을 L레벨로 내리고, 인접한 메모리 블럭72에 포함되는 비트선쌍72b는 분리게이트회로112a에 의해 센스앰프111b 및 비트선프리챠지/이퀄라이즈회로111c에서 분리된다.
그리고, 로컬승압신호LB0-LB3중 로우 어드레스신호RA0, /RA0, RA1, /RA1에 의해 선택된 1개가 제19도의(i)에 표시되는 바와 같이 시간t4로 전원전위Vcc보다도 높은 워드선 승압레벨로 변화하면, 로우 어드레스신호RAi, /RAi에 따라서 선택된 워드선72a(각 서브메모리어레이71로부터 각각1개의 메모리 블럭72가 선택되며, 각 선택메모리블럭72로부터 워드선72a가 1개씩 선택됨)의 전위WLt가 제19도의(g)에 표시되는 바와 같이 워드선 승압전위를 향하여 상승한다.
그리고, 선택된 워드선72a의 각각에 접속된 8k개의 메모리셀72c에서의 n채널 M0S트랜지스터72cb가 도통상태로되며, 커패시터72ca의 다른쪽 전극과 비트선72ba 또는 72bb와의 사이에서 전하의 주고받음이 행해지며, 비트선 72ba 또는 72bb의 전위 BLs, /BLs가 제19도의(p)에 표시되는 바와 같이 메모리셀72c에서의 커패시터72ca에 기억되어 있던 H레벨 또는 L레벨의 데이터에 따라서 비트선프리챠지전위VBLP보다도 약간 상승 또는 하강하는(도면에서는 L레벨의 데이터가 기억되어 있던 경우를 나타내고 있음).
그리고 선택된 메모리 블럭72에 대응한 n채널센스앰프인에이블신호NSEp가 제19도의(m)에 표시되는 바와 같이 시간t5에서 H레벨이 되면, 이 센스엠프인에이블신호NSEp를 받는 센스앰프활성화회로111h에서의 n채널 M0S트랜지스터111hb가 도통상태로 되며, n채널공통소스선111f의 전위NCSp가 제19도의(n)에 표시되는 바와 같이 접지전위Vss를 향하여 저하함으로써, 센스앰프111b에서의 n채널 M0S트랜지스터111bc 및 111bd를 함유하는 n채널센스앰프가 비트선72ba 또는 72bb중의 아주 조금 전위가 낮은 쪽 전위BLs 또는 /BLs를 제19도의(p)에 표시되는 바와 같이 접지전위Vss를 향하여 저하시킨다.
그 후, 선택된 메모리 블럭72에 대응한 p채널센스앰프인에이블신호가/PSEp가 제19도의(m)에 표시되는 바와 같이 시간t6에서 L레벨로 되면, 이 센스앰프인에이블신호/PSEp을 받는 센스앰프활성화회로111hR에서의 p채널 MOS트랜지스터111ha가 도통상태로 되며, p채널공통소스선111e의 전위PCSp가 제19도의(n)에 표시되는 바와 같이 전원전위Vcc를 향하여 상승함으로써, 센스앰프111b에서의 p채널 MOS트랜지스터111ba 및 111bb를 함유하는 p채널 센스앰프가 비트선72ba 또는 72bb중 아주 조금 전위가 높은 쪽의 전위BLs 또는 /BLs를 제19도의 (p)에 표시되는 바와 같이 전원전위Vcc를 향하여 상승시킨다.
이와 같이하여 비트선쌍72b에 생긴 이주 작은 전위차가 센스앰프111b에 의해 증폭된 후, 외부 로우 어드레스 스트로브신호ext/RAS가 제19도의(a)에 표시되는 바와 같이 시간t7에서 H레벨로 되면, 이에 따라서, 로우 어드레스인에이블신호RE가 제19도의(f)에 표시되는 바와 같이 L레벨로 되며, 워드선72a의 전위WLt는 제19도의(j)에 표시되는 바와 같이 모두 L레벨이 되며, 선택된 워드선72a에 접속된 메모리셀72c에 H레벨 또는 L레벨의 데이터가 재기억된다. 또한, 로우 어드레스인에이블신호RE가 L레벨로 변화한데 따라서 비트선분리신호/BLIn은 제19도의(h)에 표시되는 바와 같이 모두Vpp레벨로, 로컬승압신호LB0-LB3는 제19도의(f)에 표시되는 바와 같이 모두 L레벨로, 센스앰프인에이블신호/PSEp 및 NSEp는 제19도의(m)에 표시되는 바와 같이 각각 모두 H레벨 및 L레벨이 된다.
또한, 프리챠지신호PRp은 제19도의(g)에 표시되는 바와 같이 모두 H레벨로 되며, 이 프리챠지신호 PRp을 받는 비트선프리챠지/이퀄라이즈회로 111c에 의해 비트선쌍 72b의 전위 BLs, /BLs 가 제19도의(p)에 표시되는 바와 같이 비트선프리챠지전위VBLP에 프리챠지 및 이퀄라이즈되어, 프리챠지신호 PRp을 받는 공통소스선프리챠지/이퀄라이즈회로111d에 의해 공통소스선111e 및 111f의 전위PCSp, 및 NCSp가 제19도의(n)에 표시되는 바와 같이 비트선 프리챠지전위VBLP에 프리챠지 및 이퀄라이즈되어, 통상의 CBR 리플레쉬사이클이 종료한다.
이어서, DRAMDM의 보디리플레쉬동작에 관해서 제20도를 참조하여 설명한다. 우선, 외부 로우 어드레스스트로브신호ext/RAS가 L레벨로 변화하는 것보다 전에 ext/CAS가 제20도의 (b)에 표시되는 바와 같이 시간t0에서 L레벨로 변화한 후, 외부 로우 어드레스스트로브신호ext/RAS가 제20도의(a)에 표시되는 바와 같이 시간t1에서 L레벨로 변화하고 나서, CBR검지신호CBR이 제20도의(d)에 표시되는 바와 같이 H레벨로 변화하며, 리플레쉬어드레스신호REFAi가 제20도의(c)에 표시되는 바와 같이 증분될 때까지는, 제19도를 참조하여 설명한 통상의 CBR 리플레쉬사이클과 같이 동작한다.
그리고, 보디리플레쉬신호BRE가 리플레쉬 어드레스신호REFAi의 증분에 따라서 제20도의(c)에 표시되는 바와 같이 시간t2에서 H레벨로 변화하면, 비트선공급전위제어회로113는 비트선공급전위VBL을 비트선프리챠지전위VBLP에서 보디리플레쉬전위 VBR로 변화시킨다. 또한, 보디리플레쉬신호BRE가 H레벨로 변화한데 따라서 로우 어드레스인에이블신호RE는 제20도의(f)에 표시되는 바와 같이 L레벨로 유지되며, 로컬승압신호LB0-BL3도 제20도의(i)에 표시되는 바와 같이 모두 L레벨로 유지된다. 더욱, 보디리플레쉬신호BRE가 H레벨로 변화한데 따라서 프리챠지신호P Rp는 제20도의(g)에 표시되는 바와 같이 모두 H레벨로 유지되며, 비트선분리신호/BL1n은 제20도의(h)에 표시되는 바와 같이 모두 승압전위Vpp로 유지되며, 센스앰프인에이블신호/PSEp, 및 NSEp는 제20도의(m)에 표시되는 바와 같이 각각 모두 H레벨 및 L레벨로 유지된다. 또한, 워드선의 전위WLt는 로컬승압신호 LB0-LB3가 모두 L레벨로 유지되기 위해서 제20도의(j)에 표시되는 바와 같이 모두 L레벨로 된 상태로 된다.
따라서, 공통소스선프리챠지/이퀄라이즈회로111d는 H레벨의 프리챠지신호 PRp와 보디리플레쉬전위VBR로 된 비트선공급전위VBL를 받아서 공통소스선 111e 및 111f의 전위PCSp 및 NCSp을 제20도의(n)에 표시되는 바와 같이 보디리플레쉬위VBR로 한다. 또한, 비트선프리챠지/이퀄라이즈회로111d도 H레벨의 프리챠지신호PRP와 보디리플레쉬전위VBR에 된 비트선공급전위VBL를 받아서 비트선쌍72b의 전위BLs, /BLs를 제20도의(P)에 표시되는 바와 같이 모두 보디리플레쉬전위VBR로 한다. 그렇게 하면, 전 메모리셀72c에서의 n채널 MOS트랜지스터72cb의 다른쪽의 소스/드레인72cbb에는 보디리플레쉬전위VBR이 주어지고, n채널 MOS트랜지스터72cb에서의 다수캐리어가 축적하여 전위가 상승하고 있는 보디72bc와 다른쪽의 소스/드레인72bb와의 사이에서 순(順)방향 바이어스전압이 주어지는 형태가 되며, 보디72cbc에 축적된 캐리어가 다른쪽의 소스/드레인72cbb를 통해서 비트선72ba 및 비트선72bb로 이동하고, 보디72cbc의 전위가 저하하여 보디리플레쉬가 실행된다.
여기서, 보디리플레쉬전위VBR가 L레벨로 이루어져 있는 워드선72a의 전위WLt보다도 n채널 MOS트랜지스터72cb의 임계치전압Vth(예컨데1. OV)이상 낮으면 n채널 MOS트랜지스터72cb가 도통상태가로 되며, 커패시터72ca의 스토리지노드72caa에 격납되어 있는 데이터가 파괴되어 버리기 때문에, 보디리플레쉬전위VBR는 Vss-Vth보다도 높고, VSS보다도 낮은 전위가 바람직하다.
그리고, 로우 어드레스스트로브신호ext/RAS가 제20도의(a)에 표시되는 바와 같이 시간t3에서 H레벨로 변화하면, 이에 따라서 CBR 검지신호CBR가 제20도의(d)에 표시되는 바와 같이 L레벨로 변화한다. 또한, CBR 검지신호CBR가 L레벨로 변화한 데 따라서 보디리플레쉬신호BRE가 제20도의 (e)에 표시되는 바와 같이 L레밸로 변화하여, 이에 따라서 비트선공급전위VBL은 보디리플레쉬전위VBR에서 비트선프리챠지전위VBLP에 변화하기 때문에, 공통소스선111e 및 111f의 전위PCS, 및 NCSp은 제20도의(n)에 표시되는 바와 같이 모두 비트선프리챠지전위VBLP로 변화하며, 비트선쌍72b의 전위BLs, /BLs도 제20도의 (p)에 표시되는 바와 같이 모두 비트선프리챠지 전위VBLP로 변화하며, 보디리플레쉬동작이 완료한다.
이상과 같이 이 실시의 형태 1로서는 DRAMDM이 보디리플레쉬모드를 가지며, 메모리셀72c에 포함되는 n채널 MOS트랜지스터72cb의 보디72cbc에 축적된 다수캐리어를 배출하기 위해, 메모리셀72c의 데이터유지시간이 길어진다.
또한, 메모리셀72c의 데이터유지시간이 길어짐으로서, 예컨데 보디리플레쉬모드를 가지고 있지 않은 DRAM에서는 리플레쉬피리어드가 2μsec인 것을 4μsec로 늘릴 수 있기 때문에, 이에 의해서 일정시간마다 리플레쉬에 필요한 전력을 감소할 수 있으며, 저소비전력의 DRAM을 얻을 수 있다.
또한, 비트선프리챠지/이퀄라이즈회로111c를 이용하여 복수의 메모리셀72c의 보디리플레쉬를 동시에 하기 때문에, 보디리플레쉬를 고속으로 행할 수 있다. 또한 비트선쌍72b에 보디리플레쉬전위VBR를 전해주는 회로를, 비트선쌍72b를 비트선프리챠지전위VBLP에 프리챠지 및 이킬라이즈하기 위한 비트 선프리챠지/이퀄라이즈회로111c로 유용하고 있기 때문에 회로면적의 증대가 억제되어 있다. 또한, 비트선프리챠지전위VBLP및 보디리플레쉬전위VBR를 전달하는 배선을 비트선공급전위VBL을 전달하는 비트선공급전위선111g로 공유하고 있기 때문에, 배선면적의 증대도 억제되어 있다.
또한, 보디리플레쉬모드의 설정과 통상의 CBR 리플레쉬모드의 설정을 같은 CBR 타이밍으로 행할 수 있기 때문에, 보디리플레쉬모드에 설정하기 위한 복잡한 조작이 필요없으며, 보디리플레쉬모드에 설정하기 위해서 새롭게 입력핀을 추가할 필요도 없다.
또한, 보디리플레쉬모드의 설정과 통상의 CBR 리플레쉬모드의 설정이 같은 CBR 타이밍으로 행해지더라도, 보디리플레쉬모드에 설정된 CBR 리플레쉬사이클직후의 CBR 리플레쉬사이클로서는 증분되지 않은 채의 리플레쉬 어드레스신호로 통상의 CBR 리플레쉬동작이 행하여지기 때문에, 리플레쉬 어드레스가 보디리플레쉬동작을 행한 것으로 없어지는 일이 없다.
또, 이 실시의 형태 1에 있어서는 보디리플레쉬전위VBR를 부(-)의 전위로 하였지만, 부(-)의 전위대신에 접지전위Vss로 하여도 부(-)의 전위만큼은 아니라 하더라도 보디에 쌓인 다수캐리어를 배출할 수 있다. 이 경우는 내부전위발생회로군10에 있어서의 보디리플레쉬전위VBR를 발생하는 회로를 설치하지 않더라도 보디리플레쉬전위VBR를 전달하는 배선에 접지전위Vss를 전해주는 만큼으로 상관없기에, 회로면적의 증대를 억제할 수 있다.
[실시의 형태 2]
이어서, 본 발명의 다른 실시의 형태인 DRA에 관해서 제21도로부터 제26도에 근거하여 설명한다. 이 실시의 형태 2에 있어서의 DRAM과 실시의 형태 1에 있어서의 DRAM과의 사이에서 다른 점은, 우선 실시의 형태 1에서는 보디리플레쉬시에 비트선공급전위VBL을 보디리플레쉬전위VBR로하여 비트선프리챠지/이퀄라이즈회로111c를 통해 비트선쌍72b에 보디리플레쉬전위VBR를 전해주고 있던것에 대하여, 이 실시의 형태 2에서는 비트선공급전위VBL은 비트선프리챠지전위VBLP에 고정되며, n채널공통소스선111f의 전위 NCSp를 보디리플레쉬전위VBR로하여 샌스앰프111b에 의해 비트선쌍72b에 포함되는 비트선72ba 또는 72bb의 한편에 보디리플레쉬전위VBR를 전해주고 있는 점이다.
또한, 보디리플레쉬모드의 설정이 되는 쪽에 관해서도, 실시의 형태 1에서는 CBR 타이밍으로 보디리플레쉬모드에 설정되어 있었는데 대하여, 이 실시의 형태 2에서는 어드레스핀을 통해 어드레스신호A1가 통상의 H레벨보다도 높은 슈퍼 H레벨로 됨으로써 보디리플레쉬모드에 설정되는 점에서도 다르다. 이하, 이들의 상위점에 근거하여 실시의 형태 1과 다른 회로에 관하여 설명한다.
우선 제21도를 참조하여 DRAMDM의 전체구성중의 제1도에 표시된 실시의 형태 1에 있어서의 DRAH DM과 다른 점에 관해서 설명한다. 이 실시의 형태 2에 있어서의 DRAM DM의 리플레쉬제어회로40은 로우 어드레스스트로브신호/RAS 및 칼럼어드레스스트로브신호/CAS에 첨가하여 외부에서 어드레스핀 및 어드레스패드를 통해 어드레스신호A1를 받고, 로우 어드레스스트로브신호/RAS가 H레벨로부터 L레벨로 변화하기 전에 칼럼어드레스스트로브신호/CAS가 H레벨로부터 L레벨로 변화하는 CBR 타이밍을 검지하면 H레벨이 되는 CBR 검지신호CBR, 어드레스신호A1이 통상의 H레벨보다도 높은 슈퍼 H레벨이 되면, H레벨로 변화하는 보디리플레쉬신호BRE, 및 CBR 검지신호CBR이 CBR 타이밍을 검지한 H레벨로 변화하는데 따라서 증분되는 리플레쉬 어드레스신호REFA0-REFA14를 출력한다.
또한, 어드레스버퍼50은 보디리플레쉬신호BRE를 받고 있지 않으며, 보디리플레쉬신호BRE가 H레벨때라도 칼럼어드레스스트로브신호/CAS가 L레벨로 변화하기 전에 로우 어드레스스트로브신호/RAS가 L레벨로 변화하면, 로우어드레스신호RAi, /RAi를 받아들인 어드레스신호Ai에 따른 논리레벨로 한다.
또한, 블록관계신호발생회로120은 /RAS버퍼20으로부터의 로우 어드레스스트로브신호/RAS와 어드레스버퍼50으로부터의 로우 어드레스신호RA8, /RA8과 로우 프리데커다60으로부터의 로우 프리디코드신호X16- X27를 받고, 로우 어드레스스트로브신호RAS가 L레벨로 내려가면, 블록선택신호 BSj(j=0, 1…,511)중 로우 어드레스신호 RA8, /RA8및 로우 프리디코드신호X16-X27에 따라서(즉, 로우 어드레스신호RA8, /RA8-RA14, /RA14에 따라서)선택된 4개를 H레벨로 한다. 이 실시의 형태 2에 있어서의 블록선택신호BSj는 실시의 형태 1과 다르며, 보디리플레쉬신호BRE에 의존하지않는다.
또한, 블록관계신호발생회로120로부터 발생되는 비트선분리신호/BL1n(n=0, 1, …, 1023)은 실시의 형태 1과 같이 보디리플레쉬신호BRE가 L레벨때에는 로우 어드레스신호RA8, /RA8및 로우 프리디코드신호X16-X27에 의해서 선택된 메모리블럭과 센스앰프를 공유하는 메모리 블럭에 대응한 것이 L레벨로 되며, 보디리플레쉬신호BRE가 보디리플레쉬모드를 나타내는 H레벨시에는 로우 어드레스신호RA8, /RA8및 로우 프리디코드신호X16-X27에 의존하지 않고 모두Vpp레벨로 된다.
또한, 블록관계신호발생회로120로부터 발생되는 센스앰프인에이블신호 /PSEp, NSEp(p=0, 1, …, 515)은 실시의 형태 1과 다르며, 보디리플레쉬신호 BRE에는 의존하지 않고, 로우 어드레스스트로브신호/RAS가 L레벨로 변화함에 따라, P채널센스엠프인에이블신호/PSEp중 로우 어드레스신호RA8, /RA8및 로우 프리디코드신호X16-X27에 의해서 선택된 메모리블럭에 대응한 것이 인에이블상태를 나타내는 L레벨로 되며, n채널센스앰프인에이블신호NSEp중 로우 어드레스신호RA8, /RA8및 로우 프리디코드신호X16-X27에 의해서 선택된 메모리블럭에 대응한 것이 인에이블상태를 나타내는 H레벨로 된다.
또한, 블록관계신호발생회로120로부터 발생되는 프리챠지신호PRp도 실시의 형태 1과 다르며, 보디리플레쉬신호BRE에는 의존하지 않고, 로우 어드레스스트로브신호/RAS가 L레벨로 변화함에 따라서, 로우 어드레스신호RA8, /RA8및 로우프리디코드신호X16-X27에 의해서 선택된 메모리 블럭에 대용한 것이 L레벨로 된다. 더욱, 블록관계신호발생회로120로부터 발생되는 선택신호SELP도 보디리플레쉬신호BRE에는 의존하지 않고, CBR 검지신호 CBR가 H레벨시에는 모두 L레벨로 되며, CBR 검지신호CBR가 L레벨시에는 로우 어드레스스트로브신호/RAS가 L레벨에 변화함에 따라서, 로우 어드레스신호RA8, /RA8및 로우 프리디코드신호X16-X27에 의해서 선택된 메모리 블럭에 대응한 것이 H레벨로 된다.
이어서, 제22도를 참조하여 리플레쉬제어회로40에 관해서 설명한다. 이 실시의 형태 2에 있어서의 리플레쉬제어회로40는, 제3도에 표시된 실시의 형태 1에 있어서의 리플레쉬제어회로40와 비교하여 어드레스증분제어회로42가 삭제되며, 실시의 형태 1에 있어서의 리플레쉬 어드레스발생회로43와 같이 구성된 리플레쉬 어드레스발생회로43의 초단의 카운터셀43a에 어드레스 증분신호AIN대신에 CBR 검지신호CBR이 입력되어 있는 점이 다르다. 또한, 실시의 형태 1에 있어서의 보디리플레쉬신호발생회로44대신에 구성이 다른 보디리플레쉬신호회로45가 설치되어 있다.
보디리플레쉬신호발생회로45는 어드레스신호A1및 로우 어드레스스트로브신호/RAS를 받아, 어드레스신호A1이 통상의 H레벨보다도 높은 슈퍼 H레벨로 변화하면, 보디리플레쉬신호BRE를 H레벨로 하여, 로우 어드레스스트로브시/RAS가 H레벨로 변화함에 따라서 보디리플레쉬신호BRE를 L레벨로 리셋트한다.
그리고, 보디리플레쉬신호발생회로45는 어드레스패드에 인가되는 정전기의 고전계에서 내부회로를 보호하는 서지보호를 위한 입력보호회로45a, 임계치전압이 Vthn의 n채널 M0S트랜지스터45ba, 45bb와 게이트에 전원전위Vcc를 받는 임계치가 Vthp의 p채널 MOS트랜지스터45bc를 포함하고, 어드레스신호 A1가 Vcc + |Vthp| + 2Vthn을 넘으면, 도통상태가 되며, 노드45g의 전위를 H레벨로 하는 풀업회로45b, 로우 어드레스신호/RAS의 반전지연신호를 출력하는 반전지연회로45ca와, NAND회로45cb와, 인버터45cc와, p채널MOS트랜지스터45bc보다도 전류구동능력이 큰 n채널 MOS트랜지스터45cd를 포함하고, 로우 어드레스스트로브신호/RAS에 따라서 보디리플레쉬신호BRE를 L레벨로 리셋트하기 위한 보디리플레쉬신호 리셋트회로45c, 노드45g와 접지전위노드1Ob와의 사이에 직렬로 접속되며, 게이트에 전원전위Vcc를 받는 n채널 M0S트랜지스터45da, 45db, 45dc, 45dd를 포함하고, 노드45g의 전위를 접지전위Vss로 풀다운하기 위한 풀다운회로45d, 인버터45e, 45f 및 인버터45e로 노드45g의 전위가 H레벨상태를 유지하기 위한 하프래치회로를 구성하는 p채널 MOS트랜지스터45h를 가진다.
그리고, 통상로우 어드레스신호A1가 Vcc + |Vthp|+ 2Vthn보다도 낮게, 풀업회로45b에서의 p채널 MOS트랜지스터45bc가 비도통상태로 되어있기 때문에, 노드45g의 전위는 풀업되지 않으며, 풀다운회로45d에 의해 접지전위Vss에 풀다운되고, 보디리플레쉬전위BRE는 L레벨이 된다. 또한, 어드레스신호 A1가 Vcc+ |Vthp|+ 2Vthn보다도 높은 슈퍼 H레벨시에는, 풀업회로45b에서의 p채널 MOS트랜지스터45bc가 도통상태가 되어, 노드 45g의 전위는 풀업되어, 풀다운회로45d의 풀다운능력은 여리개의 n채널 MOS트랜지스터45da, 45db, 45dc, 45dd에 의해 풀업회로45b의 풀업능력보다도 작게 설정되어 있기 때문에 노드45g의 전위는 H레벨로 상승하여, 보디리플레쉬신호BRE는 H레벨로 변화한다.
또한, 로우 어드레스스트로브신호/RAS가 L레벨로부터 H레벨로 변화하면, 반전지연회로45ca는 출력을 지연시간만 늦추어, H레벨에서 L레벨로 변화시킨다. 이 반전지연회로45ca의 출력이 L레벨로 변화하기까지의 사이에, NAND 회로45cb의 2입력은 동시에 H레벨이 되기 때문에, NAND회로45cd의 출력은 그 사이 레벨이 되는 패널신호가 된다. 그리고 NAND 회로45cb의 출력을 받은 인버터45cc에 의해 로우 어드레스스트로브신호/RAS가 H레벨로 변화하고 나서, 반전지연회로45ca의 출력이 L레벨로 변화하기까지의 사이에, n채널 MOS트랜지스터44cd는 도통상태로 되며, 이 n채널 MOS트랜지스터45cd의 풀다운이 p채널 MOS트랜지스터45h의 풀업을 이겨내어, 노드45g의 전위가 접지전위Vss에 강제되어 보디리플레쉬신호BRE는 L레벨로 리셋트된다.
다음, 어드레스버퍼50에 관해서 설명한다. 이 실시의 형태 2에 있어서의 어드레스버퍼50과 제7도에 표시된 실시의 형태 1에 있어서의 어드레스버퍼50과는, 실시의 형태 1에 있어서의 어드레스버퍼50의 로우 어드레스인에이블신호발생회로52가 보디리플레쉬신호BRE를 받아서 이 보디리플레쉬신호BRE가 보디리플레쉬모드를 나타내는 H레벨시에는 로우 어드레스인에이블 신호RE를 로우 어드레스스트로브신호/RAS에 의존하지 않고, L레벨로 하고 있는 데 대하여, 실시의 형태 2에 있어서의 어드레스버퍼50의 로우 어드레스인에이블신호발생회로52는 보디리플레쉬신호BRE를 받고 있지 않으며, 보디리플레쉬신호BRE에 의존하지 않고, 로우 어드레스인에이블신호RE를 로우 어드레스스트로브신호/RAS의 변화에 따라서 변화시키고 있는 점에서 다르다. 그 밖의 회로에 관하여는 실시의 형태 1과 같은 회로이다.
이어서, 메모리어레이주변회로군110에 관해서 설명한다. 이 실시의 형태 2에서는 비트선공급전위VBL은 비트선프리챠지전위VBLP에 고정된 채이기 때문에, 제14도에 표시된 바와 같은 비트선공급전위제어회로113은 설치되어 있지 않다. 즉, 비트선공급전위VBL을 전달하는 배선에 직접비트선프리챠지전위VBLP가 주어져 있다. 그 대신 제23도에 표시되어 있는 바와 같이, 보디리플레쉬신호BRE를 받아, 이 보디리플레쉬신호BRE가 L레벨시에는 접지전위Vss로 되며, 보디리플레쉬신호BRE가 보디리플레쉬모드를 나타내는 H레벨시에는 보디리플레쉬전위VBR로 되는 n채널소스전위NS를 발생하는 소스전위제어회로114가 설치되어 있다. 또한, 제13도에 표시된 실시의 형태 1에 있어서의 센스앰프활성화회로111h의 n채널 MOS트랜지스터111hb는 소스에 접지전위Vss를 받고 있는 데 대하여, 이 실시의 형태 2에 있어서의 센스앰프활성화회로111h의 n채널 MOS 트랜지스터111hb는 제23도에 표시된 바와 같이 소스에 소스전위제어회로114로부터 출력되는 n채널소스전위NS를 받고 있다.
그리고, 소스전위제어회로114는 보디리플레쉬신호BRE를 받아, 이 Vcc - Vss 진폭의 보디리플레쉬신호BRE를 Vcc -VBR진폭으로 레벨변환한 신호 ψ1 및 이 반전신호/ψ1를 출력하는 (즉, 보디리플레쉬신호BRE에 응답한 Vcc -VBR진폭의 상보신호ψ1 및 /ψ1을 출력함)레벨변환회로114a, 및 레벨변환된 신호 ψ1 및 /ψ1에 따라서 n채널소스전위NS를 접지전위Vss 또는 보디리플레쉬전위VBR로 하는 n채널소스전위출력버퍼회로114b를 가진다. 레벨변환회로114a는 인버터114aa, p채널 M0S트랜지스터114ab, 114ac, n채널 M0S트랜지스터114ad, n채널 MOS트랜지스터114ad로 크로스커플회로를 구성하는 n채널 MOS트랜지스터114ae 및 전원전위Vcc와 보디리플레쉬전위VBR로 구동되는 인버터114af, 114ag를 함유한다. 또한, n채널소스전위출력버퍼회로114b는 n채널 M0S트랜지스터114ba 및 114bb를 함유한다.
다음, 블록관계신호발생회로120에 관해서 설명한다. 이 실시의 형태 2에 있어서의 블록관계신호발생회로120는 실시의 형태 1에 있어서의 블록관계신호 발생회로120이 가지는 제15도에 표시된 비트선분리신호 및 프리챠지신호발생회로121대신에, 제24도에 표시된 비트선분리신호 및 프리챠지신호발생회로121를 가진다. 제24도를 참조하여, 이 실시의 형태 2에 있어서의 비트선분리신호 및 프리챠지신호발생회로121는 제15도에 표시된 실시의 형태1에 있어서의 비트선분리신호 및 프리챠지신호발생회로121과 비교하여 보디리플레쉬신호BRE가 보디리플레쉬모드를 나타내는 H레벨시에는 프리챠지신호 PR0-PR515를 모두 프리챠지를 나타내는 H레벨로 하는 프리챠지제어회로121c가 생략되어 있으며, 그 대신에, 프리챠지지시신호PD0-PD515를 그대로 프리챠지신호PR0-PR515로서 발생하고 있다. 따라서 프리챠지신호PR0-PR515의 각각은, 블록선택신호BS0-BS511중 대응한 블록선택신호의 적어도 하나가 선택상태를 나타내는 H레벨이 되면, 프리챠지의 중단을 지시하는 L레벨이 된다.
또한, 이 실시의 형태 2에 있어서의 블록관계신호발생회로120는 실시의 형태 1에 있어서의 블록관계신호발생회로120이 가지는 제16도에 표시된 센스앰프인에이블신호발생회로122대신에, 제25도에 표시된 센스앰프인에이블신호발생회로122를 가진다. 제25도를 참조하여, 이 실시의 형태 2에 있어서의 센스앰프인에이블신호발생회로122는 제16도에 표시된 실시의 형태 1에 있어서의 센스앰프인에이블신호발생회로122와 비교하여 각 파셜센스앰프 인에이블신호 발생회로122b가 보디리플레쉬신호BRE를 받고 있지 않으며, 또한 프리챠지지시신호PDP가 아닌, 프리챠지신호PRP를 받아서 보디리플레쉬신호BRE에 의존하지 않고 프리챠지신호PRP가 프리챠지의 중단을 지시하는 L레벨이라고 마스터 n채널센스신호MNS가 H레벨로 변화함에 따라서 n채널센스앰프인에이블신호NSEP를 인에이블을 나타내는 H레벨로 변화시키고, 그 후 마스터 p채널센스신호MPS가 H레벨로 변화함에 따라서 p채널센스앰프인에이블신호/PSE를 인에이블을 나타내는 L레벨로 변화시킨다.
그리고, 이 실시의 형태 2에 있어서의 파셜센스앰프인에이블신호발생회로122b는 제16도에 표시된 실시의 형태 1에 있어서의 파셜센스앰프인에이블신호발생회로122b에 비교하여, 센스앰프인에이블신호제어회로122bb가 생략되어 있고, 또한, 로컬센스신호발생회로122b가 더욱 인버터122bad, 122bae, 122baf를 가지며, 이 로컬센스신호발생회로122ba가 p채널센스앰프인에이블신호/PSEP및 n채널센스앰프인에이블신호NSEP을 출력하고 있다. 그리고, 로컬센스신호발생회로122ba는 프리챠지신호PRP가 프리챠지의 중단을 나타내는 L레벨시, 마스터 n채널센스신호MNS가 H레벨로 변화함에 따라서 n채널센스앰프인에이블신호NSEP를 인에이블을 나타내는 H레벨로 변화시키고, 그 후 마스터 p채널센스신호MPS가 H레벨로 변화함에 따라서 p채널센스앰프인에이블신호가/PSEP를 인에이블을 나타내는 L레벨로 변화시킨다.
다음, 이 실시의 형태 2에 있어서의 DRAMDH의 동작에 관해서 설명한다. 이 실시의 형태 2에 있어서의 DRAl DH의 통상의 판독/기록은 제18도를 참조하여 설명한 실시의 형태 1에 있어서의 DRAMDM의 통상의 판독/기록동작과 같이 동작을 한다. 또한, CBR 리플레쉬동작에 관해서도 제19도를 참조하여 설명한 실시의 형태 1에 있어서의 DRAMDM의 CBR리플레쉬 동작과 같이 동작을 한다. 한편 보디리플레쉬동작에 관하여는 제20도를 참조하여 설명한 실시의 형태 1에 있어서의 DRAMDM의 보디리플레쉬동작과는 동작이 다르다. 이하에 이 실시의 형태 2에 있어서의 DRAMDM의 보디리플레쉬동작에 관해서 제26도를 참조하고 설명한다.
우선, 어드레스신호A1이 제26도의(d)에 표시되는 바와 같이 시간t0에서 통상의 H레벨보다도 높은 슈퍼 H레벨로 변화하면, 보디리플레쉬신호BRE이 제26도의(g)에 표시되는 바와 같이, 보디리플레쉬모드를 나타내는 H레벨로 변화한다. 그렇게 하면, 보디리플레쉬신호BRE이 H레벨로 변화한 것을 받아서 비트선분리신호/BL1n은 제26도의 (j)에 표시되는 바와 같이, 모두 비트선의 접속을 지시하는 Vpp레벨로 유지되며, 로컬승압신호LB0-LB3은 제26도의(k)에 표시되는 바와 같이, 모두 L레벨로 유지된다. 또한, 로컬승압신호LB0-LB3이 모두 L레벨인 것을 받아 워드선의 전위WLt는 제26도의(m)에 표시되는 바와 같이 모두 비활성을 나타내는 L레벨로 유지된다.
그리고, 보디리플레쉬를 위한 데이터가 데이터 Dp로서 제26도의(t)에 표시 되는 바와 같이 주어지며, 어드레스신호A1및 어드레스신호A0, A2- A14가 보디리플레쉬용의 로우 어드레스로서 각각 제26도의(d) 및 (e)에 표시되는 바와 같이 주어진 후, 외부 로우 어드레스스트로브신호ext/RAS가 제26도의(a)에 표시되는 바와 같이 시간t1에서 L레벨로 변화하면, 로우 어드레스인에이블신호RE가 제26도의(h)에 표시되는 바와 같이 시간t2에서 인에이블상태를 나타내는 H레벨로 변화한다. 그렇게 하면, 로우 어드레스신호RAi, /RAi가 어드레스신호Ai에 응답한 논리레벨로 되며, 프리챠지신호PRP중 로우 어드레스신호 RAi, /RAi에 의해 선택된 것이 제26도의(i)에 표시된바와 같이 프리챠지의 중단을 나타내는 L레벨로 변화한다. 또한, 선택신호 SELp중 로우 어드레스신호 RA1, RAi에 의해 선택된 것이 제26도의(n)에 표시된 바와같이 시간t3에서 로컬I/O선쌍 112b의 선택을 나타내는 H레벨로 변화하여, 선택된 로컬 I/O선쌍 112b가 대응의 글로발 I/O선쌍 112d에 접속된다.
그리고, n채널 센스앰프 인에이블신호 NSEp 중 로우 어드레스신호 RAi, /RAi에 의해 선택된 것이 제26도의(p)에 표시된 바와같이 시간t4에서 H레벨로 변화하면, 선택된 n 채널센스앰프인에이블신호 NSEp에 대응된 n채널공통소스선 111f의 전위 NCSp가 제26도의(q)에 표시한 바와 같이 보디 리플레쉬전위VBR로 변화하고, 대응의 센스앰프 111b에서의 n 체널센스앰프가 활성화한다. 이 때, 비트선쌍72b에서의 비트선72ba 및 72bb의 전위 BLs 및 /BLs는 동시에 제26도의(r)로 표시되도록 비트선 프리챠지전위VBLP로 되어있으나, 센스앰프 111b의 오프셋에 의해 어느쪽인지 한쪽이 보디 리플레쉬전위VBR로 변화한다.
그 후, p 채널센스 앰프인에이블신호 /PSEp 중 로우 어드레스신호 RAi, /RAi에 의해 선택된 것이 제26도의(p)에 표시된것과 같이 시간t5에서 L레벨로 변화하면, 선택된 p 채널센스앰프 인에이블신호 /PSEp에 대응한 p 채널공통소스선 111e의 전위PCSp가 제26도의(q)에 표시되는 바와같이 전원전위Vcc로 변화하고, 대응의 센스앰프 111b에서의 p 채널센스앰프가 활성화한다. 그런즉, 비트선쌍 72b에서의 비트선 72ba 및 72bb의 전위 BLs 및 /BLs 중 전위가 높은 쪽이 제26도의(r)에 표시한 바와 같이 전원전위Vcc로 변화한다.
그리고, 어드레스신호A1 및 어드레스신호A0, A2- A14가 보디리플레쉬용의 칼럼어드레스로서 각각 제26도의(d) 및 (e)에 표시한바와 같이, 라이트 콘트롤신호/W가 제26도의(c)에 표시한 바와 같이 기록을 지시하는 L레벨로 된 후, 외부칼럼어드레스스트로브신호 ext/CAS가 제26도의(b)에 표시한바와 같이 시간t6에서 L레벨로 변화하면, 칼럼어드레스신호 CAi, /CAi는 어드레스신호Ai에 응답한 논리레벨으로 되 고, 칼럼선택신호 CSLk 중 칼럼어드레스신호 CAi, /CAi에 의해 선택된 것이 제26도의(s)에 표시되도록 시간t7에서 칼럼의 선택을 나타내는 H레벨로 변화하여, 이 칼럼어드레스신호 CAi, /CAi에 의해 선택된 로컬I/O게이트회로112c가 대응의 비트선쌍 72b와 로컬I/O선쌍 접속시킨다.
한편, 기록/판독제어회로130는 로우 어드레스스트로브신호/RAS가 L레벨로 변화하고 나서 칼럼어드레스 스트로브신호/CAS가 L레벨로 변화하기까지의 사이에 라이트콘트롤신호/W가 L레벨에 변화한 것을 검지하여 라이트 인에이블신호 /WE를 L레벨로 하여, 입출력버퍼140는 라이트 인에이블신호/WE가 L레벨로 변화한 데 따라서 데이터 Dq에 응한 데이터가 메모리어레이 주변회로군애 있어서의 I/0회로로 주여지고, 이 데이터에 응한 전위차가 128의 글로벌I/O선쌍 112d중의 데이터선택신호DSm에 의해 선택된 32쌍에 주여지고, 선택된 글로벌 I/O게이트회로112e를 통해 로컬 I/O선쌍112b에 전달되어, 선택된 로컬 I/O 게이트회로 112c를 통해 비트선쌍72b로 전달된다. 이 전위차에 따라서 센스앰프111b는 비트선쌍72b에서의 비트선72ba 및 72bb의 전위BLs 및 /BLs를 제26도의(r)에 표시한바와 같이 한편을 보디리플레쉬전위VBR에, 다른쪽을 전원전위Vcc로 변화시킨다.
이와 같이 워드선72a의, 전위WLt가 모두 L레벨대로 센스앰프111b를 통해 비트선쌍72b의 한편에 보디리플레쉬전위VBR가 주여지는 것에 의해, 보디리플레쉬전위VBR가 주여진 비트선에 접속된 메모리셀72c에서의 n 채널 MOS 트랜지스터72cb의 다른쪽의 소스/드레인72cbb에 보디리플레쉬전위VBR가 주여져, n 채널 M0S 트랜지스터72cb에서의 다수캐리어가 축적하여 전위가 상승하고 있는 보디72cbc와 다른쪽의 소스/드레인72cbb와의 사이에서 순방향바이어스전압이 주여지는 형태로 되고, 보디72cbc에 축적된 캐리어가 다른쪽의 소스/드레인72cbb를 통해 보디리플레쉬전위VBR가 주여진 비트선으로 이동해서 보디72cbc의 전위가 저하하여 보디리플레쉬가 실행된다.
그리고, 외부 로우 어드레스 스트로브신호ext/RAS가 제26도의(a)에 표시한 바와 같이 시간t9에서 H레벨에 변화하면, 보디리플레쉬신호BRE는 제26도의(g)에 표시한 바와같이 L레벨로 리셋트된다. 또한, 로우 어드레스 인에이블신호RE는 제26도의(h)에 표시한 바와 같이 디스에이블을 나타내는 L레벨로 변화하고, 이것에 따라서 p 채널 센스 엠프 인에이블신호/PSEp 및 n 채널 센스앰프 인에이블신호 NSEp는 제26도의(p)에 표시에 표시한 바와 같이 각각 H레벨 및 L레벨로 변화하여, 프리챠지신호PRp은 제26도의(i)에 표시에 나타난바와 같이 전체 H레벨로 변화한다. 그런즉, p 채널공통 소스선111e의 전위PCSp 및 n 채널공통소스선111f의 전위NCSp는 동시에 제26도의(q)에 표시한 바와 같이 비트선 프리챠지전위VBLP에 프리챠지/이퀄라이즈되어, 비트선쌍72b의 각비트선의 전위 BLs, /BLs도 제26도의(r)에 표시한 바와 같이 비트선 프리챠지전위VBLP로 프리챠지/이퀄라이즈된다. 또한, 선택신호SELP는 제26도의(n)에 표시한바와 같이 모두 L레벨에, 칼럼선택신호CSLk도 제26도의(s)에 표시한 바와 같이 모두 L레벨로 변화한다.
같은 로우 어드레스 및 칼럼어드레스의 비트선쌍72b의 이미 한편의 비트선에 접속된 메모리셀72c의 보디리플레쉬는 어드레스신호Ai에 의해서 동일한 로우 어드레스 및 칼럼어드레스를 주어, 데이터 Dq를 반전시키어 주는 것에 의해 실행된다. 그리고, 데이터 Dq를 반전시키면서 로우 어드레스 및 칼럼 어드레스를 순차 변화시키어 보디리플레쉬사이클을 실행함으로써 모든 메모리셀72c의 보디리플레쉬를 완료시킬 수 있다. 단지, 워드선72a의 선택활성화는 행해지지 않고, 선택된 메모리 블럭72에 포함되는 칼럼선택신호CSLk에 의해 선택된 비트선쌍72b의 한편의 비트선에 접속된 모든 메모리셀72c가 한번에 보디리플레쉬되기 때문에, 모든 메모리셀72c의 보디리플레쉬를 완료시키기 위해서 모든 로우 어드레스를 지정하는 필요는 없다.
또한, 선택된 메모리 블럭72 뿐만아니라 선택된 메모리 블럭72에 인접한 메모리 블럭72에 포함되는 비트선쌍72b중의 반은 선택된 메모리 블럭72에 있어서의 비트선쌍72b와 센스앰프111b를 공유하고 있기 때문에, 더우기 모든 메모리셀72c의 보디리플레쉬를 완료시키기 위해서 지정하는 로우 어드레스를 반으로 할 수 있다. 또, 보디리플레쉬를 위한 기록데이터 Dq는 보디리플레쉬피리어드중은 H레벨 또는 L레벨에 고정되어 있다.
이상과같이 이 실시의 형태 2에서는 DRAMDM이 보디리플레쉬모드를 가지고, 메모리셀72c에 포함되는 n 채널 MOS 트랜지스터72cb의 보디72cbc에 축적된 다수캐리어를 배출하기 때문에, 메모리셀72c의 데이터유지시간이 길게 된다.
또한, 메모리셀72c의 데이터유지시간이 길게 되는 것에 의해, 예컨데 보디리플레쉬모드를 가지고 있지 않은 DRAM에서는 리플레쉬피리어드가 24μsec인 것을 4μsec 로 늘릴 수 있기 때문에, 이것에 의해서 일정시간주변의 리플레쉬에 요하는 전력을 감소할 수 있고, 저소비전력의 DRAM을 얻을 수 있다.
더또한, 센스앰프111b를 이용하여 복수의 메모리셀72c의 보디리플레쉬를 동시에 하기 때문에, 보디리플레쉬가 고속으로 할 수 있다. 또한 비트선쌍72b의 한편의 비트선에 보디리플레쉬전위VBR를 주는 회로를, 비트선쌍72b의 전위차를 증폭하기 위한 센스앰프 111b에서 유용하고 있는 것으므로 회로면적의 증대가 억제되어 있다. 또한, 센스앰프111b에 보디리플레쉬전위VBR및 접지전위Vss를 전달하는 배선을 n 채널공통소스선111f에서 공유하고 있기 때문에 배선면적의 증대도 억제되어 있다.
또, 인접한 메모리 블럭72사이에서 센스앰프111b를 공유하는 공용센스앰프구성으로 되어있기 때문에, 센스앰프111b를 공유하고있는 다른 메모리 블럭72의 비트선72ba(또는 72bb)에 접속되는 메모리셀72c을 동시에 보디리플레쉬할 수 있어, 보디리플레쉬가 고속으로 할 수 있다.
또, 이 실시의 형태 2에 있어서는 보디리플레쉬전위VBR를 실시의 형태 1과 같이 부(-)의 전위로 하고 있지만, 부(-)의 전위 대신에 접지전위Vss로 하여도 부(-)의 전위만큼은 아니다해도, 보디에 쌓인 다수캐리어를 배출할 수 있다. 이 경우는 내부전위발생회로군1O에 있어서의 보디리플레쉬전위VBR를 발생하는 회로를 설치하지 않더라도 보디리플레쉬전위VBR를 전달하는 배선에 접지전위Vss를 주는 만큼 좋기 때문에, 회로면적의 증대를 억제할 수 있다.
[실시의 형태 3]
다음에 본 발명의 다른 실시의 형태인 DRAM에 관해서 제27도에 근거하고 설명한다. 이 실시의 형태 3에 있어서의 DRAM과 실시의 형태 2에 있어서의 DRAM과의 사이에서 다른 점은 우선 실시의 형태 2에서는 칼럼선택 신호CSLk에 의해 한쌍의 로컬I/O선쌍112b에 선택적으로 l 쌍의 비트선쌍72b를 접속시켜서 보디리플레쉬용의 데이터를 주고 있는데 대하여, 이 실시의 형태 3에서는 칼럼선택신호CSLk가 보디리플레쉬신호BRE에 의존해서, 보디리플레쉬신호BRE가 보디리플레쉬모드를 나타내는 H레벨로 변화하면 모두 선택상태의 H레벨에 변화하여, l 쌍의 I/O선쌍112b에 대응하는 복수의 비트선쌍72b를 접속시키어 보디리플레쉬용의 데이터를 주고 있는 점에서 다르다. 이와 같이 한쌍의 로컬I/O선쌍112b에 대응하는 복수의 비트선쌍72b에 보디리플레쉬용의 데이터를 주는 것으로 한번에 보디리플레쉬되는 메모리셀72c의 수를 증가시키고 있다. 이하, 이 상위점에 근거하여 실시의 형태 2와 다른 회로에 관해서 설명한다.
제27도를 참조하여, 이 실시의 형태 3에 있어서의 DRAMDM의 칼럼디코더100에 포함되고 있는 칼럼디코더블록101은 각각이 칼럼선택신호CSLk의 각각에 대응하는 256의 파셜칼럼디코더101a를 가지고 있다. 각 파셜칼럼디코더 101a는 칼럼프리디코드신호 Y4-Y7중의 1개와, 칼럼프리디코드신호 Y8-Y11중 1개와, 칼럼프리디코드신호 Y12-Y19중 1개와, 보디리플레쉬신호 BRE를 받어, 보디리플레쉬신호 BRE가 보디리플레쉬모드를 나타내는 H 레벨의 시에 입력되는 칼럼프리디코드신호에 의존하지않고서 대응의 칼럼선택신호 CSLk를 선택을 나타내는 H 레벨로 하여, 보디리플레쉬신호 BRE가 L 레벨의 때는 입력되는 칼럼프리디코드신호에 따라서 대응의 칼럼선택신호 CSLk를 변화시킨다.
따라서, 보디리플레쉬신호 BRE가 H 레벨의 때는 256의 칼럼 선택신호 CSLk가 모두 H 레벨로 되고, 전비트선쌍 72b가 대응의 로컬 I/O 선쌍 112b에 접속된다. 또한, 보디리플레쉬신호 BRE가 L 레벨의 때는 256의 파셜칼럼디코더101a 중 1개에 입력되는 칼럼프리디코드신호가 모두 H 레벨로 되고, 256의 칼럼선택신호 CSLk중 1개가 H 레벨로 변화하여, 한쌍의 로컬 I/O 선쌍 112b 에 1쌍의 비트선쌍 72b가 접속된다.
이 실시의 형태 3에 있어서의 DRAMDM은 보디리플레쉬모드시에 복수의 칼럼선택신호가 동시에 선택을 나타내는 H레벨로 변화하는 점을 제외하고는 실시의 형태 2에 있어서의 DRAMDM과 같이 동작한다. 그리고 보디리플레쉬시는 외부에서 주여진 데이터 Dq에 응한 전위차가 주여진 로컬I/O선쌍112b에 접속되는 모든 비트선쌍72b의 한편의 비트선의 전위가 센스앰프111b에 의해 보디리플레쉬전위VBR으로 되어 이 비트선에 접속된 메모리셀72c의 보디리플레쉬가 행하여진다. 그리고, 같은 비트선쌍72b의 다른쪽의 비트선의 전위를 보디리플레쉬전위VBR로 하는 것은 데이터 Dq를 반전시키어 같은 모양으로 보디리플레쉬를 하는 것으로 행해진다.
이상과같이 이 실시의 형태 3에서는 DRAMDM이 보디리플레쉬모드를 가지고, 메모리셀72c에 포함되는 n 채널 MOS 트랜지스터72cb의 보디72cbc에 축적된 다수캐리어를 배출하기 때문에, 메모리셀72c의 데이터유지시간이 길게 된다.
또한, 메모리셀72c의 데이터유지시간이 길게 되는 것에 의해, 예컨데 보디리플레쉬모드를 가지고 있지 않은 DRAM에서는 리플레쉬피리어드가 2μsec인바, 4μsec로 늘릴 수 있기 때문에, 이것에 의해서 일정시간주변의 리플레쉬에 요하는 전력을 감소할 수 있고, 저소비전력의 DRAM을 얻을 수 있다.
또한, 센스앰프 l11b를 이용하여 복수의 메모리셀72c의 보디리플레쉬를 동시에 하기 때문에, 보디리플레쉬가 고속으로 할 수 있다. 또한, 비트선쌍72b의 한편의 비트선에 보디리플레쉬전위VBR를 주는 회로를, 비트선쌍72b 전위차를 증폭하기 위한 센스앰프111b에서 유용하고 있기 때문에, 회로면적의 증대가 억제되어 있다. 또한, 센스앰프111b에 보디리플레쉬전위VBR및 접지전위Vss를 전달하는 배선을 n 채널공통소스선111f에서 공유하고 있기 때문에 배선면적의 증대도 억제되어 있다.
또한, 인접한 메모리 블럭72사이에서 센스앰프111b를 공유하는 공용센스앰프구성으로 되어있기 때문에, 센스앰프111b를 공유하고 있는 다른 메모리블럭72의 비트선72ba(또는72bb)에 접속되는 메모리셀72c을 동시에 보디리플레쉬할 수 있어, 보디리플레쉬를 고속으로 할 수 있다.
또한, 복수의 칼럼선택신호CSLk가 동시에 선택을 나타내는 H레벨로 변화하여, 한쌍의 I/O선쌍112b에 대응하는 복수의 비트선쌍72b를 접속시키어 동시에 복수의 비트선에 보디리플레쉬용의 데이터를 주어 보디리플레쉬하고 있기 때문에, 한쌍의 I/O선쌍112b에 대응하는 1개의 비트선쌍72b를 접속시키어 보디리플레쉬용의 데이터를 주어 보디리플레쉬하는 실시의 형태 2의 DRAMDM에 비하여 보디리플레쉬를 고속으로 할 수 있다.
또, 이 실시의 형태 3에 있어서는 보디리플레쉬전위VBR를 실시의 형태 2와 같이 부(-)의 전위로 하고 있지만, 부(-)의 전위대신에 접지전위Vss로 하여도 부(-)의 전위만큼이 아니다 해도, 보디에 과도하게 쌓인 다수캐리어를 배출할 수 있다. 이 경우는 내부전위발생회로군1O에 있어서의 보디리플레쉬전위VBR를 발생하는 회로를 설치하지 않더라도 보디리플레쉬전위VBR를 전달하는 배선에 접지전위Vss를 주는 만큼 좋기 때문에, 회로면적의 증대를 억제할 수 있다.
[실시의 형태 4]
다음에 본 발명의 다른 실시의 형태인 DRAM에 관해서 제28도로부터 제33도에 근거하고 설명한다. 이 실시의 형태 4에 있어서의 DRAM과 실시의 형태 1에 있어서의 DRAM과의 사이에서 다른 점은, 우선 실시의 형태 1에서는 보디리플레쉬 때에 비트선공급전위VBL을 보디리플레쉬전위VBR로 하여 비트선프리챠지/이퀄라이즈회로 111c를 통해 비트선쌍72b에 보디리플레쉬전위VBR를 주는데 대하여, 이 실시의 형태 4에서는 비트선공급전위VBL은 비트선프리챠지전위VBLP에 고정되어, n 채널공통소스선 111f의 전위NCSp를 보디리플레쉬전위VBR로 하여 센스앰프111b에 의해 비트선쌍72b에 포함되는 비트선72ba 또는 72bb의 한편에 보디리플레쉬전위VBR를 주고 있는 점이다.
또한, 실시의 형태 1에서는 보디리플레쉬모드와 통상의 CBR 리플레쉬모드의 사이클은 따로따로 행해지고 있고, 그 때문에 보디리플레쉬가 행하여진뒤의 CBR 리플레쉬사이클에서는 리플레쉬 어드레스신호 REFAi를 증가하지않도록 하는 것에 대하여, 이 실시의 형태 4에서는 보디리플레쉬가 통상의 CBR 리플레쉬의 그늘에서, 즉 통상의 CBR 리플레쉬실행중에 더불어 실행되는 점에서도 다르다. 이하, 이것들의 상위점에 근거하여 실시의 형태 1과 다른 회로에 관해서 설명한다.
우선 제28도를 참조하여 DRAMDM의 전체구성중의 그림l에 표시된 실시의 형태 1에 있어서의 DRAMDM과 다른 점에 관해서 설명한다. 이 실시의 형태 4로서는 통상의 CBR 리플레쉬실행중에 보디리플레쉬가 실행되기 때문에, CBR 리플레쉬를 지시하는 CBR 검지신호CBR는 보디리플레쉬를 지시하는 보디리플레쉬신호로서 겸용된다. 따라서 실시의 형태 4에 있어서의 DRAMDM의 리플레쉬제어회로40는 실시의 형태 1에 있어서의 DRAMDM와 같이 보디리플레쉬신호BRE를 발생하지않는다. 또한, 실시의 형태 4에 있어서의 DRAMDM의 리플레쉬제어회로40는 실시의 형태 1과 같은 보디리플레쉬가 실행된 후의 CBR 리플레쉬사이클에서는 리플레쉬 어드레스신호 REFAi의 증가를 하지않는다는 것을 하지 않고, CBR 검지신호 CBR 검지회로가 CBR 타이밍을 검지한 H레벨로 변화하는 데 따라서 리플레쉬 어드레스신호REFA0-REFA14를 증가하고 있다.
또한, 어드례스버퍼50는 보디리플레쉬신호BRE를 받지 않고, CBR 검지신호 CBR가 통상의 CBR 리플레쉬 및 보디리플레쉬룰 지시하는 H레벨로 변화하면 로우 어드레스신호 RAi, /RAi를 리플레쉬 어드레스신호REFAi에 응한 논리레벨로 한다. 그리고, 로우디코더80도 보디리플레쉬신호BRE를 받지 않고, 보디리플레쉬의 때도 로우 어드레스신호RAi, /RAi에 근거하여 선택된 워드선72a를 활성화하여 워드선승압전위로 한다.
또한, 블록관계신호발생회로120도 보디리플레쉬신호BRE를 받지 않고 /RAS버퍼20로부터의 로우 어드레스스트로브신호/RAS와 어드레스버퍼50로 부터의 로우 어드레스신호 RA8, /1RA8와 로우프리디코더60로부터의 로우프리디코드신호X16-X27를 받어, 로우 어드레스스트로브신호/RAS가 L레벨에 하강하면, 블록선택신호BSj(j=O,1, …·,511)중 로우어드레스신호 RA8, /RA8및 로우 프리디코드신호X16-X27에 따라서(결국 로우 어드레스신호 RA8, /RA8-RA14, /RA14에 따라서)선택된 4개를 H레벨로 한다. 이 실시의 형태 4에 있어서의 블록선택신호BSj는 실시의 형태 1과 다르고 보디리플레쉬 신호BRE에 의존하지 않는다. 또한 블록관계신호발생회로120로부터 발생되는 비트선분리신호/BL1n(n=O,1, …·,1023)도 실시의 형태 1과 다르고 보디리플레쉬신호BRE에 의존하지 않고, 로우 어드레스신호 RA8, /RA8및 로우 프리디코드신호X16-X27에 의해서 선택된 메모리 블럭과 센스앰프를 공유하는 메모리 블럭에 대응한 것이 L레벨로 된다.
또한, 블록관계신호발생회로120로부터 발생되는 센스앰프인에이블신호 /PSEp, NSEp (p=0, 1, …, 515)도 실시의 형태 1과 다르고 보디리플레쉬신호BRE에는 의존하지 않고, 로우 어드레스스트로브신호/RAS가 L레벨에 변화하는 데 따라서, p 채널센스앰프인에이블신호/PSEp중 로우 어드레스신호 RA8, /RA8및 로우 프리디코드신호X16-X27에 의해서 선택된 메모리 블럭에 대응한 것이나 인에이블상태를 나타내는 L레벨로 되어, n 채널센스 앰프인에이블신호 NSEp 중 로우 어드레스신호 RA8/RA8및 로우 프리디코드신호 X16-X27에 의해서 선택된 메모리 블럭에 대응한 것이 인에이블상태를 나타내는 H레벨로 된다.
또한, 블록관계신호발생회로 120로부터 발생되는 프리챠지신호 PRp도 실시의 형태 1과 다르고 보디리플레쉬신호 BRE에는 의존하지 않고, 로우 어드레스 스트로브신호/RAS가 L 레벨로 변화하는 데 따라서, 로우 어드레스신호 RA8, /RA8및 로우 프리디코드신호 X16-/X27에 의해서 선택된 메모리 블럭에 대용한 것이 L 레벨에 된다. 또, 블록관계신호발생회로 120로부터 발생되는 선택신호 SELp도 보디리플레쉬신호 BRE에는 의존하지만, CBR 검지신호 CBR가 H 레벨의 때는 모두 L 레벨로 되어, CBR 검지신호 CBR가 L 레벨의 때는 로우 어드레스스트로브신호/RAS 가 L 레벨로 변화하는 데 따라서, 로우 어드레스 신호 RA8, /RA8및 로우 프리디코드신호 X16-X27에 의해서 선택된 메모리 블럭에 대응한 것이 H 레벨에 된다.
다음에 제29도를 참조하여 리플레쉬제어회로 40에 관해서 설명한다. 이 실시의 형태 4에 있어서의 리플레쉬제어회로40는 제3도에 표시된 실시의 형태 1에 있어서의 리플레쉬제어회로40와 비교하여 어드레스증가제어회로42가 삭제되고, 실시의 형태 1에 있어서의 리플레쉬 어드레스 발생회로 43과 똑같이 구성된 리플레쉬 어드레스발생회로43의 초단의 카운터 셀43a에 어드레스 증가신호 AIN에 대신해서 CBR 검지신호 CBR가 입력되어 있는 점이 다르다. 또한, 보디리플레쉬신호발생회로45도 삭제되어 있는 점도 다르다.
다음에 어드레스버퍼50에 관해서 설명한다. 이 실시의 형태 4에 있어서의 어드레스버퍼50와 제7도에 표시된 실시의 형태 1에 있어서의 어드레스버퍼50는 실시의 형태 1에 있어서의 어드레스버퍼50의 로우 어드레스 인에이블신호 발생회로 52가 보디리플레쉬신호 BRE를 받아서 이 보디리플레쉬신호 BRE가 보디리플레쉬모드를 나타내는 H 레벨의 때는 로우 어드레스인에이블 신호 RE를 로우 어드레스스트로브 신호/RAS에 의존하지않고서 L 레벨로 하고 있는 데 대하여, 실시의 형태 4에 있어서의 어드레스버퍼50의 로우 어드레스 인에이블 신호발생회로 52는 보디리플레쉬신호 BRE를 받지 않고, 보디리플레쉬신호 BRE에 의존하지 않고서 로우 어드레스인에이블신호 RE를 로우 어드레스스트로브신호/RAS의 변화에 따라서 변화시키고 있는 점에서 다르다. 그 밖의 회로에 관하여는 실시의 형태 1과 같은 회로이다.
다음에 로우디코더80에 관해서 설명한다. 이 실시의 형태 4에 있어서의 로우디코더80에 포함되는 로우디코더블록81과 제9도에 표시된 실시의 형태1에 있어서의 로우디코더80에 포함되는 로우디코더블록81는 실시의 형태 1에 있어서의 로우디코더블록81의 워드선승압회로81a는 보디리플레쉬신호 BRE를 받아 보디리플레쉬신호 BRE가 보디리플레쉬모드를 나타내는 H 레벨의 때는 로컬승압신호 LB0-LB3를 다른 입력신호에 의존하지않고서 모두 L 레벨로 하고 있는 데 대하여, 실시의 형태 4에 있어서의 워드선승압회로 81a는 보디리플레쉬신호 BRE를 받지 않고, 보디리플레쉬신호에 의존하지 않고서 로컬승압신호 LB0-LB3중 로우 프리디코드신호 X0-X3에 의해서(요컨대 로우어드레스신호 RA0, /RA0, RA1, /RA1에 의해서)선택된 하나를 로우 어드레스인에이블신호 RE가 인에이블상태를 나타내는 H 레벨로 변화하는 데 따라서 전원전위Vcc 보다도 높은 워드선승압레벨로 하는 점에서 다르다.
제30도를 참조하여, 이 실시의 형태 4에 있어서의 워드선승압회로81a는 제10도에 표시된 실시의 형태 1에 있어서의 워드선승압회로 81a와 비교하여 마스터승압신호발생회로 81aa가 보디리플레쉬신호 BRE를 받지 않고, 인버터 81aac 및 NOR 회로 81aad 가 삭제되어 있는 점에서 다르다.
다음에 메모리어레이주변회로군110에 관해서 설명한다. 이 실시의 형태 4에서는 비트선공급전위VBL은 비트선프리챠지전위VBLP로 고정된 그대로이기 때문에, 제14도에 표시되었던것 같은 비트선공급전위제어회로113는 설치되지 않는다. 요컨대, 비트선공급전위VBL을 전달하는 배선에 직접비트선프리챠지전위VBLP가 주어져 있다. 그 대신 제23도에 표시된 실시의 형태 2에 있어서의 소스전위제어회로 114와 같은 소스전위제어회로114가 설치된다. 제31도를 참조하여, 이 실시의 형태 4에 있어서의 소스전위제어회로114는 실시의 형태 2에 있어서의 소스전위제어회로 114와 비교해서, 보디리플레쉬신호 BRE의 대신해서 CBR 검지신호 CBR를 받고 있는 점에서 상위한다.
그리고, 이 소스전위제어회로 114는 CBR 검지신호 CBR가 L 레벨의 때는 접지전위Vss로 되며, CBR 검지신호 CBR가 통상의 CBR 리플레쉬모드 및 보디리플레쉬모드를 나타내는 H 레벨의 때는 보디리플레쉬전위VBR로 되는 n 채널 소스전위 NS 를 발생한다. 또한, 센스앰프활성화회로 111h 도 제23도에 표시된 실시의 형태 2에 있어서의 센스앰프활성화회로 111h 와 같이 n 채널 MOS 트랜지스터 111hb 가 소스에 소스전위제어회로 114로부터 출력되는 n 채널소스전위 NS를 받고 있다.
다음에 블록관계신호발생회로 120에 관해서 설명한다. 이 실시의 형태 4에 있어서의 블록관계신호발생회로 120는 실시의 형태 1에 있어서의 블록관계신호발생회로 120이 가지는 제15도에 표시된 비트선분리신호 및 프리챠지신호발생회로 121 대신에, 제32도에 표시된 비트선분리신호 및 프리챠지신호 발생회로 121를 가진다. 제32도를 참조하여, 이 실시의 형태 4에 있어서의 비트선분리신호 및 프리챠지신호발생회로 121는 제15도에 표시된 실시의 형태 1에 있어서의 비트선분리신호 및 프리챠지신호발생회로 121과 비교하여 보디리플레쉬신호 BRE가 보디리플레쉬모드를 나타내는 H 레벨의 때에, 비트선분리신호/BLI0-/BLI1023을 모두 Vpp 레벨로 하는 비트선분리제어회로 121b가 생략되고 있고, 그 대신해서 비트선분리지시신호/BID0-/BID1023를 그대로 비트선분리신호/BLI0-/BLI1023로 해서 발생하고 있다. 따라서, 비트선분리신호 /BLI0-/BLI1023중 선택된 메모리 블럭에 인접한 메모리 블럭에 대응한 것이 L 레벨로 된다.
또한, 이 실시의 형태 4에 있어서의 비트선분리 신호 및 프리챠지신호발생회로 121 는 제15도에 표시된 실시의 형태 1에 있어서의 비트선분리신호 및 프리챠지신호발생회로 121과 비교하여 보디리플레쉬신호 BRE가 보디리플레쉬모드를 나타내는 H 레벨의 때에, 프리챠지신호 PR0-PR515를 모두 프리챠지를 나타내는 H 레벨로 하는 프리챠지제어회로 121c가 생략되어 있고, 그 대신에 프리챠지지시신호 PD0-PD515를 그대로 프리챠지신호 PR0-PR515로 해서 발생하고 있다. 따라서, 프리챠지신호 PR0-PR515의 각각은 블록선택신호 BS0-BS511중의 대응한 블록선택신호의 적어도 1개가 선택상태를 나타내는 H 레벨이 되면 프리챠지의 중단을 지시하는 L 레벨로 된다.
또한, 이 실시의 형태 4에 있어서의 블록관계신호발생회로120는 실시의 형태 1에 있어서의 블록관계신호발생회로 120가 가지는 제16도에 표시된 센스앰프인에이블신호발생회로 122에 대신해서, 제25도에 표시된 실시의 형태 2에 있어서의 센스앰프인에이블신호발생회로122와 같은 센스앰프인에이블신호발생회로 122를 가진다.
다음에 이 실시의 형태 4에 있어서의 DRAMDM의 동작에 관해서 설명한다. 이 실시의 형태 4에 있어서의 DRAMDM의 통상의 판독/기록은 제18도를 참조하여 설명한 실시의 형태 1에 있어서의 DRAMDM의 통상의 판독/기록동작과 같이 동작을 한다. 한편, 이 실시의 형태 4에 있어서의 DRAMDM의 CBR 리플레쉬동작과 보디리플레쉬동작은 병행하여 행해지므로 제19도 및 제20도를 각각 참조해서 설명한 실시의 형태 1에 있어서의 DRAMDM의 CBR 리플레쉬동작 및 보디리플레쉬동작과는 동작이 다르다. 이하에 이 실시의 형태 4에 있어서의 DRAMDM의 CBR 리플레쉬 및 보디리플레쉬동작에 관해서 제33도를 참조하여 설명한다.
우선, 외부 로우 어드레스스트로브신호 ext/RAS가 L 레벨로 변화하는 것보다 전에 ext/CAS 가 제33도의 (b)에 표시된 바와 같이 시간 t0에서 L레벨로 변화하여, 외부 로우 어드레스스트로브신호 ext/RAS가 제33도의 (a)에 표시한 바와 같이 시간 t1에서 L 레벨로 변화하면, 이것에 따라 CBR 검지신호 CBR가 제33도의 (d)에 표시된 것과 같이 H 레벨로 변화한다. 어드레스버퍼 50은 로우 어드레스스트로브신호/RAS, 칼럼어드레스스트로브신호/CAS의 순차로 L 레벨로 변화하지 않기 때문에, 어드레스신호 Ai를 래치하지 않고 칼럼어드레스신호 CAi, /CAi를 모두 L 레벨로 하므로서 칼럼디코더100로부터 출력되는 칼럼선택신호 CSLk는 제33도의(p)로 표시된바와 같이 L 레벨로 고정된다.
또한, H 레벨의 CBR 검지신호 CBR 를 받어서 블록관계신호발생회로 120은 로컬 I/O 선쌍 112b와 글로발 I/O 선쌍 112d를 접속하기 위한 선택신호 SELp 를 모두 제33도의(j)에 표시한 바와 같이 L 레벨로 고정한다. 한편, 메모리어레이 주변회로군110에 포함되는 소스전위제어회로114는 CBR 검지신호 CBR가 H 레벨로 변화하는 데에 응답하여 n 채널소스전위 NS 를 보디리플레쉬전위VBR로 변화시킨다.
또한, CBR 검지신호 CBR가 H 레벨로 변화하는데에 따라서 리플레쉬 어드레스신호 REFAi가 제33도의(c)에 표시한바와 같이 증가된다. 그리고, 외부 로우 어드레스스트로브신호 ext/RAS가 L 레벨에 변화한 데 따라서, 로우 어드레스인에이블신호 RE가 제33도의 (e)에 표시된바와같이 시간 t2에서 H 레벨로 변화한다. 어드레스버퍼50는 CBR 검지신호 CBR가 H 레벨이므로, 로우어드레스인에이블신호 RE가 H 레벨로 변화한 데 따라서 로우 어드레스신호 RAi, /RAi를 리플레쉬제어회로 40에서 발생되는 리플레쉬 어드레스신호 REFAi에 응한 논리레벨로 한다.
그리고, 비트선분리신호 및 프리챠지신호발생회로 121는 로우 어드레스신호 RA8, /RA8및 로우 프리디코드신호 X16-X27에 응한 (요컨대 로우 어드레스신호 RA8, /RA8-/RA14, /RA14에 응한)프리챠지신호 PRp를 제33도의(f)에 나타난 바와 같이 L 레벨로 변화시키어, 이것을 받아서 로우 어드레스신호 RA8, /RA8및 로우 프리디코드신호 X16-X27에 의해 선택된 메모리 블럭72에 대응한 비트선프리챠지/이퀄라이즈회로 111c는 비트선72ba 및 72bb의 프리챠지 및 이퀄라이즈를 중단하여, 선택된 메모리 블럭72에 대응한 공통소스선프리챠지/이퀄라이즈회로 111d도 공통소스선 111e 및 111f 의 프리챠지 및 이퀄라이즈를 중단한다.
또한, 비트선분리신호 및 프리챠지신호발생회로 121은 제33도의(g)에 표시한바와 같이 시간 t3에서 로우 어드레스신호 RA8, /RA8-RA14, /RA14에 의해 선택된 메모리 블럭72에 대응한 비트선분리신호/BLIn 을 승압전위Vpp 그대로 유지하여, 선택된 메모리 블럭72에 인접한 메모리 블럭72에 대응한 비트선분리신호/BLIn 을 L 레벨로 하강하여, 인접한 메모리 블럭72에 포함되는 비트선쌍 72b는 분리게이트회로 112a에 의해 센스앰프111b 및 비트선프리챠지/이퀄라이즈회로 111c에서 분리된다.
그리고, 로컬승압신호 LB0-/LB3중 로우 어드레스신호 RA0, /RA0, RA1, /RA1에 의해 선택된 1개가 제33도의(h)에 표시된 바와 같이 시간 t4에서 전원전위Vcc 보다도 높은 워드선승압레벨로 변화하면, 로우 어드레스신호 RAi,/RAi에 따라서 선택된 워드선 72a(각서브메모리어레이 71로부터 각각 1개의 메모리 블럭72이 선택되어, 각 선택메모리 블럭72로부터 워드선 72a가 1개씩 선택된다)의 전위 WLt가 제33도의(i)에 표시된바와같이 워드선승압전위로 향해서 상승한다.
그리고, 선택된 워드선 72a 의 각각 접속된 8k 의 메모리셀72c 에서의 n 채널 MOS 트랜지스터 72cb 가 도통상태로 되어, 커패시터 72ca 의 다른쪽 전극과 비트선 72ba 또는 72bb 와의 사이에서 전하의 주고받음이 행하여져, 비트선 72ba 또는 72bb 의 전위 BLs 또는 /BLs 가 제33도의(n)에 표시한 바와 같이 메모리셀72c 에서의 커패시터 72ca 에 기억되어 있던 H 레벨 또는 L 레벨의 데이터에 따라서 비트선프리챠지전위VBLP보다도 간신히 상승 또는 하강하는 (그림에서는 L 레벨의 데이터가 기억되어 있던 경우를 나타내고 있다).
그리고 선택된 메모리 블럭72에 대응된 n 채널센스앰프 인에이블신호 NSEp 가 제33도의(k)에 표시한 바와 같이 시간 t5에서 H 레벨이 되면, 이 센스앰프인에이블신호 NSEp 를 받는 센스앰프활성화회로 111h에서의 n 채널 MOS 트랜지스터 111hb 가 도통상태로되어, n 채널공통소스선 111f 의 전위 NCSp 가 제33도의(m)에 표시한바와 같이 보디리플레쉬전위VBR에 향하여 저하하는 것으로 센스앰프 111b에서의 n 채널 MOS 트랜지스터 111bc 및 111bd 를 포함하는 n 채널센스앰프가 비트선72ba 또는 72bb 중의 겨우 전위가 낮던 쪽의 전위 BLs 또는 /BLs 를 제33도의(n)에 표시한 바와 같이 보디리플레쉬전위VBR로 향하여 저하시킨다.
그 후, 선택된 메모리 블럭72에 대응한 p 채널센스앰프인에이블신호/PSEp 가 제33도의(k)에 표시된 바와 같이 시간t6에서 L 레벨로 되면, 이 센스앰프인에이블신호/PSEp 를 받는 센스앰프활성화회로 111h에 있어서 p 채널 MOS 트랜지스터 111ha 가 도통상태로 되고, p 채널공통소스선 111e의 전위 PCSp가 제33도의(m)에 표시한 바와 같이 전원전위Vcc로 향하여 상승함으로써, 센스앰프111b 에서의 p 채널 MOS 트랜지스터 111ba 및 111bb를 포함하는 p 채널센스앰프가 비트선72ba 또는 72bb 중의 조금 전위가 높던 쪽의 전위 BLs 또는/BLs를 제33도의(n)에 표시된 바와 같이 전원전위Vcc로 향하여 상승시킨다.
이와 같이 하여 비트선쌍 72b에 생긴 조금의 전위차가 센스앰프 111b에 의해 증폭된 후, 외부 로우 어드레스 스트로브신호 ext/RAS가 제33도의(a)에 표시된 바와 같이 시간t7에서 H 레벨로 되면, 이것에 따라서 로우 어드레스 인에이블신호 RE가 제33도의(e)로 표시된 바와 같이 L 레벨로 되어, 워드선 72a의 전위 WLt는 제33도의(i)에 표시된바와 같이 모두 L 레벨로 되고, 선택된 워드선 72a에 접속된 메모리셀72c에 H 레벨 또는 L 레벨의 데이터가 재기억되며, 이 메모리셀 72c의 데이터가 리플레쉬된다. 이 리플레쉬와 겸해서 비트선쌍 72b중의 한쪽의 비트선72ba 또는 72bb에 보디리플레쉬전위VBR가 공급된 것으로, 이 보디리플레쉬전위VBR가 주어진 비트선과 선택되지않고 전위가 접지전위Vss 그대로의 워드선 72a 에 접속된 메모리셀72c의 보디리플레쉬가 행해진다.
그리고, 로우 어드레스인에이블신호 RE가 L 레벨로 변화한 데 따라서 비트선 분리신호/BLIn 는 제33도의(g)에 표시된 바와 같이 모두 Vpp 레벨에, 로컬 승압신호 LB0-BL3는 제33도의(h)에 표시되도록 모두 L 레벨로, 센스앰프인에이블신호/PSEp 및 NSEp 는 제33도의(k)에 표시된바와 같이 각각 모두 H 레벨 및 L 레벨로 된다. 또한, 프리챠지신호 PRp는 제33도의(f)에 표시된 바와 같이 모두 H 레벨이 되고, 이 프리챠지신호 PRp 를 받는 비트선프리챠지/이퀄라이즈회로 111c에 의해 비트선쌍 72b의 전위 BLs, /BLs가 제33도의(n)에 표시된 바와 같이 비트선프리챠지전위VBLP에 프리챠지 및 이퀄라이즈되어, 프리챠지신호 PRp 를 받는 공통소스선프리챠지/이퀄라이즈회로 111d에 의해 공통소스선 111e 및 111f 의 전위 PCSp 및 NCSp가 제33도의(m)에 표시된 바와 같이 비트선프리챠지전위VBLP에 프리챠지 및 이퀄라이즈되어, CBR 리플레쉬사이클이 종료한다.
이상과 같이 이 실시의 형태 4로서는 DRAMDM 이 통상의 CBR 리플레쉬모드의 그림자에 가려져 있지만, 보디리플레쉬모드를 가지는 메모리셀 72c 에 포함되는 n 채널 MOS 트랜지스터 72cb 의 보디 72cbc 에 축적된 다수캐리어를 배출하기 때문에, 메모리셀 72c 의 데이터유지시간이 길게 된다.
또한, 메모리셀72c의 데이터유지시간이 길게 되는 것에 의해 예컨데 보디리플레쉬모드를 가지고 있지 않은 DRAM에서는 리플레쉬피리어드가 2μsec인것 4μ sec로 늘릴 수 있기 때문에, 이것에 의해서 일정시간주변의 리플레쉬에 요하는 전력을 감소할 수 있어, 저소비전력의 DRAM을 얻을 수 있다.
또한, 센스앰프111b를 이용하여 복수의 메모리셀72c의 보디리플레쉬를 동시에 하기므로서, 보디리플레쉬가 고속으로 행해진다. 또한 비트선쌍72b의 한쪽의 비트선에 보디리플레쉬전위VBR를 주는 회로를, 비트선쌍72b의 전위차를 증폭하기 위한 센스앰프111b에서 유용하고 있으므로 회로면적의 증대가 억제되어 있다. 또한, 센스앰프111b에 보디리플레쉬전위VBR및 접지전위Vss를 전달하는 배선을 n 채널공통소스선111f에서 공유하고 있기므로 배선면적의 증대도 억제되어 있다.
더욱또, 통상의 CBR 리플레쉬와 보디리플레쉬를 더불어 행하기 때문에, 보디리플레쉬모드에 설정하기 위한 새로운 조작이 필요없고, 보디리플레쉬모드에 설정하기 위해서 새롭게 입력핀을 추가하는 필요도 없다. 또한, 보디리플레쉬사이클을 특별히 설정하지않고 끝나기 때문에 DRAM의 제어가 복잡하게 되지 않는다.
또, 이 실시의 형태 4에 있어서는 보디리플레쉬전위VBR를 부(-)의 전위로 하였지만, 부(-)의 전위 대신에 접지전위Vss로 하여도 부(-)의 전위만큼은 아니어도, 보디에 과다하게 쌓인 다수캐리어를 배출할 수 있다. 이 경우는 내부전위발생회로군10에 있어서의 보디리플레쉬전위VBR를 발생하는 회로를 설치하지 않더라도 보디리플레쉬전위VBR를 전달하는 배선에 접지전위Vss를 주는만큼 좋기 때문에, 회로면적의 증대를 억제할수있다.
또한, 이 실시의 형태 4에 있어서는 비선택의 워드선72a의 전위WLt의 L레벨을 접지전위Vss로 하였으나, 보디리플레쉬전위VBR가 비트선에 주여진 때에 이 비트선과 비선택의 워드선72a에 접속되는 메모리셀72c에 포함되는 n 채널 MOS 트랜지스터72cb에 게이트-소스간의 전압이 공급되는 것으로 되어 일시적으로 이 n 채널 MOS 트랜지스터72cb의 서브스레숄드리이크전류가 증대하기하므로, CBR 리플레쉬 및 보디리플레쉬때는 Yamagata 등의 1995 ISSCC Digest of Technical Papers, pp 248-249로 소개되어 있는 부전압워드선 구성을 채용하여 워드선72a의 L레벨을 접지전위Vss에서 부전위의 보디리플레쉬 VBR로 저하시키는 것으로 서브스레숄드리이크전류의 증대를 억제할 수 있다.
[실시의 형태 5]
다음에 본 발명의 다른 실시의 형태인 DRAM에 관해서 제34도로부터 제36도에 근거하고 설명한다. 이 실시의 형태 5에 있어서의 DRAM과 실시의 형태 1에 있어서의 DRAM과의 사이에서 다른 점은 우선 실시의 형태 1에서는 통상의 기록/판독동작에서의 선백된 메모리 블럭72에 포함되는 비트선쌍72b의 L레벨의 전위는 접지전위Vss 인데에 대하여, 이 실시의 형태 5에 있어서의 DRAM에서는 비트선쌍72b의 L레벨의 전위는 접지전위Vss를 조금 승압한 (예컨데 O.5V) 승압센스접지전위VBSG로 하고, M. Asakura 등의, 1994 IEEE Journal of Solid-State Circuits vol. 29, pp 1303-1309에서 소개되어 있는 BSG(Boosted Sense Ground)구성을 채용하고 있는 점이다. 이 BSG 구성은 F. Morishita 등의, 1995 Symposium on VLSI Technoliogy Digest of Technical Papers, pp141-142에 소개된 바와 같이 특히 SOI 구조에 있어서 비트선의 전위가 다이내믹으로 변화한 경우의 리플레쉬특성의 향상에 관하여 유효하게 된다.
또한, 보디리플레쉬전위VBR에 관해서도 실시의 형태 1에 있어서는 부(-)의 전위인 데에 대하여, 이 실시의 형태 5에서는 보디리플레쉬전위VBR대신에 접지전위Vss를 사용하고 있는 점에서도 다르다. 이하, 이것들의 상위점에 근거하여 실시의 형태 1과 다른 회로에 관해서 설명하고, 실시의 형태 1과 같은 회로에 관하여는 설명을 생략한다.
우선 제34도를 참조하여 DRAMDM의 전체구성중의 제1도에 표시된 실시의 형태 1에 있어서의 DRAMDM과 다른 점에 관해서 설명한다. 이 실시의 형태 5에 있어서의 내부전위발생회로군1O은 보디리플레쉬를 위한 부(-)의 전위를 발생하는 회로를 구비하지 않고, 승압센스접지전위VBSG를 발생하는 회로를 구비해 있다. 또한, 이 내부전위발생회로군1O으로부터 발생되는 셀 플레이트전위VCP는 실시의 형태 1에서는 1/2(Vcc+Vss)인데 대하여, 이 실시의 형태 5로서는 1/2(Vcc+VBSG)로 되어있다. 같은 모양으로 비트선프리챠지전위VBLP도 실시의 형태 1에서는 1/2(Vcc+VBSG)인데 대하여, 이 실시의 형태 5로서는 1/2(Vcc+VBSG)로 되어있다. 또한, 메모리어레이주변회로군110에 포함되는 회로도 실시의 형태 1과는 다르다.
다음에 메모리어레이주변회로군110에 포함되는 센스앰프활성화회로111h에 관해서 설명한다. 제35도를 참조하여, 이 실시의 형태 5에 있어서의 센스앰프활성화회로111h는 제13도에 표시된 실시의 형태 1에 있어서의 센스앰프활성화회로111h에 비교하여 n채널 MOS 트랜지스터111hb의 소스가 접지전위Vss로 교대해서 승압센스접지전위VBSG를 받고 있는 점에서 다르다. 다음에 메모리어레이주변회로군110에 포함되는 비트선공급전위제어회로113에 관해서 설명한다. 제36도를 참조하여, 이 실시의 형태 5에 있어서의 비트선공급전위제어회로113는 제14도에 표시된 실시의 형태 1에 있어서의 비트선공급전위 제어회로113에 비교하여 보디리플레쉬신호BRE의 L레벨과 n 채널 M0S 트랜지스터113bb의 소스가 받는 접지전위Vss가 같은 레벨이기 때문에 불필요로 된 레벨변환회로113a가 삭제되어 있는 점에서 다르다. 또한, 비트선공급 전위출력버퍼회로113a는 인버터113bc를 새롭게 가지고, 비트선 공급전위출력 버퍼회로113b에 포함되는 n 채널 M0S 트랜지스터 113ba는 게이트에 인버터 113bc에서의 보디리플레쉬신호BRE의 반전신호를 받어, n 채널 MOS 트랜지스터113bb는 게이트에 보디리플레쉬신호BRE를 수신하고 있다.
다음에 이상과 같이 구성된 DRAMDM의 동작에 관해서 설명한다. 우선, 통상의 판독/기록동작에 관하여는 비트선쌍72b에 생기는 전위차가 센스앰프111b에 의해 Vcc -VBSG로 증폭되는 점, 비트선쌍72b의 전위BLs, /BLs의 프리챠지레벨 VBLP이 1/2(Vcc+VBSG)로 되어 있는 점, 및 P 채널공통소스선111e의 전위PCSp와 n 채널공통소스선111f의 전위NCSp의 프리챠지레벨 VBLP이 1/2(Vcc+VBSG)로 되어 있는 점을 제외하고는, 예컨데 워드선72a의 전위등의 다른 신호의 L레벨은 접지전위Vss 그대로이므로 제18도에 표시된 실시의 형태 1에 있어서의 DRAMDM의 동작과 같이 동작한다. CBR 리플레쉬동작에 관해서도 비트선쌍72b에 생기는 전위차가 센스앰프111b에 의해 Vcc-VBSG로 증폭되는 점, 비트선쌍72b의 전위BLs, /BLs의 프리챠지레벨 VBLP이 1/2(Vcc+VBSG)로 되어 있는 점, 및 P 채널공통소스선111e의 전위PCSp와 n 채널공통소스선111f의 전위NCSp의 프리챠지레벨 VBLP이 1/2(Vcc+VBSG)로 되어 있는 점을 제외하고는 제19도에 표시된 실시의 형태 1에 있어서의 DRAMDM의 동작과 같이 동작한다.
또한, 보디리플레쉬동작에 관하여는 보디리플레쉬전위VBR가 접지전위Vss에 바뀌어있는 점, 비트선쌍72b의 전위BLs, BLs의 프리챠지레벨 VBLP이 1/2(Vcc+VBSG)로 되어 있는 점, 및 P 체널공통소스선111e의 전위PCSp와 n채널공통소스선111f의 전위NCSp의 프리챠지레벨 VBLP이 1/2(Vcc+VBSG)로 되어 있는 점을 제외하고는 제20도에 표시된 실시의 형태 1에 있어서의 DRAMDM의 동작과 같이 동작한다. 요컨대, 비트선의 L레벨이 접지전위Vss보다 높은 승압센스접지전위VBSG로 되므로서 보디리플레쉬시에 비트선에 승압센스접지전위VBSG보다도 낮은 접지전위Vss를 주는 것은 상대적으로 보아 실시의 형태 1과같이 비트선의 L레벨이 접지전위Vss의 DRAM의 비트선에 이 접지전위Vss보다도 낮은 보디리플레쉬전위VBR를 주는 것에 상당하고 있다.
이상과같이 이 실시의 형태 5에서는 실시의 형태 1과 같이 DRAMDM이 보디리플레쉬모드를 가지고, 메모리셀72c에 포함되는 n 채널 MOS 트랜지스터72cb의 보디72cbc에 축적된 다수캐리어를 배출하기 때문에, 메모리셀 72c의 데이터유지시간이 길게 됨과 동시에, 메모리셀72c의 데이터유지시간이 길게 되는 것에 의해, 예컨데 보디리플레쉬모드를 가지고 있지 않은 DRAM에서는 리플레쉬피리어드가 2μsec인 것을 4μsec로 늘릴 수 있기 때문에, 이것에 의해서 일정시간주변의 리플레쉬에 요하는 전력을 감소할 수있고, 저소비전력의 DRAM을 얻을 수 있다.
또한, 실시의 형태 1과 같이 비트선프리챠지/이퀄라이즈회로111c를 이용하여 복수의 메모리셀72c의 보디리플레쉬를 동시에 하기 때문에, 보디리플레쉬가 고속으로 행할 수 있다. 또한, 비트선쌍72b에 보디리플레쉬를 위한 접지전위Vss를 주는 회로를, 비트선쌍72b를 비트선프리챠지전위VBLP에 프리챠지 및 이퀄라이즈하기 위한 비트선프리챠지/이퀄라이즈회로111c에서 유용하고 있기 때문에 회로면적의 증대가 억제되어 있다. 또한 비트선프리챠지전위VBLP및 보디리플레쉬를 위한 접지전위Vss를 전달하는 배선을 비트선공급전위VBL을 전달하는 비트선공급전위선111g에서 공유하고 있기 때문에 배선면적의 증대도 억제되어 있다.
또한, 실시의 형태 1과 같이 보디리플레쉬모드의 설정과 통상의 CBR 리플레쉬모드의 설정을 같은 CBR 타이밍으로 행할 수 있기 때문에, 보디리플레쉬모드에 설정하기 위한 복잡한 조작이 필요없고 보디리플레쉬모드에 설정하기 위해서 새롭게 입력핀을 추가할 필요도 없다.
또, 실시의 형태 1과 같이 보디리플레쉬모드의 설정과 통상의 CBR 리플레쉬모드의 설정이 같은 CBR 타이밍으로 행해지더라도, 보디리플레쉬모드로 설정된 CBR 리플레쉬사이클직후의 CBR 리플레쉬사이클에서는 증가되지 않은 그대로의 리플레쉬 어드레스신호로 통상의 CBR 리플레쉬동작이 행하여지기 때문에, 리플레쉬 어드레스가 보디리플레쉬동작을 한 것으로 사라지는 일이 없다.
또한, 이 실시의 형태 5의 DRAMDM은 비트선의 전위의 L레벨을 접지전위Vss보다도 높은 승압센스접지전위VBSG로 하는 BSG 구성을 채용한 것에 의해, 예컨데, 스탠바이상태로 워드선72a가 접지전위Vss로 되어 있을 때는, 이 워드선72a에 접속되는 메모리셀72c에 포함되는 n 채널 MOS 트랜지스터 72cb의 소스-게이트 사이전압은 부전압(즉, 소스전위가 최저라도 승압센스 접지전위VBSG까지밖에 저하하지않은 데, 게이트전위로 되는 워드선의 전위는 이 승압센스접지전위VBSG보다도 낮은 접지전위Vss 이다)로 되고, 상대적으로 비트선의 L레벨이 접지전위Vss의 DRAM에서 워드선72a의 L레벨을 접지전위Vss가 아닌 부(-)의 전위로 하도록 되므로서, 메모리셀72c 에 포함되는 n 채널 MOS 트랜지스터72cb의 서브스레숄드리이크전류가 감소하고, 메모리셀72c의 데이터유지시간이 길게 되어, 리플레쉬특성을 개선할 수 있다.
또, 이 실시의 형태 5의 DRAMDM은 BSG 구성을 채용하고 있기 때문에, 보디리플레쉬전위에 접지전위Vss를 이용할 수 있으므로 보디리플레쉬모드를 설치해도 새롭게 보디리플레쉬전위를 발생하는 회로를 설치할 필요가 없고, 회로 면적의 증대를 억제할 수 있다.
[실시의 형태 6]
다음에 본 발명의 다른 실시의 형태인 DRAM에 관해서 제37도로부터 제38도에 근거하고 설명한다. 이 실시의 형태 6에 있어서의 DRAM에서는 실시의 형태 2에 있어서의 DRAM과 같이 보디리플레쉬를 위한 데이터를 주어서 센스앰프를 통해 보디리플레쉬를 위한 전위를 비트선에 주는 것으로 보디리플레쉬가 실행된다. 이 실시의 형태 6에 있어서의 DRAM와 실시의 형태 2에 있어서의 DRAM과의 사이에서 다른 점은, 우선 실시의 형태 2에로서는 통상의 기록/판독동작에서의 선택된 메모리 블럭72에 포함되는 비트선쌍72b의 L레벨의 전위는 접지전위Vss 인데 대하여, 이 실시의 형태 6에 있어서의 DRAM에서는 실시의 형태 5와 같이 비트선쌍72b의 L레벨의 전위는 접지전위Vss를 약간 승압한 (예컨데 0. 5V)승압센스접지전위VBSG로 하여, BSG 구성을 채용하고 있는 점이다.
또한, 보디리플레쉬전위VBR에 관해서도 실시의 형태 2에 있어서는 부(-)의 전위인데 대하여, 이 실시의 형태 6에서는 실시의 형태 5와 같이 보디리플레쉬전위VBR대신에 접지전위Vss를 시용하고 있는 점에서도 다르다. 이하, 이것들의 상위점에 근거하여 실시의 형태 2와 다른 회로에 관해서 설명하고, 실시의 형태 2와 같은 회로에 관하여는 설명을 생략한다.
우선 제37도를 참조하여 DRAMDM의 전체구성중의 제21도에 표시된 실시의 형태 2에 있어서의 DRAMDM과 다른 점에 관해서 설명한다. 이 실시의 형태 6에 있어서의 내부전위발생회로군1O은 보디리플레쉬를 위한 부(-)의 전위VBR를 발생하는 회로를 구비하지 않고, 승압센스접지전위VBSG를 발생하는 회로를 구비하고 있다. 또한, 이 내부전위발생회로군1O으로부터 발생되는 셀 플레이트전위VCP는 실시의 형태 2에서는 1/2(Vcc+Vss)인데 대하여, 이 실시의 형태 6로서는 1/2(Vcc+VBSG)로 되어있다. 같은 모양으로 비트선프리챠지전위VBLP도 실시의 형태 2에서는 1/2(Vcc+Vss)인데 대하여, 이 실시의 형태 6에서는 1/2(Vcc+Vss)로 되어있다. 또한, 메모리어레이주변회로군110에 포함되는 회로도 실시의 형태 2와는 다르다.
다음에 메모리어레이주변회로군110에 포함되는 센스앰프활성화회로111h 및 소스전위제어회로114에 대해서 설명한다. 제38도를 참조하여, 이 실시의 형태 6에 있어서의 소스전위제어회로114는 제23도에 표시된 실시의 형태 2에 있어서의 소스전위제어회로114에 비교하여 보디리플레쉬신호BRE의 L 레벨과 n 채널 MOS 트랜지스터114bb의 소스를 받는 접지전위Vss가 같은 레벨이므로 불필요하여 레벨변환회로114a가 삭제되어 있는 점에서 다르다. 또한, 소스전위출력버퍼회로114b는 인버터114bc를 새롭게 가지고, 소스전위 출력버퍼회로114b에 포함되는 n 채널 MOS 트랜지스터114ba는 게이트에 인버터114bc에서의 보디리플레쉬신호BRE의 반전신호를받어, 드레인에 접지전위Vss의 대신에 승압센스접지전위VBSG를 받어, n 채널 MOS 트랜지스터 114bb는 게이트에 보디리플레쉬신호BRE를 받어, 소스에 보디리플레쉬전위VBR에 대신해서 접지전위Vss를 받고 있다.
다음에 이상과 같이 구성된 DRAMDM의 동작에 관해서 설명한다. 우선, 통상의 판독/기록동작에 관하여는 비트선쌍72b에 생기는 전위차가 센스앰프 111b에 의해 Vcc-VBSG로 증폭되는 점, 비트선쌍72b의 전위BLs, /BLs의 프리챠챠지레벨 VBLP가 1/2(Vcc+VBSG)로 되어 있는 점, 및 p 채널공통소스선111e의 전위PCSp과 n 채널공통소스선111f의 전위NCSp의 프리챠지레벨 VBLG가 1/2(Vcc+VBSG)로 되어 있는 점을 제외하고는 예컨데 워드선72a의 전위등의 다른 신호의 L레벨은 접지전위Vss 그대로이기 때문에 실시의 형태 2에 있어서의 DRAMDM과 같이 동작한다. 요컨대, 제18도에 표시된 실시의 형태 1에 있어서의 DRAMDM의 동작과 같이 동작한다.
CBR 리플레쉬동작에 관해서도 비트선쌍72b에 생기는 전위차가 센스앰프 111b에 의해 Vcc-VBSG에 증폭되는 점, 비트선쌍72b의 전위 BLs, /BLs의 프리챠지레벨 VBLP이 1/2(Vcc+VBSG)로 되어 있는 점, 및 P 채널공통소스선111e의 전위PCSp와 n 채널공통소스선111f의 전위NCSp의 프리챠지레벨VBLP의 1/2(Vcc+VBSG)로 되어 있는 점을 제외하고는 실시의 형태 2에 있어서의 DRAMDM과 같이 동작한다. 요컨대, 제19도에 표시된 실시의 형태 1에 있어서의 DRAMDM의 동작과 같이 동작한다.
또한, 보디리플레쉬동작에 관하여는, 보디리플레쉬전위VBR가 접지전위Vss에 바꾸어 놓은 점, 비트선쌍72b의 전위BLs, /BLs의 프리챠지레벨 VBLP가 1/2(Vcc+VBSG)로 되어 있는 점, 및 P 채널공통소스선111e의 전위PCSp와 n채널공통소스선111f의 전위NCSp의 프리챠지레벨 VBLP가 1/2(Vcc+VBSG)로 되어 있는 점을 제외하고는 제26도에 표시된 실시의 형태 2에 있어서의 DRAMDM의 동작과 같이 동작한다. 요컨대, 비트선의 L레벨이 접지전위Vss보다 높은 승압센스접지전위VBSG로 되었기 때문에 보디리플레쉬때에 비트선에 승압센스접지전위VBSG보다도 낮은 접지전위Vss를 주는 것은 상대적으로 보아 실시의 형태 2와 같이 비트선의 L레벨이 접지전위Vss의 DRAM의 비트선에 이 접지전위Vss보다도 낮은 보디리플레쉬전위VBR를 주는것에 상당하고 있다.
이상과같이 이 실시의 형태 6에서는 실시의 형태 2와 같이 DRAMDM이 보디리플레쉬모드를 가지고, 메모리셀72c에 포함되는 n 채널 MOS 트랜지스터72cb의 보디72cbc에 축적된 다수캐리어를 배출하기 때문에, 메모리셀72c의 데이터유지시간이 길게 됨과 동시에, 메모리셀72c의 데이터유지시간이 길게 되는 것에 의해, 예컨데, 보디리플레쉬모드를 가지고 있지 않은 DRAM에서는 리플레쉬피리어드가 2μsec인 것을 4μsec로 늘릴 수 있기때문에, 이것에 의해서 일정시간 적중의 리플레쉬에 요하는 전력을 감소할수 있고, 저소비전력의 DRAM을 얻을 수 있다.
또한, 실시의 형태 2와 같이 센스앰프111b를 이용하여 복수의 메모리셀72c의 보디리플레쉬를 동시에 하기 때문에, 보디리플레쉬가 고속으로 행하여진다. 또한 비트선쌍72b의 한편의 비트선에 보디리플레쉬를 위한 접지전위Vss를 주는 회로를, 비트선쌍72b의 전위차를 증폭하기 위한 센스앰프111b에서 유용하고 있기 때문에 회로면적의 증대가 억제되어 있다. 또한, 센스앰프 111b에 보디리플레쉬를 위한 접지전위Vss 및 승압센스접지전위Vss를 전달하는 배선을 n 채널공통소스선111f에서 공유하고 있기 때문에 배선면적의 증대도 억제되어 있다.
또, 실시의 형태 2와 같이 인접한 메모리 블럭72사이에서 센스앰프111b를 공유하는 공용센스앰프구성으로 되어있기 때문에, 센스앰프111b를 공유하고 있는 다른 메모리 블럭72의 비트선72ba(또는72bb)로 접속되는 메모리셀72c를 동시에 보디리플레쉬할 수 있어, 보디리플레쉬가 고속으로 행하여진다.
또한, 이 실시의 형태 6의 DRAMDM은 실시의 형태 5와 같이 비트선의 전위의 L레벨을 접지전위Vss 보다도 높은 승압센스접지전위VBSG로 하는 BSG 구성을 채용한 것에 의해, 예컨데, 스탠바이상태에서 워드선72a가 접지전위Vss로 되어 있을 때는 이 워드선72a에 접속되는 메모리셀72c에 포함되는 n 채널 MOS 트랜지스터72cb의 소스-게이트 사이의 전압은 부전압으로 되어, 상대적으로 비트선의 L레벨이 접지전위Vss의 DRAM에서 워드선 72a의 L레벨을 접지전위Vss가 아닌 부(-)의 전위로 하였기 때문에, 메모리셀72c에 포함되는 n 채널MOS 트랜지스터72cb의 서브스레숄드리이크전류가 감소하여, 메모리셀72c의 데이터유지시간이 길게 되고, 리플레쉬특성을 개선할 수 있다.
또, 이 실시의 형태 6의 DRAMDM은 BSG 구성을 채용하고 있기 때문에, 보디리플레쉬전위에 접지전위Vss를 이용할 수 있기 때문에 보디리플레쉬모드를 설치해도 새롭게 보디리플레쉬전위를 발생하는 회로를 설치할 필요가 없고, 회로면적의 증대를 억제할 수 있다.
[실시의 형태 7]
다음에 본 발명의 다른 실시의 형태인 DRAM에 관해서 설명한다. 이 실시의 형태 7에 있어서의 DRAM에서는 실시의 형태 3에 있어서의 DRAM과 같이 보디리플레쉬를 위한 데이터를 공급하여 한쌍의 로컬I/O선에 이어지는 전비트선쌍의 한편의 비트선에 센스앰프를 통해 보디리플레쉬를 위한 전위를 주는 것으로 보디리플레쉬가 실행된다. 이 실시의 형태 7에 있어서의 DRAM과 실시의 형태 3에 있어서 DRAM과의 사이에서 다른 점은, 우선 실시의 형태 3에서는 통상의 기록/판독동작에서의 선택된 메모리 블럭72에 포함되는 비트선쌍72b의 L레벨의 전위는 접지전위Vss 인데에 대하여, 이 실시의 형태 7에 있어서의 DRAM에서는 실시의 형태 6과 같이 비트선쌍72b의 L레벨의 전위는 접지전위Vss를 조금 승압한 (예컨데 O.5V)승압센스접지전위Vss로 하여, BSG 구성을 채용하고 있는 점이다.
또한, 보디리플레쉬전위VBR에 관해서도 실시의 형태 3에 있어서는 부(-)의 전위인데에 대하여, 이 실시의 형태 7로서는 실시의 형태 6과 같이 보디리플레쉬전위VBR에 대신해서 접지전위Vss를 사용하고 있는 점에서도 다르다. 이하, 이것들의 상위점에 근거하여 실시의 형태 3과 다른 회로에 관해서 설명하고, 실시의 형태 3과 같은 회로에 관하여는 설명을 생략한다.
이 실시의 형태 7에 있어서의 내부전위발생회로군1O은, 제37도에 표시된 실시의 형태 6에 있어서의 내부전위발생회로군1O과 같이 보디리플레쉬를 위한 부(-)의 전위를 발생하는 회로를 구비하지 않고, 승압센스접지전위VBSG를 발생하는 회로를 구비하고 있다. 또한, 이 내부전위발생회로군1O으로부터 발생되는 셀 플레이트전위VCP는 실시의 형태 3에서는 1/2(Vcc+Vss)인데 대하여, 이 실시의 형태 7에서는1/2(Vcc+VBSG)로 되어있다. 같은 모양으로, 비트선프리챠지전위VBLP도 실시의 형태 3에서는 1/2(Vcc+Vss)인데 대하여, 이 실시의 형태 7에서는 1/2(Vcc+VBSG)로 되어있다. 또한, 메모리 어레이 주변회로군110에 포함되는 회로도 실시의 형태 3과는 다르고 있다.
이 실시의 형태 7에 있어서의 메모리 어레이 주변회로군110에 포함되는 소스전위제어회로114는 제38도에 표시된 실시의 형태 6에 있어서의 소스전위제어회로114와 같은 회로구성을 가지고, 실시의 형태 3에 있어서의 비트선공급전위제어회로114에 비교하여 보디리플레쉬신호BRE의 L레벨과 n 채널 M0S 트랜지스터114bb의 소스가 받는 접지전위Vss가 같은 레벨이기 때문에 불필요하여진 레벨변환회로114a가 삭제되어 있는 점에서 다르다. 또, 비트선공급전위출력버퍼회로114b는 인버터114bc를 새롭게 가지고, 소스전위 출력버퍼회로114b에 포함되는 n 채널 M0S 트랜지스터114ba는 게이트에 인버터114bc에서의 보디리플레쉬신호BRE의 반전신호를 받어서, 드레인에 접지전위Vss에 대신해서 승압센스접지전위VBSG를 받어, n 채널 M0S 트랜지스터114bb는 게이트에 보디리플레쉬신호BRE를 받어, 소스에 보디리플레쉬전위VBR에 대신해서 접지전위Vss를 받고 있다.
다음에 이상과 같이 구성된 DRAMDM의 동작에 관해서 설명한다. 우선, 통상의 판독/기록동작에 관하여는 비트선쌍72b에 생기는 전위차가 센스앰프111b에 의해 Vcc -VBSG로 증폭되는 점, 비트선쌍72b의 전위BLs, /BLs의 프리챠지레벨 VBLP가 1/2(Vcc+VBSG)로 되어 있는 점, 및 p 채널공통소스선111e의 전위PCSp와 n 채널공통소스선111f의 전위NCSp의 프리챠지레벨VBLP가 1/2(Vcc+VBSG)로 되어 있는 점을 제외하고는, 예컨데 워드선72a의 전위등의 다른 신호의 L레벨은 접지전위Vss 그대로이기 때문에 실시의 형태 3에 있어서의 DRAMDM과 같이 동작한다.
CBR 리플레쉬동작에 관해서도 비트선쌍72b에 생기는 전위차가 센스앰프111b에 의해 Vcc-VBSG에 증폭 되는 점, 비트선쌍72b의 전위BLs, /BLs의 프리챠지레벨 VBLP이 1/2(Vcc+VBSG)로 되어 있는 점, 및 P 채널공통소스선111e의 전위PCSp와 n 채널공통소스선111f의 전위NCSp의 프리챠지레벨 VBSP가 1/2(Vcc+VBSG)로 되어 있는 점을 제외하고는 실시의 형태 3에 있어서의 DRAMDM과 같이 동작한다.
또한, 보디리플레쉬동작에 관하여는 보디리플레쉬전위VBR가 접지전위Vss로 바뀌어 놓여 있는점, 비트선쌍72b의 전위BLs, /BLs의 프리챠지레벨 VBLP가 1/2(Vcc+VBSG)로 되어 있는 점, 및 p 채널공통소스선111e의 전위PCSp와 n채널공통소스선111f의 전위NCSp의 프리챠지레벨 VBLP가 1/2(Vcc+VBSG)로 되어 있는 점을 제외하고는 실시의 형태 3에 있어서의 DRAMDM의 동작과 같은 동작을 한다. 요컨대, 비트선의 L레벨이 접지전위Vss보다 높은 승압센스접지전위VBSG로 되었기 때문에 보디리플레쉬시에 비트선으로 승압센접지전위VBSG보다도 낮은 접지전위Vss를 주는 것은 상대적으로 보아 실시의 형태 2와같이 비트선의 L레벨이 접지전위Vss의 DRAM비트선에 이 접지전위Vss보다도 낮은 보디리플레쉬전위VBR를 주는 것에 상당하다.
이상과같이 이 실시의 형태 7에서는 실시의 형태 3와 같이 DRAMDM이 보디리플레쉬모드를 가지고, 메모리셀72c에 포함되는 n 채널 MOS 트랜지스터72cb의 보디72cbc에 축적된 다수캐리어를 배출하기 때문에, 메모리셀 72c의 데이터유지시간이 길게 됨과 동시에 메모리셀72c의 데이터유지시간이 길게 되는 것에 의해, 예컨데 보디리플레쉬모드를 가지고 있지 않은 DRAM에서는 리플레쉬피리어드가 2μsec인 것을 4μsec로 늘릴 수 있기 때문에, 이것에 의해서 일정시간주변의 리플레쉬에 요하는 전력을 감소할수 있고, 저소비전력의 DRAM을 얻을 수 있다.
또한, 실시의 형태 3과 같이 센스앰프111b를 이용하여 복수의 메모리셀72c의 보디리플레쉬를 동시에 하기 때문에 보디리플레쉬를 고속으로 할 수 있다. 또한 비트선쌍72b의 한편의 비트선에 보디리플레쉬를 위한 접지전위Vss를 주는 회로를, 비트선쌍72b의 전위차를 증폭하기 위한 센스앰프111b에서 유용하고 있기 때문에 회로면적의 증대가 억제되어 있다. 또한, 센스앰프111b에 보디리플레쉬를 위한 접지전위Vss 및 승압센스접지전위VBSG를 전달하는 배선을 n 채널공통소스선111f에서 공유하고 있기 때문에 배선면적의 증대도 억제되어 있다.
또, 실시의 형태 3과 같이 인접한 메모리 블럭72사이에서 센스앰프111b를 공유하는 공용센스앰프구성으로 되어있기 때문에, 센스앰프111b를 공유하고 있는 다른 메모리 블럭72의 비트선72ba(또는72bb)에 접속되는 메모리셀72c을 동시에 보디리플레쉬할 수 있어 보디리플레쉬를 고속으로 할 수 있다.
또한, 실시의 형태 3과 같이 복수의 칼럼선택신호CSLk가 동시에 선택을 나타내는 H레벨로 변화하고, 한쌍의 I/O선쌍112b에 대응하는 복수의 비트선쌍72b를 접속시키서 동시에 복수의 비트선에 보디리플레쉬용의 데이터를 공급하여 보디리플레쉬하고 있기 때문에, 한쌍의 I/O선쌍112b에 대응하는 1본의 비트선쌍72b를 접속시키서 보디리플레쉬용의 데이터를 주어서 보디리플레쉬하는 실시의 형태 6의 DRAMDM에 비교하여 보디리플레쉬를 고속으로 할 수 있다.
또한, 이 실시의 형태 7의 DRAMDM은 실시의 형태 6과 같이 비트선의 전위의 L레벨을 접지전위Vss보다도 높은 승압센스접지전위VBSG로 하는 BSG 구성을 채용한 것에 의해, 예컨데 스탠바이상태로 워드선72a가 접지전위Vss로 되어 있을 때는 이 워드선72a에 접속되는 메모리셀72c에 포함되는 n 채널 MOS 트랜지스터72cb의 소스-게이트 사이는 부전압으로 되어, 상대적으로 비트선의 L레벨이 접지전위Vss의 DRAM에서 워드선72a의 L레벨을 접지전위Vss뿐만 아닌 부(-)의 전위로 하였게 되기 때문에, 메모리셀72c에 포함되는 n 채널 MOS 트랜지스터72cb의 서브스레숄드리이크전류가 감소하여, 메모리셀72c의 데이터유지시간이 길게 되어, 리플레쉬특성을 개선할 수 있다.
또, 실시의 형태 7의 DRAMDM은 BSG 구성을 채용하고 있기 때문에, 보디리플레쉬전위에 접지전위Vss를 이용할 수 있기 때문에, 보디리플레쉬모드를 설치하더라도 새롭게 보디리플레쉬전위를 발생하는 회로를 설치하는 필요가 없고, 회로면적의 증대를 억제할 수 있다.
[실시의 형태 8]
다음에 본 발명의 다른 실시의 형태인 DRAM에 관해서 설명한다. 이 실시의 형태 8에 있어서의 DRAM에서는 실시의 형태 4에 있어서의 DRAM과 같이 통상의 CBR 리플레쉬동작의 그림자로 보디리플레쉬동작하여, CBR 리플레쉬와 보디리플레쉬를 동시에 실행하고 있다. 이 실시의 형태 8에 있어서의 DRAM과 실시의 형태 4에 있어서의 DRAM과의 사이에서 다론 점은, 실시의 형태 4에서는 통상의 기록/판독동작에서의 선택된 메모리 블럭72에 포함되는 비트선쌍72b의 L레벨의 전위는 접지전위Vss 인데 대하여, 이 실시의 형태 8에 있어서의 DRAM에서는 실시의 형태 6과 같이 비트선쌍72b의 L레벨의 전위는 접지전위Vss를 조금 승압한 (예컨데 0.5V)승압센스접지전위VBSG로 하여, BSG 구성을 채용하고 있는 점이다.
또한, 보디리플레쉬전위VBR에 관해서도 실시의 형태 4에 있어서는 부(-)의 전위인데 대하여, 이 실시의 형태 8에서는 실시의 형태 6과 같이 보디리플레쉬전위VBR을 대신해서 접지전위Vss를 사용하고 있는 점에서도 다르다. 이하, 이것들의 상위점에 근거하여 실시의 형태 4와 다른 회로에 관해서 설명하여, 실시의 형태 4와 같은 회로에 관하여는 설명을 생략한다.
이 실시의 형태 8에 있어서의 내부전위발생회로군1O은 제37도에 표시된 실시의 형태 6에 있어서의 내부전위발생회로군1O과 같이 보디리플레쉬를 위한 부(-)의 전위를 발생하는 회로를 구비하지 않고, 승압센스접지전위VBSG를 발생하는 회로를 구비하고 있다. 또한, 이 내부전위발생회로군1O으로부터 발생되는 셀 플레이트전위VCP는 실시의 형태 4에서는 1/2(Vcc+Vss)인데 대하여, 이 실시의 형태 8에서는 1/2(Vcc+VBSG)으로 되어있다. 같은모양으로, 비트선프리챠지전위VBLP도 실시의 형태 4에서는 1/2(Vcc+Vss)인데 대하여, 이 실시의 형태 8에서는 12(Vcc+VBSG)로 되어있다. 또한, 메모리어레이주변회로군110에 포함되는 회로도 실시의 형태 4와는 다르다.
이 실시의 형태 8에 있어서의 메모리어레이주변회로군110에 포함되는 소스전위제어회로114는 제38도에 표시된 실시의 형태 6에 있어서의 소스전위제어회로114와 같은 회로구성을 가지고, 실시의 형태 4에 있어서의 소스전위제어회로114에 비교하여 보디리플레쉬신호BRE의 L레벨과 n 채널 MOS 트랜지스터114bb의 소스가 받는 접지전위Vss가 같은 레벨이기 때문에 불필요하여진 레벨변환회로114a가 삭제되어 있는 점에서 다르다. 또한, 비트선 공급전위 출력버퍼회로114b는 인버터114bc를 새롭게 가지고, 비트선공급전위 출력버퍼회로114b에 포함되는 n 채널 MOS 트렌지스터114ba는 게이트에 인버터114bc에서의 보디리플레쉬신호BRE의 반전신호를 받어, 드레인에 접지전위Vss에 대신해서 승압센스접지전위VBSG를 받어, n 채널 MOS 트랜지스터114bb는 게이트예 보디리플레쉬신호BRE를 받어, 소스에 보디리플레쉬전위VBR에 대신해서 접지전위Vss를 받고 있다.
다음에 이상과같이 구성된 DRAMDM의 동작에 관해서 설명한다. 우선, 통상의 VK판독/기록동작에 관하여는 비트선쌍72b에 생기는 전위차가 센스앰프111b에 의해 Vcc-VBSG에 증폭되는 점, 비트선쌍72b의 전위BLs, /BLs의 프리챠지레벨 VBLP가 1/2(Vcc+VBSG)로 되어 있는 점, 및 p 채널공통소스선111e의 전위PCSp와 n 채널공통소스선111f의 전위NCSp의 프리챠지레벨 VBLP가 1/2(Vcc+VBSG)로 되어 있는 점을 제외하고는, 예컨데 워드선72a의 전위등의 다른 신호의 L레벨은 접지전위Vss 그대로 이기 때문에 실시의 형태 4에 있어서의 DRAMDM과 같이 동작한다.
또한, 동시에 실행되는 CBR 리플레쉬 및 보디리플레쉬동작에 관하여는, 보디리플레쉬전위VBR가 접지전위Vss에 바뀌어 놓여 있는 점, 비트선쌍72b의 전위BLs, /BLs의 프리챠지레벨 VBLP가 1/2(Vcc+BSG) 되어 있는 점, 및 p 채널공통소스선111e의 전위PCSp의 n 채널공통소스선111f의 전위NCSp의 프리챠지레벨 VBLP가 1/2(Vcc+VBSG)로 되어 있는 점을 제외하고는 제33도에 표시된 실시의 형태 4에 있어서의 DRAMDM의 동작과 같이 동작한다. 요컨대, 비트선의 L레벨이 접지전위Vss보다 높은 승압센스접지전위VBSG로 되었기 때문에 보디리플레쉬시에 비트선에 승압센스접지전위VBSG보다도 낮은 접지전위Vss를 주는 것은 상대적으로 보아 실시의 형태 2와같이 비트선의 L레벨이 접지전위Vss의 DRAM의 비트선에 이 접지전위Vss보다도 낮은 보디리플레쉬전위VBR를 주는 것에 상당하고 있다.
이상과같이 이 실시의 형태 8로서는 실시의 형태 4와 같이 DRAMDM이 통상의 CBR 리플레쉬모드의 그림자에 숨고 있는것의 보디리플레쉬모드를 가지어 메모리셀72c에 포함되는 n 채널 M0S 트랜지스터72cb의 보디72cbc에 축적된 다수캐리어를 배출하기 때문에, 메모리셀72c의 데이터유지시간이 길게 됨과 동시에, 메모리셀72c의 데이터유지시간이 길게 되는 것에 의해, 예컨데 보디리플레쉬모드를 가지고 있지 않은 DRAM에서는 리플레쉬피리어드가 2μsec인 것을 4μsec 로 느릴 수 있기 때문에, 이것에 의해서 일정시간주변의 리플레쉬에 요하는 전력을 감소할 수 있어 저소비전력의 DRAM을 얻을 수 있다.
또, 실시의 형태 4와 같이 센스앰프111b를 이용하여 복수의 메모리셀72c의 보디리플레쉬를 동시에 하기 때문예, 보디리플레쉬를 고속으로 할 수 있다. 또한, 비트선쌍72b의 한편의 비트선에 보디리플레쉬전위VBR를 주는 회로를, 비트선쌍72b의 전위차를 증폭하기 위한 센스앰프111b에서 유용하고 있기때문에 회로면적의 증대가 억제되어 있다. 또한, 센스앰프111b에 보디리플레쉬전위VBR및 접지전위Vss를 전달하는 배선을 n 채널공통소스선111f에서 공유하고 있기 때문에 배선면적의 증대도 억제되어 있다.
또, 실시의 형태 4와 같이 통상의 CBR 리플레쉬와 보디리플레쉬를 더불어 행하기 때문에, 보디리플레쉬모드에 설정하기 위해서 새로운 조작이 필요없고, 보디리플레쉬모드에 설정하기 위해서 새롭게 입력핀을 추가할 필요도 없다. 또한, 보디리플레쉬사이클을 특별히 설치하지않고서 끝낼수 있기 때문에 DRAM의 제어가 복잡하게 되지 않는다.
또한, 이 실시의 형태 8의 DRAMDM은 실시의 형태 6과 같이 비트선의 전위의 L레벨을 접지전위Vss보다도 높은 승압센스접지전위VBSG로 하는 BSG 구성을 채용한 것에 의해, 예컨데 스탠바이상태로 워드선72a가 접지전위Vss로 되어 있을 때는 이 워드선72a에 접속되는 메모리셀72c에 포함되는 n 채널 MOS 트랜지스터72b의 소스-게이트간전압은 부전압으로되어, 상대적으로 비트선의 L레벨을 접지전위Vss의 DRAM에서 워드선72의 L레벨을 접지전위Vss가 아니고 부(-)의 전위로 하였게 되기 때문에, 메모리셀 72c에 포함되는 n 채널 MOS 트랜지스터 72cb의 서브스레숄드리이크전류가 감소하여, 메모리셀72c의 데이터유지시간이 길게 되어, 리플레쉬특성을 개선할 수 있다.
또, 이 실시의 형태 8의 DRAMDM은 BSG 구성을 채용하고 있기 때문에, 보디리플레쉬전위에 접지전위Vss를 이용할 수 있기 때문에, 보디리플레쉬모드를 설치하더라도 새롭게 보디리플레쉬전위를 발생하는 회로를 설치하는 필요가 없고, 회로면적의 증대를 억제할 수 있다.
[실시의 형태 9]
다음에 본 발명의 다른 실시의 형태인 DRAM에 관해서 제39도에서 제45도에 근거하여 설명한다. 이 실시의 형태 9에 있어서의 DRAM과 실시의 형태 1에 있어서의 DRAM과의 사이에서 다른 점은, 우선 실시의 형태 1로서는 메모리셀 72c에서의 커패시터72ca의 한편의 전극72cac의 전위가 내부전위발생회로군1O으로부터의 셀 플레이트전위VCP에 고정되어 있는것에 대하여, 이 실시의 형태 9에서는 메모리셀72c에서의 커패시터72ca의 한편의 전극72cac의 전위가 보디리플레쉬시에(1/2)(Vcc+Vss)의 셀 플레이트전위VCP에서 전원전위Vcc로 변화하고, 보디리플레쉬동작이 가속되어 있는점이다. 이하, 이 상위점에 근거하여 실시의 형태 1과 다른회로에 관해서 설명한다.
우선 제39도를 참조하여 DRAMDM의 전체구성중의 그림l에 표시된 실시의 형태 1에 있어서의 DRAMDM과 다른 점에 관해서 설명한다. 이 실시의 형태 9에 있어서의 DRAMDM의 메모리어레이70는 내부전위발생회로군1O으로부터 발생되는 셀 플레이트전위VCP를 직접받지않고서, 메모리 어레이주변회로군110으로부터의 셀 플레이트공급전위VCPP를 통해 셀 플레이트 전위VCP를 받는다.
다음에 제40도를 참조하여 메모리어레이주변회로군110에 새롭게 부가된 셀 플레이트공급전위제어회로115에 관해 설명한다. 셀 플레이트공급전위제어회로115는 보디리플레쉬신호BRE를 받는 인버터115aa, 소스에 전원전위Vcc를 받어, 게이트에 인버터115aa에서의 보디리플레쉬신호 BRE의 반전신호를 받는 p 채널 MOS 트랜지스터 115ab, 및 드레인에 셀 플레이트전위VCP를 받어, 게이트에 보디리플레쉬신호 BRE를 받는 p 채널 MOS 트랜지스터 115ac를 포함하는 셀 플레이트공급 전위출력버퍼회로115a를 가진다. 그리고 셀 플레이트공급 전위제어회로115는 보디리플레쉬신호BBE가 보디리플레쉬모드를 나타내는 H레벨의 때는 셀 플레이트공급전위VCPP를 전원전위Vcc로 하여, 보디리플레쉬신호BRE가 L레벨의 때는 셀 플레이트공급전위VCPP를 셀 플레이트전위VCP로 한다.
다음에 제41도를 참조하여 메모리어레이7O의 일부에 관해서 설명한다. 제12도에 표시된 실시의 형태 1에 있어서의 메모리어레이70와 다른 점은, 실시의 형태 1에 있어서의 메모리셀72c에 포함되는 커페시터72a의 한편의 전극은 셀 플레이트전위VCP를 받고 있는데 대하여, 이 실시의 형태 9에 있어서의 메모리셀72c에 포함되는 커패시터72a의 한편의 전극은 제4O도에 표시된 셀 플레이트공급전위제어회로115로부터의 셀 플레이트공급전위CPP를 받고 있는 점이다.
다음에 셀 플레이트공급전위VCPP를 변화시킴으로써 보디리플레쉬동작이 실행되는 원리에 관해서 설명한다. 여기서는 메모리셀72c를 제42도에 표시된 바와 같이 커패시턴스로 결합된 등가회로로 대체하고 생각한다. 또한, 간단히 하기 위해 보디리플레쉬시에 비트선에 부(-)의 보디리플레쉬전위VBR가 아닌 접지전위Vss가 주어지는 경우를 상정한다. 제42도를 참조하여, 이 등가회로는 보디72cbc와 스토리지노드72caa와의 사이에 보디72cbc 한편의 소스/드레인72cba간의 공칩층커패시턴스72cbf를 가진다. 또한, 보디72cbc와 비트선72ba와의 사이에 보디72cbc-다른쪽의 소스/드레인72cbb간의 공지층 커패시턴스72cbg를 가진다. 또한, 보디72cbc와 게이트72cbe와의 사이에 게이트 커패시턴스72cbh를 가진다.
그리고, 메모리셀72c에 H레벨의 데이터가 기억되어 있을때, 즉 스토리지노드72caa의 전위SN이 전원전위Vcc일 때는, 제43도를 참조해서, 우선 초기 상태를 제43도의(a)에 표시되도록 셀플레이트공급전압 Vcpp가 셀플레이트 전위VCP, 보디 72CBC의 전위BD가 접지전위Vss, 비트선72ba의 전위BL이 접지전위Vss로 가정한다. 또, 장벽전위는 무시한다고 생각하는 것으로 한다. 보디리플레쉬가 시작되어 제43도(b)에 표시된 바와 같이 셀 플레이트공급전위VCPP가 셀 플레이트전위VCP에서 전원전위Vcc로 변화하면, 커패시턴스커플링에 의해 스토리지노드72caa의 전위SN은 전원전위Vcc에서 Vcc+ΔV1에 상승한다. 이 ΔV1는 커플링비로 결정되는 값으로, 커패시터72ca의 커패시턴스는 공지층 커폐시턴스72cbf에 비교하여 크기 때문에 ΔV1는 큰 값으로 된다. 또한, 스토리지노드72caa의 전위SN이 상승하면 커패시턴스커플링에 의해 보디 72cbc의 전위BD가 Vss+ΔV2로 상승한다. 이 ΔV2도 커플링비로 결정되는 값으로, 공지층커패시턴스72cbf가 게이트 커패시턴스 72cbh보다도 작기 때문에 ΔV2는 ΔV1에 비교하여 작은 값으로 된다.
보디72cbb의 전위BD가 상승하면, 보디72cbc와 다른쪽의 소스/드레인72cbb와의 사이에서 순방향바이어스가 생기어, 보디72cbc에서 다른쪽의 소스/드레인72cbb를 통해 비트선72ba에 전류가 흐르고, 제43도의(c)에 표시된 바와 같이록 보디72cbc의 전위BD는 Vss+ΔV3까지 저하한다. 그리고, 제43도의(d)에 표시된 바와 같이 셀 플레이트공급전위VCPP가 전원전위Vcc에서 셀 플레이트전위VCP로 복귀되면, 커패시턴스커플링에 의해 스토리지노드72caa의 전위SN이 전원전위Vcc로 되돌아가고, 커패시턴스커플링에 의해 보디 72cbc의 전위BD는 Vss+ΔV3-ΔV2까지 저하하여, 보디리플레쉬가 완료한다.
또한, 메모리셀72c에 L레벨의 데이터가 기억되어 있을 때, 즉 스토리지노드72caa의 전위SN이 접지전위Vss의 때는, 제44도를 참조하여, 우선 초기 상태를 제44도의(a)에 표시된 바와 같이 스토리지노드72caa의 전위, 보디72cbc의 전위BD, 및 비트선72ba의 전위BL이 함께 접지전위Vss로 가정한다. 또한, 장벽전위를 무시한것으로 생각하는 것으로 한다. 보디리플레쉬가 시작되어 제44도의(b)에 표시 된 바와 같이 셀 플레이트공급전위VCPP가 셀플레이트전위VCP에서 전원전위Vcc로 변화하면, 커패시턴스커플링에 의해 스토리지노드72caa의 전위SN은 접지전위Vss에서 Vss+ΔV1로 상승한다. 또한, 스토리지노드72caa의 전위SN이 상승하면 커패시턴스커플링에 의해 보디72cbc의 전위BD가 Vss+ΔV2상승한다.
보디72cbc의 전위BD가 상승하면, 보디72cbc와 다른쪽의 소스/드레인72cbb와의 사이에서 순방향바이어스가 생기고, 보디72cbc에서 다른쪽의 소스/드레인72cbb를 통해 비트선72ba로 전류가 흐르고, 제44도의(c)에 표시한 바와 같이되도록 보디 72cbc의 전위BD는 Vss+ ΔV3까지 저하한다. 그리고, 제44도의(d)에 표시된 바와 같이 셀 플레이트공급전위VCPP가 전원전위Vcc에서 셀 플레이트전위VCP로 복귀되면, 커패시턴스커플링에 의해 스토리지노드72caa의 전위SN이 접지전위Vss로 되돌아가고, 커패시턴스커플링에 의해 보디 72cbc의 전위BD는 Vss+ΔV3-ΔV2까지 저하하여, 보디리플레쉬가 완료한다.
다음에 이 실시의 형태 9에 있어서의 DRAMDM의 동작에 관해서 설명한다. 이 실시의 형태 9에 있어서의 DRAMDM의 통상의 판독/기록은 제18도를 참조하고 설명한 실시의 형태 1에 있어서의 DRAMDM의 통상의 판독/기록동작과 같이 동작을 한다. 또한, CM 리플레쉬동작에 관해서도 제19도를 참조하고 설명한 실시의 형태 1에 있어서의 DRAMDM의 CBR 리플레쉬동작과 같이 동작을 한다. 한편, 보디리플레쉬동작에 관하여는 제20도를 참조하고 설명한 실시의 형태 1에 있어서의 DBAM DM의 보디리플레쉬동작과는 다르다. 이하에 이 실시의 형태 9에 있어서의 DRAMM의 보디리플레쉬동작에 관해서 제45도를 참조하고 설명한다.
제45도를 참조하여, 이 실시의 형태 9에 있어서의 DRAMDM의 보디리플레쉬동작은 셀 플레이트공급전위VCPP가 제45도의(s)에 표시된바와같이 셀 플레이트전위VCP에서 전원전위Vcc에 변화하는 점을 제외하고는 제20도에 표시된 실시의 형태 1의 동작과 마찬가지이다.
이상과같이 이 실시의 형태 9로서는 실시의 형태 1의 효과에 가하여, 또 보디리플레쉬시에 셀 플레이트공급전위VCPP를 셀 플레이트전위VCP에서 전원전위Vcc로 변화시키고 있기 때문에, 보디리플레쉬동작이 가속된다. 요컨대, 셀 플레이트공급전위를 셀 플레이트전위VCP로 고정하여 놓는 것보다도 보디에 축적한 다수캐리어를 보다 많이 배출할 수 있다.
특히, 보디리플레쉬시에 비트선에 부(-)의 보디리플레쉬전위VBR를 대신해서 접지전위Vss를 주는 것으로서는, 부(-)의 보디리플레쉬전위VBR를 주는 것만큼 보디로부터의 다수캐리어의 배출을 할 수 없으므로, 보디리플레쉬시에 셀 플레이트공급전위VCPP를 셀 플레이트전위VCP에서 전원전위Vcc로 변화시키어 보디리플레쉬동작을 가속하는 것이 유효하게 된다.
또, 이 실시의 형태 9로서는 실시의 형태 1에 있어서의 DRAM에 보디리플레쉬시에 셀 플레이트공급전위VCPP를 셀 플레이트전위VCP에서 전원전위Vcc로 변화시키는 개선되어 보디리플레쉬동작을 가속시키었지만, 실시의 형태 2,3,5,6 및 7에 있어서의 DRAM에 같이 개선한 것도, 이 실시의 형태 9와 같이 보디리플레쉬동작이 가속된다.
[실시의 형태 1O]
다음에 본 발명의 다른 실시의 형태인 DRAM에 관해서 제46도 및 제47도에 근거하고 설명한다. 이 실시의 형태 1O에 있어서의 DRAM과 실시의 형태 9에 있어서의 DRAM과의 사이에서 다른 점은, 우선 실시의 형태 9로서는 메모리셀72c에서의 커패시터72a의 한편의 전극72ac의 전위가 보디 리플레쉬시에(1/2)(Vcc+Vss)의 셀 플레이트전위VCP에서 전원전위Vcc로 변화하여, 보디리플레쉬동작이 가속되어 있었던데 대하여, 이 실시의 형태 10로서는 메모리셀72c에서의 커패시터72ca의 한편의 전극72cac의 전위를 보디리플레쉬시에 셀 플레이트전위VCP에서 전원전위Vcc보다도 높고, 워드선의 승압 때문에 사용되어 있는 승압전위Vpp로 변화시키는 점이다. 이하, 이 상위점에 근거하여 실시의 형태 9와 다른 회로에 관해서 설명한다.
우선, 제46도를 참조하여 메모리어레이주변회로군110에 있어서의 셀 플레이트공급전위제어회로115에 관해서 설명한다. 이 실시의 형태 1O에 있어서의 셀 플레이트공급전위제어회로115는, 제4O도에 표시된 실시의 형태 9에 있어서의 셀 플레이트공급전위제어회로115에 비교하여, 셀 플레이트공급전위출력버퍼115a가 인버터115aa를 포함하지 않고, 또한, 보디리플레쉬신호 BRE를 받어 이 Vcc-Vss 진폭의 보디리플레쉬신호BRE를 Vpp-Vss 진폭에 레벨변환한 신호 3및 이 반전신호/ 3를 출력하는 (요컨대 보디리플레쉬신호BRE에 응답한 Vpp-Vss 진폭의 상보신호 3및 / 3을 출력하는)레벨변환 회로115b를 가지고 있다. 그리고, 셀 플레이트공급전위제어회로115는 보디 리플레쉬신호BRE가 보디리플레쉬모드를 나타내는 H레벨의 때는 셀 플레이트공급전위VCPP를 전원전위Vcc보다도 높은 승압전위Vpp로 하여, 보디리플레쉬신호BRE가 L레벨의 때는 셀 플레이트공급전위VCPP를 셀 플레이트전위VCP로 한다.
그리고, 레벨변환회로115b는 인버터115ba, p 채널 MOS 트랜지스터115bb, p채널 MOS 트랜지스터115bb로 크로스커플회로를 구성하는 p 채널 M0S 트랜지스터115bc, n 채널 MOS 트랜지스터115bd, 115be 및 승압전위Vpp와 접지전위Vss로 구동되는 인버터115bf, 115bg를 포함한다.
다음에 제47도를 참조하여 내부전위발생회로군10에 포함되는 승압전위발생회로11에 관해서 설명한다. 승압전위발생회로11는, 전원전위Vcc 및 접지전위Vss를 받아서 구동되어, 클럭신호CLK를 출력하는 링오실레이터11a, 인버터11b, 11c, 커패시터11d, 11e, 게이트가 커패시터11e로 접속되고, 한편의 소스/드레인과 보디가 커패시터11d에 접속되는 n 채널 MOS트랜지스터, 및 클럭신호CLK에 따라서 n 채널 MOS 트랜지스터11f의 게이트와 한편의 소스/드레인이 각각 커패시터11e와 11d에서 승압되는 전에 이것들의 게이트와 한편의 소스/드레인을 전원전위Vcc에 충전하여 놓는 충전회로11g를 가진다. 그리고, 충전회로11g는 커패시터11ga, n 채널 M0S 트랜지스터11gb, 클램프회로를 구성하는 직렬로 접속된 n 채널 MOS 트랜지스터 11gc,11gd,11ge 및 n 채널 MOS 트랜지스터11gf,11gg를 포함하고, 클럭신호LX가 L레벨의 때에 n 채널 MOS 트랜지스터11f의 게이트 및 한편의 소스/드레인을 전원전위Vcc에 충전한다.
클럭신호 CLK가 L레벨의 때에 n 채널 MOS 트랜지스터11f의 게이트 및 한편의 소스/드레인이 전원전위Vcc에 충전된 뒤, 클럭신호CLK가 H레벨로 변화하면, 커패시터 11e 및 11d의 커패시턴스커플링에 의해 n 채널 M0S 트랜지스터 11f의 게이트 및 한편의 소스/드레인이 승압되어 전원전위Vcc보다도 높은 전위2Vcc가 된다. 그리고, 이 승압된 한편의 소스/드레인의 전위가 n 채널 M0S 트랜지스터11f의 다른쪽의 소스/드레인에 전해져서, 승압전위Vpp가 발생된다. 이 승압전위Vpp는 한편의 소스/드레인이 승압되는 2Vcc에서 n 채널M0S트랜지스터11f의 스래쉬흘드전압Vth 분의 전압강하를 뺀 2Vcc-Vth로 된다.
다음에 이 실시의 형태 1O에 있어서의 DRAMDM의 동작에 관해서 설명한다. 이 실시의 헝태 10에 있어서의 DRAMDM의 통상의 판독/기록 및 CBR 리플레쉬동작은 실시의 형태 9에 있어서의 DRAMDM의 동작과 같은 동작을 한다. 한편, 보디리플레쉬동작에 관하여는 제45도를 참조하고 설명한 실시의 형태 9에 있어서의 DRAMDM의 보디리플레쉬동작과, 실시의 형태 9에서는 셀 플레이트공급전위VCPP가 제45도의(s)에 표시된 바와같이 보디리플레쉬시에 셀 플레이트전위VCP에서 전원전위Vcc로 변화하고 있는데 대하여, 이 실시의 형태 1O로서는 셀 플레이트전위VCP에서 승압전위Vpp로 변화하는 점을 제외하고는 같은 동작을한다.
이상과같이 이 실시의 형태 1O로서는 실시의 형태 9의 효과에 가하여, 또, 보디리플레쉬시에 셀 플레이트공급전위VCPP를 셀 플레이트전위VCP에서 전원전위Vcc보다도 높은 승압전위Vpp로 변화시키고 있기 때문에, 보디리플레쉬 동작이보다 가속된다. 요컨대, 셀 플레이트공급전위를 전원전위에 변화시키는것보다도 보디에 축적한 다수캐리어를 보다많이 배출할 수 있다.
특히, 보디리플레쉬시에 비트선에 부(-)의 보디리플레쉬전위VBR를 대신해서 접지전위Vss를주는것으로서는, 부(-)의 보디리플레쉬전위VBR를 주는 것만큼 보디로부터의 다수캐리어의 배출을 할수 없기 때문에, 보디리플레쉬시에 셀 플레이트 공급전위VCPP셀 플레이트전위VCP에서 승압전위Vpp로 변화시키어 보디리플레쉬동작을 가속하는것이 유효하게 된다.
더구나, 이 승압전압Vpp는 워드선의 승압을 위해 필요한 전위이기 때문에, 새롭게 승압전위발생회로를 설치할 필요가 없어, 레이아웃면적의 증대를 억제할 수 있다.
또, 이 실시의 형태 1O로서는 실시의 형태 9에 있어서의 DRAM에 보디리플레쉬시에 셀 플레이트공급전위VCPP를 셀플레이트전위VCP에서 승압전위Vpp로 변화시키는 개선으로 보디리플레쉬동작을 가속시키었지만, 실시의 형태 2,3,5,6 및 7에 있어서의 DRAM에 같은 개선을 한것도, 이 실시의 형태 10과 같은 보디리플레쉬동작을 가속하게된다.
[실시의 형태 11]
다음에 본 발명의 다른 실시의 형태인 DRAM에 관해서 제48도로부터 제50도에 근거하고 설명한다. 이 실시의 형태 11에 있어서의 DRAM과 실시의 형태 9에 있어서의 DRAM과의 간에서 다른 점은 메모리셀구조이다. 이 실시의 형태 11로서는 셀 플레이트공급전위를 변화시키어 보디리플레쉬를 가속시키는 경우에, 더 효율잘 가속할 수 있는 것 같은 메모리셀구조로 하고 있다. 이하 이 메모리셀구조에 관해서 메모리셀1비트분을 모식화한 사시도인 제48도, 메모리셀16비트분의 레이아웃의 평면도인 제49도 및 제49도의 50-5O면에서의 단면도인 제50도에 근거하여 메모리셀구조를 설명한다. 이 메모리셀구조는 세로틀형구조라고 불리고, 1G비트이후의 DRAM에서 셀사이즈의 축소와 프로세스의 단순화를 가져오는 구조로서, S. Maeda et al. 1994 Symposium on VLSI Technology Digest of Technical Papers, pp 133-134에 소개되어 있다.
제48도를 참조하여, 세로틀형 메모리셀구조는 SOI 기판의 실리콘층으로 형성되는 비트선72ba, 비트선72ba와 직교하여 설정되어, 폴리실리콘으로 형성되는 워드선72a, 워드선72a의 상면에서 하면에 걸쳐서 개구된 홀중에 설치되어, 비정질실리콘을 결정화하여 형성되는 채널프러그531과, 워드선72a에 개구된 홀내에 채널프러그531과 워드선72a와의 사이에 설치되어, 실리콘산화들로 형성되는 게이트산화막72cbd, 및 하면이 채널프러그531에 접속되어, 체널프러그531과 같이 비정질실리콘을 결정화하여 형성되는 스토리지노드72caa를 포함한다.
제49도를 참조하여, 채널프러그531 및 스토리지노드72caa는 워드선72a와 비트선72ba와의 교점에 설치되고, 즉, 메모리셀은 워드선72a와 비트선72ba와의 교점에 각각 설치된다. 제50도를 참조하여, 비트선72ba는 매립실리콘산화물층512상에 형성된다. 또한, 채널프러그531은 한편의 소스/드레인으로 되는 n 형확산영역72cba, p 형채널영역72cbc 및 다른쪽의 소스/드레인으로 되는 n 형확산영역72cbb를 포함한다. 이 p형채널영역72cbc은 S0I-M0S 트랜지스터의 보디와 구조가 다르나, 여기서는 다수캐리어가 축적하는 구조를 갖는 체널이 형성되는 영역을 보디에 포함시키는 것으로 한다. 따라서, 이 p 형채널영역72cbc도 보디에 포함시킨다. 그리고, 이 p 형채널영역72cbc은 게이트산화막72a를 통해 워드선72a에 개구된 홀의 내벽과 대향하고 있어, n 형 확산영역72cba, 72cbb, p 형 채널영역72cbc, 게이트산화막72cbd 및 워드선72a는 MOS 트랜지스터를 구성하고 있다.
또한, n 형확산영역72cba는 스토리지노드72caa와 일체화하여 형성되어 있고, 스토리지노드72caa, 유전막72cab 및 셀 플레이트72cac는 커패시터를 구성하고 있다. 또, 비트선72ba와 워드선72a와의 사이 및 스토리지노드72caa와 워드선72a와의 사이는 층간 절연막532에 의해 격리되어 있다.
이 세로틀형메모리셀은 스토리지노드72caa와 트랜지스터의 한편의 소스/드레인72cba가 일체화하여 형성되어, 스토리지노드72caa와 한편의 소스/드레인72cba와의 사이에서 스토리지노드콘택트를 필요로 하지 않기 때문, 셀사이즈의 축소와 프로세스의 단순화를 가져온다. 또한, S0I 기판상에 형성되는 통상의 MOS 트랜지스터, 즉 SOI-MOS 트랜지스터에서는 소스/드레인과 보디와의 사이의 PN 접합면적은 SOI 층의 막 두께와 SOI-MOS 트랜지스터의 게이트폭의 곱으로 주어지는 데 대하여, 세로틀형구조의 메모리 셀로서는 채널영역 72cbc가 형성되는 원통의 단면적으로 주어지기 때문에, 상대적으로 보다 큰 접합면적을 확보할 수 있다. 이에 따라, 셀 플레이트공급전위를 변화시킬 때의, 제43도 및 제44도에 표시된 보디의 전위변화량 ΔV2을 크게할 수 있어, 보다 보디리플레쉬를 가속할 수 있다.
또, 이 실시의 형태 11로서는 실시의 형태 9에 있어서 메모리셀구조를 세로틀형구조로 대체하였지만, 실시의 형태 10에 있어서 메모리셀구조를 세로틀형구조로 대체하더라 동일한 효과를 발휘한다.
[실시의 형태 12]
다음에 본 발명의 다른 실시의 형태인 DRAM에 관해서 제51도로부터 제53도에 근거하고 설명한다. 이 실시의 형태 12에 있어서의 DRAM과 실시의 형태 1에 있어서의 DIRAM 과의 사이에서 다른 점은, 우선 실시의 형태 1로서는 반도체 기판511의 전위는 고정되어 있던데 대하여, 이 실시의 형태 12로서는 반도체 기판511의 전위가 보디리플레쉬시에 부(-)의 백바이어스전위VBB에서 전원전위Vcc로 변화하고, 보디리플레쉬동작이 가속되어 있는 점이다. 이하, 이 상위점에 근거하여 실시의 형태 1과 다른 회로에 관해서 설명한다.
우선 제51도를 참조하여, 이 실시의 형태 12에 있어서의 내부전위발생회로군1O은 전원전위VCC, 백바이어스전위발생회로13로부터 발생되는 부(-)의 백바이어스 전위VBB및 보디리플레쉬신호BRE를 받어, 보디리플레쉬신호BRE가 보디리플레쉬모드를 나타내는 H레벨이 되면, 기판전위VSUB를 백바이어스전위VBB에서 전원전위Vcc로 변화시키는 기판전위제어회로12를 새롭게 가지고 있다.
다음에 제52도를 참조하여 기판전위제어회로12에 관해서 설명한다. 기판전위제어회로12는, 인버터12a, n 채널 M0S 트랜지스터 12b,12c, n 채널 M0S 트랜지스터12d, n 채널 M0S 트레지스터12d와로 크로스커플회로를 구성하는 n 채널 M0S 트랜지스터12e, 전원전위Vcc와 백바이어스전위VBB를 받아 구동하는 인버터12f, 및 전원전위Vcc와 백바이어스전위VBB를 받아 구동하여, 기판전위출력패드510a에 기판전위VSUB를 출력하는 인버터12g를 포함하고, Vcc-Vss 진폭의 보디리플레쉬신호BRE를 Vcc -VBB진폭의 기판전위VSUB로 변환하는 기능을 가지고 있다.
다음에 제53도를 참조하여 반도체 기판511에 기판전위VSUB를 공급하는 구성에 관해서 설명한다. 반도체 기판511의 상면은 매립산화막인 절연층512으로 덮혀 있기 때문에, 반도체 기판511에의 기판전위VSUB의 공급은 패키지를 통해 한다. 기판전위제어회로12 및 기판전위제어회로12로부터 발생되는 기판전위VSUB를 받는 기판전위출력패드510a는 반도체층513에 형성된다. 그리고, 반도체 기판511은 패키지내에 설정되는 다이패드510b상에 적재되어, 반도체 기판511의 하면과 다이패드510b의 상면과는 전기적으로 도통하고 있다. 또한, 기판전위출력패드510a와 다이패드510b와는 본딩 와이어로 접속되어, 기판전위제어회로12로부터 발생되는 기판전위VSBU는 기판전위출력패드510a, 본딩 와이어510c 및 다이패드510b를 통해 반도체 기판511에 공급된다.
반도체층513은 반도체 기판511과는 절연층512에 의해 분리되어 있지만, 기생용량을 통해 반도체 기판511에 접속되어 있기 때문에, 보디리플레쉬시에 반도체 기판511의 기판전위VSUB가 백바이어스전위VBB에서 전원전위Vcc로 변화하면, 반도체층513에 형성되는 보디72cbc의 전위는 반도체 기판511과의 사이의 기생용량때문에 상승하여, 실시의 형태 9와 같이 보디리플레쉬가 가속된다.
또한, 이 실시의 형태 12로서는 보디리플레쉬신호BRE가 L레벨의 통상동작시는 기판전위VSUB를 백바이어스전위VBB로 고정하고 있기 때문에, 반도체기판511의 전위변동이 억제되어, 반도체 기판511의 전위변동에 따라 보디72cbc의 전위가 불안정하게 되는 것이 억제된다.
또, 이 실시의 형태 12로서는 백바이어스전위VBB를 부(-)의 전위로 하였지만, 부(-)의 전위대신에 접지전위Vss로 하여도 보디리플레쉬가속의 효과를 얻을 수 있다. 또한 이 실시의 형태 12로서는 실시의 형태 1에 있어서의 DRAM에 보디리플레쉬시에 기판전위VSUB를 백바이어스전위VBB에서 전원전위Vcc로 변화시켜 개선 된 보디리플레쉬동작을 가속시키었지만, 실시의 형태 2,3,5,6,7,9, 및 1O에 있어서의 DRAM과 같이 개선한것도, 이 실시의 형태 12와 같은 보디리플레쉬동작이 가속된다.
[실시의 형태 13]
다음에 본 발명의 다른 실시의 형태인 DRAM에 관해서 제54도 및 제55도에 근거하고 설명한다. 이 실시의 형태 13에 있어서의 DRAM과 실시의 형태 12에 있어서의 DRAM과의 사이에서 다른 점은, 우선 실시의 형태 12로서는 반도체 기판511에 공급되는 기판전위VSUB가 보디리플레쉬시에 백바이어스전위VBB에서 전원전위Vcc로 변화하여 보디리플레쉬동작이 가속되어있던데 대하여, 이 실시의 형태 13으로서는 기판전위VSUB를 보디리플레쉬시에 백바이어스전위VBB에서 전원전위Vcc보다도 높고, 워드선의 승압 때문에 사용되어 있는 승압전위Vpp로 변화시키는 점이다. 이하, 이 상위점에 근거하여 실시의 형태 12와 다른 회로에 관해서 설명한다.
우선 제54도를 참조하여, 이 실시의 형태 13에 있어서의 기관전위제어회로12는, 제51도에 표시된 실시의 형태 12의 기판전위제어회로12에 비교하여, 또, 승압전위발생회로11로부터 발생되는 승압전위Vpp를 받고 있다. 그리고, 기판전위제어회로12는 보디리플레쉬신호BRE가 보디리플레쉬모드를 나타내는 H레벨이 되면, 기판전위VSUB를 백바이어스전위VBB에서 전원전위Vcc보다도 높은 승압전위Vpp로 변화시킨다.
다음에 제55도를 참조하여, 이 실시의 형태 13에 있어서의 기판전위제어회로12는, 제52도에 표시된 기판전위제어회로12와 비교하여 또, 전원전위Vcc와 백바이어스전위VBB로 구동하는 인버터12h, 크로스커플회로를 구성하는 p 채널 M0S 트랜지스터12i, 12j, n 채널 M0S 트랜지스터12k, 12m이 추가되어 있다. 또한, 인버터12f 및 12g은 전원전위Vcc 대신에 승압전위Vpp를 받어 구동하고 있다. 그리고, Vcc -Vss 진폭의 보디리플레쉬신호BRE는 Vcc -VBB진폭의 신호로 변환되어, 또, Vpp- VBB진폭의 기판전위VSUB로 변환된다.
이상과같이 이 실시의 형태 13에서는 실시의 형태 12의 효과에 가하여, 또 보디리플레쉬시에 기판전위VSUB를 백바이어스전위VBB에서 전원전위Vcc보다도 높은 승압전위Vpp로 변화시키고 있기 때문에 보디리플레쉬동작이보다 가속된다. 요컨대, 셀 플레이트공급전위를 전원전위에 변화시키는 것보다도 보디에 축적한 다수캐리어를 보다 많이 배출할 수 있다.
더구나, 이 승압전위Vpp는 워드선의 승압을 위해 필요한 전위이기 때문에, 새롭게 승압전위발생회로11를 설치하는 필요가 없고, 레이아웃면적의 증대를 억제할 수 있다.
또, 이 실시의 형태 13로서는 백바이어스전위VBB를 부(-)의 전위로 하였지만, 부(-)의 전위대신에 접지전위Vss로 하여도 보디리플레쉬가속의 효과를 수반할 수 있다. 또한, 이 실시의 형태 13로서는 실시의 형태 1에 있어서의 DRAM에 보디리플레쉬시에 기판전위VSUB를 백바이어스전위VBB에서 승압전위Vpp로 변화시키는 개선을 해서 보디리플레쉬동작을 가속시키었지만, 실시의 형태 2,3,5,6,7,9, 및 1O에 있어서의 DRAM과 같이 개선한 것도, 이 실시의 형태 13과 같이 보디리플레쉬동작이 가속된다.
[실시의 형태 14]
다음에 본 발명의 다른 실시의 형태인 DRAM에 관해서 제56도 및 제57도에 근거하고 설명한다. 이 실시의 형태 14에 있어서의 DRAM는 솔리프모드를 구비하여, 슬리프모드로 셀프리플레쉬동작이 행하여지는 시에도 보디리플레쉬동작율 실행한다.
통상의 DRAM의 리플레쉬동작은, 로우 어드레스스트로브신호/RAS등의 외부에서의 제어신호로 리플레쉬동작을 요구하는 소위펄스트리플레쉬지만, 리플레쉬 어드레스신호뿐만아니라, 리플레쉬동작을 요구하는 리플레쉬동기신호도 온 칩으로 발생하는 슬리프모드 또는 셀프리플레쉬모드라고 불리는 시스템이 제안되어 있다. 슬리프모드는, DRAM제어의 소정의 타이밍조건을 만족 될때에만, 외부에서의 제어신호를 주지 않더라도 온칩화된 리플레쉬타이머의 기능으로 자동적으로 DRAM의 내부에 리플레쉬요구신호가 발생되어, DRAM의 내부로 자동적으로 예컨데 로우 어드레스인에이블신호든지 센스앰프인에이블신호등의 RAS 계의 신호가 발생되어 리플레쉬동작이 행하여진다. 즉 셀프리플레쉬동작이 행하여지는 모드이다.
슬리프모드로 설정되면, 전원을 끊지 않은 한 일정한 주기로 리플레쉬가 실행되어, 데이터가 유지된다. 따라서, 이 슬리프모드를 이용하면 칩외부에서 전원전위를 공급할 뿐으로 DRAM의 데이터가 보존되기 때문에, 가령 노트퍼스널 콤퓨터의 메모리등의 밧테리로 백업하는 용도에 이용되고 있다. 그러나, 슬리프모드를 사용한 밧테리 백엎등의 저소비전력동작을 실용적인 것으로 하기 위해서는, 스탠바이전류는 원래부터 리플레쉬전류를 감소하지않으면 안된다.
슬리프모드를 가지는 DRAM는 Y. Konishi et al., 1990 IEEE Journal of Solid-State Circuits, vol. 25, pp 1112-1117 에 밧테리 백엎모드를 가지는 4M 비트 DRAM으로서 소개되어 있다. 표준 4M 비트 DRAM의 리플레쉬피리어드는 16msec이고, 원래 스탠바이상태가 이 리플레쉬피리어드를 넘으면 데이터의 유지가 보증되지 않지만, 슬리프모드에 있어서는 이 리플레쉬피리어드를 넘은 기간에서의 데이터의 유지를 보증한다. 슬리프모드에는, /CAS비포어 /RAS(CBR)의 타이밍이 입력된 뒤, 외부칼럼어드레스 스트로브신호ext/CAS가 L레벨 그대로, 외부 로우 어드레스스트로브신호ext/RAS가 16msec를 지나더라도 L레벨로 변화하지않으면 자동적으로 설정된다.
슬리프모드로 설정되면, 외부칼럼어드레스 스트로브신호ext/CAS가 H레벨로 변화할 때까지 내부리플레쉬타이머의 활동으로 64μsec마다 리플레쉬사이클이 반복된다. 그리고 슬리프모드로서는 1회의 리플레쉬사이클로 선택되어 동작하는 메모리 블럭의 수가 통상모드시의 1/4에 작어지고 백바이어스 전위발생회로의 동작도 필요에 따라서 간헐적에 행하는 제어가 이루어질 수 있고, 소비전류의 감소를 실현하고 있다. 그러나, 슬리프모드를 제품스펙으로 하기 위해서는 메모리셀의 스태틱데이터 유지특성을 표준스펙보다도 한층 향상시키지 않으면 안된다.
이 실시의 형태 14의 DRAM은, 현상으로 다이내믹 데이터유지특성에 비교하여 스태틱 데이터유지특성의 쪽이 충분히 좋은 특성을 얻을 수 있는 SOI-DRAM이므로 슬리프모드에는 적합하다. 그리고, 특히 스태틱 데이터유지상태로 되는 슬리프모드시에도 보디리플레쉬를 실행하기 때문에 보다 좋은 데이터유지시간을 얻을 수 있어, 저소비전력 DRAM을 실현할 수 있다. DRAM의 일부를 도시한 제56도를 참조하여, 이 실시의 형태 14의 DRAM은 리플레쉬제어회로40에 /CAS비포어 /RAS(CBR)타이밍이 입력된 것을 받아 H레벨로되고 로우 어드레스스트로브신호/RAS가 H레벨에 변화하면, 리셋트되어 L레벨이되는 CBR 검지신호CBR를 출력하는 CBR 검지회로41, 및 CBR 검지신호CBR이 H레벨에 변화하면 카운트를 개시하여, 셀프리플레쉬피리어드tSRP마다 H레벨로 변화하는 셀프리플레쉬피리어드신호SRP와 리플레쉬타임 tRFT마다 H레벨로 변화하는 리플레쉬타임신호tRFT와 슬리프모드용 보디리플레쉬피리어드 tBRS마다 H레벨로 변화하는 슬리프모드용 보디리플레쉬 피리어드신호BRPS를 출력하는 리플레쉬타이머46를 가진다.
또한, 리플레쉬제어회로40는 CBR 검지회로41로부터의 CBR 검지신호CBR와, 리플레쉬타이머46로부터의 셀프리플레쉬 피리어드신호SRP 및 리플레쉬타임신호REFT를 받어, CBR 검지신호CBR가 H레벨로 변화하고 나서 리플레쉬타임 tRFT사이에 CBR 검지신호CBR가 L레벨로 리셋트되지 않으면 슬리프모드로 설정된 것을 검지하여, 셀프리플레쉬피리어드 tSRP마다 H레벨로 변화하는 셀프리플레쉬지시신호SRFD를 출력하는 셀프리플레쉬제어회로 47를 가진다.
또, 리플레쉬제어회로40는 리플레쉬타이머46로부터의 슬리프모드용 보디 리플레쉬피리어드신호BRPS를 받아 슬리프모드용 보디 리플레쉬 피리어드 신호BRPS가 H레벨에 변화하면 H레벨로 변화하는 슬리프모드용 보디리플레쉬신호BRPS를 출력하는 슬리프모드용 보디리플레쉬제어회로48를 가진다.
또, 리플레쉬제어회로40는 셀프리플레쉬지시신호SRFD 및 슬리프모드용 보디리플레쉬신호BRES를 받어, 슬리프모드용 보디리플레쉬신호BRES가 L레벨의 때는 셀프리플레쉬지시신호SRFD가 H레벨로 변화하면, H레벨에 변화하여, 슬리프모드용 보디리플레쉬신호BRES가 보디리플레쉬를 나타내는 H레벨의 때는 셀프리플레쉬지시신호SRFD에 상관없이 L레벨로 되는 셀프리플레쉬신호SREF를 출력하는 셀프리플레쉬 신호발생회로49를 가진다.
그리고, 다른 실시의 형태에 있어서의 보디리플레쉬신호BRE를 슬리프모드용 보디리플레쉬신호BRES로 대체하여, 셀프리플레쉬신호SRFD를 리플레쉬어드레스신호것의 증가의 트리거신호로서, 또한, 로우 어드레스인에이블신호 RE와 센스앰프인에이블신호/PSE, NSE 등의 /RAS계의 신호를 인에이블상태로 하기 위한 신호로서 이용함으로써, 슬리프모드를 구비하여, 슬리프모드시에 보디리플레쉬가 실행되는 DRAM을 얻을 수 있다.
그리고, 리플레쉬타이머46는 CBR 검지신호CBR가 H레벨이 되면 발진을율 시작하는 클럭신호를 발생하는 링오실레이터46a 및 링오실레이터46a에서의 클럭신호에 의해 카운트업하는 복수의 2치 카운터46b를 함유한다. 또한, 셀프리플레쉬신호발생회로는 인버터49a, NAND 회로49b 및 인버터49c를 포함하고, 보디리플레쉬의 틈에 셀프리플레쉬 행하고 있는것의, 보디리플레쉬에 시간이 걸리어 셀프리플레쉬가 포개진 경우, 즉 슬리프모드용 보디리플레쉬신호BRES와 셀프리플레쉬지시신호SRFD가 함께 H레벨로 되어 보디리플레쉬와 셀프리플레쉬와가 경합하는 것 같은 경우는 셀프리플레쉬신호SREF는 H레벨로 변화하지 않고, 따라서 어드레스의 증가도 되지 않고 다음 셀프리플레쉬지시신호SRFD의 H레벨에의 변화시에 보디리플레쉬시에 경합하여 리플레쉬를 할 수 없는 메모리셀의 리플레쉬가 행해진다.
제57도를 참조하여, 슬리프모드용 보디리플레쉬제어회로48는, 지연회로48aa와 NAND 회로48ab를 포함하고 슬리프모드용 보디리플레쉬피리어드신호BRPS가 H레벨로 변화하는 데 따라서 L레벨로 되는 펄스신호를 발생하는 슬리프모드용 보디리플레쉬피리어드 검지펄스발생회로48a, NAND 회로 48ba, 48bb를 포함하는 플립플롭회로48b, 인버터48c, 및 반전지연회로48d를 가지고, 슬리프모드용 보디리플레쉬피리어드신호BRES가 H레벨로 변화한데 따라서 슬리프모드용 보디리플레쉬신호BRES를 반전지연회로48d의 지연시간으로 결정되는 소정기간 H레벨로 한다.
이상과같이 이 실시의 형태 14의 DRAM는 슬리프모드를 구비하여, 슬리프모드시에 보디리플레쉬하는 구성으로 되어있기 때문에, 슬리프모드시의 데이터유지시간을 더길게 할 수 있게되어, 슬리프모드시의 리플레쉬피리어드를 길게 하기 위해서 같은 시간내에 하는 셀프리플레쉬사이클의 수가 적어지어, 이것에 의해서 초저소비전력의 DRAM을 얻을 수 있다.
[발명의 효과]
이상과 같이 본 발명에 의하면 메모리셀의 M0S 트랜지스터의 보디에 축적하는 전하를 배출하는 전하배출수단을 구비하기 때문에, 전하축적에의한 서브스레숄드리이크전류의 증대를 억제할 수 있고, 메모리셀의 데이터유지시간이 길게 된다.
또한, 비트선을 통해 보디로부터 전하를 배출하기 때문에 메모리어레이의 면적은 증대시키지 않고 끝난다.
또한, 비트선을 프리챠지하는 비트선프리챠지수단을 합용하여 보디리플레쉬 전위를 비트선에 주기 때문에, 회로면적의 증대가 억제된다.
또한, 센스앰프를 이용하여 보디리플레쉬전위를 비트선에 주기 때문에, 회로면적의 증대가 억제된다.
또한, 본 발명에 의하면 보디리플레쉬시에 복수의 비트선대가 같은 I/O선쌍에 접속되기 때문에, I/O선쌍을 통해 복수의 비트선에 한번에 전위차를 생기게하는 것으로, 각비트선쌍에 접속되는 센스앰프에 의해 이 전위차가 증폭하여 되어 비트선쌍의 한편의 비트선에 보디리플레쉬전위가 주여지고 한번에 복수열의 메모리셀의 보디에서 전하가 배출된다.
또한, 보디리플레쉬전위가 통상동작시의 L레벨보다도 낮기 때문에 보다 많은 전하가 보디로부터 배출된다.
또한, 보디리플레쉬전위가 게이트에 주여지는 L레벨이기 때문에 보디리플레쉬전위를 발생하는 회로를 새롭게 설치하는 필요가 없어져, 회로면적의 증대가 억제된다.
또한, 보디에 부수하는 커패시턴스를 통해 보디의 전위를 상승시키는 것으로 보디로부터보다 많은 전하를 배출할 수 있다.
또한, 메모리셀의 커패시터의 한편의 전극의 전위를 변화시키어 보디의 전위를 상승시키는 것으로 보디로 부터보다 많은 전하를 배출할 수 있다.
또한, 반도체 기판의 전위를 변화시키어 보디의 전위를 상승시키는 것으로 보디로부터보다 많은 전하를 배출할 수 있다.
또한, 슬리프모드중에 보디로부터 전하를 배출하기 때문에 슬리프모드중의 메모리셀의 데이터유지시간이 길게 되기 때문에, 셀프리플레쉬피리어드를 길게 할 수 있는 것으로 셀프리플레쉬피리어드를 길게 합으로써 저소비전력의 반도체 기억장치를 얻을 수 있다.

Claims (3)

  1. 제1 및 제2의 전극을 가지는 커패시터와, 제1 및 제2의 소스/드레인, 제1및 제2의 소스/드레인에 끼워지는 플로우팅 보디 및 상기 플로팅 보디위에 형성된 게이트를 가지고, 상기 제1의 소스/드레인이 상기 커패시터의 제2의 전극에 접속되는 M0S 트랜지스터를 포함하는 메모리셀과, 상기 M0S트랜지스터가 오프 상태로 있는 중에 상기 제2 소스/드레인을 경유하여 상기 MOS트랜지스터의 보디에 축적하는 전하를 배출하기 위한 전하 배출수단을 구비하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 M0S 트랜지스터의 제2의 소스/드레인에 접속되는 제 1의 비트선을 더 구비하고, 상기 전하 배출수단은 상기 MOS트랜지스터의 보디에 축적되는 상기 전하를 배출하기 위한 보디리플레쉬 전위를 상기 제1의 비트선에 공급하는 보디 리플레쉬 전위공급수단을 가지는 반도체 기억장치.
  3. 제1및 제 2의 전극을 가지는 커패시터와, 제1 및 제 2의 소스/드레인, 상기 제 1 및 제 2의 소스/드레인에 끼워지는 플로팅보디, 및 게이트를 가지고, 상기 제 1의 소스/드레인이 상기 커패시터의 제 2의 전극에 접속되는 MOS트랜지스터를 각각 포함하는 복수의 메모리셀과, 복수열로 배치되어, 대응한 열로 배치되는 상기 메모리셀의 상기 제 2의 소스/드레인이 접속되는 복수의 비트선쌍과, 상기 복수의 비트선쌍의 각각에 접속되어, 대응한 비트선쌍에 생긴 전위차를 증폭함과 동시에, 보디 리플레쉬는 상기 MOS 트랜지스터가 대응 비트선에 접속되며 상기 비트선쌍에서 상기 대응 비트선으로 상기 MOS트랜지스터의 플로팅 보디에 축적된 전하를 배출하는 오프상태로 있는 중에 상기 비트선쌍의 대응 비트선의 전위를 보디 리플레쉬전위로 하는 복수의 센스엠프와, I/O선쌍과, 상기 1 개의 비트선쌍과 상기 I/O선쌍과의 사이에 각각 접속되어, 선택적으로 1개의 비트선쌍과 상기 I/0선쌍을 도통상태로 함과 동시에, 보디 리플레쉬때는 상기 복수의 비트선쌍 증 복수쌍과 상기 I/O선쌍을 도통상태로 하는 복수의 게이트회로를 구비하는 반도체 기억장치.
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