JP3973715B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に、高集積、且つ高性能なＤＲＡＭ（Dynamic Random Access Memory）を低価格で製造できる半導体記憶装置の構造及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成できる半導体記憶装置であり、従来から、より高密度、高集積化された半導体記憶装置やその製造方法が検討されている。
ＤＲＡＭを高集積化するには、キャパシタ面積を減少することが効果的であるが、一方で、キャパシタ容量の低下に伴いソフトエラー耐性が劣化するという問題がある。また、集積化と同時にデバイスの低電力化が図られているが、低電力化と共に接合容量の影響が顕著になり、高速動作の妨げとなっている。
【０００３】
これらの問題を解決する有効な手段として、従来のシリコン基板の代わりにＳＯＩ（Semiconductor On Insulator）基板を用いてＤＲＡＭを形成する方法が提案されている。
ＳＯＩ構造をＤＲＡＭに適用することにより、素子間の完全分離が可能となるので、ラッチアップ耐性を大幅に向上することができる。また、接合面積をも減少することができるので、ソフトエラー耐性や低消費電力で高速動作を実現することも可能となる。さらには、このようにソフトエラー耐性を向上することができるので、キャパシタ容量を少なくすることが可能となり、キャパシタ形成プロセスを簡略化することができる。
【０００４】
また、絶縁部が形成されたシリコン基板の絶縁部側の面に別の基板を貼り合わせた後、シリコン基板を研磨することによって絶縁部上に半導体層を形成する、いわゆる貼り合わせＳＯＩ技術についても提案されている。特開平４−２２５２７６号公報、特開平６−１０４４１０号公報には、このような貼り合わせＳＯＩ技術を用いたＤＲＡＭが開示されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のＳＯＩ構造を用いたＤＲＡＭでは、キャパシタ形成プロセスを簡略化できることによるコスト削減が図れるが、ＳＯＩ構造を採用することによるコストの増加がそれを上回るため、結果として製造コストが増加することがあった。
【０００６】
また、従来のＳＯＩ構造を有するデバイスでは、ＳＯＩ基板を形成後にデバイスの作り込みを行うので、基板はデバイス形成に係る全ての熱処理を受けることとなる。しかしながら、ＳＯＩ基板は通常の基板よりも熱処理による影響を受け易いため、ウェーハの変形や結晶欠陥の導入がされ易く、これに起因して製造歩留りが低下することがあった。
【０００７】
また、上記従来の貼り合わせＳＯＩ技術を用いたＤＲＡＭでは、こうした問題を極力避けるために、ＳＯＩ層を支持する支持基板にはＳＯＩ層と等しい熱膨張係数を有する材料、例えばＳＯＩ層と同一の単結晶半導体基板を使用する必要があった。これにより、製造コストが増加することがあった。
また、貼り合わせＳＯＩでは、基板を貼り合わせ、研磨して形成したＳＯＩ層上に素子を形成するため、研磨面は非常に精度の高い鏡面仕上げにする必要があった。このため、研磨工程において製造コストが高くなることがあった。
【０００８】
また、通常の貼り合わせＳＯＩを形成するに際しては、基板を貼り合わせる前に貼り合わせる面を平坦化するための研磨工程と、貼り合わせた後に半導体基板を薄膜化してＳＯＩ層を形成する研磨工程とが必要であるため、製造コストが増加することがあった。
また、ＳＯＩ構造を使用すると、トランジスタのチャネル領域にバックバイアスをかけることが困難となるため、バックゲート部に溜まった電荷によりソース−ドレイン間耐圧が劣化することがあった。
【０００９】
また、メモリの誤動作を防止するためにはビット線をシールド電極で覆うことが効果的であるが、従来のＤＲＡＭの構造ではビット線上には多くの配線やキャパシタが形成されているため、ビット線をシールド電極で覆うことが困難であった。
また、上記の種々の問題により、耐α線性及び信頼性の高いメモリを形成することが困難であったため、キャパシタ容量を小さくして製造工程を簡略化するのが困難であった。
【００１０】
本発明の目的は、製造歩留りを低下することなくＳＯＩ構造を有する半導体記憶装置を低価格で製造できる半導体記憶装置の構造及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置であって、第１の拡散層と第２の拡散層とが形成されたシリコン層と、前記第１の拡散層と前記第２の拡散層との間の前記シリコン層の一方の面側に、絶縁膜を介して形成されたゲート電極と、前記シリコン層の前記一方の面側に形成され、前記第１の拡散層に蓄積電極が接続されたキャパシタと、前記シリコン層の前記一方の面側に形成され、前記第２の拡散層に接続されたビット線とを有する前記素子層と、前記シリコン層の他方の面側に形成され、前記ゲート電極に接続された裏打ちワード線と、前記シリコン層の前記一方の面側に形成され、前記素子層を支持する前記支持基板とを有することを特徴とする半導体記憶装置によって達成される。このようにして半導体記憶装置を構成することにより、ＳＯＩ構造の半導体記憶装置を容易に構成することができる。
【００１３】
また、上記の半導体記憶装置において、前記第１の拡散層に接続された前記蓄積電極の接続面と、前記接続面に対応した前記蓄積電極の表面とが実質的に平行であることが望ましい。このようにして半導体記憶装置を構成すれば、ＤＲＡＭプロセスとＳＯＩプロセスとの統合を容易に行うことができる。
また、上記目的は、支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置であって、第１の拡散層と第２の拡散層とが形成された半導体層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体層の一方の面側に絶縁膜を介して形成されたゲート電極とを有するトランジスタと、前記半導体層の前記一方の面側に形成され、前記第１の拡散層に蓄積電極が接続されたキャパシタとを有する前記素子層と；前記半導体層の他方の面側に、前記ゲート電極と直交する方向に延在して形成され、前記第２の拡散層に接続されたビット線と；前記半導体層の前記一方の面側に形成され、前記素子層を支持する前記支持基板とを有し；前記半導体層は、前記ビット線が延在する方向に延び、前記第１の拡散層と前記第２の拡散層を含む第１の領域と、前記第１の領域の前記ゲート電極が延在する方向に位置し、前記第２の拡散層を含む第２の領域とを有し、前記第１の拡散層と前記キャパシタとを接続する第１のコンタクトホールは、前記第１の領域に形成されており、前記ビット線と前記第２の拡散層とを接続する第２のコンタクトホールは、前記第２の領域に形成されており、前記第１の領域の前記第２の拡散層と、前記第２の領域の前記第２の拡散層とは離間して形成されていることを特徴とする半導体記憶装置によっても達成される。このようにして半導体記憶装置を構成するので、ＳＯＩ構造の半導体記憶装置を容易に構成することができる。
【００１４】
また、第２の拡散層に接続されたビット線を半導体層の他方の面側に形成するので、キャパシタの構造等に制約されずにビット線を配置できる。これにより、キャパシタとビット線とが電気的にショートすることを防止することができる。
また、ビット線と第２の拡散層とを接続する第２のコンタクトホールを半導体層の第２の領域に形成するので、トランジスタのチャネル領域から離間してビット線を接続することができる。これにより、ビット線のコンタクトホールを開口する際に位置ずれが生じても、ビット線とチャネル領域とが接続されることを防ぐことができる。
【００１６】
また、上記の半導体記憶装置において、前記半導体層の前記一方の面側に形成され、前記第１の領域と前記第２の領域とを接続する第１の配線層を更に有することが望ましい。このようにして半導体記憶装置を構成すれば、第２の拡散層とビット線との間の拡散層抵抗が増加した場合にも、第２の拡散層とビット線との間の接続抵抗を補償することができる。
【００１７】
また、上記の半導体記憶装置において、前記半導体層の前記他方の面側に形成され、前記ゲート電極に接続された裏打ちワード線を更に有することが望ましい。このようにして半導体記憶装置を構成すれば、キャパシタの構造等に制約されずに裏打ちワード線を容易に形成することができる。
また、上記の半導体記憶装置において、前記半導体層の前記一方の面側に形成され、前記ゲート電極に接続された裏打ちワード線を更に有することが望ましい。
【００１８】
また、上記の半導体記憶装置において、前記ビット線上に形成され、前記ビット線間の干渉を抑えるシールド電極を更に有することが望ましい。このようにして半導体記憶装置を構成すれば、ビット線に乗ったノイズを除去し、又は隣接するビット線間の干渉を防止することができる。
また、上記の半導体記憶装置において、前記半導体層の他方の面側に形成され、前記第１の拡散層と前記第２の拡散層との間の前記半導体層の領域に電気的に接続された第２の配線層を更に有することが望ましい。このようにして半導体記憶装置を構成すれば、第１の拡散層と第２の拡散層との間の半導体層の領域に蓄積された電荷を逃がして電位を安定させることができる。これによりトランジスタの信頼性を向上することができる。
【００２０】
また、上記目的は、支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置の製造方法であって、半導体基板の一方の面に、絶縁膜を介してゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を注入し、第１の拡散層及び第２の拡散層を形成する拡散層形成工程と、前記第１の拡散層及び前記第２の拡散層が形成された半導体基板上に、蓄積電極が前記第１の拡散層に接続されたキャパシタを形成するキャパシタ形成工程と、前記キャパシタが形成された前記半導体基板上に前記支持基板を形成する支持基板形成工程と、前記半導体基板の他方の面側から、前記第２の拡散層及び前記第１の拡散層の底部が露出するまで前記半導体基板を除去し、半導体層を形成する半導体層形成工程と、前記半導体層形成工程の後に、前記半導体基板の前記他方の面側に、前記第２の拡散層に接続されたビット線を形成するビット線形成工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。このようにして半導体記憶装置を製造することにより、貼り合わせＳＯＩプロセスにおける平坦化工程とＤＲＡＭ形成プロセスにおける平坦化工程との合理化を図ることができる。これにより製造コストの大幅な削減を図ることが可能となる。
【００２１】
また、基板を貼り合わせる前にキャパシタを形成するので、基板を貼り合わせた後に高温の熱処理を行う必要がない。従って、高温熱処理によるウェーハの変形や結晶欠陥の導入がなく、製造歩留りを向上することができる。
また、半導体層形成工程の後に第２の拡散層に接続されたビット線を形成するので、ビット線コンタクトホールが大幅に浅くなり、コンタクトの形成を極めて簡略化できる。また、キャパシタの構造等に制約されずにビット線を配置できると同時に、キャパシタとビット線とが電気的にショートすることを防止することができる。また、キャパシタとビット線との間の距離を短縮することができるので、集積度の向上をも図ることができる。
【００２２】
また、上記の半導体記憶装置の製造方法において、前記ビット線形成工程の後に、前記ビット線間の干渉を抑えるシールド電極を形成するシールド電極形成工程を更に有することが望ましい。
また、上記の半導体記憶装置の製造方法において、前記拡散層形成工程と、前記ビット線形成工程との間に、前記ビット線と前記第２の拡散層との間の接続抵抗を低減する配線層を形成する配線層形成工程を更に有することが望ましい。
【００２３】
また、上記の半導体記憶装置の製造方法において、前記半導体層形成工程の後に、前記ゲート電極に接続された裏打ちワード線を形成する裏打ちワード線形成工程を更に有することが望ましい。
【００２４】
また、上記の半導体記憶装置の製造方法において、前記拡散層形成工程の後、前記支持基板形成工程の前に、前記ゲート電極に接続された裏打ちワード線を形成する裏打ちワード線形成工程を更に有することが望ましい。
また、上記の半導体記憶装置の製造方法において、前記半導体層形成工程の後、素子領域外の前記半導体層を除去することが望ましい。このようにして半導体記憶装置を製造すれば、素子分離膜を形成せずに半導体記憶装置を形成することができる。これにより、バーズビークによるセル面積の増加を抑えることができるので、半導体記憶装置の集積度を向上することができる。
【００２５】
また、上記の半導体記憶装置の製造方法において、前記半導体層形成工程の後、能動素子が形成されていない前記半導体層の領域に、前記第２の拡散層及び前記第１の拡散層とは異なる導電型の不純物を導入することが望ましい。このようにして、ｐｎ接合による素子分離を形成することによっても半導体記憶装置の集積度を向上することができる。
【００２６】
また、上記の半導体記憶装置の製造方法において、前記ゲート電極形成工程の前に、前記半導体基板の前記一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程を更に有し、前記半導体層形成工程では、前記半導体基板の前記他方の面側から、前記素子分離膜の底部が露出するまで前記半導体基板を除去することが望ましい。このようにして半導体記憶装置を製造すれば、素子分離膜を研磨のストッパーに用いることができるので、半導体層を容易に形成することができる。
【００２７】
また、上記の半導体記憶装置の製造方法において、前記ゲート電極形成工程の前に、前記半導体基板の前記一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程を更に有し、前記素子分離膜形成工程では、前記ビット線が延在する方向に延び、前記第１の拡散層と前記第２の拡散層を含む第１の領域と、前記第１の領域の前記ゲート電極が延在する方向に位置し、前記第２の拡散層を含む第２の領域とを有する前記素子領域を画定し、前記キャパシタ形成工程では、前記第１の領域において前記第１の拡散層と前記キャパシタとを接続し、分離膜の底部が露出するまで前記半導体基板を除去し、前記ビット線形成工程では、前記第２の領域において前記ビット線と前記第２の拡散層とを接続することが望ましい。このようにして半導体記憶装置を製造することにより、トランジスタのチャネル領域から離間してビット線を接続することができる。これにより、ビット線のコンタクトホールを開口する際に位置ずれが生じても、ビット線とチャネル領域とが接続されることを防ぐことができる。
【００２８】
また、上記の半導体記憶装置の製造方法において、前記ゲート電極形成工程の前に、前記半導体基板の前記一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程と、前記素子分離膜の第１の領域の前記素子分離膜を除去して開口部を形成する開口部形成工程とを、前記半導体層形成工程の後に、前記ゲート電極に接続された裏打ちワード線を形成する裏打ちワード線形成工程とを更に有し、前記ゲート電極形成工程では、前記第１の領域に延在する前記ゲート電極を、前記開口部内に埋め込むように形成し、前記裏打ちワード線形成工程では、前記裏打ちワード線を前記第１の領域において前記ゲート電極に接続することが望ましい。このようにして半導体記憶装置を製造すれば、ゲート電極と裏打ちワード線との接続を容易に行うことができる。
【００３０】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体記憶装置及びその製造方法について図１乃至図５を用いて説明する。
図１は本実施形態による半導体記憶装置の構造を示す概略断面図、図２乃至図５は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【００３１】
始めに、本実施形態による半導体記憶装置の構造を図１を用いて説明する。
支持基板４０上には、メモリセルが形成された素子層５０が貼り合わされている。
素子層５０に形成され、素子分離膜１２により画定された半導体層３６には、ソース拡散層２２とドレイン拡散層２４とが独立に形成されている。ソース拡散層２２とドレイン拡散層２４間の半導体層３６下には、ワード線となるゲート電極１８がゲート酸化膜１４を介して形成されている。こうして、ゲート電極１８、ソース拡散層２２、ドレイン拡散層２４を有するメモリセルトランジスタが、支持基板４０側にゲート電極１８が位置するように形成されている。
【００３２】
メモリセルトランジスタのドレイン拡散層２４には、多結晶シリコンにより形成されたキャパシタ電極（蓄積電極）３０が接続されている。キャパシタ電極３０下にはキャパシタ誘電体膜３２を介して対向電極３４が形成されており、キャパシタ電極３０、キャパシタ誘電体３２、対向電極３４を有するキャパシタが構成されている。
【００３３】
支持基板４０上に貼り合わされた素子層５０上には、ソース拡散層２２に接続されたビット線４２が絶縁膜３８を介して形成されている。
ビット線４２上には、ワード線の電気抵抗を減少する裏打ちワード線４６が絶縁膜４４を介して形成されている。裏打ちワード線４６は、セルアレイとセルアレイとの間の領域で所定の間隔をおいてゲート電極１８と接続され、低抵抗化が困難なゲート電極１８を補完する役割を担っている。即ち、ゲート電極１８の微細化等による高抵抗化によってゲート電極１８に掛かる電圧が降下するのを防止するものである。
【００３４】
なお、セルアレイとはメモリセルの集合体であり、セルアレイが複数配列されて高い容量をもつメモリが構成される。
また、メモリセルトランジスタのソース／ドレイン拡散層は、書き込みの場合と読み出しの場合とで電流の向きが入れ替わるため、いずれかがソース拡散層であり、他方がドレイン拡散層であると呼ぶことは難しい。本明細書では、説明の便宜上、ビット線４２が接続される側をソース拡散層２２と、キャパシタ電極３０が接続される側をドレイン拡散層２４として統一した。
【００３５】
このように、１トランジスタ、１キャパシタからなるＤＲＡＭが支持基板４０上に配置されている。なお、図１に示す半導体記憶装置では、２つのメモリセルが隣接して形成された場合の断面図を示してある。
次に、本実施形態による半導体記憶装置の製造方法を説明する。
まず、シリコン基板１０の主表面上に、例えば通常のＬＯＣＯＳ法により膜厚約２００ｎｍの素子分離膜１２を形成する（図２（ａ））。
【００３６】
次いで、熱酸化により膜厚約５ｎｍのゲート酸化膜１４を形成する。続いて、ＣＶＤ（化学気相成長：Chemical Vapor Deposition）法により、膜厚約１５０ｎｍの、例えばＰ（燐）を高濃度に含んだ多結晶シリコン膜と、膜厚約１００ｎｍのシリコン酸化膜を連続して成膜した後、通常のリソグラフィー技術とエッチング技術を用いてシリコン酸化膜と多結晶シリコン膜を同時にパターニングする。こうして、上面がシリコン酸化膜１６で覆われたゲート電極１８を形成する（図２（ｂ））。
【００３７】
シリコン酸化膜１６は、シリコン窒化膜等の他の絶縁膜であってもよい。また、セルフアライン技術を用いずにＤＲＡＭを形成できる場合には、即ち位置合わせずれが生じた場合にゲート電極１８上に他の配線層が形成されることがないように十分な合わせずれマージンを確保できる場合には、シリコン酸化膜１６を形成しなくてもよい。
【００３８】
この後、シリコン酸化膜１６とゲート電極１８をマスクとして不純物をイオン注入し、ＬＤＤ（Lightly Doped Drain）構造のｎ-層となる低濃度拡散層を自己整合で形成する。次いで、ＣＶＤ法により、例えば膜厚約１５０ｎｍのシリコン酸化膜を成膜した後に異方性エッチングし、パターニングされたシリコン酸化膜１６とゲート電極１８の側壁にシリコン酸化膜からなるサイドウォール酸化膜２０を形成する。
【００３９】
次いで、必要に応じて不純物を高濃度にイオン注入し、ソース拡散層２２、ドレイン拡散層２４を形成する。このようにして、ゲート電極１８、ソース拡散層２２、ドレイン拡散層２４を有するメモリセルトランジスタを形成する。
図２に示す半導体記憶装置ではメモリセルトランジスタをＬＤＤ構造としたが、必ずしもＬＤＤ構造である必要はない。例えば、ｎ-層のみでソース拡散層２２、ドレイン拡散層２４が構成されたトランジスタであってもよい。
【００４０】
続いて、メモリセルトランジスタの形成されたシリコン基板１０上に、エッチングストッパーとなる膜、例えばシリコン窒化膜２６を堆積する（図２（ｃ））。
この後、ＣＶＤ法により、例えばシリコン酸化膜を堆積して絶縁膜２８を形成する。次いで、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法により絶縁膜２８の表面を研磨し、絶縁膜２８の表面を平坦化する（図２（ｄ））。平坦化にあたってはリフロー等の平坦化技術を用いてもよいが、グローバルな平坦性等を考慮するとＣＭＰ法による平坦化が望ましい。
【００４１】
次いで、メモリセルトランジスタのドレイン拡散層２４上の絶縁膜２８に開口部を形成する（図３（ａ））。開口部を形成するエッチングにおいて、シリコン窒化膜２６がエッチングストッパーとして機能する条件でエッチングすれば、開口部の場所によってエッチング量が異なる場合にも、エッチング残渣が残ることなく開口部を自己整合的に形成することができる。
【００４２】
続いて、開口部底に残留するシリコン窒化膜２６を、例えばボイルした燐酸溶液によりエッチング除去し、ドレイン拡散層２４上まで開口する（図３（ｂ））。シリコン窒化膜２６の除去には、ＲＩＥ（反応性イオンエッチング：Reactive Ion Etching）法を用いてもよい。
この後、ＣＶＤ法により、例えば多結晶シリコン膜を堆積してパターニングし、ドレイン拡散層２４に接続されたキャパシタ電極３０を形成する。
【００４３】
次いで、キャパシタ電極３０の表面にキャパシタ誘電体膜３２となる絶縁膜を形成する。続いて、ＣＶＤ法により、例えば多結晶シリコン膜を堆積して対向電極３４を形成する。このようにしてキャパシタを形成する。
本実施形態では、基板を貼り合わせる前にこのようにキャパシタを形成するので、キャパシタの形成に必要な高温熱処理を、基板を貼り合わせた後に行う必要がない。従って、高温熱処理によるウェーハの変形や結晶欠陥の導入がなく、工程の始めからＳＯＩ基板を使用する場合と比較して製造歩留りを向上することができる。
【００４４】
また、このようにキャパシタ電極３０とドレイン拡散層２４との接続面と、キャパシタ電極３０の表面とが実質的に平行であるキャパシタを構成すれば、後工程の平坦化が簡略化できるので、ＤＲＡＭプロセスとＳＯＩプロセスとの統合が容易となる。
この後、ＣＭＰ法により対向電極３４の表面を平坦化し、平坦化した面に支持基板４０を貼り合わせる（図３（ｃ））。
【００４５】
本実施形態では、研磨して平坦化した対向電極３４上に支持基板４０を貼り合わせたが、貼り合わせる面は対向電極３４上でなくてもよい。例えば、対向電極３４上に絶縁膜を堆積し、その上部に支持基板４０を貼り合わせることもできる。８５０℃１０分程度の低温で貼り合わせを達成するためには、貼り合わせる面に、ＢＰＳＧ（Boro-Phospho-Silicate Glass）等の融点の低くメルトしやすい絶縁膜を膜厚５０ｎｍ〜１μｍ程度形成することも効果的である。
【００４６】
また、貼り合わせた基板は、後工程で軽微な熱プロセスにしか曝されないので、支持基板４０には必ずしも高融点材料からなる基板を用いる必要はない。従って、約５００℃程度の耐熱性さえあれば、安価な基板を用いることができるので、製造コストを削減することが可能となる。
次いで、ＣＭＰ法によりシリコン基板１０の裏面からシリコン基板１０を研磨する。このとき、素子分離膜１２をストッパーとして使用し、素子分離膜１２が露出した時点で研削を終了する。素子分離膜１２の膜厚は、研削が終了したときにソース拡散層２２及びドレイン拡散層２４が露出するように予め設定しておくことが望ましい。
【００４７】
このようにしてシリコン基板１０を研削することにより、ソース拡散層２２、ドレイン拡散層２４が形成された半導体層３６は、素子分離膜１２により画定された領域ごとに完全に分離される（図４（ａ））。
なお、このように研磨した面上にはコンタクトを形成するのみであり、トランジスタ等の素子を形成する必要はないので、精度の高い鏡面研磨を行う必要はない。
【００４８】
また、通常の貼り合わせＳＯＩ技術では、半導体基板表面を平坦化して別の基板を貼り合わせる工程や、半導体基板の裏面から半導体基板を研磨するといった工程が必要である。また、高集積化されたＤＲＡＭの形成プロセスでは、半導体基板表面にキャパシタ電極を形成した後にその表面を平坦化する工程や、配線を形成した後にその表面を平坦化する工程が必要である。
【００４９】
しかしながら、本実施形態では、貼り合わせＳＯＩ技術における平坦化工程とＤＲＡＭ形成プロセスにおける平坦化工程との合理化を図ることができるので、製造コストの大幅な削減を図ることが可能である。
即ち、貼り合わせＳＯＩを形成するためには、貼り合わせの前に表面を平坦化する平坦化工程と、支持基板を貼り合わせた後にシリコン基板を研磨して半導体層を形成する工程との２つの研磨工程が必要となるが、半導体層を形成した後は表面が平坦化されているので、その後に配線層を形成する際には平坦化工程を行わずに、又は簡略にすることができる。従って、平坦化工程を増加することなく低コストでＳＯＩ構造を形成することができる。
【００５０】
続いて、ソース拡散層２２上に開口部を有する絶縁膜３８を形成した後、ビット線４２を形成する。
本実施形態では、キャパシタ形成後にビット線４２を形成するので、ビット線４２の形成後には高温の熱処理を行う必要はない。これにより、ビット線４２にはアルミ、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ｗ（タングステン）等、低抵抗の金属材料を用いることができるので、多結晶シリコンやタングステンシリサイド等の高融点材料を用いた場合と比較して、その膜厚を約１／１０以下にすることができる。ビット線４２の膜厚を薄くすれば、ビット線４２上の段差を極めて小さくすることができるので、その上層に、例えば裏打ちワード線４６を形成する際には平坦化を行わずに、又は平坦化工程を簡略にすることができる。
【００５１】
この後、ビット線４２上に絶縁膜４４を介して裏打ちワード線４６を形成する（図４（ｂ））。
ここで、裏打ちワード線４６は、例えば図５に示す製造工程により形成することができる。図５はワード線方向の工程断面図である。
まず、図２（ｂ）に示す工程においてゲート酸化膜１４を形成する前に、裏打ちワード線コンタクトを形成する領域の素子分離膜１２をエッチング除去する。これにより、形成したゲート電極１８は、裏打ちワード線コンタクト部に埋め込まれる（図５（ａ））。
【００５２】
次いで、図４（ｂ）に示す工程においてビット線４２を形成する際に、裏打ちワード線コンタクト部のゲート電極１８上に配線材４８を形成する（図５（ｂ））。
続いて、裏打ちワード線４６を形成する際に、配線材４８を露出するコンタクトホールを絶縁膜４４に形成し、このコンタクトホールを介してゲート電極１８と裏打ちワード線４６とを接続する。
【００５３】
こうすることにより、裏打ちワード線４６を形成することができる。
このように、本実施形態によれば、貼り合わせＳＯＩプロセスにおける平坦化工程とＤＲＡＭプロセスにおける平坦化工程との合理化を図ることができるので、製造コストの大幅な削減を図ることができる。
また、キャパシタを支持基板側に形成し、半導体層を介して反対の面にビット線を形成するので、ビット線コンタクトホールが大幅に浅くなり、コンタクトの形成を極めて簡略化できる。また、キャパシタの構造等に制約されずにビット線を配置できると同時に、キャパシタとビット線とが電気的にショートすることを防止することができる。
【００５４】
また、キャパシタ−ビット線間の位置合わせルールを緩和できるので、集積度の向上を図ることができる。
また、キャパシタを支持基板側に形成し、半導体層を介して反対の面に裏打ちワード線を形成するので、ワード線と裏打ちワード線とを接続するコンタクトホールが大幅に浅くなり、コンタクトの形成を極めて簡略化できる。
【００５５】
ＤＲＡＭ世代の進展と共にキャパシタ電極の高さは高くなり、この結果コンタクトホールは益々深くなる方向にある。これにともない高アスペクト比を有するコンタクトホールを開口できるエッチング技術や、コンタクト抵抗の高抵抗化を防止する手段が必要となっている。従って、コンタクトを浅くできる等の点で、本実施形態による半導体記憶装置及びその製造方法は有効である。
【００５６】
なお、上記実施形態では、裏打ちワード線４６を有する半導体記憶装置について示したが、図６に示すように裏打ちワード線４６を形成せずに半導体記憶装置を構成してもよい。
また、上記実施形態では、ビット線４２上に裏打ちワード線４６を形成したが、裏打ちワード線４６の上層にビット線４２を形成してもよい。
【００５７】
また、上記実施形態では、素子層５０を支持するために支持基板４０を貼り合わせたが、素子層５０を支持できれば必ずしも基板である必要はない。例えば、素子層５０を支持する面に溶融した別の材質を流し込み、硬化させることにより支持部材を形成してもよい。この場合、対向電極３４上の平坦化工程を省略することも可能となる。
【００５８】
また、上記実施形態では、半導体層３６を形成する際に素子分離膜１２をストッパーとして用い、表面にソース拡散層２２、ドレイン拡散層２４が露出するまで研磨したが、ソース拡散層２２及びドレイン拡散層２４が必ずしも露出しなくてもよい。半導体層３６の表面にソース拡散層２２及びドレイン拡散層２４を露出させない場合には、図４（ｂ）において絶縁膜３８にビット線コンタクトホールを形成した後、例えばイオン注入によりコンタクトホール内に不純物を導入し、ドレイン拡散層２４に接続された不純物層を形成すればよい。これによりビット線のコンタクトが補償され、ドレイン拡散層２４とビット線４２とを電気的に接続することができる。
【００５９】
また、ビット線に乗ったノイズを除去し、又は隣接するビット線間の干渉を防止するためには、ビット線を覆うようにシールド電極を設ける構造、いわゆるシールドビット線構造が有効であるが、本実施形態による半導体記憶装置では、例えば図７に示すようにシールド電極を設けることが可能である。
即ち、ビット線４２を形成後、絶縁膜５２を介してシールド電極５４を形成する。次いで、シールド電極５４上に絶縁膜４４を堆積し、必要に応じて裏打ちワード線４６を形成する。
【００６０】
このようにしてシールドビット線構造を形成すれば、本実施形態における半導体記憶装置において、ビット線間の干渉等を防ぐことができる。
本実施形態による半導体記憶装置にシールド電極５４を設ける場合、シールド電極５４はセルアレイの上部のみに存在し、セルアレイとセルアレイとの間の領域には存在しないので、裏打ちワード線４６とゲート電極１８とのコンタクトをセルアレイとセルアレイとの間の領域に設ける際に障害になることもない。
【００６１】
また、シールド電極５４が形成された側の半導体層３６の面上には、キャパシタや他の配線層が形成されていないので、シールド電極５４を貫いてコンタクトホールを形成する必要がない。従って、シールド電極５４と他の配線層とが電気的に接続することを防止できるとともに、設計ルールを緩和することができる。また、ＳＯＩ層に形成されたトランジスタでは、ゲート直下の半導体層３６、即ち、バルク基板に形成された通常のＭＯＳトランジスタにおける基板に相当する領域（以下ボディーと呼ぶ）は、一般に電気的にフローティングされている。このため、ボディーの電位が不安定になり易く、メモリ動作が不安定になる場合がある。また、電源電圧が低い場合にはその影響は小さいが、電源電圧が３Ｖ以上と比較的高い電圧で使用した場合には、ソース−ドレイン間耐圧が劣化する等の問題をもたらす場合がある。
【００６２】
このような影響を避けるためにはボディーを電気的に他の領域と接続する必要があるが、ボディーから電極を引き出すためには電極開口部等のスペースを独立して設けなければならないので、セル面積の増大をまねき、集積度を向上することが困難となる。
しかしながら、本実施形態による半導体記憶装置は、半導体層がゲート電極上に形成されたトランジスタを有するＳＯＩ構造であることから、ボディーコンタクトを極めて容易に形成することができる。
【００６３】
例えば、図８に示す半導体記憶装置では、絶縁膜３８に開口するビット線コンタクトホールの径を大きくすることにより、ビット線４２がソース拡散層２２及びボディー５６に接続されるようにしている。
このようにしてビット線４２をボディー５６に接続すれば、ボディー５６に蓄積された微量の電荷をビット線４２を介して逃がすことができるので、ボディー５６の電位を安定化することができる。
【００６４】
なお、ボディー５６の不純物濃度は一般に低いので、ボディー５６にビット線４２が接続された場合には、接触部にはオーミックコンタクトは形成されにくい。しかしながら、ボディー５６に蓄積される微量な電荷をビット線から逃がす目的であれば、オーミックコンタクトが形成されていなくとも何等支障はない。
［第２実施形態］
本発明の第２実施形態による半導体記憶装置及びその製造方法について図９乃至図１４を用いて説明する。第１実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００６５】
図９は本実施形態による半導体記憶装置の構造を示す概略断面図、図１０乃至図１３は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。本実施形態による半導体記憶装置は、裏打ちワード線４６が支持基板４０側に形成されていることに特徴がある。即ち、対向電極３４の下部には、ワード線１８の電気抵抗を減少する裏打ちワード線４６が絶縁膜５２を介して形成されている。裏打ちワード線４６は、所定の間隔をおいてゲート電極１８と接続されている。
【００６６】
このように、１トランジスタ、１キャパシタからなるＤＲＡＭが支持基板４０上に配置されている。
次に、本実施形態による半導体記憶装置の製造方法を図１０乃至図１４を用いて説明する。
図２（ａ）〜（ｄ）に示す第１実施形態による半導体記憶装置の製造方法と同様にして、メモリセルトランジスタ及び表面が平坦化された絶縁膜２８を形成する。
【００６７】
次いで、メモリセルトランジスタのドレイン拡散層２４上の絶縁膜２８に開口部を形成する（図１０（ａ））。
続いて、開口部底に残留するシリコン窒化膜２６を、例えばボイルした燐酸溶液によりエッチング除去し、ドレイン拡散層２４上まで開口する（図１０（ｂ））。
【００６８】
この後、ＣＶＤ法により、例えば多結晶シリコン膜を堆積してパターニングし、ドレイン拡散層２４に接続されたキャパシタ電極３０を形成する。
次いで、キャパシタ電極３０の表面にキャパシタ誘電体膜３２となる絶縁膜を形成する。続いて、ＣＶＤ法により、例えば多結晶シリコン膜を堆積して対向電極３４を形成する。このようにしてキャパシタを形成する。
【００６９】
この後、ＣＭＰ法により対向電極３４の表面を平坦化し、キャパシタ電極３０、キャパシタ誘電体膜３２、対向電極３４よりなるキャパシタを形成する（図１０（ｃ））。
次いで、ＣＶＤ法により、例えばシリコン酸化膜を堆積し、絶縁膜５２を形成する。
【００７０】
この後、絶縁膜４４を介して裏打ちワード線４６を形成する。続いて、裏打ちワード線４６上に例えばシリコン酸化膜を堆積して絶縁膜５８を形成した後に表面を平坦化し、支持基板４０を貼り合わせる（図１１（ａ））。
次いで、ＣＭＰ法によりシリコン基板１０の裏面からシリコン基板１０を研磨し、ソース拡散層２２上に開口部を有する絶縁膜３８を形成した後、ビット線４２を形成する。
【００７１】
この後、ビット線４２上に絶縁膜４４を堆積し、１トランジスタ、１キャパシタにより構成されるＤＲＡＭを形成する（図１１（ｂ））。
なお、上記の半導体記憶装置の製造方法において、ゲート電極１８と裏打ちワード線４６とを接続する必要があるが、例えば図１３に示す製造工程により形成することができる。
【００７２】
まず、図１０（ｃ）に示す工程において、キャパシタ電極３０となる多結晶シリコン膜を堆積する前に、裏打ちワード線コンタクトを形成する領域のシリコン酸化膜１６を除去する。
次いで、多結晶シリコン膜を堆積してキャパシタ電極３０に加工すると同時に、ワード線コンタクトを形成する領域に多結晶シリコンを残す。これによりゲート電極１８と接続された配線材４８を形成する（図１２（ａ））。図１２（ｂ）には、図１２（ａ）におけるメモリセル領域と裏打ちワード線コンタクト部との関係が明瞭になるように、図の縮尺を変更した断面図について示す。以下の工程断面図では、図１２（ｂ）の縮尺に基づいて説明するものとする。
【００７３】
次いで、キャパシタ誘電体膜３２となる絶縁膜、対向電極３４となる多結晶シリコン膜を堆積する。続いて、メモリセル領域外の対向電極３４を除去した後、ＣＶＤ法により、例えばシリコン酸化膜を堆積し、絶縁膜６４を形成する（図１２（ｃ））。
この後、図１０（ｃ）において対向電極３４をＣＭＰ法により平坦化すると同時に絶縁膜６４上を平坦化し、基板表面を一様に平坦にする（図１３（ａ））。
【００７４】
次いで、ＣＶＤ法により、例えばシリコン酸化膜を堆積し、絶縁膜５２を形成する（図１３（ｂ））。
続いて、配線材４８上の絶縁膜６４、５２に開口部を形成した後に裏打ちワード線４６を形成する。これによりゲート電極１８（ワード線）と裏打ちワード線とが接続される（図１３（ｃ））。
【００７５】
この後、裏打ちワード線４６上に、例えばシリコン酸化膜を堆積した後に表面を平坦化し、支持基板４０を貼り合わせれば、図１１（ａ）に示す構造が形成される。
このようにして、裏打ちワード線４６を形成することができる。
このように、本実施形態によれば、貼り合わせＳＯＩプロセスにおける平坦化工程とＤＲＡＭ形成プロセスにおける平坦化工程との合理化を図ることができるので、製造コストの大幅な削減を図ることが可能である。
【００７６】
また、裏打ちワード線４６を接続するための配線材４８をキャパシタ電極３０と同時に形成することにより、絶縁膜６４に開口するコンタクトホールを浅くできるので、裏打ちワード線４６を支持基板４０側に形成する場合にも、裏打ちワード線４６のコンタクトを容易に形成することができる。
なお、ビット線に乗ったノイズを除去し、又は隣接するビット線間の干渉を防止することが望ましい場合には、図７に示す第１実施形態の変形例による半導体記憶装置と同様にしてシールド電極を形成してもよい。
【００７７】
また、ボディーコンタクトを形成することが望ましい場合には、図８に示す第１実施形態の変形例による半導体記憶装置と同様にしてボディーコンタクトを形成してもよい。
［第３実施形態］
本発明の第３実施形態による半導体記憶装置及びその製造方法について図１４乃至図１８を用いて説明する。第１実施形態又は第２実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００７８】
図１４は本実施形態による半導体記憶装置の構造を示す概略断面図、図１５乃至図１８は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
本実施形態による半導体記憶装置は、半導体層３６のキャパシタが形成された側にビット線４２が形成されていることに特徴がある。即ち、メモリセルトランジスタのソース拡散層２２には、半導体層３６の下部に形成されたビット線４２が接続されている（図１４）。
【００７９】
次に、本実施形態による半導体記憶装置の製造方法を説明する。
まず、図２に示す第１実施形態による半導体記憶装置の製造方法と同様にして、シリコン基板１０上に形成されたメモリセルトランジスタと、メモリセルトランジスタを覆う絶縁膜２８を形成する（図１５（ａ））。
次いで、メモリセルトランジスタのソース拡散層２２上の絶縁膜２８に開口部を形成する（図１５（ｂ））。
【００８０】
続いて、開口部底に残留するシリコン窒化膜２６を、例えばボイルした燐酸溶液によりエッチング除去し、ソース拡散層２２上まで開口する。次いで、ＣＶＤ法により、例えば多結晶シリコン膜を堆積してパターニングし、ソース拡散層２２に接続されたビット線４２を形成する（図１５（ｃ））。図１５（ｃ）においてビット線４２は、ソース拡散層２２に接続する領域しか示されていないが、ビット線４２はワード線と直行する方向に延在して形成されている。
【００８１】
この後、ＣＶＤ法により、例えばシリコン酸化膜を堆積して絶縁膜６０を形成し、ＣＭＰ法によりその表面を平坦化する。
次いで、メモリセルトランジスタのドレイン拡散層２４上の絶縁膜２８、６０に開口部を形成する。
続いて、開口部底に残留するシリコン窒化膜２６を、例えばボイルした燐酸溶液によりエッチング除去し、ドレイン拡散層２４上まで開口する（図１６（ａ））。
【００８２】
この後、ＣＶＤ法により、例えば多結晶シリコン膜を堆積してパターニングし、ドレイン拡散層２４に接続されたキャパシタ電極３０を形成する。
次いで、キャパシタ電極３０の表面にキャパシタ誘電体膜３２となる絶縁膜を形成する。続いて、ＣＶＤ法により、例えば多結晶シリコン膜を堆積して対向電極３４を形成する。このようにしてキャパシタを形成する。
【００８３】
この後、ＣＭＰ法により対向電極３４の表面を平坦化し、平坦化した面に支持基板４０を貼り合わせる（図１６（ｂ））。
次いで、ＣＭＰ法によりシリコン基板１０の裏面からシリコン基板１０を研磨する。このとき、素子分離膜１２をストッパーとして使用し、素子分離膜１２が露出した時点で研削を終了する。
【００８４】
このようにしてシリコン基板１０を研削することにより、ソース拡散層２２、ドレイン拡散層２４が形成された半導体層３６は、素子分離膜１２により画定された領域ごとに完全に分離される（図１７（ａ））。
続いて、ＣＶＤ法により、例えばシリコン酸化膜を堆積して絶縁膜４４を形成し、その上層に裏打ちワード線４６を形成する（図１７（ｂ））。
【００８５】
ここで、裏打ちワード線４６は、例えば図１８に示す製造工程により形成することができる。
まず、ゲート電極１８の形成前に、ゲート電極１８と裏打ちワード線とを接続するための領域の素子分離膜１２に開口を形成しておき、ゲート電極１８が開口内に埋め込まれるようにする（図１８（ａ））。開口は、素子分離膜１２を形成する際に同時に形成してもよいし、後工程でエッチングにより開口してもよい。
【００８６】
次いで、素子層５０を支持基板４０に貼り合わせた後、素子分離膜１２に形成された開口上の絶縁膜４４にコンタクトホールを形成し、絶縁膜４４のコンタクトホール内にゲート電極１８が露出するようにする。
続いて、絶縁膜４４上に裏打ちワード線４６を形成し、ゲート電極２８と裏打ちワード線４６とを接続する（図１８（ｂ））。
【００８７】
こうすることにより、裏打ちワード線４６を形成することができる。
このように、本実施形態によれば、貼り合わせＳＯＩ技術における平坦化工程とＤＲＡＭ形成プロセスにおける平坦化工程との合理化を行うので、ビット線４２を半導体層３６の支持基板４０側に形成する場合にも、製造コストの大幅な削減を図ることが可能である。
【００８８】
なお、上記実施形態では、裏打ちワード線４６を有する半導体記憶装置について示したが、図１９に示すように裏打ちワード線４６を形成せずに半導体記憶装置を構成してもよい。
また、上記実施形態では、ビット線４２を形成した後にキャパシタを形成したが、キャパシタを形成した後にビット線４２を形成してもよい。
【００８９】
また、ＳＯＩ層に形成されたトランジスタでは、ゲート直下の半導体層３６、即ち、ボディーは一般に電気的にフローティングされており電位が不安定となるが、本実施形態による半導体記憶装置では、ボディーに蓄積された電荷を逃がすコンタクトを極めて容易に形成することができる。
例えば、図２０に示す半導体記憶装置では、半導体層３６上に絶縁膜３８を形成した後に、ボディー５６に接続された電極６２を形成している。
【００９０】
このようにしてボディー５６に接続された電極６２を設けることにより、ボディー５６に蓄積された微量の電荷を逃がすことができるので、ボディー５６の電位を安定化することができる。
［第１参考例］
本発明の第１参考例による半導体記憶装置及びその製造方法について図２１及び図２３を用いて説明する。第３実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００９１】
図２１は本参考例による半導体記憶装置の構造を示す概略断面図、図２２及び図２３は本参考例による半導体記憶装置の製造方法を示す工程断面図である。
本参考例による半導体記憶装置は、第３実施形態による半導体記憶装置において、裏打ちワード線４６が支持基板４０側に形成されているところに特徴がある。
【００９２】
即ち、メモリセルトランジスタのソース拡散層２２には、半導体層３６の支持基板４０側にビット線４２が接続されている。対向電極３４の下部には、ワード線の電気抵抗を減少する裏打ちワード線４６が絶縁膜５２を介して形成されている。裏打ちワード線４６は、所定の間隔をおいてゲート電極１８と接続されている（図２１）。
【００９３】
次に、本参考例による半導体記憶装置の製造方法を説明する。
まず、図１５（ａ）乃至図１６（ａ）に示す第３実施形態による半導体記憶装置の製造方法と同様にして、シリコン基板１０上に、メモリセルトランジスタ、ビット線４２を形成する（図２２（ａ））。
次いで、第３実施形態による半導体記憶装置の製造方法と同様にして、キャパシタ電極３０、キャパシタ誘電体膜３２、対向電極３４よりなるキャパシタを形成する。
【００９４】
ＣＭＰ法により対向電極３４の表面を平坦化した後、ＣＶＤ法により、例えばシリコン酸化膜を堆積し、絶縁膜５２を形成する。
この後、絶縁膜５２を介して裏打ちワード線４６を形成する。
次いで、裏打ちワード線４６上に、例えばシリコン酸化膜を堆積して絶縁膜５８を形成し、その表面を平坦化する（図２２（ｂ））。裏打ちワード線４６は、例えば、図１３及び図１４に示す第２実施形態による半導体記憶装置の製造方法と同一の方法により、ゲート電極１８に接続することができる。
【００９５】
絶縁膜５８上に支持基板４０を貼り合わせた後、ＣＭＰ法によりシリコン基板１０の裏面からシリコン基板１０を研磨する。このとき、素子分離膜１２をストッパーとして使用し、素子分離膜１２が露出した時点で研削を終了する。
このようにしてシリコン基板１０を研削することにより、ソース拡散層２２、ドレイン拡散層２４が形成された半導体層３６は、素子分離膜１２により画定された領域ごとに完全に分離される（図２３（ａ））。
【００９６】
続いて、ＣＶＤ法により、例えばシリコン酸化膜を堆積して絶縁膜４４を形成する（図２３（ｂ））。
このように、本参考例によれば、貼り合わせＳＯＩ技術における平坦化工程とＤＲＡＭ形成プロセスにおける平坦化工程との合理化を行うので、ビット線４２、裏打ちワード線４６を半導体層３６の支持基板４０側に形成する場合にも、製造コストの大幅な削減を図ることが可能である。
【００９７】
なお、本参考例による半導体記憶装置において、ボディーコンタクトを形成することが望ましい場合には、例えば図２０に示す第３実施形態の変形例による半導体記憶装置と同様にしてボディーコンタクトを形成してもよい。
［第４実施形態］
本発明の第４実施形態による半導体記憶装置及びその製造方法について図２４乃至図２７を用いて説明する。第１実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００９８】
始めに、本実施形態による半導体記憶装置の構造を図２４を用いて説明する。本実施形態による半導体記憶装置は、半導体層３６が素子分離膜を用いずに分離されていることに特徴がある。
即ち、素子層５０に形成され、島状に設けられた半導体層３６には、ソース拡散層２２とドレイン拡散層２４とが独立に形成されている。ソース拡散層２２とドレイン拡散層２４間の半導体層３６下には、ワード線となるゲート電極１８がゲート酸化膜１４を介して形成されている。ドレイン拡散層２４には、多結晶シリコンにより形成されたキャパシタ電極３０が接続されている。キャパシタ電極３０下にはキャパシタ誘電体膜３２を介して対向電極３４が形成されており、キャパシタ電極３０、キャパシタ誘電体３２、対向電極３４を有するキャパシタが構成されている。
【００９９】
支持基板４０上に貼り合わされた素子層５０上には、ソース拡散層２２に接続されたビット線４２が絶縁膜３８を介して形成されている。ビット線４２上には、ワード線の電気抵抗を減少する裏打ちワード線４６が絶縁膜４４を介して形成されている。裏打ちワード線４６は、所定の間隔をおいてゲート電極１８と接続されている。
【０１００】
このように、１トランジスタ、１キャパシタからなるＤＲＡＭが支持基板４０上に配置されている。
次に、本実施形態による半導体記憶装置の製造方法を説明する。
シリコン基板１０上に素子分離膜１２を形成せずに、熱酸化により膜厚約５ｎｍのゲート酸化膜１４を形成する。
【０１０１】
次いで、図２（ｂ）乃至図３（ｃ）に示す第１実施形態による半導体記憶装置の製造方法と同様の手順により、シリコン基板１０上に、メモリセルトランジスタ及びキャパシタを形成し、対向電極３４上に支持基板を貼り合わせる（図２５（ａ）乃至図２６（ｂ））。素子分離膜１２を形成しないことを除いては、第１実施形態による半導体記憶装置の製造方法と同様である。
【０１０２】
次いで、ＣＭＰ法によりシリコン基板１０の裏面からシリコン基板１０を研磨し、ソース拡散層２２、ドレイン拡散層２４を露出させる。
なお、本実施形態による半導体記憶装置では素子分離膜を形成しないので、素子分離膜を研磨の際のストッパーとして使用することができない。このため、ソース拡散層２２、ドレイン拡散層２４が露出したときに研磨を停止する手段が必要である。例えば、シリコン基板１０の膜厚を測定しながら研磨を行い、所定の膜厚で研磨を停止する方法、研磨の再現性のよい研磨器を用い、予め決定した条件のもとに所定の膜厚まで研磨する方法、メモリセル領域外にストッパーを設ける方法、等により達成することができる。メモリセル領域外に設けるストッパーとしては、例えばＬＯＣＯＳを用いることができる。
【０１０３】
続いて、素子分離を行うために、素子分離領域の半導体層３６をエッチングにより除去する。このようにして半導体層３６をエッチングすることにより、ソース拡散層２２、ドレイン拡散層２４が形成された半導体層３６が島状に形成される（図２７（ａ））。
本実施形態においてＬＯＣＯＳ等による素子分離膜を設けなかったのは次の理由による。
【０１０４】
即ち、通常のＬＯＣＯＳ法では、シリコン窒化膜をマスクとして熱酸化を行うことにより素子分離膜を形成するが、酸化過程で酸素がシリコン窒化膜下に入り込み、いわゆるバーズビークが形成される。従って、ＬＯＣＯＳ法による素子分離を行わずに素子分離が可能であれば、素子の微細化の妨げとなるバーズビークを考慮する必要はなく、素子の微細化にとって極めて有利だからである。
【０１０５】
続いて、ソース拡散層２２上に開口部を有する絶縁膜３８を形成した後、ビット線４２を形成する。
この後、ビット線４２上に絶縁膜４４を介して裏打ちワード線４６を形成する（図２７（ｂ））。
このように、本実施形態によれば、メモリセル領域にＬＯＣＯＳ法による素子分離膜を形成せずに半導体層の素子分離を行ったので、バーズビークの伸びによるセルサイズの拡大を防止することができる。これにより、素子の集積度を向上することが可能となる。
【０１０６】
なお、本実施形態では、ＬＯＣＯＳ法等による素子分離を行わない半導体記憶装置の製造方法を上記第１実施形態に適用した場合について示したが、上記第２及び第３実施形態並びに第１参考例による半導体記憶装置についても同様に適用することが可能である。
また、上記実施形態ではトランジスタが形成されていない領域の半導体層３６を除去することにより素子分離を行ったが、半導体層３６を除去する代わりに、素子分離領域にソース拡散層２２、ドレイン拡散層２４と異なるタイプの不純物を導入し、ｐｎ接合による素子分離を行ってもよい。
【０１０７】
また、上記第１乃至第４実施形態並びに第１参考例では、キャパシタ電極を凸型に配置したキャパシタを有するＤＲＡＭについて示したが、キャパシタの構造は上記実施形態及び参考例に限定されるものではない。例えば、キャパシタ電極を積層状に設ける、いわゆるフィン構造のキャパシタを用いてもよいし、シリンダー構造のキャパシタを用いてもよい。また、層間絶縁膜の開口部の内壁を利用してキャパシタ電極を形成したキャパシタを用いてもよい。
【０１０８】
また、ワード線と裏打ちワード線とを接続する方法についても、上記実施形態及び参考例には限定されない。
また、上記実施形態及び参考例ではＮ型のメモリセルトランジスタを有する半導体記憶装置及びその製造方法について示したが、上記実施形態及び参考例による半導体記憶装置及びその製造方法は、逆導電型の素子を有する半導体記憶装置にも適用することができる。
【０１０９】
また、上記実施形態及び参考例ではシリコン基板を用いた例を示したが、ＧａＡｓ等の化合物半導体基板を用いてもよい。
また、平坦化に用いる研磨技術についても上記実施形態及び参考例に限定されるものではない。
［第５実施形態］
本発明の第５実施形態による半導体記憶装置及びその製造方法について図３０及び図３１を用いて説明する。図１に示す第１実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【０１１０】
図３０は本実施形態による半導体記憶装置の構造を示す平面図、図３１は図３０の半導体記憶装置におけるＡ−Ａ′部の断面を表す概略断面図である。
第１、第２、第４実施形態による半導体記憶装置では、ゲート電極が形成されていない側の半導体層３６上にビット線４２を形成する半導体記憶装置及びその製造方法について示した。しかし、このようなプロセスにより半導体記憶装置を製造する場合、ビット線のコンタクトホールを開口するためのリソグラフィー工程において位置合わせ精度が悪くなる。
【０１１１】
図２８及び図２９を用い、位置合わせ精度が悪くなる原因について詳述する。図２８は第１実施形態による半導体記憶装置の構造を示す平面図、図２９は図２８の半導体記憶装置におけるＡ−Ａ′部の断面を表す概略断面図である。
半導体層３６の一方の面側には、平行に配された複数のワード線１８が形成されている。半導体層３６の他方の面側には、ワード線１８と直交する方向に平行に配された複数のビット線４２が形成されている。
【０１１２】
ワード線１８とビット線４２の各交差領域には、ワード線１８によりゲート電極が構成され、ワード線１８上の半導体層３６をチャネル領域６６とするメモリセルトランジスタが形成されている。メモリセルトランジスタのソース拡散層２２は、絶縁膜４４に開口されたコンタクトホール７０を介してビット線４２に接続されている。メモリセルトランジスタのドレイン拡散層２４は、絶縁膜２８に開口されたコンタクトホール６８を介してキャパシタ電極３０に接続されている。
【０１１３】
ここで、絶縁膜２８に開口され、ドレイン拡散層２４とキャパシタ電極３０とを接続するためのコンタクトホール６８には、いわゆるＳＡＣ（自己整合コンタクト：Self-Aligned Contact）技術を適用することができる。
すなわち、ワード線１８を覆うシリコン酸化膜１６及びサイドウォール酸化膜２０を覆うようにシリコン窒化膜２６を形成し、このシリコン窒化膜２６をエッチングマスクとしてコンタクトホールを開口することにより、シリコン酸化膜１６及びサイドウォール酸化膜２０が除去されることなくコンタクトホールを開口することができる（図２（ｄ）乃至図３（ｂ）参照）。
【０１１４】
コンタクトホール６８は、このようにワード線１８に対して自己整合で形成されるため、コンタクトホール６８のパターンを形成するリソグラフィー工程において多少の位置合わせズレが生じたとしても、所望の領域にコンタクトホール６８を開口することができる。
このように自己整合でコンタクトを形成することにより、コンタクトホール６８のパターンとワード線１８のパターンを重ねて配置でき、且つ、コンタクトホール６８を開口するための位置合わせマージンを確保する必要がなくなるので、ワード線１８のピッチを狭めて配置することができる。
【０１１５】
一方、ビット線４２とソース拡散層２２とを接続するコンタクトホール７０は、研磨により平坦化された半導体層３６上の絶縁膜４４に開口するので、ＳＡＣ技術を用いて形成することはできない。そこで、コンタクトホール７０を開口する際には、研磨面に露出した素子分離膜１２のパターンに対して位置合わせが行われる。
【０１１６】
しかし、下地パターンに対して位置合わせを行う通常のリソグラフィーでは、位置合わせズレを考慮してパターンを配置しなければならない。例えば、上記のコンタクトホール７０を開口する際には、ビット線４２方向に位置合わせズレが生じた場合にもコンタクトホール７０がメモリセルトランジスタのチャネル領域６６上に開口しないように、位置合わせマージンを含めてソース拡散層２２を広く形成しなければならない。このため、第１、第２、第４実施形態による半導体記憶装置では、ビット線コンタクト部の微細化が困難であった。
【０１１７】
本実施形態では、メモリセル面積を広げることなく、容易にビット線のコンタクトを形成できる半導体記憶装置及びその製造方法を提供する。
始めに、本実施形態による半導体記憶装置の構造について図３０及び図３１を用いて説明する。
本実施形態による半導体記憶装置は、ビット線のコンタクト部がメモリセルトランジスタのチャネル領域６６から十分に離間するように、ワード線１８方向に延ばして形成された素子領域上にビット線のコンタクトを形成していることに特徴がある。
【０１１８】
すなわち、素子分離膜１２により画定された素子領域８０は、ソース拡散層２２が形成された領域からワード線４２方向に延びる枝部７２を有するＴ字型をなし（図３０中、点線で示す）、ビット線４２のコンタクトホール７０は枝部７２上に開口されている。
このようにビット線４２のコンタクトホール７０を開口する場所をワード線１８方向に移動することにより、コンタクトホール７０を開口する際に位置合わせズレが生じても、コンタクトホール７０がチャネル領域６６に開口されることはない。従って、位置合わせマージンを縮めてソース拡散層２２を挟むワード線１８をレイアウトすることができる。
【０１１９】
これにより、ビット線４２を半導体層３６の他方の面側に配置し、ビット線４２のコンタクトホールを自己整合で形成する半導体記憶装置（例えば、第３実施形態による半導体記憶装置）とほぼ同等のメモリセル面積を達成することができる。
なお、本実施形態では素子領域８０に枝部７２を設けることになるが、この領域は通常のメモリセル配置では使用しない領域であり、枝部７２を伸ばすことによってメモリセル面積が拡大することはない。
【０１２０】
本実施形態による半導体記憶装置は、第１実施形態による半導体記憶装置の製造方法において、単に素子分離膜１２のパターン及びコンタクトホール７０の開口パターンとを変更すれば形成することができる。従って、第１実施形態による半導体記憶装置の製造方法を複雑にすることなくメモリセルサイズの微細化を図ることができる。
【０１２１】
このように、本実施形態によれば、ソース拡散層２２が形成された部位の素子領域８０をワード線１８方向に延ばし、チャネル領域６６から離間してビット線４２用のコンタクトホール７０を開口するので、コンタクトホール７０のパターニングの際に位置合わせズレが生じた場合にも、ビット線４２とチャネル領域６６とが接続されることを防止することができる。
【０１２２】
つまり、コンタクトホール７０は、チャネル領域６６に接触せず、また、ソース／ドレイン領域に接触しない範囲内（図３０において、丸で囲った領域）であれば、位置合わせズレが許されることになる。この範囲は、非常に大きい。
また、こうすることによりソース拡散層２２を挟むワード線１８間の距離を狭めることができるので、メモリセル面積を犠牲にすることなくコンタクトホール７０を確実に開口することができる。
【０１２３】
なお、上記実施形態では、ソース拡散層２２が形成された部位の素子領域８０をワード線１８方向に延ばしたが、本実施形態による半導体記憶装置は、チャネル領域６６から離間し、且つ従来のメモリセル配置では使用されていなかった領域にコンタクトホール７０を開口することに意義がある。従って、素子領域８０のパターンは本実施形態による半導体記憶装置に限定されるものではない。
【０１２４】
例えば、連続した素子領域８０を形成せずとも、ビット線４２のコンタクト部とソース拡散層２２とを接続する配線を形成すれば、メモリセル面積を増大することなくビット線のコンタクトを形成することができる。このような半導体記憶装置の例は、第５実施形態において説明する。
また、上記実施形態では、素子分離膜１２により画定された素子領域をＴ字型にした例を示したが、本実施形態を第４実施形態による半導体記憶装置に適用することもできる。
［第６実施形態］
本発明の第６実施形態による半導体記憶装置及びその製造方法について図３２乃至図３４を用いて説明する。図３０及び図３１示す第５実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【０１２５】
図３２は本実施形態による半導体記憶装置の構造を示す平面図、図３３は本実施形態による半導体記憶装置の構造を示す概略断面図、図３４は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
本実施形態による半導体記憶装置は、図３０及び図３１に示す第５実施形態による半導体記憶装置において、ソース拡散層２２から枝部７２にかけての素子領域８０下に、埋め込みプラグ７４が形成されていることに特徴がある（図３２）。
【０１２６】
すなわち、ソース拡散層２２及び枝部７２下の絶縁膜２８に開口されたスルーホール内には、埋め込みプラグ７４が形成されている（図３３）。
このように形成された埋め込みプラグ７４は、枝部７２の素子領域８０を裏打ちするように形成されているので、ソース拡散層２２とビット線４２との間の拡散層抵抗を低減するように機能する。
【０１２７】
従って、第５実施形態による半導体記憶装置のようにチャネル領域６６から離間してビット線４２のコンタクトホール７０を形成した場合にも、拡散層抵抗の増加を埋め込みプラグ７４により打ち消すことができるので、メモリセルトランジスタの動作遅延を防止することができる。
次に、本実施形態による半導体記憶装置の製造方法について図３５を用いて説明する。
【０１２８】
まず、図２（ａ）乃至（ｄ）に示す第１実施形態による半導体記憶装置の製造方法と同様にして、シリコン基板１０上に、絶縁膜２８に覆われたメモリセルトランジスタを形成する（図３５（ａ））。素子分離膜１２は、図３０に示す第５実施形態による半導体記憶装置のような枝部７２を有するパターンとする。
次いで、絶縁膜２８及びシリコン窒化膜２６をパターニングし、ソース拡散層２２を露出する開口と、ドレイン拡散層２４を露出する開口とを形成する（図３５（ｂ））。ソース拡散層２２を露出する開口は、枝部７２のパターンに沿って形成する。
続いて、例えば、ＣＶＤ法により堆積した膜をエッチバックして埋め込みプラグを形成する埋め込みプラグ形成技術を用い、ソース拡散層２２上の開口内に埋め込まれた埋め込みプラグ７４と、ドレイン拡散層２４上の開口内に埋め込まれた埋め込みプラグ７６とを形成する（図３５（ｃ））。埋め込みプラグ７４、７６は、抵抗値の低い多結晶シリコン膜や金属膜により形成することが望ましい。
【０１２９】
次いで、第１実施形態による半導体記憶装置の製造方法と同様にして、キャパシタ電極３０、キャパシタ誘電体膜３２、対向電極３４よりなるキャパシタを形成する（図３５（ｄ））。キャパシタ電極３０は、埋め込みプラグ７６を介してドレイン拡散層２４に接続される。
この後、図３（ｃ）乃至図４（ｂ）に示す第１実施形態による半導体記憶装置と同様の製造方法によりＳＯＩ構造のＤＲＡＭを形成する（図３３）。
【０１３０】
このようにして半導体記憶装置を構成することにより、枝部７２の拡散層抵抗を低減する埋め込みプラグ７４を形成することができる。
このように、本実施形態によれば、ソース拡散層２２から枝部７２にかけての素子領域８０を裏打ちする埋め込みプラグ７４を形成するので、チャネル領域６６から離間してビット線４２のコンタクトホール７０を形成した場合にも、拡散層抵抗の増加を打ち消すことができる。これにより、メモリセルトランジスタの動作遅延を防止することができる。
【０１３１】
なお、上記実施形態では、第５実施形態による半導体記憶装置に埋め込みプラグ７４を設けて拡散層抵抗を低減する方法を示したが、埋め込みプラグ７４を設ける場合には、ソース拡散層２２が形成された領域から枝部７２を伸ばす必要は必ずしもない。
例えば、図３６に示す半導体記憶装置のように、ビット線４２のコンタクトホール７０が形成された領域に、孤立したコンタクト領域７８が露出するように素子分離膜１２を形成することができる。
【０１３２】
この場合、コンタクト領域７８と素子領域８０とは素子分離膜１２によって隔離されるが、埋め込みプラグ７４によりソース拡散層２２とコンタクト領域７８とが接続されるので（図３７）、第５実施形態による半導体記憶装置と同様の寸法でメモリセルを構築することができる。
［第２参考例］
本発明の第２参考例による半導体記憶装置の製造方法について図３８及び図３９を用いて説明する。
【０１３３】
図３８はＬＯＣＯＳ法により素子分離膜を形成した際の素子分離膜厚と素子分離幅との関係を示す図、図３９は本参考例による半導体記憶装置の製造方法を示す工程断面図である。
上記第１乃至第３、第５及び第６実施形態並びに第１参考例では、シリコン基板１０を裏面から研削する際に、素子分離膜１２をストッパーに用いて研磨を終了した。
【０１３４】
しかし、素子分離膜の膜厚は、例えば図３８に示すように、素子分離幅が短くなるにつれて薄くなる傾向にある。
また、熱酸化法によりシリコン酸化膜を形成した場合、基板のシリコンと酸素が反応して酸化膜が形成されるため、形成されたシリコン酸化膜は、全体の膜厚の約４５％がシリコン基板内に埋め込まれることになる。このため、シリコン酸化膜の膜厚が異なればシリコン基板内に埋め込まれるシリコン酸化膜の膜厚も変化することになる。
【０１３５】
従って、同一のシリコン基板内において素子分離幅が異なれば、形成される素子分離膜の膜厚は素子分離幅に応じて変化し、同時にシリコン基板内に埋め込まれる素子分離膜の膜厚も変化する。
このような場合に、素子分離膜をストッパーとしてシリコン基板を裏面から研磨すれば、最も厚い素子分離膜が露出した段階で研磨が終了することとなり、素子分離膜厚が薄い領域ではＳＯＩ構造の利点である完全素子分離ができなくなる。
【０１３６】
また、形成した素子分離膜厚を均一にするために、素子分離幅が異なる領域ごとに素子分離膜を形成することが考えられるが、ＬＯＣＯＳ法による素子分離工程を複数回行うため、工程数が長くなり、製造コストの増大をもたらす。また、素子分離幅の異なる領域ごとに分割する必要もあり、パターン設計における作業量が増大する。
【０１３７】
本参考例では、大幅な工程増加の必要がなく、素子分離膜厚の違いによる上記の問題を解決できる半導体記憶装置に製造方法について示す。
本参考例による半導体記憶装置の製造方法を図３９を用いて説明する。
まず、素子層５０が形成されたシリコン基板１０を、支持基板４０に貼り合わせる（図３９（ａ））。ここで、シリコン基板１０の表面には素子分離膜１２ａ、１２ｂが形成されているが、素子分離幅の違いにより、素子分離膜１２ａの膜厚は厚く、素子分離膜１２ｂの膜厚は薄くなっている。
【０１３８】
このような素子分離膜厚の違いは、例えば通常のメモリ領域においてもみられる。即ち、通常メモリセルは、セルアレイと呼ばれる小領域にマトリクス状に配置され、これらが多数集まることにより全体のメモリ領域が構成されているが、メモリセル間の素子分離幅は、通常セルアレイ間の素子分離幅より狭くなっているため、メモリセル間の素子分離膜厚は薄く、メモリアレイ間の素子分離膜厚はそれより厚くなっている。
【０１３９】
次いで、図３９（ａ）に示す基板を、素子分離膜１２ａをストッパーとしてシリコン基板１０側から研磨する。これにより素子分離膜１２ａが露出したところで研磨が終了する（図３９（ｂ））。このとき、素子分離膜１２ａにより画定された領域では完全に素子分離がなされているが、素子分離膜１２ｂにより画定された領域においては完全な素子分離はなされていない。
【０１４０】
続いて、予め調べておいた素子分離膜１２ａと素子分離膜１２ｂとの膜厚の差分だけ、素子分離膜１２ａをエッチングする。例えば、弗酸水溶液を用いたウェットエッチングにより素子分離膜１２ａをエッチングする（図３９（ｃ））。
この後、素子分離膜１２ａ、１２ｂをストッパーとして、再度半導体層３６を研磨する。これにより素子分離膜１２ａ、１２ｂが露出したところで研磨が終了し、半導体層３６は素子分離膜１２ａ、１２ｂにより完全に分離される（図３９（ｄ））。
【０１４１】
このように、本参考例によれば、素子分離膜厚が領域によって異なる場合にも、素子分離表面まで研磨を行うことができるので、ＳＯＩ構造の利点である完全素子分離を達成することができる。
また、素子分離膜をエッチングすることのみで完全な素子分離を形成できるので、大幅な工程増加やコストアップを抑えることができる。
【０１４２】
【発明の効果】
以上の通り、本発明によれば、支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置であって、第１の拡散層と第２の拡散層とが形成されたシリコン層と、第１の拡散層と第２の拡散層との間のシリコン層の一方の面側に、絶縁膜を介して形成されたゲート電極と、シリコン層の一方の面側に形成され、第１の拡散層に蓄積電極が接続されたキャパシタと、シリコン層の一方の面側に形成され、第２の拡散層に接続されたビット線とを有する素子層と、シリコン層の他方の面側に形成され、ゲート電極に接続された裏打ちワード線と、シリコン層の一方の面側に形成され、素子層を支持する支持基板とにより半導体記憶装置を構成するので、ＳＯＩ構造の半導体記憶装置を容易に構成することができる。
【０１４４】
また、上記の半導体記憶装置において、第１の拡散層に接続された蓄積電極の接続面と、接続面に対応した蓄積電極の表面とが実質的に平行であるキャパシタを構成すれば、ＤＲＡＭプロセスとＳＯＩプロセスとの統合を容易に行うことができる。
また、支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置であって、第１の拡散層と第２の拡散層とが形成された半導体層と、第１の拡散層と第２の拡散層との間の半導体層の一方の面側に絶縁膜を介して形成されたゲート電極とを有するトランジスタと、半導体層の一方の面側に形成され、第１の拡散層に蓄積電極が接続されたキャパシタとを有する素子層と；半導体層の他方の面側に、ゲート電極と直交する方向に延在して形成され、第２の拡散層に接続されたビット線と；半導体層の一方の面側に形成され、素子層を支持する支持基板とを有し；半導体層は、ビット線が延在する方向に延び、第１の拡散層と第２の拡散層を含む第１の領域と、第１の領域のゲート電極が延在する方向に位置し、第２の拡散層を含む第２の領域とにより半導体記憶装置を構成し、第１の拡散層とキャパシタとを接続する第１のコンタクトホールを第１の領域に形成し、ビット線と第２の拡散層とを接続する第２のコンタクトホールを第２の領域に形成し、第１の領域の第２の拡散層と第２の領域の第２の拡散層とを離間して形成することによっても、ＳＯＩ構造の半導体記憶装置を容易に構成することができる。
【０１４５】
また、第２の拡散層に接続されたビット線を半導体層の他方の面側に形成するので、キャパシタの構造等に制約されずにビット線を配置できる。これにより、キャパシタとビット線とが電気的にショートすることを防止することができる。
また、ビット線と第２の拡散層とを接続する第２のコンタクトホールを半導体層の第２の領域に形成するので、トランジスタのチャネル領域から離間してビット線を接続することができる。これにより、ビット線のコンタクトホールを開口する際に位置ずれが生じても、ビット線とチャネル領域とが接続されることを防ぐことができる。
【０１４７】
また、上記の半導体記憶装置において、半導体層の一方の面側に形成され、第１の領域と第２の領域とを接続する第１の配線層を設ければ、第２の拡散層とビット線との間の拡散層抵抗が増加した場合にも、第２の拡散層とビット線との間の接続抵抗を補償することができる。
また、上記の半導体記憶装置において、半導体層の他方の面側に形成され、ゲート電極に接続された裏打ちワード線を設ければ、キャパシタの構造等に制約されずに裏打ちワード線を容易に形成することができる。
【０１４８】
また、上記の半導体記憶装置において、半導体層の一方の面側に形成され、ゲート電極に接続された裏打ちワード線を設けることもできる。
また、上記の半導体記憶装置において、ビット線上に形成され、ビット線間の干渉を抑えるシールド電極を設ければ、ビット線に乗ったノイズを除去し、又は隣接するビット線間の干渉を防止することができる。
【０１４９】
また、上記の半導体記憶装置において、半導体層の他方の面側に形成され、第１の拡散層と第２の拡散層との間の半導体層の領域に電気的に接続された第２の配線層を設ければ、第１の拡散層と第２の拡散層との間の半導体層の領域に蓄積された電荷を逃がして電位を安定させることができる。これによりトランジスタの信頼性を向上することができる。
【０１５０】
また、支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置の製造方法であって、半導体基板の一方の面に、絶縁膜を介してゲート電極を形成するゲート電極形成工程と、ゲート電極をマスクとして半導体基板に不純物を注入し、第１の拡散層及び第２の拡散層を形成する拡散層形成工程と、第１の拡散層及び第２の拡散層が形成された半導体基板上に、蓄積電極が第１の拡散層に接続されたキャパシタを形成するキャパシタ形成工程と、キャパシタが形成された半導体基板上に支持基板を形成する支持基板形成工程と、半導体基板の他方の面側から、第２の拡散層及び第１の拡散層の底部が露出するまで半導体基板を除去し、半導体層を形成する半導体層形成工程と、半導体層形成工程の後に、半導体基板の他方の面側に、第２の拡散層に接続されたビット線を形成するビット線形成工程とにより半導体記憶装置を製造するので、貼り合わせＳＯＩプロセスにおける平坦化工程とＤＲＡＭ形成プロセスにおける平坦化工程との合理化を図ることができる。これにより製造コストの大幅な削減を図ることが可能となる。
【０１５１】
また、基板を貼り合わせる前にキャパシタを形成するので、基板を貼り合わせた後に高温の熱処理を行う必要がない。従って、高温熱処理によるウェーハの変形や結晶欠陥の導入がなく、製造歩留りを向上することができる。
また、半導体層形成工程の後に第２の拡散層に接続されたビット線を形成するので、ビット線コンタクトホールが大幅に浅くなり、コンタクトの形成を極めて簡略化できる。また、キャパシタの構造等に制約されずにビット線を配置できると同時に、キャパシタとビット線とが電気的にショートすることを防止することができる。
【０１５２】
また、上記の半導体記憶装置の製造方法は、ビット線形成工程の後にビット線間の干渉を抑えるシールド電極を形成する半導体記憶装置の製造方法にも適用することができる。
また、上記の半導体記憶装置の製造方法は、拡散層形成工程と、前記ビット線形成工程との間に、ビット線と第２の拡散層との間の接続抵抗を低減する配線層を形成する半導体記憶装置の製造方法にも適用することができる。
【０１５３】
また、上記の半導体記憶装置の製造方法は、半導体層形成工程の後に、ゲート電極に接続された裏打ちワード線を形成する半導体記憶装置の製造方法にも適用することができる。
【０１５４】
また、上記の半導体記憶装置の製造方法は、拡散層形成工程の後、支持基板形成工程の前に、ゲート電極に接続された裏打ちワード線を形成する半導体記憶装置の製造方法にも適用することができる。
また、半導体層形成工程の後、素子領域外の半導体層を除去すれば、素子分離膜を形成せずに半導体記憶装置を形成することができる。これにより、バーズビークによるセル面積の増加を抑えることができるので、半導体記憶装置の集積度を向上することができる。
【０１５５】
また、上記の半導体記憶装置の製造方法において、半導体層形成工程の後、能動素子が形成されていない半導体層の領域に、第１の拡散層及び第２の拡散層とは異なる導電型の不純物を導入し、ｐｎ接合による素子分離を形成することによっても半導体記憶装置の集積度を向上することができる。
また、上記の半導体記憶装置の製造方法において、ゲート電極形成工程の前に、半導体基板の一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程を行い、半導体層形成工程では、半導体基板の他方の面側から、素子分離膜の底部が露出するまで半導体基板を除去すれば、素子分離膜を研磨のストッパーに用いることができるので、半導体層を容易に形成することができる。
【０１５６】
また、上記の半導体記憶装置の製造方法において、ゲート電極形成工程の前に、半導体基板の一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程を設け、素子分離膜形成工程では、ビット線が延在する方向に延び、第１の拡散層と第２の拡散層を含む第１の領域と、第１の領域のゲート電極が延在する方向に位置し、第２の拡散層を含む第２の領域とを有する素子領域を画定し、キャパシタ形成工程では、第１の領域において第１の拡散層とキャパシタとを接続し、分離膜の底部が露出するまで半導体基板を除去し、ビット線形成工程では、第２の領域においてビット線と第２の拡散層とを接続するので、トランジスタのチャネル領域から離間してビット線を接続することができる。これにより、ビット線のコンタクトホールを開口する際に位置ずれが生じても、ビット線とチャネル領域とが接続されることを防ぐことができる。
【０１５７】
また、上記の半導体記憶装置の製造方法において、ゲート電極形成工程の前に、半導体基板の一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程と、素子分離膜の第１の領域の素子分離膜を除去して開口部を形成する開口部形成工程とを、半導体層形成工程の後に、ゲート電極に接続された裏打ちワード線を形成する裏打ちワード線形成工程とを行い、ゲート電極形成工程では、第１の領域に延在するゲート電極を、開口部内に埋め込むように形成し、裏打ちワード線形成工程では、裏打ちワード線を第１の領域においてゲート電極に接続すれば、ゲート電極と裏打ちワード線との接続を容易に行うことができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態による半導体記憶装置の構造を示す概略断面図である。
【図２】 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図３】 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図４】 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図５】 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図６】 第１実施形態の変形例による半導体記憶装置の構造を示す概略断面図（その１）である。
【図７】 第１実施形態の変形例による半導体記憶装置の構造を示す概略断面図（その２）である。
【図８】 第１実施形態の変形例による半導体記憶装置の構造を示す概略断面図（その３）である。
【図９】 本発明の第２実施形態による半導体記憶装置の構造を示す概略断面図である。
【図１０】 本発明の第２実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１１】 本発明の第２実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１２】 本発明の第２実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図１３】 本発明の第２実施形態による半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図１４】 本発明の第３実施形態による半導体記憶装置の構造を示す概略断面図である。
【図１５】 本発明の第３実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１６】 本発明の第３実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１７】 本発明の第３実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図１８】 本発明の第３実施形態による半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図１９】 第３実施形態の変形例による半導体記憶装置の構造を示す概略断面図（その１）である。
【図２０】 第３実施形態の変形例による半導体記憶装置の構造を示す概略断面図（その２）である。
【図２１】 本発明の第１参考例による半導体記憶装置の構造を示す概略断面図である。
【図２２】 本発明の第１参考例による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図２３】 本発明の第１参考例による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図２４】 本発明の第４実施形態による半導体記憶装置の構造を示す概略断面図である。
【図２５】 本発明の第４実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図２６】 本発明の第４実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図２７】 本発明の第４実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図２８】 本発明の第１実施形態による半導体記憶装置の構造を示す平面図である。
【図２９】 図２８の半導体記憶装置におけるＡ−Ａ′部の断面を表す概略断面図である。
【図３０】 本発明の第５実施形態による半導体記憶装置の構造を示す平面図である。
【図３１】 図３０の半導体記憶装置におけるＡ−Ａ′部の断面を表す概略断面図である。
【図３２】 本発明の第６実施形態による半導体記憶装置の構造を示す平面図である。
【図３３】 図３２の半導体記憶装置におけるＡ−Ａ′部の断面を表す概略断面図である。
【図３４】 図３２の半導体記憶装置におけるＢ−Ｂ′部の断面を表す概略断面図である。
【図３５】 本発明の第６実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【図３６】 本発明の第６実施形態の変形例による半導体記憶装置の構造を示す概略断面図である。
【図３７】 図３６の半導体記憶装置におけるＢ−Ｂ′部の断面を表す概略断面図である。
【図３８】 ＬＯＣＯＳ法により素子分離膜を形成した際の素子分離膜厚と素子分離幅との関係を示す図である。
【図３９】 本発明の第２参考例による半導体記憶装置の製造方法を示す工程断面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…ゲート酸化膜
１６…シリコン酸化膜
１８…ゲート電極（ワード線）
２０…サイドウォール酸化膜
２２…ソース拡散層
２４…ドレイン拡散層
２６…シリコン窒化膜
２８…絶縁膜
３０…キャパシタ電極
３２…キャパシタ誘電体膜
３４…対向電極
３６…半導体層
３８…絶縁膜
４０…支持基板
４２…ビット線
４４…絶縁膜
４６…裏打ちワード線
４８…配線材
５０…素子層
５２…絶縁膜
５４…シールド電極
５６…ボディー
５８…絶縁膜
６０…絶縁膜
６２…電極
６４…絶縁膜
６６…チャネル領域
６８…コンタクトホール
７０…コンタクトホール
７２…枝部
７４…埋め込みプラグ
７６…埋め込みプラグ
７８…コンタクト領域
８０…素子領域
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に、高集積、且つ高性能なＤＲＡＭ（Dynamic Random Access Memory）を低価格で製造できる半導体記憶装置の構造及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成できる半導体記憶装置であり、従来から、より高密度、高集積化された半導体記憶装置やその製造方法が検討されている。
ＤＲＡＭを高集積化するには、キャパシタ面積を減少することが効果的であるが、一方で、キャパシタ容量の低下に伴いソフトエラー耐性が劣化するという問題がある。また、集積化と同時にデバイスの低電力化が図られているが、低電力化と共に接合容量の影響が顕著になり、高速動作の妨げとなっている。
【０００３】
これらの問題を解決する有効な手段として、従来のシリコン基板の代わりにＳＯＩ（Semiconductor On Insulator）基板を用いてＤＲＡＭを形成する方法が提案されている。
ＳＯＩ構造をＤＲＡＭに適用することにより、素子間の完全分離が可能となるので、ラッチアップ耐性を大幅に向上することができる。また、接合面積をも減少することができるので、ソフトエラー耐性や低消費電力で高速動作を実現することも可能となる。さらには、このようにソフトエラー耐性を向上することができるので、キャパシタ容量を少なくすることが可能となり、キャパシタ形成プロセスを簡略化することができる。
【０００４】
また、絶縁部が形成されたシリコン基板の絶縁部側の面に別の基板を貼り合わせた後、シリコン基板を研磨することによって絶縁部上に半導体層を形成する、いわゆる貼り合わせＳＯＩ技術についても提案されている。特開平４−２２５２７６号公報、特開平６−１０４４１０号公報には、このような貼り合わせＳＯＩ技術を用いたＤＲＡＭが開示されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のＳＯＩ構造を用いたＤＲＡＭでは、キャパシタ形成プロセスを簡略化できることによるコスト削減が図れるが、ＳＯＩ構造を採用することによるコストの増加がそれを上回るため、結果として製造コストが増加することがあった。
【０００６】
また、従来のＳＯＩ構造を有するデバイスでは、ＳＯＩ基板を形成後にデバイスの作り込みを行うので、基板はデバイス形成に係る全ての熱処理を受けることとなる。しかしながら、ＳＯＩ基板は通常の基板よりも熱処理による影響を受け易いため、ウェーハの変形や結晶欠陥の導入がされ易く、これに起因して製造歩留りが低下することがあった。
【０００７】
また、上記従来の貼り合わせＳＯＩ技術を用いたＤＲＡＭでは、こうした問題を極力避けるために、ＳＯＩ層を支持する支持基板にはＳＯＩ層と等しい熱膨張係数を有する材料、例えばＳＯＩ層と同一の単結晶半導体基板を使用する必要があった。これにより、製造コストが増加することがあった。
また、貼り合わせＳＯＩでは、基板を貼り合わせ、研磨して形成したＳＯＩ層上に素子を形成するため、研磨面は非常に精度の高い鏡面仕上げにする必要があった。このため、研磨工程において製造コストが高くなることがあった。
【０００８】
また、通常の貼り合わせＳＯＩを形成するに際しては、基板を貼り合わせる前に貼り合わせる面を平坦化するための研磨工程と、貼り合わせた後に半導体基板を薄膜化してＳＯＩ層を形成する研磨工程とが必要であるため、製造コストが増加することがあった。
また、ＳＯＩ構造を使用すると、トランジスタのチャネル領域にバックバイアスをかけることが困難となるため、バックゲート部に溜まった電荷によりソース−ドレイン間耐圧が劣化することがあった。
【０００９】
また、メモリの誤動作を防止するためにはビット線をシールド電極で覆うことが効果的であるが、従来のＤＲＡＭの構造ではビット線上には多くの配線やキャパシタが形成されているため、ビット線をシールド電極で覆うことが困難であった。
また、上記の種々の問題により、耐α線性及び信頼性の高いメモリを形成することが困難であったため、キャパシタ容量を小さくして製造工程を簡略化するのが困難であった。
【００１０】
本発明の目的は、製造歩留りを低下することなくＳＯＩ構造を有する半導体記憶装置を低価格で製造できる半導体記憶装置の構造及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置であって、第１の拡散層と第２の拡散層とが形成されたシリコン層と、前記第１の拡散層と前記第２の拡散層との間の前記シリコン層の一方の面側に、絶縁膜を介して形成されたゲート電極と、前記シリコン層の前記一方の面側に形成され、前記第１の拡散層に蓄積電極が接続されたキャパシタと、前記シリコン層の前記一方の面側に形成され、前記第２の拡散層に接続されたビット線とを有する前記素子層と、前記シリコン層の他方の面側に形成され、前記ゲート電極に接続された裏打ちワード線と、前記シリコン層の前記一方の面側に形成され、前記素子層を支持する前記支持基板とを有することを特徴とする半導体記憶装置によって達成される。このようにして半導体記憶装置を構成することにより、ＳＯＩ構造の半導体記憶装置を容易に構成することができる。
【００１３】
また、上記の半導体記憶装置において、前記第１の拡散層に接続された前記蓄積電極の接続面と、前記接続面に対応した前記蓄積電極の表面とが実質的に平行であることが望ましい。このようにして半導体記憶装置を構成すれば、ＤＲＡＭプロセスとＳＯＩプロセスとの統合を容易に行うことができる。
また、上記目的は、支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置であって、第１の拡散層と第２の拡散層とが形成された半導体層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体層の一方の面側に絶縁膜を介して形成されたゲート電極とを有するトランジスタと、前記半導体層の前記一方の面側に形成され、前記第１の拡散層に蓄積電極が接続されたキャパシタとを有する前記素子層と；前記半導体層の他方の面側に、前記ゲート電極と直交する方向に延在して形成され、前記第２の拡散層に接続されたビット線と；前記半導体層の前記一方の面側に形成され、前記素子層を支持する前記支持基板とを有し；前記半導体層は、前記ビット線が延在する方向に延び、前記第１の拡散層と前記第２の拡散層を含む第１の領域と、前記第１の領域の前記ゲート電極が延在する方向に位置し、前記第２の拡散層を含む第２の領域とを有し、前記第１の拡散層と前記キャパシタとを接続する第１のコンタクトホールは、前記第１の領域に形成されており、前記ビット線と前記第２の拡散層とを接続する第２のコンタクトホールは、前記第２の領域に形成されており、前記第１の領域の前記第２の拡散層と、前記第２の領域の前記第２の拡散層とは離間して形成されていることを特徴とする半導体記憶装置によっても達成される。このようにして半導体記憶装置を構成するので、ＳＯＩ構造の半導体記憶装置を容易に構成することができる。
【００１４】
また、第２の拡散層に接続されたビット線を半導体層の他方の面側に形成するので、キャパシタの構造等に制約されずにビット線を配置できる。これにより、キャパシタとビット線とが電気的にショートすることを防止することができる。
また、ビット線と第２の拡散層とを接続する第２のコンタクトホールを半導体層の第２の領域に形成するので、トランジスタのチャネル領域から離間してビット線を接続することができる。これにより、ビット線のコンタクトホールを開口する際に位置ずれが生じても、ビット線とチャネル領域とが接続されることを防ぐことができる。
【００１６】
また、上記の半導体記憶装置において、前記半導体層の前記一方の面側に形成され、前記第１の領域と前記第２の領域とを接続する第１の配線層を更に有することが望ましい。このようにして半導体記憶装置を構成すれば、第２の拡散層とビット線との間の拡散層抵抗が増加した場合にも、第２の拡散層とビット線との間の接続抵抗を補償することができる。
【００１７】
また、上記の半導体記憶装置において、前記半導体層の前記他方の面側に形成され、前記ゲート電極に接続された裏打ちワード線を更に有することが望ましい。このようにして半導体記憶装置を構成すれば、キャパシタの構造等に制約されずに裏打ちワード線を容易に形成することができる。
また、上記の半導体記憶装置において、前記半導体層の前記一方の面側に形成され、前記ゲート電極に接続された裏打ちワード線を更に有することが望ましい。
【００１８】
また、上記の半導体記憶装置において、前記ビット線上に形成され、前記ビット線間の干渉を抑えるシールド電極を更に有することが望ましい。このようにして半導体記憶装置を構成すれば、ビット線に乗ったノイズを除去し、又は隣接するビット線間の干渉を防止することができる。
また、上記の半導体記憶装置において、前記半導体層の他方の面側に形成され、前記第１の拡散層と前記第２の拡散層との間の前記半導体層の領域に電気的に接続された第２の配線層を更に有することが望ましい。このようにして半導体記憶装置を構成すれば、第１の拡散層と第２の拡散層との間の半導体層の領域に蓄積された電荷を逃がして電位を安定させることができる。これによりトランジスタの信頼性を向上することができる。
【００２０】
また、上記目的は、支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置の製造方法であって、半導体基板の一方の面に、絶縁膜を介してゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を注入し、第１の拡散層及び第２の拡散層を形成する拡散層形成工程と、前記第１の拡散層及び前記第２の拡散層が形成された半導体基板上に、蓄積電極が前記第１の拡散層に接続されたキャパシタを形成するキャパシタ形成工程と、前記キャパシタが形成された前記半導体基板上に前記支持基板を形成する支持基板形成工程と、前記半導体基板の他方の面側から、前記第２の拡散層及び前記第１の拡散層の底部が露出するまで前記半導体基板を除去し、半導体層を形成する半導体層形成工程と、前記半導体層形成工程の後に、前記半導体基板の前記他方の面側に、前記第２の拡散層に接続されたビット線を形成するビット線形成工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。このようにして半導体記憶装置を製造することにより、貼り合わせＳＯＩプロセスにおける平坦化工程とＤＲＡＭ形成プロセスにおける平坦化工程との合理化を図ることができる。これにより製造コストの大幅な削減を図ることが可能となる。
【００２１】
また、基板を貼り合わせる前にキャパシタを形成するので、基板を貼り合わせた後に高温の熱処理を行う必要がない。従って、高温熱処理によるウェーハの変形や結晶欠陥の導入がなく、製造歩留りを向上することができる。
また、半導体層形成工程の後に第２の拡散層に接続されたビット線を形成するので、ビット線コンタクトホールが大幅に浅くなり、コンタクトの形成を極めて簡略化できる。また、キャパシタの構造等に制約されずにビット線を配置できると同時に、キャパシタとビット線とが電気的にショートすることを防止することができる。また、キャパシタとビット線との間の距離を短縮することができるので、集積度の向上をも図ることができる。
【００２２】
また、上記の半導体記憶装置の製造方法において、前記ビット線形成工程の後に、前記ビット線間の干渉を抑えるシールド電極を形成するシールド電極形成工程を更に有することが望ましい。
また、上記の半導体記憶装置の製造方法において、前記拡散層形成工程と、前記ビット線形成工程との間に、前記ビット線と前記第２の拡散層との間の接続抵抗を低減する配線層を形成する配線層形成工程を更に有することが望ましい。
【００２３】
また、上記の半導体記憶装置の製造方法において、前記半導体層形成工程の後に、前記ゲート電極に接続された裏打ちワード線を形成する裏打ちワード線形成工程を更に有することが望ましい。
【００２４】
また、上記の半導体記憶装置の製造方法において、前記拡散層形成工程の後、前記支持基板形成工程の前に、前記ゲート電極に接続された裏打ちワード線を形成する裏打ちワード線形成工程を更に有することが望ましい。
また、上記の半導体記憶装置の製造方法において、前記半導体層形成工程の後、素子領域外の前記半導体層を除去することが望ましい。このようにして半導体記憶装置を製造すれば、素子分離膜を形成せずに半導体記憶装置を形成することができる。これにより、バーズビークによるセル面積の増加を抑えることができるので、半導体記憶装置の集積度を向上することができる。
【００２５】
また、上記の半導体記憶装置の製造方法において、前記半導体層形成工程の後、能動素子が形成されていない前記半導体層の領域に、前記第２の拡散層及び前記第１の拡散層とは異なる導電型の不純物を導入することが望ましい。このようにして、ｐｎ接合による素子分離を形成することによっても半導体記憶装置の集積度を向上することができる。
【００２６】
また、上記の半導体記憶装置の製造方法において、前記ゲート電極形成工程の前に、前記半導体基板の前記一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程を更に有し、前記半導体層形成工程では、前記半導体基板の前記他方の面側から、前記素子分離膜の底部が露出するまで前記半導体基板を除去することが望ましい。このようにして半導体記憶装置を製造すれば、素子分離膜を研磨のストッパーに用いることができるので、半導体層を容易に形成することができる。
【００２７】
また、上記の半導体記憶装置の製造方法において、前記ゲート電極形成工程の前に、前記半導体基板の前記一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程を更に有し、前記素子分離膜形成工程では、前記ビット線が延在する方向に延び、前記第１の拡散層と前記第２の拡散層を含む第１の領域と、前記第１の領域の前記ゲート電極が延在する方向に位置し、前記第２の拡散層を含む第２の領域とを有する前記素子領域を画定し、前記キャパシタ形成工程では、前記第１の領域において前記第１の拡散層と前記キャパシタとを接続し、分離膜の底部が露出するまで前記半導体基板を除去し、前記ビット線形成工程では、前記第２の領域において前記ビット線と前記第２の拡散層とを接続することが望ましい。このようにして半導体記憶装置を製造することにより、トランジスタのチャネル領域から離間してビット線を接続することができる。これにより、ビット線のコンタクトホールを開口する際に位置ずれが生じても、ビット線とチャネル領域とが接続されることを防ぐことができる。
【００２８】
また、上記の半導体記憶装置の製造方法において、前記ゲート電極形成工程の前に、前記半導体基板の前記一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程と、前記素子分離膜の第１の領域の前記素子分離膜を除去して開口部を形成する開口部形成工程とを、前記半導体層形成工程の後に、前記ゲート電極に接続された裏打ちワード線を形成する裏打ちワード線形成工程とを更に有し、前記ゲート電極形成工程では、前記第１の領域に延在する前記ゲート電極を、前記開口部内に埋め込むように形成し、前記裏打ちワード線形成工程では、前記裏打ちワード線を前記第１の領域において前記ゲート電極に接続することが望ましい。このようにして半導体記憶装置を製造すれば、ゲート電極と裏打ちワード線との接続を容易に行うことができる。
【００３０】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体記憶装置及びその製造方法について図１乃至図５を用いて説明する。
図１は本実施形態による半導体記憶装置の構造を示す概略断面図、図２乃至図５は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【００３１】
始めに、本実施形態による半導体記憶装置の構造を図１を用いて説明する。
支持基板４０上には、メモリセルが形成された素子層５０が貼り合わされている。
素子層５０に形成され、素子分離膜１２により画定された半導体層３６には、ソース拡散層２２とドレイン拡散層２４とが独立に形成されている。ソース拡散層２２とドレイン拡散層２４間の半導体層３６下には、ワード線となるゲート電極１８がゲート酸化膜１４を介して形成されている。こうして、ゲート電極１８、ソース拡散層２２、ドレイン拡散層２４を有するメモリセルトランジスタが、支持基板４０側にゲート電極１８が位置するように形成されている。
【００３２】
メモリセルトランジスタのドレイン拡散層２４には、多結晶シリコンにより形成されたキャパシタ電極（蓄積電極）３０が接続されている。キャパシタ電極３０下にはキャパシタ誘電体膜３２を介して対向電極３４が形成されており、キャパシタ電極３０、キャパシタ誘電体３２、対向電極３４を有するキャパシタが構成されている。
【００３３】
支持基板４０上に貼り合わされた素子層５０上には、ソース拡散層２２に接続されたビット線４２が絶縁膜３８を介して形成されている。
ビット線４２上には、ワード線の電気抵抗を減少する裏打ちワード線４６が絶縁膜４４を介して形成されている。裏打ちワード線４６は、セルアレイとセルアレイとの間の領域で所定の間隔をおいてゲート電極１８と接続され、低抵抗化が困難なゲート電極１８を補完する役割を担っている。即ち、ゲート電極１８の微細化等による高抵抗化によってゲート電極１８に掛かる電圧が降下するのを防止するものである。
【００３４】
なお、セルアレイとはメモリセルの集合体であり、セルアレイが複数配列されて高い容量をもつメモリが構成される。
また、メモリセルトランジスタのソース／ドレイン拡散層は、書き込みの場合と読み出しの場合とで電流の向きが入れ替わるため、いずれかがソース拡散層であり、他方がドレイン拡散層であると呼ぶことは難しい。本明細書では、説明の便宜上、ビット線４２が接続される側をソース拡散層２２と、キャパシタ電極３０が接続される側をドレイン拡散層２４として統一した。
【００３５】
このように、１トランジスタ、１キャパシタからなるＤＲＡＭが支持基板４０上に配置されている。なお、図１に示す半導体記憶装置では、２つのメモリセルが隣接して形成された場合の断面図を示してある。
次に、本実施形態による半導体記憶装置の製造方法を説明する。
まず、シリコン基板１０の主表面上に、例えば通常のＬＯＣＯＳ法により膜厚約２００ｎｍの素子分離膜１２を形成する（図２（ａ））。
【００３６】
次いで、熱酸化により膜厚約５ｎｍのゲート酸化膜１４を形成する。続いて、ＣＶＤ（化学気相成長：Chemical Vapor Deposition）法により、膜厚約１５０ｎｍの、例えばＰ（燐）を高濃度に含んだ多結晶シリコン膜と、膜厚約１００ｎｍのシリコン酸化膜を連続して成膜した後、通常のリソグラフィー技術とエッチング技術を用いてシリコン酸化膜と多結晶シリコン膜を同時にパターニングする。こうして、上面がシリコン酸化膜１６で覆われたゲート電極１８を形成する（図２（ｂ））。
【００３７】
シリコン酸化膜１６は、シリコン窒化膜等の他の絶縁膜であってもよい。また、セルフアライン技術を用いずにＤＲＡＭを形成できる場合には、即ち位置合わせずれが生じた場合にゲート電極１８上に他の配線層が形成されることがないように十分な合わせずれマージンを確保できる場合には、シリコン酸化膜１６を形成しなくてもよい。
【００３８】
この後、シリコン酸化膜１６とゲート電極１８をマスクとして不純物をイオン注入し、ＬＤＤ（Lightly Doped Drain）構造のｎ-層となる低濃度拡散層を自己整合で形成する。次いで、ＣＶＤ法により、例えば膜厚約１５０ｎｍのシリコン酸化膜を成膜した後に異方性エッチングし、パターニングされたシリコン酸化膜１６とゲート電極１８の側壁にシリコン酸化膜からなるサイドウォール酸化膜２０を形成する。
【００３９】
次いで、必要に応じて不純物を高濃度にイオン注入し、ソース拡散層２２、ドレイン拡散層２４を形成する。このようにして、ゲート電極１８、ソース拡散層２２、ドレイン拡散層２４を有するメモリセルトランジスタを形成する。
図２に示す半導体記憶装置ではメモリセルトランジスタをＬＤＤ構造としたが、必ずしもＬＤＤ構造である必要はない。例えば、ｎ-層のみでソース拡散層２２、ドレイン拡散層２４が構成されたトランジスタであってもよい。
【００４０】
続いて、メモリセルトランジスタの形成されたシリコン基板１０上に、エッチングストッパーとなる膜、例えばシリコン窒化膜２６を堆積する（図２（ｃ））。
この後、ＣＶＤ法により、例えばシリコン酸化膜を堆積して絶縁膜２８を形成する。次いで、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法により絶縁膜２８の表面を研磨し、絶縁膜２８の表面を平坦化する（図２（ｄ））。平坦化にあたってはリフロー等の平坦化技術を用いてもよいが、グローバルな平坦性等を考慮するとＣＭＰ法による平坦化が望ましい。
【００４１】
次いで、メモリセルトランジスタのドレイン拡散層２４上の絶縁膜２８に開口部を形成する（図３（ａ））。開口部を形成するエッチングにおいて、シリコン窒化膜２６がエッチングストッパーとして機能する条件でエッチングすれば、開口部の場所によってエッチング量が異なる場合にも、エッチング残渣が残ることなく開口部を自己整合的に形成することができる。
【００４２】
続いて、開口部底に残留するシリコン窒化膜２６を、例えばボイルした燐酸溶液によりエッチング除去し、ドレイン拡散層２４上まで開口する（図３（ｂ））。シリコン窒化膜２６の除去には、ＲＩＥ（反応性イオンエッチング：Reactive Ion Etching）法を用いてもよい。
この後、ＣＶＤ法により、例えば多結晶シリコン膜を堆積してパターニングし、ドレイン拡散層２４に接続されたキャパシタ電極３０を形成する。
【００４３】
次いで、キャパシタ電極３０の表面にキャパシタ誘電体膜３２となる絶縁膜を形成する。続いて、ＣＶＤ法により、例えば多結晶シリコン膜を堆積して対向電極３４を形成する。このようにしてキャパシタを形成する。
本実施形態では、基板を貼り合わせる前にこのようにキャパシタを形成するので、キャパシタの形成に必要な高温熱処理を、基板を貼り合わせた後に行う必要がない。従って、高温熱処理によるウェーハの変形や結晶欠陥の導入がなく、工程の始めからＳＯＩ基板を使用する場合と比較して製造歩留りを向上することができる。
【００４４】
また、このようにキャパシタ電極３０とドレイン拡散層２４との接続面と、キャパシタ電極３０の表面とが実質的に平行であるキャパシタを構成すれば、後工程の平坦化が簡略化できるので、ＤＲＡＭプロセスとＳＯＩプロセスとの統合が容易となる。
この後、ＣＭＰ法により対向電極３４の表面を平坦化し、平坦化した面に支持基板４０を貼り合わせる（図３（ｃ））。
【００４５】
本実施形態では、研磨して平坦化した対向電極３４上に支持基板４０を貼り合わせたが、貼り合わせる面は対向電極３４上でなくてもよい。例えば、対向電極３４上に絶縁膜を堆積し、その上部に支持基板４０を貼り合わせることもできる。８５０℃１０分程度の低温で貼り合わせを達成するためには、貼り合わせる面に、ＢＰＳＧ（Boro-Phospho-Silicate Glass）等の融点の低くメルトしやすい絶縁膜を膜厚５０ｎｍ〜１μｍ程度形成することも効果的である。
【００４６】
また、貼り合わせた基板は、後工程で軽微な熱プロセスにしか曝されないので、支持基板４０には必ずしも高融点材料からなる基板を用いる必要はない。従って、約５００℃程度の耐熱性さえあれば、安価な基板を用いることができるので、製造コストを削減することが可能となる。
次いで、ＣＭＰ法によりシリコン基板１０の裏面からシリコン基板１０を研磨する。このとき、素子分離膜１２をストッパーとして使用し、素子分離膜１２が露出した時点で研削を終了する。素子分離膜１２の膜厚は、研削が終了したときにソース拡散層２２及びドレイン拡散層２４が露出するように予め設定しておくことが望ましい。
【００４７】
このようにしてシリコン基板１０を研削することにより、ソース拡散層２２、ドレイン拡散層２４が形成された半導体層３６は、素子分離膜１２により画定された領域ごとに完全に分離される（図４（ａ））。
なお、このように研磨した面上にはコンタクトを形成するのみであり、トランジスタ等の素子を形成する必要はないので、精度の高い鏡面研磨を行う必要はない。
【００４８】
また、通常の貼り合わせＳＯＩ技術では、半導体基板表面を平坦化して別の基板を貼り合わせる工程や、半導体基板の裏面から半導体基板を研磨するといった工程が必要である。また、高集積化されたＤＲＡＭの形成プロセスでは、半導体基板表面にキャパシタ電極を形成した後にその表面を平坦化する工程や、配線を形成した後にその表面を平坦化する工程が必要である。
【００４９】
しかしながら、本実施形態では、貼り合わせＳＯＩ技術における平坦化工程とＤＲＡＭ形成プロセスにおける平坦化工程との合理化を図ることができるので、製造コストの大幅な削減を図ることが可能である。
即ち、貼り合わせＳＯＩを形成するためには、貼り合わせの前に表面を平坦化する平坦化工程と、支持基板を貼り合わせた後にシリコン基板を研磨して半導体層を形成する工程との２つの研磨工程が必要となるが、半導体層を形成した後は表面が平坦化されているので、その後に配線層を形成する際には平坦化工程を行わずに、又は簡略にすることができる。従って、平坦化工程を増加することなく低コストでＳＯＩ構造を形成することができる。
【００５０】
続いて、ソース拡散層２２上に開口部を有する絶縁膜３８を形成した後、ビット線４２を形成する。
本実施形態では、キャパシタ形成後にビット線４２を形成するので、ビット線４２の形成後には高温の熱処理を行う必要はない。これにより、ビット線４２にはアルミ、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ｗ（タングステン）等、低抵抗の金属材料を用いることができるので、多結晶シリコンやタングステンシリサイド等の高融点材料を用いた場合と比較して、その膜厚を約１／１０以下にすることができる。ビット線４２の膜厚を薄くすれば、ビット線４２上の段差を極めて小さくすることができるので、その上層に、例えば裏打ちワード線４６を形成する際には平坦化を行わずに、又は平坦化工程を簡略にすることができる。
【００５１】
この後、ビット線４２上に絶縁膜４４を介して裏打ちワード線４６を形成する（図４（ｂ））。
ここで、裏打ちワード線４６は、例えば図５に示す製造工程により形成することができる。図５はワード線方向の工程断面図である。
まず、図２（ｂ）に示す工程においてゲート酸化膜１４を形成する前に、裏打ちワード線コンタクトを形成する領域の素子分離膜１２をエッチング除去する。これにより、形成したゲート電極１８は、裏打ちワード線コンタクト部に埋め込まれる（図５（ａ））。
【００５２】
次いで、図４（ｂ）に示す工程においてビット線４２を形成する際に、裏打ちワード線コンタクト部のゲート電極１８上に配線材４８を形成する（図５（ｂ））。
続いて、裏打ちワード線４６を形成する際に、配線材４８を露出するコンタクトホールを絶縁膜４４に形成し、このコンタクトホールを介してゲート電極１８と裏打ちワード線４６とを接続する。
【００５３】
こうすることにより、裏打ちワード線４６を形成することができる。
このように、本実施形態によれば、貼り合わせＳＯＩプロセスにおける平坦化工程とＤＲＡＭプロセスにおける平坦化工程との合理化を図ることができるので、製造コストの大幅な削減を図ることができる。
また、キャパシタを支持基板側に形成し、半導体層を介して反対の面にビット線を形成するので、ビット線コンタクトホールが大幅に浅くなり、コンタクトの形成を極めて簡略化できる。また、キャパシタの構造等に制約されずにビット線を配置できると同時に、キャパシタとビット線とが電気的にショートすることを防止することができる。
【００５４】
また、キャパシタ−ビット線間の位置合わせルールを緩和できるので、集積度の向上を図ることができる。
また、キャパシタを支持基板側に形成し、半導体層を介して反対の面に裏打ちワード線を形成するので、ワード線と裏打ちワード線とを接続するコンタクトホールが大幅に浅くなり、コンタクトの形成を極めて簡略化できる。
【００５５】
ＤＲＡＭ世代の進展と共にキャパシタ電極の高さは高くなり、この結果コンタクトホールは益々深くなる方向にある。これにともない高アスペクト比を有するコンタクトホールを開口できるエッチング技術や、コンタクト抵抗の高抵抗化を防止する手段が必要となっている。従って、コンタクトを浅くできる等の点で、本実施形態による半導体記憶装置及びその製造方法は有効である。
【００５６】
なお、上記実施形態では、裏打ちワード線４６を有する半導体記憶装置について示したが、図６に示すように裏打ちワード線４６を形成せずに半導体記憶装置を構成してもよい。
また、上記実施形態では、ビット線４２上に裏打ちワード線４６を形成したが、裏打ちワード線４６の上層にビット線４２を形成してもよい。
【００５７】
また、上記実施形態では、素子層５０を支持するために支持基板４０を貼り合わせたが、素子層５０を支持できれば必ずしも基板である必要はない。例えば、素子層５０を支持する面に溶融した別の材質を流し込み、硬化させることにより支持部材を形成してもよい。この場合、対向電極３４上の平坦化工程を省略することも可能となる。
【００５８】
また、上記実施形態では、半導体層３６を形成する際に素子分離膜１２をストッパーとして用い、表面にソース拡散層２２、ドレイン拡散層２４が露出するまで研磨したが、ソース拡散層２２及びドレイン拡散層２４が必ずしも露出しなくてもよい。半導体層３６の表面にソース拡散層２２及びドレイン拡散層２４を露出させない場合には、図４（ｂ）において絶縁膜３８にビット線コンタクトホールを形成した後、例えばイオン注入によりコンタクトホール内に不純物を導入し、ドレイン拡散層２４に接続された不純物層を形成すればよい。これによりビット線のコンタクトが補償され、ドレイン拡散層２４とビット線４２とを電気的に接続することができる。
【００５９】
また、ビット線に乗ったノイズを除去し、又は隣接するビット線間の干渉を防止するためには、ビット線を覆うようにシールド電極を設ける構造、いわゆるシールドビット線構造が有効であるが、本実施形態による半導体記憶装置では、例えば図７に示すようにシールド電極を設けることが可能である。
即ち、ビット線４２を形成後、絶縁膜５２を介してシールド電極５４を形成する。次いで、シールド電極５４上に絶縁膜４４を堆積し、必要に応じて裏打ちワード線４６を形成する。
【００６０】
このようにしてシールドビット線構造を形成すれば、本実施形態における半導体記憶装置において、ビット線間の干渉等を防ぐことができる。
本実施形態による半導体記憶装置にシールド電極５４を設ける場合、シールド電極５４はセルアレイの上部のみに存在し、セルアレイとセルアレイとの間の領域には存在しないので、裏打ちワード線４６とゲート電極１８とのコンタクトをセルアレイとセルアレイとの間の領域に設ける際に障害になることもない。
【００６１】
また、シールド電極５４が形成された側の半導体層３６の面上には、キャパシタや他の配線層が形成されていないので、シールド電極５４を貫いてコンタクトホールを形成する必要がない。従って、シールド電極５４と他の配線層とが電気的に接続することを防止できるとともに、設計ルールを緩和することができる。また、ＳＯＩ層に形成されたトランジスタでは、ゲート直下の半導体層３６、即ち、バルク基板に形成された通常のＭＯＳトランジスタにおける基板に相当する領域（以下ボディーと呼ぶ）は、一般に電気的にフローティングされている。このため、ボディーの電位が不安定になり易く、メモリ動作が不安定になる場合がある。また、電源電圧が低い場合にはその影響は小さいが、電源電圧が３Ｖ以上と比較的高い電圧で使用した場合には、ソース−ドレイン間耐圧が劣化する等の問題をもたらす場合がある。
【００６２】
このような影響を避けるためにはボディーを電気的に他の領域と接続する必要があるが、ボディーから電極を引き出すためには電極開口部等のスペースを独立して設けなければならないので、セル面積の増大をまねき、集積度を向上することが困難となる。
しかしながら、本実施形態による半導体記憶装置は、半導体層がゲート電極上に形成されたトランジスタを有するＳＯＩ構造であることから、ボディーコンタクトを極めて容易に形成することができる。
【００６３】
例えば、図８に示す半導体記憶装置では、絶縁膜３８に開口するビット線コンタクトホールの径を大きくすることにより、ビット線４２がソース拡散層２２及びボディー５６に接続されるようにしている。
このようにしてビット線４２をボディー５６に接続すれば、ボディー５６に蓄積された微量の電荷をビット線４２を介して逃がすことができるので、ボディー５６の電位を安定化することができる。
【００６４】
なお、ボディー５６の不純物濃度は一般に低いので、ボディー５６にビット線４２が接続された場合には、接触部にはオーミックコンタクトは形成されにくい。しかしながら、ボディー５６に蓄積される微量な電荷をビット線から逃がす目的であれば、オーミックコンタクトが形成されていなくとも何等支障はない。
［第２実施形態］
本発明の第２実施形態による半導体記憶装置及びその製造方法について図９乃至図１４を用いて説明する。第１実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００６５】
図９は本実施形態による半導体記憶装置の構造を示す概略断面図、図１０乃至図１３は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。本実施形態による半導体記憶装置は、裏打ちワード線４６が支持基板４０側に形成されていることに特徴がある。即ち、対向電極３４の下部には、ワード線１８の電気抵抗を減少する裏打ちワード線４６が絶縁膜５２を介して形成されている。裏打ちワード線４６は、所定の間隔をおいてゲート電極１８と接続されている。
【００６６】
このように、１トランジスタ、１キャパシタからなるＤＲＡＭが支持基板４０上に配置されている。
次に、本実施形態による半導体記憶装置の製造方法を図１０乃至図１４を用いて説明する。
図２（ａ）〜（ｄ）に示す第１実施形態による半導体記憶装置の製造方法と同様にして、メモリセルトランジスタ及び表面が平坦化された絶縁膜２８を形成する。
【００６７】
次いで、メモリセルトランジスタのドレイン拡散層２４上の絶縁膜２８に開口部を形成する（図１０（ａ））。
続いて、開口部底に残留するシリコン窒化膜２６を、例えばボイルした燐酸溶液によりエッチング除去し、ドレイン拡散層２４上まで開口する（図１０（ｂ））。
【００６８】
この後、ＣＶＤ法により、例えば多結晶シリコン膜を堆積してパターニングし、ドレイン拡散層２４に接続されたキャパシタ電極３０を形成する。
次いで、キャパシタ電極３０の表面にキャパシタ誘電体膜３２となる絶縁膜を形成する。続いて、ＣＶＤ法により、例えば多結晶シリコン膜を堆積して対向電極３４を形成する。このようにしてキャパシタを形成する。
【００６９】
この後、ＣＭＰ法により対向電極３４の表面を平坦化し、キャパシタ電極３０、キャパシタ誘電体膜３２、対向電極３４よりなるキャパシタを形成する（図１０（ｃ））。
次いで、ＣＶＤ法により、例えばシリコン酸化膜を堆積し、絶縁膜５２を形成する。
【００７０】
この後、絶縁膜４４を介して裏打ちワード線４６を形成する。続いて、裏打ちワード線４６上に例えばシリコン酸化膜を堆積して絶縁膜５８を形成した後に表面を平坦化し、支持基板４０を貼り合わせる（図１１（ａ））。
次いで、ＣＭＰ法によりシリコン基板１０の裏面からシリコン基板１０を研磨し、ソース拡散層２２上に開口部を有する絶縁膜３８を形成した後、ビット線４２を形成する。
【００７１】
この後、ビット線４２上に絶縁膜４４を堆積し、１トランジスタ、１キャパシタにより構成されるＤＲＡＭを形成する（図１１（ｂ））。
なお、上記の半導体記憶装置の製造方法において、ゲート電極１８と裏打ちワード線４６とを接続する必要があるが、例えば図１３に示す製造工程により形成することができる。
【００７２】
まず、図１０（ｃ）に示す工程において、キャパシタ電極３０となる多結晶シリコン膜を堆積する前に、裏打ちワード線コンタクトを形成する領域のシリコン酸化膜１６を除去する。
次いで、多結晶シリコン膜を堆積してキャパシタ電極３０に加工すると同時に、ワード線コンタクトを形成する領域に多結晶シリコンを残す。これによりゲート電極１８と接続された配線材４８を形成する（図１２（ａ））。図１２（ｂ）には、図１２（ａ）におけるメモリセル領域と裏打ちワード線コンタクト部との関係が明瞭になるように、図の縮尺を変更した断面図について示す。以下の工程断面図では、図１２（ｂ）の縮尺に基づいて説明するものとする。
【００７３】
次いで、キャパシタ誘電体膜３２となる絶縁膜、対向電極３４となる多結晶シリコン膜を堆積する。続いて、メモリセル領域外の対向電極３４を除去した後、ＣＶＤ法により、例えばシリコン酸化膜を堆積し、絶縁膜６４を形成する（図１２（ｃ））。
この後、図１０（ｃ）において対向電極３４をＣＭＰ法により平坦化すると同時に絶縁膜６４上を平坦化し、基板表面を一様に平坦にする（図１３（ａ））。
【００７４】
次いで、ＣＶＤ法により、例えばシリコン酸化膜を堆積し、絶縁膜５２を形成する（図１３（ｂ））。
続いて、配線材４８上の絶縁膜６４、５２に開口部を形成した後に裏打ちワード線４６を形成する。これによりゲート電極１８（ワード線）と裏打ちワード線とが接続される（図１３（ｃ））。
【００７５】
この後、裏打ちワード線４６上に、例えばシリコン酸化膜を堆積した後に表面を平坦化し、支持基板４０を貼り合わせれば、図１１（ａ）に示す構造が形成される。
このようにして、裏打ちワード線４６を形成することができる。
このように、本実施形態によれば、貼り合わせＳＯＩプロセスにおける平坦化工程とＤＲＡＭ形成プロセスにおける平坦化工程との合理化を図ることができるので、製造コストの大幅な削減を図ることが可能である。
【００７６】
また、裏打ちワード線４６を接続するための配線材４８をキャパシタ電極３０と同時に形成することにより、絶縁膜６４に開口するコンタクトホールを浅くできるので、裏打ちワード線４６を支持基板４０側に形成する場合にも、裏打ちワード線４６のコンタクトを容易に形成することができる。
なお、ビット線に乗ったノイズを除去し、又は隣接するビット線間の干渉を防止することが望ましい場合には、図７に示す第１実施形態の変形例による半導体記憶装置と同様にしてシールド電極を形成してもよい。
【００７７】
また、ボディーコンタクトを形成することが望ましい場合には、図８に示す第１実施形態の変形例による半導体記憶装置と同様にしてボディーコンタクトを形成してもよい。
［第３実施形態］
本発明の第３実施形態による半導体記憶装置及びその製造方法について図１４乃至図１８を用いて説明する。第１実施形態又は第２実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００７８】
図１４は本実施形態による半導体記憶装置の構造を示す概略断面図、図１５乃至図１８は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
本実施形態による半導体記憶装置は、半導体層３６のキャパシタが形成された側にビット線４２が形成されていることに特徴がある。即ち、メモリセルトランジスタのソース拡散層２２には、半導体層３６の下部に形成されたビット線４２が接続されている（図１４）。
【００７９】
次に、本実施形態による半導体記憶装置の製造方法を説明する。
まず、図２に示す第１実施形態による半導体記憶装置の製造方法と同様にして、シリコン基板１０上に形成されたメモリセルトランジスタと、メモリセルトランジスタを覆う絶縁膜２８を形成する（図１５（ａ））。
次いで、メモリセルトランジスタのソース拡散層２２上の絶縁膜２８に開口部を形成する（図１５（ｂ））。
【００８０】
続いて、開口部底に残留するシリコン窒化膜２６を、例えばボイルした燐酸溶液によりエッチング除去し、ソース拡散層２２上まで開口する。次いで、ＣＶＤ法により、例えば多結晶シリコン膜を堆積してパターニングし、ソース拡散層２２に接続されたビット線４２を形成する（図１５（ｃ））。図１５（ｃ）においてビット線４２は、ソース拡散層２２に接続する領域しか示されていないが、ビット線４２はワード線と直行する方向に延在して形成されている。
【００８１】
この後、ＣＶＤ法により、例えばシリコン酸化膜を堆積して絶縁膜６０を形成し、ＣＭＰ法によりその表面を平坦化する。
次いで、メモリセルトランジスタのドレイン拡散層２４上の絶縁膜２８、６０に開口部を形成する。
続いて、開口部底に残留するシリコン窒化膜２６を、例えばボイルした燐酸溶液によりエッチング除去し、ドレイン拡散層２４上まで開口する（図１６（ａ））。
【００８２】
この後、ＣＶＤ法により、例えば多結晶シリコン膜を堆積してパターニングし、ドレイン拡散層２４に接続されたキャパシタ電極３０を形成する。
次いで、キャパシタ電極３０の表面にキャパシタ誘電体膜３２となる絶縁膜を形成する。続いて、ＣＶＤ法により、例えば多結晶シリコン膜を堆積して対向電極３４を形成する。このようにしてキャパシタを形成する。
【００８３】
この後、ＣＭＰ法により対向電極３４の表面を平坦化し、平坦化した面に支持基板４０を貼り合わせる（図１６（ｂ））。
次いで、ＣＭＰ法によりシリコン基板１０の裏面からシリコン基板１０を研磨する。このとき、素子分離膜１２をストッパーとして使用し、素子分離膜１２が露出した時点で研削を終了する。
【００８４】
このようにしてシリコン基板１０を研削することにより、ソース拡散層２２、ドレイン拡散層２４が形成された半導体層３６は、素子分離膜１２により画定された領域ごとに完全に分離される（図１７（ａ））。
続いて、ＣＶＤ法により、例えばシリコン酸化膜を堆積して絶縁膜４４を形成し、その上層に裏打ちワード線４６を形成する（図１７（ｂ））。
【００８５】
ここで、裏打ちワード線４６は、例えば図１８に示す製造工程により形成することができる。
まず、ゲート電極１８の形成前に、ゲート電極１８と裏打ちワード線とを接続するための領域の素子分離膜１２に開口を形成しておき、ゲート電極１８が開口内に埋め込まれるようにする（図１８（ａ））。開口は、素子分離膜１２を形成する際に同時に形成してもよいし、後工程でエッチングにより開口してもよい。
【００８６】
次いで、素子層５０を支持基板４０に貼り合わせた後、素子分離膜１２に形成された開口上の絶縁膜４４にコンタクトホールを形成し、絶縁膜４４のコンタクトホール内にゲート電極１８が露出するようにする。
続いて、絶縁膜４４上に裏打ちワード線４６を形成し、ゲート電極２８と裏打ちワード線４６とを接続する（図１８（ｂ））。
【００８７】
こうすることにより、裏打ちワード線４６を形成することができる。
このように、本実施形態によれば、貼り合わせＳＯＩ技術における平坦化工程とＤＲＡＭ形成プロセスにおける平坦化工程との合理化を行うので、ビット線４２を半導体層３６の支持基板４０側に形成する場合にも、製造コストの大幅な削減を図ることが可能である。
【００８８】
なお、上記実施形態では、裏打ちワード線４６を有する半導体記憶装置について示したが、図１９に示すように裏打ちワード線４６を形成せずに半導体記憶装置を構成してもよい。
また、上記実施形態では、ビット線４２を形成した後にキャパシタを形成したが、キャパシタを形成した後にビット線４２を形成してもよい。
【００８９】
また、ＳＯＩ層に形成されたトランジスタでは、ゲート直下の半導体層３６、即ち、ボディーは一般に電気的にフローティングされており電位が不安定となるが、本実施形態による半導体記憶装置では、ボディーに蓄積された電荷を逃がすコンタクトを極めて容易に形成することができる。
例えば、図２０に示す半導体記憶装置では、半導体層３６上に絶縁膜３８を形成した後に、ボディー５６に接続された電極６２を形成している。
【００９０】
このようにしてボディー５６に接続された電極６２を設けることにより、ボディー５６に蓄積された微量の電荷を逃がすことができるので、ボディー５６の電位を安定化することができる。
［第１参考例］
本発明の第１参考例による半導体記憶装置及びその製造方法について図２１及び図２３を用いて説明する。第３実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００９１】
図２１は本参考例による半導体記憶装置の構造を示す概略断面図、図２２及び図２３は本参考例による半導体記憶装置の製造方法を示す工程断面図である。
本参考例による半導体記憶装置は、第３実施形態による半導体記憶装置において、裏打ちワード線４６が支持基板４０側に形成されているところに特徴がある。
【００９２】
即ち、メモリセルトランジスタのソース拡散層２２には、半導体層３６の支持基板４０側にビット線４２が接続されている。対向電極３４の下部には、ワード線の電気抵抗を減少する裏打ちワード線４６が絶縁膜５２を介して形成されている。裏打ちワード線４６は、所定の間隔をおいてゲート電極１８と接続されている（図２１）。
【００９３】
次に、本参考例による半導体記憶装置の製造方法を説明する。
まず、図１５（ａ）乃至図１６（ａ）に示す第３実施形態による半導体記憶装置の製造方法と同様にして、シリコン基板１０上に、メモリセルトランジスタ、ビット線４２を形成する（図２２（ａ））。
次いで、第３実施形態による半導体記憶装置の製造方法と同様にして、キャパシタ電極３０、キャパシタ誘電体膜３２、対向電極３４よりなるキャパシタを形成する。
【００９４】
ＣＭＰ法により対向電極３４の表面を平坦化した後、ＣＶＤ法により、例えばシリコン酸化膜を堆積し、絶縁膜５２を形成する。
この後、絶縁膜５２を介して裏打ちワード線４６を形成する。
次いで、裏打ちワード線４６上に、例えばシリコン酸化膜を堆積して絶縁膜５８を形成し、その表面を平坦化する（図２２（ｂ））。裏打ちワード線４６は、例えば、図１３及び図１４に示す第２実施形態による半導体記憶装置の製造方法と同一の方法により、ゲート電極１８に接続することができる。
【００９５】
絶縁膜５８上に支持基板４０を貼り合わせた後、ＣＭＰ法によりシリコン基板１０の裏面からシリコン基板１０を研磨する。このとき、素子分離膜１２をストッパーとして使用し、素子分離膜１２が露出した時点で研削を終了する。
このようにしてシリコン基板１０を研削することにより、ソース拡散層２２、ドレイン拡散層２４が形成された半導体層３６は、素子分離膜１２により画定された領域ごとに完全に分離される（図２３（ａ））。
【００９６】
続いて、ＣＶＤ法により、例えばシリコン酸化膜を堆積して絶縁膜４４を形成する（図２３（ｂ））。
このように、本参考例によれば、貼り合わせＳＯＩ技術における平坦化工程とＤＲＡＭ形成プロセスにおける平坦化工程との合理化を行うので、ビット線４２、裏打ちワード線４６を半導体層３６の支持基板４０側に形成する場合にも、製造コストの大幅な削減を図ることが可能である。
【００９７】
なお、本参考例による半導体記憶装置において、ボディーコンタクトを形成することが望ましい場合には、例えば図２０に示す第３実施形態の変形例による半導体記憶装置と同様にしてボディーコンタクトを形成してもよい。
［第４実施形態］
本発明の第４実施形態による半導体記憶装置及びその製造方法について図２４乃至図２７を用いて説明する。第１実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００９８】
始めに、本実施形態による半導体記憶装置の構造を図２４を用いて説明する。本実施形態による半導体記憶装置は、半導体層３６が素子分離膜を用いずに分離されていることに特徴がある。
即ち、素子層５０に形成され、島状に設けられた半導体層３６には、ソース拡散層２２とドレイン拡散層２４とが独立に形成されている。ソース拡散層２２とドレイン拡散層２４間の半導体層３６下には、ワード線となるゲート電極１８がゲート酸化膜１４を介して形成されている。ドレイン拡散層２４には、多結晶シリコンにより形成されたキャパシタ電極３０が接続されている。キャパシタ電極３０下にはキャパシタ誘電体膜３２を介して対向電極３４が形成されており、キャパシタ電極３０、キャパシタ誘電体３２、対向電極３４を有するキャパシタが構成されている。
【００９９】
支持基板４０上に貼り合わされた素子層５０上には、ソース拡散層２２に接続されたビット線４２が絶縁膜３８を介して形成されている。ビット線４２上には、ワード線の電気抵抗を減少する裏打ちワード線４６が絶縁膜４４を介して形成されている。裏打ちワード線４６は、所定の間隔をおいてゲート電極１８と接続されている。
【０１００】
このように、１トランジスタ、１キャパシタからなるＤＲＡＭが支持基板４０上に配置されている。
次に、本実施形態による半導体記憶装置の製造方法を説明する。
シリコン基板１０上に素子分離膜１２を形成せずに、熱酸化により膜厚約５ｎｍのゲート酸化膜１４を形成する。
【０１０１】
次いで、図２（ｂ）乃至図３（ｃ）に示す第１実施形態による半導体記憶装置の製造方法と同様の手順により、シリコン基板１０上に、メモリセルトランジスタ及びキャパシタを形成し、対向電極３４上に支持基板を貼り合わせる（図２５（ａ）乃至図２６（ｂ））。素子分離膜１２を形成しないことを除いては、第１実施形態による半導体記憶装置の製造方法と同様である。
【０１０２】
次いで、ＣＭＰ法によりシリコン基板１０の裏面からシリコン基板１０を研磨し、ソース拡散層２２、ドレイン拡散層２４を露出させる。
なお、本実施形態による半導体記憶装置では素子分離膜を形成しないので、素子分離膜を研磨の際のストッパーとして使用することができない。このため、ソース拡散層２２、ドレイン拡散層２４が露出したときに研磨を停止する手段が必要である。例えば、シリコン基板１０の膜厚を測定しながら研磨を行い、所定の膜厚で研磨を停止する方法、研磨の再現性のよい研磨器を用い、予め決定した条件のもとに所定の膜厚まで研磨する方法、メモリセル領域外にストッパーを設ける方法、等により達成することができる。メモリセル領域外に設けるストッパーとしては、例えばＬＯＣＯＳを用いることができる。
【０１０３】
続いて、素子分離を行うために、素子分離領域の半導体層３６をエッチングにより除去する。このようにして半導体層３６をエッチングすることにより、ソース拡散層２２、ドレイン拡散層２４が形成された半導体層３６が島状に形成される（図２７（ａ））。
本実施形態においてＬＯＣＯＳ等による素子分離膜を設けなかったのは次の理由による。
【０１０４】
即ち、通常のＬＯＣＯＳ法では、シリコン窒化膜をマスクとして熱酸化を行うことにより素子分離膜を形成するが、酸化過程で酸素がシリコン窒化膜下に入り込み、いわゆるバーズビークが形成される。従って、ＬＯＣＯＳ法による素子分離を行わずに素子分離が可能であれば、素子の微細化の妨げとなるバーズビークを考慮する必要はなく、素子の微細化にとって極めて有利だからである。
【０１０５】
続いて、ソース拡散層２２上に開口部を有する絶縁膜３８を形成した後、ビット線４２を形成する。
この後、ビット線４２上に絶縁膜４４を介して裏打ちワード線４６を形成する（図２７（ｂ））。
このように、本実施形態によれば、メモリセル領域にＬＯＣＯＳ法による素子分離膜を形成せずに半導体層の素子分離を行ったので、バーズビークの伸びによるセルサイズの拡大を防止することができる。これにより、素子の集積度を向上することが可能となる。
【０１０６】
なお、本実施形態では、ＬＯＣＯＳ法等による素子分離を行わない半導体記憶装置の製造方法を上記第１実施形態に適用した場合について示したが、上記第２及び第３実施形態並びに第１参考例による半導体記憶装置についても同様に適用することが可能である。
また、上記実施形態ではトランジスタが形成されていない領域の半導体層３６を除去することにより素子分離を行ったが、半導体層３６を除去する代わりに、素子分離領域にソース拡散層２２、ドレイン拡散層２４と異なるタイプの不純物を導入し、ｐｎ接合による素子分離を行ってもよい。
【０１０７】
また、上記第１乃至第４実施形態並びに第１参考例では、キャパシタ電極を凸型に配置したキャパシタを有するＤＲＡＭについて示したが、キャパシタの構造は上記実施形態及び参考例に限定されるものではない。例えば、キャパシタ電極を積層状に設ける、いわゆるフィン構造のキャパシタを用いてもよいし、シリンダー構造のキャパシタを用いてもよい。また、層間絶縁膜の開口部の内壁を利用してキャパシタ電極を形成したキャパシタを用いてもよい。
【０１０８】
また、ワード線と裏打ちワード線とを接続する方法についても、上記実施形態及び参考例には限定されない。
また、上記実施形態及び参考例ではＮ型のメモリセルトランジスタを有する半導体記憶装置及びその製造方法について示したが、上記実施形態及び参考例による半導体記憶装置及びその製造方法は、逆導電型の素子を有する半導体記憶装置にも適用することができる。
【０１０９】
また、上記実施形態及び参考例ではシリコン基板を用いた例を示したが、ＧａＡｓ等の化合物半導体基板を用いてもよい。
また、平坦化に用いる研磨技術についても上記実施形態及び参考例に限定されるものではない。
［第５実施形態］
本発明の第５実施形態による半導体記憶装置及びその製造方法について図３０及び図３１を用いて説明する。図１に示す第１実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【０１１０】
図３０は本実施形態による半導体記憶装置の構造を示す平面図、図３１は図３０の半導体記憶装置におけるＡ−Ａ′部の断面を表す概略断面図である。
第１、第２、第４実施形態による半導体記憶装置では、ゲート電極が形成されていない側の半導体層３６上にビット線４２を形成する半導体記憶装置及びその製造方法について示した。しかし、このようなプロセスにより半導体記憶装置を製造する場合、ビット線のコンタクトホールを開口するためのリソグラフィー工程において位置合わせ精度が悪くなる。
【０１１１】
図２８及び図２９を用い、位置合わせ精度が悪くなる原因について詳述する。図２８は第１実施形態による半導体記憶装置の構造を示す平面図、図２９は図２８の半導体記憶装置におけるＡ−Ａ′部の断面を表す概略断面図である。
半導体層３６の一方の面側には、平行に配された複数のワード線１８が形成されている。半導体層３６の他方の面側には、ワード線１８と直交する方向に平行に配された複数のビット線４２が形成されている。
【０１１２】
ワード線１８とビット線４２の各交差領域には、ワード線１８によりゲート電極が構成され、ワード線１８上の半導体層３６をチャネル領域６６とするメモリセルトランジスタが形成されている。メモリセルトランジスタのソース拡散層２２は、絶縁膜４４に開口されたコンタクトホール７０を介してビット線４２に接続されている。メモリセルトランジスタのドレイン拡散層２４は、絶縁膜２８に開口されたコンタクトホール６８を介してキャパシタ電極３０に接続されている。
【０１１３】
ここで、絶縁膜２８に開口され、ドレイン拡散層２４とキャパシタ電極３０とを接続するためのコンタクトホール６８には、いわゆるＳＡＣ（自己整合コンタクト：Self-Aligned Contact）技術を適用することができる。
すなわち、ワード線１８を覆うシリコン酸化膜１６及びサイドウォール酸化膜２０を覆うようにシリコン窒化膜２６を形成し、このシリコン窒化膜２６をエッチングマスクとしてコンタクトホールを開口することにより、シリコン酸化膜１６及びサイドウォール酸化膜２０が除去されることなくコンタクトホールを開口することができる（図２（ｄ）乃至図３（ｂ）参照）。
【０１１４】
コンタクトホール６８は、このようにワード線１８に対して自己整合で形成されるため、コンタクトホール６８のパターンを形成するリソグラフィー工程において多少の位置合わせズレが生じたとしても、所望の領域にコンタクトホール６８を開口することができる。
このように自己整合でコンタクトを形成することにより、コンタクトホール６８のパターンとワード線１８のパターンを重ねて配置でき、且つ、コンタクトホール６８を開口するための位置合わせマージンを確保する必要がなくなるので、ワード線１８のピッチを狭めて配置することができる。
【０１１５】
一方、ビット線４２とソース拡散層２２とを接続するコンタクトホール７０は、研磨により平坦化された半導体層３６上の絶縁膜４４に開口するので、ＳＡＣ技術を用いて形成することはできない。そこで、コンタクトホール７０を開口する際には、研磨面に露出した素子分離膜１２のパターンに対して位置合わせが行われる。
【０１１６】
しかし、下地パターンに対して位置合わせを行う通常のリソグラフィーでは、位置合わせズレを考慮してパターンを配置しなければならない。例えば、上記のコンタクトホール７０を開口する際には、ビット線４２方向に位置合わせズレが生じた場合にもコンタクトホール７０がメモリセルトランジスタのチャネル領域６６上に開口しないように、位置合わせマージンを含めてソース拡散層２２を広く形成しなければならない。このため、第１、第２、第４実施形態による半導体記憶装置では、ビット線コンタクト部の微細化が困難であった。
【０１１７】
本実施形態では、メモリセル面積を広げることなく、容易にビット線のコンタクトを形成できる半導体記憶装置及びその製造方法を提供する。
始めに、本実施形態による半導体記憶装置の構造について図３０及び図３１を用いて説明する。
本実施形態による半導体記憶装置は、ビット線のコンタクト部がメモリセルトランジスタのチャネル領域６６から十分に離間するように、ワード線１８方向に延ばして形成された素子領域上にビット線のコンタクトを形成していることに特徴がある。
【０１１８】
すなわち、素子分離膜１２により画定された素子領域８０は、ソース拡散層２２が形成された領域からワード線４２方向に延びる枝部７２を有するＴ字型をなし（図３０中、点線で示す）、ビット線４２のコンタクトホール７０は枝部７２上に開口されている。
このようにビット線４２のコンタクトホール７０を開口する場所をワード線１８方向に移動することにより、コンタクトホール７０を開口する際に位置合わせズレが生じても、コンタクトホール７０がチャネル領域６６に開口されることはない。従って、位置合わせマージンを縮めてソース拡散層２２を挟むワード線１８をレイアウトすることができる。
【０１１９】
これにより、ビット線４２を半導体層３６の他方の面側に配置し、ビット線４２のコンタクトホールを自己整合で形成する半導体記憶装置（例えば、第３実施形態による半導体記憶装置）とほぼ同等のメモリセル面積を達成することができる。
なお、本実施形態では素子領域８０に枝部７２を設けることになるが、この領域は通常のメモリセル配置では使用しない領域であり、枝部７２を伸ばすことによってメモリセル面積が拡大することはない。
【０１２０】
本実施形態による半導体記憶装置は、第１実施形態による半導体記憶装置の製造方法において、単に素子分離膜１２のパターン及びコンタクトホール７０の開口パターンとを変更すれば形成することができる。従って、第１実施形態による半導体記憶装置の製造方法を複雑にすることなくメモリセルサイズの微細化を図ることができる。
【０１２１】
このように、本実施形態によれば、ソース拡散層２２が形成された部位の素子領域８０をワード線１８方向に延ばし、チャネル領域６６から離間してビット線４２用のコンタクトホール７０を開口するので、コンタクトホール７０のパターニングの際に位置合わせズレが生じた場合にも、ビット線４２とチャネル領域６６とが接続されることを防止することができる。
【０１２２】
つまり、コンタクトホール７０は、チャネル領域６６に接触せず、また、ソース／ドレイン領域に接触しない範囲内（図３０において、丸で囲った領域）であれば、位置合わせズレが許されることになる。この範囲は、非常に大きい。
また、こうすることによりソース拡散層２２を挟むワード線１８間の距離を狭めることができるので、メモリセル面積を犠牲にすることなくコンタクトホール７０を確実に開口することができる。
【０１２３】
なお、上記実施形態では、ソース拡散層２２が形成された部位の素子領域８０をワード線１８方向に延ばしたが、本実施形態による半導体記憶装置は、チャネル領域６６から離間し、且つ従来のメモリセル配置では使用されていなかった領域にコンタクトホール７０を開口することに意義がある。従って、素子領域８０のパターンは本実施形態による半導体記憶装置に限定されるものではない。
【０１２４】
例えば、連続した素子領域８０を形成せずとも、ビット線４２のコンタクト部とソース拡散層２２とを接続する配線を形成すれば、メモリセル面積を増大することなくビット線のコンタクトを形成することができる。このような半導体記憶装置の例は、第５実施形態において説明する。
また、上記実施形態では、素子分離膜１２により画定された素子領域をＴ字型にした例を示したが、本実施形態を第４実施形態による半導体記憶装置に適用することもできる。
［第６実施形態］
本発明の第６実施形態による半導体記憶装置及びその製造方法について図３２乃至図３４を用いて説明する。図３０及び図３１示す第５実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【０１２５】
図３２は本実施形態による半導体記憶装置の構造を示す平面図、図３３は本実施形態による半導体記憶装置の構造を示す概略断面図、図３４は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
本実施形態による半導体記憶装置は、図３０及び図３１に示す第５実施形態による半導体記憶装置において、ソース拡散層２２から枝部７２にかけての素子領域８０下に、埋め込みプラグ７４が形成されていることに特徴がある（図３２）。
【０１２６】
すなわち、ソース拡散層２２及び枝部７２下の絶縁膜２８に開口されたスルーホール内には、埋め込みプラグ７４が形成されている（図３３）。
このように形成された埋め込みプラグ７４は、枝部７２の素子領域８０を裏打ちするように形成されているので、ソース拡散層２２とビット線４２との間の拡散層抵抗を低減するように機能する。
【０１２７】
従って、第５実施形態による半導体記憶装置のようにチャネル領域６６から離間してビット線４２のコンタクトホール７０を形成した場合にも、拡散層抵抗の増加を埋め込みプラグ７４により打ち消すことができるので、メモリセルトランジスタの動作遅延を防止することができる。
次に、本実施形態による半導体記憶装置の製造方法について図３５を用いて説明する。
【０１２８】
まず、図２（ａ）乃至（ｄ）に示す第１実施形態による半導体記憶装置の製造方法と同様にして、シリコン基板１０上に、絶縁膜２８に覆われたメモリセルトランジスタを形成する（図３５（ａ））。素子分離膜１２は、図３０に示す第５実施形態による半導体記憶装置のような枝部７２を有するパターンとする。
次いで、絶縁膜２８及びシリコン窒化膜２６をパターニングし、ソース拡散層２２を露出する開口と、ドレイン拡散層２４を露出する開口とを形成する（図３５（ｂ））。ソース拡散層２２を露出する開口は、枝部７２のパターンに沿って形成する。
続いて、例えば、ＣＶＤ法により堆積した膜をエッチバックして埋め込みプラグを形成する埋め込みプラグ形成技術を用い、ソース拡散層２２上の開口内に埋め込まれた埋め込みプラグ７４と、ドレイン拡散層２４上の開口内に埋め込まれた埋め込みプラグ７６とを形成する（図３５（ｃ））。埋め込みプラグ７４、７６は、抵抗値の低い多結晶シリコン膜や金属膜により形成することが望ましい。
【０１２９】
次いで、第１実施形態による半導体記憶装置の製造方法と同様にして、キャパシタ電極３０、キャパシタ誘電体膜３２、対向電極３４よりなるキャパシタを形成する（図３５（ｄ））。キャパシタ電極３０は、埋め込みプラグ７６を介してドレイン拡散層２４に接続される。
この後、図３（ｃ）乃至図４（ｂ）に示す第１実施形態による半導体記憶装置と同様の製造方法によりＳＯＩ構造のＤＲＡＭを形成する（図３３）。
【０１３０】
このようにして半導体記憶装置を構成することにより、枝部７２の拡散層抵抗を低減する埋め込みプラグ７４を形成することができる。
このように、本実施形態によれば、ソース拡散層２２から枝部７２にかけての素子領域８０を裏打ちする埋め込みプラグ７４を形成するので、チャネル領域６６から離間してビット線４２のコンタクトホール７０を形成した場合にも、拡散層抵抗の増加を打ち消すことができる。これにより、メモリセルトランジスタの動作遅延を防止することができる。
【０１３１】
なお、上記実施形態では、第５実施形態による半導体記憶装置に埋め込みプラグ７４を設けて拡散層抵抗を低減する方法を示したが、埋め込みプラグ７４を設ける場合には、ソース拡散層２２が形成された領域から枝部７２を伸ばす必要は必ずしもない。
例えば、図３６に示す半導体記憶装置のように、ビット線４２のコンタクトホール７０が形成された領域に、孤立したコンタクト領域７８が露出するように素子分離膜１２を形成することができる。
【０１３２】
この場合、コンタクト領域７８と素子領域８０とは素子分離膜１２によって隔離されるが、埋め込みプラグ７４によりソース拡散層２２とコンタクト領域７８とが接続されるので（図３７）、第５実施形態による半導体記憶装置と同様の寸法でメモリセルを構築することができる。
［第２参考例］
本発明の第２参考例による半導体記憶装置の製造方法について図３８及び図３９を用いて説明する。
【０１３３】
図３８はＬＯＣＯＳ法により素子分離膜を形成した際の素子分離膜厚と素子分離幅との関係を示す図、図３９は本参考例による半導体記憶装置の製造方法を示す工程断面図である。
上記第１乃至第３、第５及び第６実施形態並びに第１参考例では、シリコン基板１０を裏面から研削する際に、素子分離膜１２をストッパーに用いて研磨を終了した。
【０１３４】
しかし、素子分離膜の膜厚は、例えば図３８に示すように、素子分離幅が短くなるにつれて薄くなる傾向にある。
また、熱酸化法によりシリコン酸化膜を形成した場合、基板のシリコンと酸素が反応して酸化膜が形成されるため、形成されたシリコン酸化膜は、全体の膜厚の約４５％がシリコン基板内に埋め込まれることになる。このため、シリコン酸化膜の膜厚が異なればシリコン基板内に埋め込まれるシリコン酸化膜の膜厚も変化することになる。
【０１３５】
従って、同一のシリコン基板内において素子分離幅が異なれば、形成される素子分離膜の膜厚は素子分離幅に応じて変化し、同時にシリコン基板内に埋め込まれる素子分離膜の膜厚も変化する。
このような場合に、素子分離膜をストッパーとしてシリコン基板を裏面から研磨すれば、最も厚い素子分離膜が露出した段階で研磨が終了することとなり、素子分離膜厚が薄い領域ではＳＯＩ構造の利点である完全素子分離ができなくなる。
【０１３６】
また、形成した素子分離膜厚を均一にするために、素子分離幅が異なる領域ごとに素子分離膜を形成することが考えられるが、ＬＯＣＯＳ法による素子分離工程を複数回行うため、工程数が長くなり、製造コストの増大をもたらす。また、素子分離幅の異なる領域ごとに分割する必要もあり、パターン設計における作業量が増大する。
【０１３７】
本参考例では、大幅な工程増加の必要がなく、素子分離膜厚の違いによる上記の問題を解決できる半導体記憶装置に製造方法について示す。
本参考例による半導体記憶装置の製造方法を図３９を用いて説明する。
まず、素子層５０が形成されたシリコン基板１０を、支持基板４０に貼り合わせる（図３９（ａ））。ここで、シリコン基板１０の表面には素子分離膜１２ａ、１２ｂが形成されているが、素子分離幅の違いにより、素子分離膜１２ａの膜厚は厚く、素子分離膜１２ｂの膜厚は薄くなっている。
【０１３８】
このような素子分離膜厚の違いは、例えば通常のメモリ領域においてもみられる。即ち、通常メモリセルは、セルアレイと呼ばれる小領域にマトリクス状に配置され、これらが多数集まることにより全体のメモリ領域が構成されているが、メモリセル間の素子分離幅は、通常セルアレイ間の素子分離幅より狭くなっているため、メモリセル間の素子分離膜厚は薄く、メモリアレイ間の素子分離膜厚はそれより厚くなっている。
【０１３９】
次いで、図３９（ａ）に示す基板を、素子分離膜１２ａをストッパーとしてシリコン基板１０側から研磨する。これにより素子分離膜１２ａが露出したところで研磨が終了する（図３９（ｂ））。このとき、素子分離膜１２ａにより画定された領域では完全に素子分離がなされているが、素子分離膜１２ｂにより画定された領域においては完全な素子分離はなされていない。
【０１４０】
続いて、予め調べておいた素子分離膜１２ａと素子分離膜１２ｂとの膜厚の差分だけ、素子分離膜１２ａをエッチングする。例えば、弗酸水溶液を用いたウェットエッチングにより素子分離膜１２ａをエッチングする（図３９（ｃ））。
この後、素子分離膜１２ａ、１２ｂをストッパーとして、再度半導体層３６を研磨する。これにより素子分離膜１２ａ、１２ｂが露出したところで研磨が終了し、半導体層３６は素子分離膜１２ａ、１２ｂにより完全に分離される（図３９（ｄ））。
【０１４１】
このように、本参考例によれば、素子分離膜厚が領域によって異なる場合にも、素子分離表面まで研磨を行うことができるので、ＳＯＩ構造の利点である完全素子分離を達成することができる。
また、素子分離膜をエッチングすることのみで完全な素子分離を形成できるので、大幅な工程増加やコストアップを抑えることができる。
【０１４２】
【発明の効果】
以上の通り、本発明によれば、支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置であって、第１の拡散層と第２の拡散層とが形成されたシリコン層と、第１の拡散層と第２の拡散層との間のシリコン層の一方の面側に、絶縁膜を介して形成されたゲート電極と、シリコン層の一方の面側に形成され、第１の拡散層に蓄積電極が接続されたキャパシタと、シリコン層の一方の面側に形成され、第２の拡散層に接続されたビット線とを有する素子層と、シリコン層の他方の面側に形成され、ゲート電極に接続された裏打ちワード線と、シリコン層の一方の面側に形成され、素子層を支持する支持基板とにより半導体記憶装置を構成するので、ＳＯＩ構造の半導体記憶装置を容易に構成することができる。
【０１４４】
また、上記の半導体記憶装置において、第１の拡散層に接続された蓄積電極の接続面と、接続面に対応した蓄積電極の表面とが実質的に平行であるキャパシタを構成すれば、ＤＲＡＭプロセスとＳＯＩプロセスとの統合を容易に行うことができる。
また、支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置であって、第１の拡散層と第２の拡散層とが形成された半導体層と、第１の拡散層と第２の拡散層との間の半導体層の一方の面側に絶縁膜を介して形成されたゲート電極とを有するトランジスタと、半導体層の一方の面側に形成され、第１の拡散層に蓄積電極が接続されたキャパシタとを有する素子層と；半導体層の他方の面側に、ゲート電極と直交する方向に延在して形成され、第２の拡散層に接続されたビット線と；半導体層の一方の面側に形成され、素子層を支持する支持基板とを有し；半導体層は、ビット線が延在する方向に延び、第１の拡散層と第２の拡散層を含む第１の領域と、第１の領域のゲート電極が延在する方向に位置し、第２の拡散層を含む第２の領域とにより半導体記憶装置を構成し、第１の拡散層とキャパシタとを接続する第１のコンタクトホールを第１の領域に形成し、ビット線と第２の拡散層とを接続する第２のコンタクトホールを第２の領域に形成し、第１の領域の第２の拡散層と第２の領域の第２の拡散層とを離間して形成することによっても、ＳＯＩ構造の半導体記憶装置を容易に構成することができる。
【０１４５】
また、第２の拡散層に接続されたビット線を半導体層の他方の面側に形成するので、キャパシタの構造等に制約されずにビット線を配置できる。これにより、キャパシタとビット線とが電気的にショートすることを防止することができる。
また、ビット線と第２の拡散層とを接続する第２のコンタクトホールを半導体層の第２の領域に形成するので、トランジスタのチャネル領域から離間してビット線を接続することができる。これにより、ビット線のコンタクトホールを開口する際に位置ずれが生じても、ビット線とチャネル領域とが接続されることを防ぐことができる。
【０１４７】
また、上記の半導体記憶装置において、半導体層の一方の面側に形成され、第１の領域と第２の領域とを接続する第１の配線層を設ければ、第２の拡散層とビット線との間の拡散層抵抗が増加した場合にも、第２の拡散層とビット線との間の接続抵抗を補償することができる。
また、上記の半導体記憶装置において、半導体層の他方の面側に形成され、ゲート電極に接続された裏打ちワード線を設ければ、キャパシタの構造等に制約されずに裏打ちワード線を容易に形成することができる。
【０１４８】
また、上記の半導体記憶装置において、半導体層の一方の面側に形成され、ゲート電極に接続された裏打ちワード線を設けることもできる。
また、上記の半導体記憶装置において、ビット線上に形成され、ビット線間の干渉を抑えるシールド電極を設ければ、ビット線に乗ったノイズを除去し、又は隣接するビット線間の干渉を防止することができる。
【０１４９】
また、上記の半導体記憶装置において、半導体層の他方の面側に形成され、第１の拡散層と第２の拡散層との間の半導体層の領域に電気的に接続された第２の配線層を設ければ、第１の拡散層と第２の拡散層との間の半導体層の領域に蓄積された電荷を逃がして電位を安定させることができる。これによりトランジスタの信頼性を向上することができる。
【０１５０】
また、支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置の製造方法であって、半導体基板の一方の面に、絶縁膜を介してゲート電極を形成するゲート電極形成工程と、ゲート電極をマスクとして半導体基板に不純物を注入し、第１の拡散層及び第２の拡散層を形成する拡散層形成工程と、第１の拡散層及び第２の拡散層が形成された半導体基板上に、蓄積電極が第１の拡散層に接続されたキャパシタを形成するキャパシタ形成工程と、キャパシタが形成された半導体基板上に支持基板を形成する支持基板形成工程と、半導体基板の他方の面側から、第２の拡散層及び第１の拡散層の底部が露出するまで半導体基板を除去し、半導体層を形成する半導体層形成工程と、半導体層形成工程の後に、半導体基板の他方の面側に、第２の拡散層に接続されたビット線を形成するビット線形成工程とにより半導体記憶装置を製造するので、貼り合わせＳＯＩプロセスにおける平坦化工程とＤＲＡＭ形成プロセスにおける平坦化工程との合理化を図ることができる。これにより製造コストの大幅な削減を図ることが可能となる。
【０１５１】
また、基板を貼り合わせる前にキャパシタを形成するので、基板を貼り合わせた後に高温の熱処理を行う必要がない。従って、高温熱処理によるウェーハの変形や結晶欠陥の導入がなく、製造歩留りを向上することができる。
また、半導体層形成工程の後に第２の拡散層に接続されたビット線を形成するので、ビット線コンタクトホールが大幅に浅くなり、コンタクトの形成を極めて簡略化できる。また、キャパシタの構造等に制約されずにビット線を配置できると同時に、キャパシタとビット線とが電気的にショートすることを防止することができる。
【０１５２】
また、上記の半導体記憶装置の製造方法は、ビット線形成工程の後にビット線間の干渉を抑えるシールド電極を形成する半導体記憶装置の製造方法にも適用することができる。
また、上記の半導体記憶装置の製造方法は、拡散層形成工程と、前記ビット線形成工程との間に、ビット線と第２の拡散層との間の接続抵抗を低減する配線層を形成する半導体記憶装置の製造方法にも適用することができる。
【０１５３】
また、上記の半導体記憶装置の製造方法は、半導体層形成工程の後に、ゲート電極に接続された裏打ちワード線を形成する半導体記憶装置の製造方法にも適用することができる。
【０１５４】
また、上記の半導体記憶装置の製造方法は、拡散層形成工程の後、支持基板形成工程の前に、ゲート電極に接続された裏打ちワード線を形成する半導体記憶装置の製造方法にも適用することができる。
また、半導体層形成工程の後、素子領域外の半導体層を除去すれば、素子分離膜を形成せずに半導体記憶装置を形成することができる。これにより、バーズビークによるセル面積の増加を抑えることができるので、半導体記憶装置の集積度を向上することができる。
【０１５５】
また、上記の半導体記憶装置の製造方法において、半導体層形成工程の後、能動素子が形成されていない半導体層の領域に、第１の拡散層及び第２の拡散層とは異なる導電型の不純物を導入し、ｐｎ接合による素子分離を形成することによっても半導体記憶装置の集積度を向上することができる。
また、上記の半導体記憶装置の製造方法において、ゲート電極形成工程の前に、半導体基板の一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程を行い、半導体層形成工程では、半導体基板の他方の面側から、素子分離膜の底部が露出するまで半導体基板を除去すれば、素子分離膜を研磨のストッパーに用いることができるので、半導体層を容易に形成することができる。
【０１５６】
また、上記の半導体記憶装置の製造方法において、ゲート電極形成工程の前に、半導体基板の一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程を設け、素子分離膜形成工程では、ビット線が延在する方向に延び、第１の拡散層と第２の拡散層を含む第１の領域と、第１の領域のゲート電極が延在する方向に位置し、第２の拡散層を含む第２の領域とを有する素子領域を画定し、キャパシタ形成工程では、第１の領域において第１の拡散層とキャパシタとを接続し、分離膜の底部が露出するまで半導体基板を除去し、ビット線形成工程では、第２の領域においてビット線と第２の拡散層とを接続するので、トランジスタのチャネル領域から離間してビット線を接続することができる。これにより、ビット線のコンタクトホールを開口する際に位置ずれが生じても、ビット線とチャネル領域とが接続されることを防ぐことができる。
【０１５７】
また、上記の半導体記憶装置の製造方法において、ゲート電極形成工程の前に、半導体基板の一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程と、素子分離膜の第１の領域の素子分離膜を除去して開口部を形成する開口部形成工程とを、半導体層形成工程の後に、ゲート電極に接続された裏打ちワード線を形成する裏打ちワード線形成工程とを行い、ゲート電極形成工程では、第１の領域に延在するゲート電極を、開口部内に埋め込むように形成し、裏打ちワード線形成工程では、裏打ちワード線を第１の領域においてゲート電極に接続すれば、ゲート電極と裏打ちワード線との接続を容易に行うことができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態による半導体記憶装置の構造を示す概略断面図である。
【図２】 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図３】 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図４】 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図５】 本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図６】 第１実施形態の変形例による半導体記憶装置の構造を示す概略断面図（その１）である。
【図７】 第１実施形態の変形例による半導体記憶装置の構造を示す概略断面図（その２）である。
【図８】 第１実施形態の変形例による半導体記憶装置の構造を示す概略断面図（その３）である。
【図９】 本発明の第２実施形態による半導体記憶装置の構造を示す概略断面図である。
【図１０】 本発明の第２実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１１】 本発明の第２実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１２】 本発明の第２実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図１３】 本発明の第２実施形態による半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図１４】 本発明の第３実施形態による半導体記憶装置の構造を示す概略断面図である。
【図１５】 本発明の第３実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１６】 本発明の第３実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１７】 本発明の第３実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図１８】 本発明の第３実施形態による半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図１９】 第３実施形態の変形例による半導体記憶装置の構造を示す概略断面図（その１）である。
【図２０】 第３実施形態の変形例による半導体記憶装置の構造を示す概略断面図（その２）である。
【図２１】 本発明の第１参考例による半導体記憶装置の構造を示す概略断面図である。
【図２２】 本発明の第１参考例による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図２３】 本発明の第１参考例による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図２４】 本発明の第４実施形態による半導体記憶装置の構造を示す概略断面図である。
【図２５】 本発明の第４実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図２６】 本発明の第４実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図２７】 本発明の第４実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図２８】 本発明の第１実施形態による半導体記憶装置の構造を示す平面図である。
【図２９】 図２８の半導体記憶装置におけるＡ−Ａ′部の断面を表す概略断面図である。
【図３０】 本発明の第５実施形態による半導体記憶装置の構造を示す平面図である。
【図３１】 図３０の半導体記憶装置におけるＡ−Ａ′部の断面を表す概略断面図である。
【図３２】 本発明の第６実施形態による半導体記憶装置の構造を示す平面図である。
【図３３】 図３２の半導体記憶装置におけるＡ−Ａ′部の断面を表す概略断面図である。
【図３４】 図３２の半導体記憶装置におけるＢ−Ｂ′部の断面を表す概略断面図である。
【図３５】 本発明の第６実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【図３６】 本発明の第６実施形態の変形例による半導体記憶装置の構造を示す概略断面図である。
【図３７】 図３６の半導体記憶装置におけるＢ−Ｂ′部の断面を表す概略断面図である。
【図３８】 ＬＯＣＯＳ法により素子分離膜を形成した際の素子分離膜厚と素子分離幅との関係を示す図である。
【図３９】 本発明の第２参考例による半導体記憶装置の製造方法を示す工程断面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…ゲート酸化膜
１６…シリコン酸化膜
１８…ゲート電極（ワード線）
２０…サイドウォール酸化膜
２２…ソース拡散層
２４…ドレイン拡散層
２６…シリコン窒化膜
２８…絶縁膜
３０…キャパシタ電極
３２…キャパシタ誘電体膜
３４…対向電極
３６…半導体層
３８…絶縁膜
４０…支持基板
４２…ビット線
４４…絶縁膜
４６…裏打ちワード線
４８…配線材
５０…素子層
５２…絶縁膜
５４…シールド電極
５６…ボディー
５８…絶縁膜
６０…絶縁膜
６２…電極
６４…絶縁膜
６６…チャネル領域
６８…コンタクトホール
７０…コンタクトホール
７２…枝部
７４…埋め込みプラグ
７６…埋め込みプラグ
７８…コンタクト領域
８０…素子領域
Claims (18)
- 支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置であって、
第１の拡散層と第２の拡散層とが形成されたシリコン層と、前記第１の拡散層と前記第２の拡散層との間の前記シリコン層の一方の面側に、絶縁膜を介して形成されたゲート電極と、前記シリコン層の前記一方の面側に形成され、前記第１の拡散層に蓄積電極が接続されたキャパシタと、前記シリコン層の前記一方の面側に形成され、前記第２の拡散層に接続されたビット線とを有する前記素子層と、
前記シリコン層の他方の面側に形成され、前記ゲート電極に接続された裏打ちワード線と、
前記シリコン層の前記一方の面側に形成され、前記素子層を支持する前記支持基板と
を有することを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、
前記第１の拡散層に接続された前記蓄積電極の接続面と、前記接続面に対応した前記蓄積電極の表面とが実質的に平行である
ことを特徴とする半導体記憶装置。 - 支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置であって、
第１の拡散層と第２の拡散層とが形成された半導体層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体層の一方の面側に絶縁膜を介して形成されたゲート電極とを有するトランジスタと、前記半導体層の前記一方の面側に形成され、前記第１の拡散層に蓄積電極が接続されたキャパシタとを有する前記素子層と；
前記半導体層の他方の面側に、前記ゲート電極と直交する方向に延在して形成され、前記第２の拡散層に接続されたビット線と；
前記半導体層の前記一方の面側に形成され、前記素子層を支持する前記支持基板とを有し；
前記半導体層は、前記ビット線が延在する方向に延び、前記第１の拡散層と前記第２の拡散層を含む第１の領域と、前記第１の領域の前記ゲート電極が延在する方向に位置し、前記第２の拡散層を含む第２の領域とを有し、
前記第１の拡散層と前記キャパシタとを接続する第１のコンタクトホールは、前記第１の領域に形成されており、
前記ビット線と前記第２の拡散層とを接続する第２のコンタクトホールは、前記第２の領域に形成されており、
前記第１の領域の前記第２の拡散層と、前記第２の領域の前記第２の拡散層とは離間して形成されている
ことを特徴とする半導体記憶装置。 - 請求項３記載の半導体記憶装置において、
前記半導体層の前記一方の面側に形成され、前記第１の領域と前記第２の領域とを接続する第１の配線層を更に有する
ことを特徴とする半導体記憶装置。 - 請求項３又は４記載の半導体記憶装置において、
前記半導体層の前記他方の面側に形成され、前記ゲート電極に接続された裏打ちワード線を更に有する
ことを特徴とする半導体記憶装置。 - 請求項３又は４記載の半導体記憶装置において、
前記半導体層の前記一方の面側に形成され、前記ゲート電極に接続された裏打ちワード線を更に有する
ことを特徴とする半導体記憶装置。 - 請求項３乃至６のいずれかに記載の半導体記憶装置において、
前記ビット線上に形成され、前記ビット線間の干渉を抑えるシールド電極を更に有する
ことを特徴とする半導体記憶装置。 - 請求項３乃至７のいずれかに記載の半導体記憶装置において、
前記半導体層の他方の面側に形成され、前記第１の拡散層と前記第２の拡散層との間の前記半導体層の領域に電気的に接続された第２の配線層を更に有する
ことを特徴とする半導体記憶装置。 - 支持基板上に素子層が貼り合わされてなるＳＯＩ構造の半導体記憶装置の製造方法であって、
半導体基板の一方の面に、絶縁膜を介してゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を注入し、第１の拡散層及び第２の拡散層を形成する拡散層形成工程と、
前記第１の拡散層及び前記第２の拡散層が形成された半導体基板上に、蓄積電極が前記第１の拡散層に接続されたキャパシタを形成するキャパシタ形成工程と、
前記キャパシタが形成された前記半導体基板上に前記支持基板を形成する支持基板形成工程と、
前記半導体基板の他方の面側から、前記第２の拡散層及び前記第１の拡散層の底部が露出するまで前記半導体基板を除去し、半導体層を形成する半導体層形成工程と、
前記半導体層形成工程の後に、前記半導体基板の前記他方の面側に、前記第２の拡散層に接続されたビット線を形成するビット線形成工程と
を有することを特徴とする半導体記憶装置の製造方法。 - 請求項９記載の半導体記憶装置の製造方法において、
前記ビット線形成工程の後に、前記ビット線間の干渉を抑えるシールド電極を形成するシールド電極形成工程を更に有する
ことを特徴とする半導体記憶装置の製造方法。 - 請求項９又は１０記載の半導体記憶装置の製造方法において、
前記拡散層形成工程と、前記ビット線形成工程との間に、前記ビット線と前記第２の拡散層との間の接続抵抗を低減する配線層を形成する配線層形成工程を更に有する
ことを特徴とする半導体記憶装置の製造方法。 - 請求項９乃至１１のいずれかに記載の半導体記憶装置の製造方法において、
前記半導体層形成工程の後に、前記ゲート電極に接続された裏打ちワード線を形成する裏打ちワード線形成工程を更に有する
ことを特徴とする半導体記憶装置の製造方法。 - 請求項９乃至１１のいずれかに記載の半導体記憶装置の製造方法において、
前記拡散層形成工程の後、前記支持基板形成工程の前に、前記ゲート電極に接続された裏打ちワード線を形成する裏打ちワード線形成工程を更に有する
ことを特徴とする半導体記憶装置の製造方法。 - 請求項９又は１０記載の半導体記憶装置の製造方法において、
前記半導体層形成工程の後、素子領域外の前記半導体層を除去する
ことを特徴とする半導体記憶装置の製造方法。 - 請求項９乃至１２のいずれかに記載の半導体記憶装置の製造方法において、
前記半導体層形成工程の後、能動素子が形成されていない前記半導体層の領域に、前記第２の拡散層及び前記第１の拡散層とは異なる導電型の不純物を導入する
ことを特徴とする半導体記憶装置の製造方法。 - 請求項９乃至１３のいずれかに記載の半導体記憶装置の製造方法において、
前記ゲート電極形成工程の前に、前記半導体基板の前記一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程を更に有し、
前記半導体層形成工程では、前記半導体基板の前記他方の面側から、前記素子分離膜の底部が露出するまで前記半導体基板を除去する
ことを特徴とする半導体記憶装置の製造方法。 - 請求項９乃至１３のいずれかに記載の半導体記憶装置の製造方法において、
前記ゲート電極形成工程の前に、前記半導体基板の前記一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程を更に有し、
前記素子分離膜形成工程では、前記ビット線が延在する方向に延び、前記第１の拡散層と前記第２の拡散層を含む第１の領域と、前記第１の領域の前記ゲート電極が延在する方向に位置し、前記第２の拡散層を含む第２の領域とを有する前記素子領域を画定し、
前記キャパシタ形成工程では、前記第１の領域において前記第１の拡散層と前記キャパシタとを接続し、
前記半導体層形成工程では、前記半導体基板の前記他方の面側から、前記素子分離膜の底部が露出するまで前記半導体基板を除去し、
前記ビット線形成工程では、前記第２の領域において前記ビット線と前記第２の拡散層とを接続する
ことを特徴とする半導体記憶装置の製造方法。 - 請求項９乃至１１のいずれかに記載の半導体記憶装置の製造方法において、
前記ゲート電極形成工程の前に、
前記半導体基板の前記一方の面に、素子領域を画定する素子分離膜を形成する素子分離膜形成工程と、
前記素子分離膜の第１の領域の前記素子分離膜を除去して開口部を形成する開口部形成工程とを、
前記半導体層形成工程の後に、前記ゲート電極に接続された裏打ちワード線を形成する裏打ちワード線形成工程とを更に有し、
前記ゲート電極形成工程では、前記第１の領域に延在する前記ゲート電極を、前記開口部内に埋め込むように形成し、
前記裏打ちワード線形成工程では、前記裏打ちワード線を前記第１の領域において前記ゲート電極に接続する
ことを特徴とする半導体記憶装置の製造方法。
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