KR0139513B1 - 반도체 장치 - Google Patents

반도체 장치

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KR0139513B1
KR0139513B1 KR1019920001164A KR920001164A KR0139513B1 KR 0139513 B1 KR0139513 B1 KR 0139513B1 KR 1019920001164 A KR1019920001164 A KR 1019920001164A KR 920001164 A KR920001164 A KR 920001164A KR 0139513 B1 KR0139513 B1 KR 0139513B1
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KR
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마사유끼 야나기사와
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세끼모또 다다히로
니뽄 덴끼 가부시끼 가이샤
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
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    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

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Abstract

트렌치 캐패시터의 저장 전극은 트렌치 측벽 접촉홀을 통해 소스/드레인 영역에 접속된다. P+영역은 소스/드레인 영역 및 셀 플레이트 부분인 n+영역사이에 제공되며 실리콘 산화막과 용량성 절연막을 통해 기억 전극에 대향하고 있다.

Description

반도체 장치
제1도는 종래의 반도체 장치를 보여주는 사시도.
제2도는 제1도의 라인 ABCDE를 따라 자른 종래의 반도체 장치를 보여주는 단면도.
제3도는 본 발명에 따른 양호한 실시예의 반도체 장치를 보여주는 사시도.
제4도는 제3도의 라인 AB를 따라 자른 양호한 실시예의 반도체를 도시하는 단면도.
제5도 내지 제15도는 제1도의 라인 AB에 따라 자른 상태로서 제조 과정하에서의 양호한 실시예의 반도체 장치를 보여주는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
101 : 실리콘 기판105 : 실리콘 산화막
119 : 접촉홀
본 발명은 반도체 장치, 특히 DRAM 셀용 트렌치(trench) 캐패시터를 갖는 반도체 장치에 관한 것이다.
종래의 반도체 장치에서, 트렌치는 DRAM 셀용 캐패시터로서 광범위하게 사용되며, DRAM 셀에서 MOS 트랜지스터의 게이트 전극은 워드 라인으로서 사용되고, MOS 트랜지스터의 소스 및 드레인 영역중 하나의 영역은 비트 라인에 접속되고, 소스 및 드레인 영역중 나머지 하나의 영역은 캐패시터용 전극중 하나로서 사용된다. 그러한 캐패시터에서, 캐패시터 내부웰 상에서 성장한 절연막은 용량성 절연막이며, 캐패시터의 내부에 묻힌 전도체는 플레이트 전극이다.
한편, 기판은 α 입자로 인한 소프트 에러(soft error)를 피하기 위해 기판-플레이트 트렌치 캐패시터(substrate-plate trench-capacitor)(SPT)에 플레이트 전극(셀 프레이트)으로서 사용된다. 이 구조에서, n 웰은 면상에서 플레이트 전극용 P+실린콘 기판의 표면상에서 성장정하며, 소스 및 드레인 영역은 워드 라인용 게이트 전극에 대하여 자기 정렬되도록 n 웰면상에 제공된다. 상기 SPT 캐패시터는 소스 및 드레인 영역중 하나에 인접하고 또한 n 웰면 및 P+실리콘 기판에 걸쳐 제공되며, n 웰 면상에서 성장된 전도막에 의해 소스 및 드레인 영역중의 인접 영역에 접속된다. 소스 및 드레인 영역중 다른 하나의 영역은 비트 접점을 통해 비트라인에 접속된다.
개선된 SPT 캐패시터을 제공할 목적으로, 합체된 절연 및 노드 트렌치(MINT)의 구조가 기술 논문의 VLSI 기술 다이제스트의 1988 심포지엄(1988 Symposium on VLSI technoogy digest of tehnical papers)의 25 페이지 및 26 페이지에서 제안 되었다.
이러한 구조는 후에 자세히 상술되어 지지만, 메모리 셀의 노드에서 성장한 트렌치 캐패시터는 소자 분리 영역으로서 작용하여, 메모리 셀의 크기가 작게 될 수 있다.
그러나, MINT 구조의 종래의 반도체 장치는 아래에 기술된 바와 같이, 세가지 단점을 가진다.
첫번째로, 메모리 셀은 작은 크기로 만들어지도록 제한되는데, 왜냐하면, n 웰의 면에 형성된 MOS 트랜지스터와 P+기판 상에서 성장된 트랜치 캐패시터내에 형성된 기억 전극은 표면 스트랩에 의해 접속되어, 결국 예정된 저이렬 마진(margin)이 그들 사이에서 요구된다.
두번째로, 기생 전계 효과 트랜지스터의 효과는 트렌치 캐패시터의 내부 꼭대기에 제공된 산화 칼라(collar)의 존재에 따라 경감되지만, 이는 충분치 않다. 이는 산화 칼라가 P+실리콘 기판에 도달하지 않기 때문이며, 저장 전극은 용량성 절연막을 통해서만 n 웰에 접촉된다. 이 구조에 대해서, 기생 전계 효과 트랜지스터의 효과는 억제되지 않으며, 소스 부분 및 드레인 영역의 일부와 P+실리콘 기판사이에서 누설이 발생한다.
세번째로, 기억 전극, 그에 접속된 소스 및 드레인 영역, 산화 칼라에 의해 형성된 기생 게이트 제어 다이오드(GCD)의 형성으로 인해 n 웰과 P+실리콘 기판 사이에서 누설이 발생한다.
따라서, 본 발명의 목적은 크기가 충분히 축소된 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 전계 효과 트랜지스터의 효과가 소스 및 드레인 영역의 부분과 P+실리콘 기판 사이에서 누설이 없게 하도록 하기 위해 충분하게 억제되는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 n 웰과 P+실리콘 기판 사이에서 누설이 없게 하는 것이다.
본 발명에 따른 반도체 장치는, 반도체 기판 주면상의 제 1 전도형 제 1 불순물 영역과 제 1 불순물 영역상에 형성된 제 2 전도형 제 2 불순물 영역을 가지는 반도체 기판과,
제 2 불순물 영역에 형성된 제 1 전도형 소스 및 드레인 영역을 가지는 절연 게이트형 전계 효과 트랜지스터와,
기억 전극, 상기 기억 전극 둘레의 용량성 절연막, 상기 용량성 절연막의 소정의 상부를 제외하고 용량성 절연막을 둘러싸는 제 1 전도형 불순물층을 포함하는 트렌치 캐패시터를 구비하며,
여기서, 상기 트렌치 캐패시터는 제 2 불순물 여역을 통해 통과하도록 반도체 기판의 제 2 불순물 영역의 면상에 제공되며,
상기 트렌치 캐패시터의 불순물 층은 제 2 전도성형 불순물 층을 통해 소스 및 드레인 영역중 하나에 접속되며, 상기 제 2 전도형 불순물 층은 절연막을 통해 기억 전극에 반대로 대향되며,
기억 전극은 용량성 절연막의 측벽 개구를 통해 소스 및 드레인 영역중 하나의 영역에 접속되어 있다.
본 발명은 첨부한 도면을 참고로 하여 더욱 상세히 설명될 것이다.
본 발명에 따른 양호한 실시예의 반도체 장치를 기술하기 전에, 전술된 종래의 반도체 장치를 제 1 도 및 제 2 도를 참고로 하여 설명한다.
MINT 구조로된 종래의 반도체 장치는 P+기판(201) 상에서 성장된 n 웰상(202)에 제공된다. 트렌치 캐패시터(232)는 소자 분리 수단으로서 역활을 하는 필드 산화막(204)에 따라, 소스 및 드레인 영역(226b, 226c)을 분리한다. 상기 트렌치 캐패시터(232)는 용량성 절연막(216), 상기 용량성 절연막(216)의 상부면을 덮는 산화 칼라(231), 상기 절연막(216)의 트렌치에 묻힌 다결정 실리콘의 기억 전극(222)을 포함한다. 기억 전극(222)은 면 스트립(233)에 의해 소스/드레인 영역(226b)에 접속된다. 상기 산화칼라(231)에 제공에 따라서, 기억 전극(222)은 게이트 전극으로서 기능을 하며, 용량성 절연막(216)은 게이트 절연막으로서, n 웰(202)은 채널 영역으로서 기능을 하며, 소스 및 드레인 영역(226b, 226c)의 부분과 P+실리콘 기판(201) 사이에서 발생하는 기생 FET 의 효과는 전술한 바와 같이 경감한다. 상기 나머지 구조는 SPT 구조의 종래 반도체 장치와 같으며, 소스 및 드레인 영역(226a, 226b, 226c, 226d)은 예로서, 비트 라인(230)에 비트 접촉 홀(229)을 통해 소스/드레인 영역(226a)을 접속하도록, 게이트 전극으로 역활을 하는 워드 라인(224)에 대해 자기 정렬되도록 제공된다.
그러나, 이러한 MINT 구조의 종래의 반도체 장치는 전술된 세가지 단점이 존재한다.
다음에, 양호한 실시예의 반도체 장치는 제 3 도 및 제 4 도에 설명될 것이다. 상기 반도체 장치는 n 기판(제 1 불순물 영역)(101), 상기 n 기판(101)상에 선택적으로 형성된 P 웰(제 2 불순물 영역)(102)을 포함하는 기판 구조체상에 제공되며, 여기서 트렌치 캐패시터(100)는 n 기판(101)의 소정 깊이로 기판면으로부터 P 웰(102)을 지나서 제공된다.
상기 트렌치 캐패시터(100)는 내부면에서 성장된 용량성 절연막(116)과, 용량성 절연막(116)의 트렌치에 묻힌 n+다결성 실리콘의 기억 전극(122)을 포함하도록 구성된다. 기억 전극(122)은 트렌치 개방 개구(108) 둘레에 제공된 트렌치 측벽 접촉홀(119)을 통해 n+소스/드레인 영역(제 3 불순물 영역)(126)에 접속된다. 트렌치 캐패시터(100)는 n 실리콘 기판(101)으로 연장되고 용량성 절연막(116)을 통해 기억 전극(122)에 대면한 n+영역(제 5 불순물 영역)(115)에 의해 둘러싸여 있다. 상기 n+영역(115)은 P+영역(제 6 불순물 영역)(110)과 실리콘 산화막(112)에 의해 n+소스/드레인 영역(126)으로부터 전기적으로 격리된다. 상기 P+영역(110)은 실리콘 산화막(절연막)(112)과 용량성 절연막(116)을 통해 기억 전극(122)에 대향된다.
트렌치 캐패시터(100)에 접속되지 않은 n+소스/드레인 영역(제 4 분순물 영역(126a)은 BPSG 막(128)상에 선택적으로 제공된 비트 접촉홀(129)을 통해 텅스텐 실리사이드 막의 비트라인(130)에 접속된다. 따라서, DRAM 셀은 MOS 트랜지스터에 의해 구성되며, 따라서 상기 DRAM 셀은 게이트 전극으로서 작용을 하는 워드 라인 (124)과 비트 라인(130)에 의해 기록 상태로 되도록 제어되고, MOS 트랜지스터는 턴온되어 전하를 트렌치 측벽 접촉홀(119)을 통해 기억 전극(122)내에 저장하게 된다. 이 양호한 실시예에서, 기억 전극(122)에 대향한 셀 프레이트는 소정 전위가 인가된 n 실리콘 기판(101)과 n+영역(115)으로 이루어진다.
양호한 실시예의 반도체 장치는 아래에서 설명된 프로세스로 제조될 수 있다.
제 5 도에서, P 웰(102)은 대략 30㎛의 깊이로 n 실리콘 기판(101)의 주면상에 선택적으로 형성된다. 다음에는, 채널 스톱을 위해 P+영역(103)이 하부에 제공된 대략 두께가 500nm인 필드 산화막(104)은 선택적 산화 방법에 의해 P 웰(102)의 면상에 형성된다. 그후에, 대략 두께가 40nm 인 실리콘 산화막(105)은 열산화법에 의해 P 웰(102)의 면에 형성되며, 대략 두께가 100nm 인 다결정 실리콘막(106)과 대략 600nm 인 실리콘 산화막(107)은 계속해서 CVD 법에 의해 각각 실리콘 산화막(105)상에 형성된다. 상기 실리콘 산화막(107)은 트렌치를 제공하기 위해 P 웰(102) 및 n 실리콘 기판(101) 에칭시 마스크로서 사용되며, 다결정 실리콘 막(106)은 에칭 마스크로서 사용된 실리콘 산화막(107) 제거시 필드 산화막(104)을 보호하기 위해 마스크로서 사용된다.
제 6 도에서, 제 1 트렌치 개방 개구(108)는 제거될 실리콘 산화막(107), 상기 다결정 실리콘 막(106), 실리콘 산화막(105) 및 필드 산화막(104)을 계속적 에칭으로 함으로써 형성된다.
제 7 도에서, 대략 깊이가 1㎛ 인 제 1 트렌치(109)는 시리리콘의 비등방성 에칭에 의해 P 웰(102)상에 형성된다. 다음에는, 이전에 형성된 P+영역(103)에 접속된 P+영역(110)이 회전 경사 이온 주입법에 의해 제 1 트렌치(109)의 측벽면에 형성되며, n+영역(111)은 실리콘 기판(101)에 대해 수직으로 주입된 이온에 의해 제 1 트렌치(109)의 하부면에 형성된다.
제 8 도에서, 대략 두께가 150nm인 실리콘 산화막은 상기 처리된 기판의 전체면상에 형성되며, 실리콘 산화막(112)은 실리콘 산화막의 비등방성 에칭-백에 의해 제 1 트랜치(109) 측벽에 선택적으로 형성된다. 유사하게, 제 2 트렌치 개방개구(113)는 제 8 도에 도시와 같이 형성된다.
제 9 도에서, 제 2 트렌치(114)는 실리콘의 비등방성 에칭에 의해 P 웰(102)의 면에 대해 깊이가 4㎛ 가 되도록 형성되며, 따라서 제 2 트렌치(114)는 P 웰(102)을 통해 n 실리콘 기판(101)으로 연장된다. 동시에, 싱기 실리콘 산화막(107)은 대략 300nm 두께만큼 에치백(etch back)된다. 그러면, 그때 n+영역(111)을 통해 P+영역(110)에 접속된 n+영역(115)은 회전 경사 이온 주입 방법과 수직이온 주입방법에 의해 제 2 트렌치(114)의 하부면을 포함하는 측벽면상에 형성된다. 상기 n+영역(115)과 n 실리콘 기판(101)은 양호한 실시예의 반도체 장치용 셀 프레이트를 제공한다.
제 10 도에서, 용량성 절연막(116)은 유효 용량값을 제공하기 위해 두께가 6nn인 단일 실리콘 산화막과 동일한 전체 두께를 가진 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막의 3 개의 층을 포함하도록 제공된다. 다음에는, 대략 두께가 600nm 이고 인으로 도프된 다결정 실리콘 막(117)은, 제 2 트렌치(114)가 증착된 막(117)으로 묻히도록 증착된다.
제 11 도에서인 도프된 다결정 실리콘 막(117)과 용량성 절연막(116)으로 계속해서 에치백되며, 이에 따라, 기억 전극(118)은 각각의 셀에 대해 선택적으로 제공된다. 동시에, 상기 실리콘 산화막(107)은 과다한 에칭-백을 방지하기 위해서 상기 에칭-백의 마지막 포인트가 검출되도록, 에칭-백의 보호막으로서 역활을 한다.
제 12 도에서, P 웰(102)의 면에 대하여 대략 깊이가 200nm 인 트렌치 측벽 접촉홀(119)은 실리콘 산화막(107, 112) 및 용량성 절연막(116)의 에칭백에 의해 제 1 트렌치(109)의 개방 개구에 제공된다. 동시에, 다결정 실리콘 막(106)은 에칭백의 보호막으로서 역활을 하며, 따라서 에칭백의 마지막 포인트는 트렌치 측벽 접촉홀(119)의 깊이를 쉽게 제어하기 위해 검출될 수 있다.
제 13 도에서, 대략 두께가 150nm 이며 인으로 도프된 다결정 실리콘 막(120)은, 상기 트렌치 측벽 접촉홀(119)이 안으로 도프된 다결정 실리콘 막(120)으로 묻히도록, 상기 처리된 기판의 전체면에 증착된다. 다음에, n+영역(121)은 열확산 방법에 의해 인 도프된 다결정 실리콘 막(120)으로부터 트렌치 측벽 접촉홀(119)을 통해 P 웰(102)로의 인 확산에 따라 형성된다. 이 n+영역(121)은 다음 단계에서 형성될 소스 및 드레인 영역중 하나의 영역에 접속될 것이다.
제 14 도에서, n+영역(121)에 접속된 기억 전극(122)은 인 다결정 실리콘막(120)과 기억 전극(118)의 에칭백에 의해 얻어진다. 이 에칭-백에 따라, 전술된 다결정 실리콘막(106) 역시 제거된다. 동시에, 실리콘 산화막(105)과 필드 산화막(104) 에칭-백용 보호막으로서 기능함으로써, 에칭백의 마지막 포인트가 검출되어 기억 전극(122)의 높이를 제어할 수 있게 된다. 또한, 상기 실리콘 산화막(105)은 P 웰(102)의 면이 상기 에칭-백에 의해 손상되는 것을 방지함으로써, 양호한 실시예의 반도체 장치에 형성될 MOS 트랜지스터의 특성이 개선된다.
제 15 도에서, 실리콘 산화막(105)은 에칭에 의해 제거되며, 대략 15nm 의 두께를 가지는 실리콘 산화막(123)은 처리된 기판의 전체면상에 열 산화법에 의해 형성된다. 그러면, 대략 두께가 200nm 인 인 도프된 다결정 실리콘 막(124)과 대략 두께가 150nm 인 실리콘 산화막(125)은 연속적으로 CVD 법에 의해 형성되며, 인 도프된 다결정 실리콘 막(124)의 게이트 전극(워드라인)과 다음 단계에서 사용될 실리콘 산화막(125)의 전극 절연 부재를 제공하기 위해 선택적으로 제거된다.
제 4 도를 참조로하면, 마지막으로, n+소스 및 드레인 영역(126 과 126a)은 P 웰(102)로의 P 또는 AS 의 이온 주입과 후속 열 처리에 의해 워드라인(124)과 자기 정렬되도록 형성된다. 동시에, 상기 소스/드레인 영역(126)은 n+영역(121)에 접속된다. 그러면, 대략 두께가 100nm 인 실리콘 산화막은 CVD 방법에 의해 증착되며, 워드 라인(124) 둘레의 실리콘 산화막(127)을 제공하기 위해 에칭 백된다. 다음에, 대략 두께가 400nm 인 BPSG 막(128)은 전극을 절연하기 위해 증착되며, 열처리에 의해 다시 리플로우된다(re-flown). 다음에, 비트 접촉홀(129)은 선택적으로 제공되며, 비트 라인(130)을 제공하기 위해 에치된 대략 150nm의 두께를 가지는 텅스텐 실리사이드막은 스퍼터fld 방법에 의해 형성된다. 따라서, 소정의 구조를 가지는 반도체 장치가 완성된다.
상기에서 기술된 제조 프로세스에 있어서, 포토 마스트는 제 1 트렌치 개방개구(108)(제 6 도)의 형성 단계로부터 기억 전극(122)(제 14 도)의 형성 단계까지의 동안에 사용되지 않는다. 그러므로, 사진 석판 프로세스의 정렬에 있어서 문제가 발생하지 않으며, 결국 사진 석판 프로세스를 실행하는 큰 부담을 줄일 수 있으며, 그것은 메모리 셀 사이즈를 작게 만드는데 매우 유리하다. 또한, 트렌치 캐패시터 형성시에, 기억 전극(122)을 소스/드레인 영역(126)에 접속하기 위한 상호 접속 영역은 상기 트랜치 캐패시터 위에 위치시킬 필요가 없으며, P 웰(102) 면상의 단차는 필드 산화막(104) 형성시의 단차와 동일하여 단차의 정도를 감소시킨다.
다시말해서, 포토마스크는 상기 트렌치 캐패시터를 위해서만 사용됨으로써, 트렌치 캐패시터에 형성된 기억 전극과 MOS 트랜지스터의 소스/드레인 영역이 정렬에러의 문제가 없고 메모리 사이즈를 작게 만들도록 접속될 수 있다.
본 발명에서, 제 6 불순물 영역은, 셀 플레이트의 일부를 형성하며 트렌치 캐패시터을 둘러싸인 제 5 불순물 영역과 기억 전극에 접속된 제 3 불순물 영역(소스/드레인 영역)사이에 존재하며, 기생 FET 및 기생 GCD 의 효과를 억제하기 위해 상기 제 6 불순물 영역이 채널 스토퍼로서 기능을 하도록 트렌치 캐패시터에 형성된 기억 전극에 대향된다.
본 발명이 더욱 명확하게 하기 위해 특정 실시예에 따라 기술되었을지라도, 첨부된 청구범위는 이에 국한되지 않고, 본 명세서에서 제시된 기본 사상에 속하는 기술에 숙련된 사람에서 성취되는 모든 수정과 다른 구성을 구체화하는 것으로 간주되어야 한다. 예로서, n+매립층(매립 : burying)과 P 애피택셜 층은 n 실리콘기판(101)상에 연속해서 제공될 수 있다. 상기 n 실리콘 기판(101)은 n+매립층을 위에 가지는 P 실리콘 기판에 의해 대체될 수 있다. 더구나, P 및, n 전도형은 반도체 장치에서 서로 교환될 수 있으며, 이경우에, 실리콘 기판의 주면상에 선택적으로 형성된 제 1 불순물 영역의 전도형은 소스 및 드레인 영역의 전도형과 같은 형태일 필요성이 존재한다.

Claims (3)

  1. 반도체 장치에 있어서,
    주면상의 제 1 전도형 제 1 불순물 영역과 상기 제 1 불순물 영역상에 형성된 제 2 전도형 제 2 불순물 영역을 가지는 반도체 기판과,
    상기 제 2 불순물 영역에 형성된 제 1 전도형 소스 및 드레인 영역을 가지는 절연 게이트형 전계 효과 트랜지스터와,
    기억 전극, 상기 기억 전극을 둘러싸고 있는 용량성 절연막과, 상기 용량성 절연막의 소정의 상부 부분을 제외하고 용량성 절연막을 둘러싸는 제 1 전도형 불순물 층을 포함하는 트렌치 캐패시터을 구비하며,
    상기 트렌치 캐패시터는 상기 제 2 불순물 영역을 통과하도록 상기 반도체 기판의 제 2 불순물 영역의 면상에 제공되고,
    상기 트렌치 캐패시터의 불순물 층은 상기 소스 및 드레인 영역중 하나의 영역에 제 2 전도형 불순물 층을 통해 접속되고, 상기 제 2 전도형 불순물 층은 절연막을 통해 기억 전극에 대향되며,
    상기 기억 전극은 용량성 절연막의 측벽 개구를 통해 소스 및 드레인 영역중 하나의 영역에 접속되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 트렌치 캐패시터는 소정 깊이만큼 반도체 장치의 제 1 불순물 영역으로 연장되는 것을 특징으로 하는 반도체 장치.
  3. 반도체 장치에 있어서,
    주면상에 제 1 전도형 제 1 불순물 영역이 선택적으로 제공되고, 상기 제 1 불순물 영역상에 제 2 전도형 제 2 불순물 영역이 제공된 반도체 기판과,
    상기 제 2 불순물 영역에 형성된 제 1 전도형의 제 3 및 제 4 불순물 영역이 되는 소스 및 드레인 영경르 가지는 절연 게이트형 전계 효과 트랜지스터와,
    상기 제 3 불순물 영역에 접속된 접촉부를 가지고, 제 2 불순물 영역을 지나도록 제 2 불순물 영역의 면에 제공된 트렌치 캐패시터와,
    상기 접촉부를 제외하고 트렌치 캐패시터의 내부 벽면상에 제공된 용량성 절연막과,
    상기 접촉부를 제외하고 트렌치 캐패시터의 내부 벽면상에서 접촉부에 근접한 부분에 제공된 절연막과,
    상기 용량성 절연막을 커버하기 위해 형성되고, 상기 접촉부에서 제 3 불순물 영역에 접속된 전도체와,
    상기 제 3 불순물 영역으로부터 분리된 부분에서 용량성 절연막을 둘러싸고, 제 1 전도형이 되는 제 5 불순물 영역과,
    제 3 및 제 5 불순물 영역과 접촉하며, 제 2 전도형이 되는 제 6 불순물 영역을 구비하는 것을 특징으로 하는 반도체 장치.
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