JP4326127B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、メモリセルのデータを差動増幅するセンスアンプ回路を備えるダイナミック型半導体記憶装置に関する。より特定的には、この発明は、センスアンプ回路の電源電圧を発生するセンス電源回路の構成に関する。
【０００２】
【従来の技術】
近年のコンピュータおよび情報処理端末の発展に伴い、これらの機器において主記憶として採用されるデバイスへの要求は、より一層高度なものになってきている。すなわち、大規模容量だけでなく、実効的なデータ転送速度の高速化および携帯機器においても利用可能なように低消費電力化が強く求められている。主記憶装置として最も広く利用されているＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）を例にとると、クロック信号に同期してデータの入出力を行なうＳＤＲＡＭ（クロック同期型ＤＲＡＭ）およびクロック信号の立上がりエッジおよび立下がりエッジ両者に同期してデータの入出力を行なうＤＤＲ（ダブル・データ・レート）ＳＤＲＡＭなどに代表される高速データ転送が可能なＤＲＡＭが普及し始めている。
【０００３】
ＤＲＡＭにおいては、メモリセルのキャパシタに電荷の形態で情報を記憶している。このため、ＤＲＡＭセルに書込まれたＨ（ハイ）レベルデータは、そのまま放置するとリーク電流により自然に消滅するため、リフレッシュと呼ばれるデータの再書込動作が定期的に必要となる。
【０００４】
最近のＤＲＡＭにおいては、セルフリフレッシュと呼ばれる動作が仕様で定められている。このセルフリフレッシュ動作モードにおいては、ＤＲＡＭ内部においてタイマにより自動的にリフレッシュタイミングが設定され、この設定されたリフレッシュタイミングで自動的にリフレッシュ動作が行なわれる。このセルフリフレッシュ動作は、ＤＲＡＭへのアクセスが行なわれていない待機時に行なわれる。したがって、このセルフリフレッシュ動作時に消費されるセルフリフレッシュ電流を抑制することにより、ＤＲＡＭの消費電流を低減し、たとえば携帯型の通信情報端末などにおける連続待ち受け時間をより長くすることができる（電池寿命を長くすることができるため）。
【０００５】
セルフリフレッシュ電流の値を決める基本要素は、ビット線の振幅、ビット線の負荷およびリフレッシュ周期である。リフレッシュ周期は、メモリセルのデータ保持能力と密接な関係があり、メモリセルのデータ保持能力が高いほど、リフレッシュ周期を長く設定することができる。このメモリセルのデータ保持能力を回路的に高くする方式として、朝倉らによってＢＳＧ（ブースティッド・センス・グラウンド）方式が提案されている。このＢＳＧ方式の内容については、たとえば、ＩＳＣＣ ダイジェスト・オブ・テクニカル・ペーパーズ、１９９４、第１３０３頁−第１３０８頁に詳細に説明されているが、以下に、このＢＳＧ方式の原理について説明する。
【０００６】
図３５は、従来のＢＳＧ方式を用いたＤＲＡＭのメモリセルアレイの構成を示す図である。図３５において、ＤＲＡＭは、行および列のマトリックス状に配列されるメモリセルＭＣと、各列に対応して配置されるビット線対ＢＬおよび／ＢＬと、メモリセルＭＣの各行に対応して配置されるワード線ＷＬを含む。図３５においては１つのメモリセルＭＣを代表的に示す。メモリセルＭＣは、情報を記憶するためのメモリセルキャパシタＣｓと、ワード線ＷＬ上の信号電圧に応答して導通してメモリセルキャパシタＣｓをビット線ＢＬに接続するＮチャネルＭＯＳトランジスタ(絶縁ゲート型電界効果型トランジスタ)で構成されるアクセストランジスタＭＴを含む。ビット線ＢＬおよび／ＢＬには、寄生容量（ビット線容量）Ｃｂがそれぞれ存在する。
【０００７】
ビット線ＢＬおよび／ＢＬに対し、ビット線イコライズ指示信号ＢＬＥＱに応答してビット線ＢＬおよび／ＢＬを中間電圧Ｖｂｌｅにプリチャージしかつイコライズするビット線イコライズ／プリチャージ回路Ｅ／Ｐと、センスアンプ活性化信号ＳＯＮおよびＺＳＯＰに応答してビット線ＢＬおよび／ＢＬの電圧を差動増幅するセンスアンプ回路Ｓ／Ａが設けられる。
【０００８】
ビット線イコライズ／プリチャージ回路Ｅ／Ｐは、ビット線イコライズ指示信号ＢＬＥＱに応答してビット線ＢＬおよび／ＢＬそれぞれへ、中間電圧Ｖｂｌｅを伝達するプリチャージトランジスタＴＱ７およびＴＱ８と、ビット線イコライズ指示信号ＢＬＥＱに応答してビット線ＢＬおよび／ＢＬを電気的に短絡するイコライズトランジスタＴＱ９を含む。これらのトランジスタＴＱ７−ＴＱ９は、ＮチャネルＭＯＳトランジスタで構成される。中間電圧Ｖｂｌｅは、センス電源電圧Ｖｄｄｓと接地電圧ＧＮＤよりも高い電圧Ｖｂｓｇの中間値、すなわち（Ｖｄｄｓ＋Ｖｂｓｇ）／２の電圧レベルに等しい。
【０００９】
センスアンプ回路Ｓ／Ａは、センスアンプ活性化信号ＳＯＮの活性化時活性化され、ビット線ＢＬおよび／ＢＬのうちの低電位のビット線を放電するＮセンスアンプと、センスアンプ活性化信号ＺＳＯＰの活性化時活性化され、ビット線ＢＬおよび／ＢＬの高電位のビット線を充電するＰセンスアンプを含む。Ｎセンスアンプは、ドレインがビット線ＢＬに接続され、ゲートがビット線／ＢＬに接続されるＮチャネルＭＯＳトランジスタＴＱ１と、ドレインがビット線／ＢＬに接続され、ゲートがビット線ＢＬに接続されるＮチャネルＭＯＳトランジスタＴＱ２と、センスアンプ活性化信号ＳＯＮの活性化時導通し、ＭＯＳトランジスタＴＱ１およびＴＱ２のソースへセンス電源電圧Ｖｓａｎ（＝Ｖｂｓｇ）を伝達するＮチャネルＭＯＳトランジスタＴＱ３を含む。ＢＳＧ方式においては、センス電源電圧Ｖｓａｎが、接地電圧ＧＮＤよりも高い昇圧電圧Ｖｂｓｇの電圧レベルに設定される。
【００１０】
Ｐセンスアンプは、ドレインがビット線ＢＬに接続され、ゲートがビット線／ＢＬに接続されるＰチャネルＭＯＳトランジスタＴＱ４と、ドレインがビット線／ＢＬに接続され、ゲートがビット線ＢＬに接続されるＰチャネルＭＯＳトランジスタＴＱ５と、センスアンプ活性化信号ＺＳＯＰの活性化時導通し、ＭＯＳトランジスタＴＱ４およびＴＱ５のソースへセンス電源電圧Ｖｓａｐを伝達するＰチャネルＭＯＳトランジスタＴＱ６を含む。このセンス電源電圧Ｖｓａｐは、センス電源電圧Ｖｄｄｓレベルである。次に、図３６に示す信号波形図を参照して、このメモリセルＭＣのリフレッシュ動作について説明する。
【００１１】
スタンバイ状態時においては、センスアンプ活性化信号ＳＯＮは、接地電圧ＧＮＤレベルのＬレベルであり、またセンスアンプ活性化信号ＺＳＯＰも、センス電源電圧ＶｄｄｓレベルのＨレベルにあり、センスアンプ回路Ｓ／Ａは非活性状態にある。ビット線イコライズ指示信号ＢＬＥＱは、Ｈレベルの活性状態にあり、ビット線イコライズ／プリチャージ回路Ｅ／Ｐに含まれるＭＯＳトランジスタＴＱ７−ＴＱ９がすべて導通状態となり、ビット線ＢＬおよび／ＢＬは、中間電圧Ｖｂｌｅの電圧レベルにプリチャージされかつイコライズされる。また、ワード線ＷＬは、接地電圧ＧＮＤレベルにあり、メモリセルＭＣのアクセストランジスタＭＴは、非導通状態を維持する。
【００１２】
メモリセルへのアクセスが始まると（リフレッシュサイクルが始まると）、ビット線イコライズ指示信号ＢＬＥＱがＬレベルに立下がり、ビット線イコライズ／プリチャージ回路Ｅ／Ｐが非活性化され、ビット線ＢＬおよび／ＢＬが、中間電圧Ｖｂｌｅレベルでフローティング状態となる。
【００１３】
次いで図示しない行選択回路により、アドレス信号に従ってワード線ＷＬが選択状態へ駆動され、その電圧レベルが上昇する。ワード線ＷＬの電圧レベルが、ビット線ＢＬの電圧レベルよりこのアクセストランジスタのしきい値電圧分高くなると、アクセストランジスタＭＴが導通し始め、ビット線ＢＬとメモリセルキャパシタＣｓの間で電荷が移動する。図３６においては、メモリセルＭＣがＨレベルのデータを記憶しており、ビット線ＢＬの電圧レベルが上昇する場合の動作波形が示される。
【００１４】
ビット線／ＢＬには、メモリセルは接続されていないため、ビット線／ＢＬは、中間電圧Ｖｂｌｅレベルを維持する。
【００１５】
ビット線ＢＬおよび／ＢＬの電圧差が十分に拡大されると、センスアンプ活性化信号ＳＯＮおよびＺＳＯＰが活性化される。センスアンプ活性化信号ＳＯＮが活性化されてＨレベルとなると、センスアンプ回路Ｓ／ＡにおいてはＭＯＳトランジスタＴＱ３が導通し、ＭＯＳトランジスタＴＱ１およびＴＱ２のソースへセンス電源電圧Ｖｓａｎを伝達する。Ｎセンスアンプが活性化され、低電位のビット線／ＢＬがセンス電源電圧Ｖｓａｎ（＝Ｖｂｓｇ）レベルへ放電される。一方、センスアンプ活性化信号ＺＳＯＰが活性化されてＬレベルとなると、センスアンプ回路Ｓ／ＡにおいてＭＯＳトランジスタＴＱ６が導通し、ＭＯＳトランジスタＴＱ４およびＴＱ５のソースへセンス電源電圧Ｖｓａｐが伝達され、Ｐセンスアンプが活性化される。このＰセンスアンプにより、高電位のビット線ＢＬがセンス電源電圧Ｖｓａｐ（＝Ｖｄｄｓ）レベルに充電される。
【００１６】
ワード線ＷＬは、センス電源電圧Ｖｄｄｓよりも高い高電圧Ｖｐｐレベルにある。したがって、ビット線ＢＬ上のセンス電源電圧ＶｄｄｓレベルのＨレベルデータは、アクセストランジスタＭＴにおけるしきい値電圧損失の影響を受けることなくメモリセルキャパシタＣｓへ伝達される。これにより、メモリセルＭＣのＨレベルデータの再書込およびリフレッシュが完了する。メモリセルＭＣがＬレベルデータを格納している場合には、同様、メモリセルキャパシタＣｓへセンス電源電圧Ｖｓａｎ（＝Ｖｂｓｇ）レベルの電圧が伝達されて同様にリフレッシュが行なわれる。したがって、メモリセルに格納されるデータの電圧レベルについては、Ｈレベルデータの電圧レベルは、センス電源電圧Ｖｄｄｓのレベルに等しく、また、Ｌレベルデータは、センス電源電圧Ｖｓａｎ（Ｖｂｓｇ）の電圧レベルに等しくなる。
【００１７】
リフレッシュサイクルが完了すると、まず、ワード線ＷＬが非選択状態へ駆動され、次いでセンスアンプ活性化信号ＳＯＮおよびＺＳＯＰが順次非活性化される。これにより、メモリセルＭＣには、リフレッシュされたデータが格納される。次いで、ビット線イコライズ指示信号ＢＬＥＱが活性状態のＨレベルとなり、ビット線イコライズ／プリチャージ回路Ｅ／Ｐが活性化され、ビット線ＢＬおよび／ＢＬが中間電圧Ｖｂｌｅレベルにプリチャージされかつイコライズされる。
【００１８】
ＢＳＧ方式においては、センス電源電圧Ｖｓａｎを接地電圧ＧＮＤよりも高い電圧Ｖｂｓｇレベルに設定する。以下、このＢＳＧ方式においてセンス電源電圧Ｖｓａｎを接地電圧ＧＮＤよりも高い電圧レベルに設定した場合の効果について説明する。
【００１９】
図３７は、メモリセルＭＣの断面構造を概略的に示す図である。図３７において、メモリセルＭＣは、半導体基板表面に間をおいて形成される高濃度Ｎ型不純物領域５０２ａおよび５０２ｂと、これらの不純物領域５０２ａおよび５０２ｂの間のチャネル領域上にゲート絶縁膜５０３を介して形成される導電層５０４と、不純物領域５０２ａに電気的に接続される導電層５０５を含む。これらの導電層５０４および５０５上に、２層の層間絶縁膜５０６ａおよび５０６ｂが形成される。導電層５０４がワード線ＷＬとなり、導電層５０５がビット線ＢＬとなる。
【００２０】
メモリセルＭＣは、さらに、層間絶縁膜５０６ａおよび５０６ｂに形成されるコンタクト孔を介して不純物領域５０２ｂに電気的に接続する導電層５１０と、導電層５１０の上部に対向して配置される導電層５１４を含む。導電層５１０は、その上部断面形状がＵ字形状に形成されており、導電層５１４は、この導電層５１０の上部領域においてキャパシタ絶縁膜５１２を介してＵ字形状内に延在する突出部５１４ａを含む。導電層５１０が、アクセストランジスタＭＴとメモリセルキャパシタＣｓの接続ノード、すなわちストレージノードＳＮとして作用する。メモリセルキャパシタＣｓは、この導電層５１０と導電層５１４がキャパシタ絶縁膜５１２を介して対向する領域において形成される。
【００２１】
この図３７においては、メモリセルＭＣは、スタックトキャパシタ構造を有しているが、このスタックトキャパシタは、他の円筒形、フィン形、断面Ｔ字形状などのいずれの構成を有してもよい。
【００２２】
今、この図３７に示すメモリセルＭＣにおいて、ワード線ＷＬが接地電圧ＧＮＤレベルに保持されており、ビット線ＢＬには、ビット線電圧Ｖｂｌが印加され、ストレージノードＳＮには、Ｈレベルデータに対応する電圧Ｖｃｈが保持されている状態を考える。セルプレート電極層ＣＰとして作用する導電層５１４へは、セルプレート電圧Ｖｃｐ（＝（Ｖｂｓｇ＋Ｖｄｄｓ）／２）が印加される。
【００２３】
メモリセルＭＣにおける主なリーク源としては、（１）メモリセルキャパシタＣｓにおける不純物領域５０２ｂとＰ基板（Ｐ型半導体基板）５００の間のＰＮ接合を介してＰ基板５００へ流れるリーク電流Ｉｌｓ、および（２）アクセストランジスタのサブスレッショルド特性により決定されるビット線ＢＬ方向へのリーク電流Ｉｌｂが挙げられる。
【００２４】
Ｐ型基板５００へのリーク電流Ｉｌｓの大きさは、不純物領域５０２ｂとＰ型基板５００の間のＰＮ接合に印加される電圧差Ｖｐｎに依存し、この電圧差Ｖｐｎが大きいほどリーク電流Ｉｌｓが大きくなる。図３７においては、ストレージノードＳＮの電圧が、Ｈレベルデータに相当する電圧Ｖｃｈであり、Ｐ型基板５００へは、バイアス電圧Ｖｂｂが印加されているため、この電圧差Ｖｐｎは、次式で表わされる。
【００２５】
Ｖｐｎ＝Ｖｃｈ−Ｖｂｂ
一方、アクセストランジスタを介してビット線ＢＬへ流れるリーク電流Ｉｌｂは、アクセストランジスタのゲート−ソース間電圧Ｖｇｓとしきい値電圧Ｖｔｈの差により、次式で表わされる。
【００２６】
Ｉｌｂ＝Ｉｌｂ０・１０＾（ＶＧＳ−Ｖｔｈ）／Ｓ…（１）
ここで、「＾」は、べき乗を示す。上式（１）において、Ｉｌｂ０は、しきい値電圧Ｖｔｈを定義する電流値、Ｓは、トランジスタ構造およびプロセス的に決定される係数であり、ｄＶｇｓ／ｄｌｏｇＩｄで表わされる。ここで、Ｉｄは、ドレイン電流を示す。
【００２７】
上式（１）においては、リーク電流Ｉｌｂは、一見、アクセストランジスタが接続するビット線ＢＬの電圧Ｖｂｌに依存しないように見える。しかしながら、しきい値電圧Ｖｔｈは、基板−ソース間電圧Ｖｂｓ＝Ｖｂｂ−Ｖｂｌに依存しており、ビット線電圧、すなわちソース電圧Ｖｂｌが低いほど、基板−ソース間電圧Ｖｂｓの絶対値が小さくなり、しきい値電圧Ｖｔｈは小さくなる。
【００２８】
たとえば、リフレッシュ対象となっているメモリブロック内において、非選択ワード線に接続されるメモリセルのうち対応のビット線ＢＬがＬレベルデータ（従来の場合、このビット線電圧Ｖｂｌは、接地電圧ＧＮＤに等しい）に振れている場合、この非選択ワード線に接続されるメモリセルのアクセストランジスタは、ワード線ＷＬが接地電圧ＧＮＤレベルであっても、その基板−ソース間電圧Ｖｂｓの絶対値が小さくなり、ビット線リーク電流Ｉｌｂが大きくなる。上式（１）から理解されるように、しきい値電圧Ｖｔｈが僅か０．１Ｖ振れたとしても、通常、Ｓファクタは０．１Ｖ程度であるため、ビット線リーク電流Ｉｌｂは１０倍程度変動する。
【００２９】
上述のようなビット線リーク電流Ｉｌｂを抑制するために、図３８（Ａ）に示すように、Ｐ型基板５００へのバイアス電圧Ｖｂｂを負電圧に設定することが考えられる。この基板バイアス電圧Ｖｂｂを負方向に深いバイアス電圧に設定すれば、基板−ソース間電圧Ｖｂｓの絶対値を大きくでき、応じてしきい値電圧Ｖｔｈを大きくでき、ビット線リーク電流Ｉｌｂを抑制することができる。しかしながら、逆に、この不純物領域５０２ｂとＰ型基板５００の間のＰＮ接合に印加される電圧差Ｖｐｎが大きくなり、基板リーク電流Ｉｌｓが増加する。センス電源電圧Ｖｄｄｓは、ストレージノードＳＮのＨレベルデータに対応する電圧Ｖｃｈの電圧レベルを決定している。この深い負方向の基板バイアスにより、基板リーク電流Ｉｌｓが大きくなった場合、センス電源電圧Ｖｄｄｓを低くすると、Ｈレベルデータを長期にわたって保持するのが困難となる。一方、ＢＳＧ方式は以下の利点を与える。
【００３０】
（ａ） 図３８（Ｂ）に示すように、バックゲートバイアス電圧（Ｐ型基板のバイアス電圧Ｖｂｂ）が、接地電圧ＧＮＤレベルに設定され、一方、ビット線ＢＬ（または／ＢＬ）にＬレベルデータに対応する電圧として正の電圧Ｖｂｓｇが印加される。ワード線ＷＬは、非選択状態のときには、接地電圧ＧＮＤレベルである。したがって、このアクセストランジスタＭＴのゲート−ソース間電圧Ｖｇｓは、負電圧の−Ｖｂｓｇとなる。
【００３１】
すなわち、負電圧をＰ型基板５００に印加しなくても、アクセストランジスタＭＴのゲート−ソース間電圧Ｖｇｓを負に設定することができ、またこのアクセストランジスタのソース不純物領域５０２ａとＰ型基板５００の間のＰＮ接合に印加される電圧Ｖｂｓも逆バイアス状態となり、ビット線リーク電流Ｉｌｂを低減することができる。
【００３２】
（ｂ） また、Ｐ型基板５００へは接地電圧ＧＮＤが印加されるため、このストレージノードＳＮにおける不純物領域５０２ｂとＰ型基板５００の間のＰＮ接合に印加される電圧差Ｖｐｎは、Ｈレベルデータの電圧Ｖｃｈに等しくなる。この基板電圧の負電圧から接地電圧への変更分だけ、このストレージノードのＰＮ接合に印加される電圧差を小さくすることができ、応じて、ストレージノードＳＮのＰＮ接合を介して流れる基板リーク電流Ｉｌｓを低減することができる。
【００３３】
（ｃ） また、ビット線ＢＬのプリチャージ電圧は、ビット線振幅の１／２とする必要があるため、図３６に示すように、ビット線プリチャージ電圧（中間電圧）Ｖｂｌｅは、Ｖｄｄｓ／２＋Ｖｂｓｇ／２となる。このプリチャージ電圧が、センス電源電圧Ｖｄｄｓレベルにまで充電されるため、このビット線振幅ｄＶｂｌを、ビット線を接地電圧ＧＮＤレベルにまで駆動する構成に比べて、Ｖｂｓｇ／２だけ小さくすることができ、応じて消費電流を低減することができる。
【００３４】
上記（ａ）および（ｂ）により、Ｈレベルデータが消失する速度が緩和されるため、応じてリフレッシュ間隔を長く設定することができる。逆に言えば、従来と同じリフレッシュ間隔が許されるならば、センス電源電圧Ｖｄｄｓを低下させることができる。したがって、この場合、上記（ｃ）により、ビット線振幅ｄＶｂｌを低減することができ、応じてセンスアンプ回路動作時におけるビット線充放電時のセンス電流を大幅に低減することができる。
【００３５】
【発明が解決しようとする課題】
上述のように、ＢＳＧ方式は、センス電流の低減およびリフレッシュ特性の改善という優れた利点を有している。アクセストランジスタの基板領域すなわちバックゲートへ印加されるバイアス電圧Ｖｂｂは、接地電圧ＧＮＤに等しく、負のバイアス電圧を印加する必要がなく、回路構成が簡略化される。しかしながら、このビット線ＢＬのＬレベル電圧（＝Ｖｂｓｇ）は、接地電圧ＧＮＤよりも、０．４−０．５Ｖ程度高い電圧レベルである。中間電圧レベルにプリチャージされたビット線を放電してビット線を電圧Ｖｂｓｇレベルに保持する必要があり、このビット線昇圧センス接地電圧Ｖｂｓｇを発生する回路は、比較的大きな電流駆動力を有することが要求される（一度に多数のビット線の放電が行なわれるため、このビット線放電電流を吸収する必要がある）。したがって、たとえば、ＰチャネルＭＯＳトランジスタをダイオード接続して利用する場合、そのしきい値電圧のばらつきおよび温度依存性などの問題があり、直流的に安定なビット線昇圧センス接地電圧Ｖｂｓｇを発生させるのが困難である。
【００３６】
また、センスアンプ回路が活性化されてセンス動作を開始した直後に、大きなビット線放電電流が流れる。このビット線放電電流による影響を抑制して、昇圧センス接地電圧Ｖｂｓｇの過渡的な変動を抑制するために、この昇圧センス接地電圧Ｖｂｓｇを発生する回路に、非常に高い電流駆動能力およびその安定に電圧レベルを保持する能力が要求される。したがって、このＢＳＧ方式においては、過渡的な変動を含め、常に安定して昇圧センス接地電圧Ｖｂｓｇをセンス接地電圧として発生しかつ供給することが大きな技術的な課題となる。
【００３７】
このようなＢＳＧ方式の課題を解決するために、河野等により、１９９９シンポジウム・オン・ＶＬＳＩサーキッツ、ダイジェスト・オブ・テクニカル・ペーパーズ、「低電力ＤＲＡＭ用の新規なレベルコントローラを備えるプリチャージキャパシタ補助センス（ＰＣＡＳ）方式（“A Precharged-Capacitor-Assisted Sensing（PCAS）scheme with Novel Level Controller for Low Power DRAMs”）」、第１２３頁ないし第１２４頁に新規なセンス方式（ＰＣＡＳ方式と以下称す）が提案されている。
【００３８】
このＰＣＡＳ方式においては、センス動作時に必要となるビット線充放電電荷に合わせて、予めデカップル容量をプリチャージしておき、センスアンプ回路動作時に、このデカップル容量をセンス電源線／センス接地線に結合することにより、ビット線ＢＬまたは／ＢＬ上に、正確な電圧レベルの昇圧センス接地電圧Ｖｂｓｇを発生させる。また、センス電源線／センス接地線の電圧変動に起因してセンスアンプ回路のＭＯＳトランジスタのゲート−ソース電圧Ｖｇｓの絶対値が小さくなるのを防止でき、センス動作を高速化することができる。
【００３９】
しかしながら、この昇圧センス接地電圧Ｖｂｓｇの電圧レベルが変動するのは、センスアンプ回路が動作するセンス期間のみならず、選択列に対応するセンスアンプ回路を内部データ線に結合する場合にも生じる。すなわち、内部データ線対は、通常、Ｈレベルにプリチャージされており、この内部電源線のプリチャージ電圧より、センスアンプ回路およびビット線対に電荷が流入し、このため、昇圧センス接地電圧Ｖｂｓｇの電圧レベルが変動する。
【００４０】
上述のＰＣＡＳ方式の場合、センス期間中の過渡期においては、昇圧センス接地電圧Ｖｂｓｇを安定化させることはできる。このデータの書込／読出を行なう際の昇圧センス接地電圧Ｖｂｓｇの安定化については、デカップル容量がセンス電源線／センス接地線に、このセンスアンプ回路の活性化期間中結合されるため、センス電源線およびセンス接地線上の電圧の変動を抑制することができるものの、十分にこのデータの書込／読出時においても昇圧センス接地電圧の電圧レベルを安定化させることに対する有効な対策については、特に考慮していなかった。
【００４１】
特に、このデータ書込／読出時において、昇圧センス接地電圧Ｖｂｓｇの電圧レベルが上昇した場合、ビット線間の電圧差が小さくなることにより、センスアンプ回路の安定性が悪くなる可能性がある。また、メモリセルのＬレベルデータの電圧レベルが上昇するため、Ｌレベルデータの読出しマージンが失われ、データ誤読出しなどの不良が発生する原因となる可能性がある。
【００４２】
それゆえ、この発明の目的は、センスアンプ回路の電源供給電圧（ハイレベル電源電圧およびローレベル電源電圧両者を含む）を安定に一定レベルに保持することのできる半導体記憶装置を提供することである。
【００４３】
この発明の他の目的は、センス動作時およびデータアクセス時において安定にセンスアンプ回路の電源供給電圧を保持することのできる半導体記憶装置を提供することである。
【００４４】
この発明のさらに他の目的は、センスアンプ回路の活性化期間中全体にわたって安定にセンスアンプ回路の電源供給電圧を発生することのできる半導体記憶装置を提供することである。
【００４５】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、要約すれば、第１のセンス電源電圧供給線の電荷移動量をモニタし、このモニタした移動電荷量に応じた電荷移動を第２のセンス電源電圧供給線においても生じさせる。
【００４６】
すなわち、この発明の第１の観点に係る半導体記憶装置は、第１および第２のセンス電源電圧供給線と、行列状に配列される複数のメモリセルと、メモリセル各列に対応して設けられ、各々に対応の列のメモリセルが接続する複数のビット線対と、ビット線対に対応して設けられ、活性化時第１および第２のセンス電源電圧供給線から動作電源電圧を受けて対応のビット線対の電圧を差動増幅するためのセンスアンプ回路と、センスアンプの活性化時、基準電圧と第１のセンス電源電圧供給線の電圧とを比較し、該比較結果に従って第１のセンス電源電圧供給線と第１の電源ノードとの間で電荷を移動させるセンス電源回路と、このセンス電源回路の移動電荷量をモニタし、該モニタした電荷量に応じた量の電荷を第２のセンス電源電圧供給線と第２の電源ノードとの間で移動させるレベル制御回路を備える。
【００４７】
好ましくは、センス電源回路は、基準電圧と第１のセンス電源電圧供給線の電圧とを比較し、該比較結果を示す信号を出力するための比較回路と、第１の電源ノードと第１のセンス電源電圧供給線との間に結合され、この比較回路の出力信号に従ってコンダクタンスが変化する第１の可変コンダクタンス素子を備える。この第１の可変コンダクタンス素子を介して第１の電源ノードと第１のセンス電源電圧供給線との間で電荷が移動する。
【００４８】
レベル制御回路は、好ましくは、この比較回路の出力信号に応答してコンダクタンスが変化する第２の可変コンダクタンス素子と、この第２の可変コンダクタンス素子と第２のセンス電源電圧供給線と第２の電源ノードとの間に結合され、第２の可変コンダクタンス素子を介して移動する電荷が形成する電流のミラー電流を第２のセンス電源電圧供給線と第２の電源ノードとの間で流すカレントミラー回路を備える。
【００４９】
好ましくは、カレントミラー回路のミラー比は、第１の可変コンダクタンス素子の電荷供給力と第２の可変コンダクタンス素子の電荷供給力の比の逆数に実質的に等しくされる。
【００５０】
レベル制御回路は、好ましくは、センスアンプ回路がセンス動作を行なうセンス期間を含む所定期間活性化され、またセンス電源回路は、センスアンプ回路が活性状態にある間活性化される。
【００５１】
好ましくは、さらに、レベル制御回路の非活性化時活性化され、第２の基準電圧と第２のセンス電源電圧供給線の電圧とを比較し、該比較結果に従って第２のセンス電源電圧供給線の電圧レベルを調整する電圧調整回路が設けられる。
【００５２】
この発明の別の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対と、第１のセンス電源電圧供給線と、第２のセンス電源電圧供給線と、複数のビット線対に対応して設けられ、かつ活性化時第１および第２のセンス電源電圧供給線の電圧を動作電源電圧として使用して対応のビット線対の電圧を差動増幅するための複数のセンスアンプ回路と、列選択時、複数のビット線対の選択列に対応して配置されたビット線対に結合される内部データ線対と、この内部データ線対の読出されたデータを増幅するための読出アンプ回路と、この読出アンプ回路の活性化時、第１のセンス電源電圧供給線の電圧と第１の基準電圧とを比較し、該比較結果に従って第１の電源ノードと第１のセンス電源電圧供給線との間で電荷の移動を生じさせるセンス電源回路と、このセンス電源回路の移動電荷量をモニタし、このモニタした移動電荷量に応じた量の電荷の移動を、第２のセンス電源電圧供給線と第２の電源ノードとの間で生じさせるレベル制御回路とを備える。
【００５３】
好ましくは、読出アンプ回路は、内部データ線対とアンプ内部ノードとを結合する読出ゲートと、このアンプ内部ノードのデータを増幅しかつラッチする読出アンプと、読出アンプの非活性化時読出データ線対を第１のセンス電源電圧供給線の電圧レベルに等しい電圧レベルにプルアップするプルアップ回路とを含む。
【００５４】
好ましくは、内部データ線対を第１のセンス電源電圧供給線の電圧レベルに設定する電圧設定回路が設けられる。この電圧設定回路は、列選択時非活性化される。
【００５５】
この発明のさらに他の観点に従う半導体記憶装置は、行列状に配列される複数のメモリセルと、メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対と、第１のセンス電源電圧供給線と、第２のセンス電源電圧供給線と、ビット線対に対応して設けられ、活性化時第１および第２のセンス電源電圧供給線の電圧を動作電源電圧として使用して対応のビット線対の電圧を差動増幅してラッチする複数のセンスアンプ回路と、列選択時、選択列に接続される内部データ線対と、書込動作時活性化され、この内部データ線対を書込データに応じて駆動する書込ドライバと、この書込ドライバの活性化時活性化され、第１のセンス電源電圧供給線と第１の電源ノードとの間で電荷を移動させるセンス電源回路と、このセンス電源回路の移動させる電荷量をモニタし、該モニタした電荷量に応じた量の電荷を第２のセンス電源電圧供給線と第２の電源ノードとの間で生じさせるレベル制御回路を備える。
【００５６】
好ましくは、このセンス電源回路およびレベル制御回路は、センスアンプ回路のセンス動作期間さらに活性化される。
【００５７】
好ましくは、第１のセンス電源電圧供給線は、ハイレベルのセンス電源電圧を伝達し、第２のセンス電源電圧供給線は、接地電圧よりも高いローレベル電圧を伝達する。
【００５８】
好ましくは、容量素子と、第２のセンス電源電圧供給線にセンスアンプ回路の活性化時この容量素子を結合しかつセンスアンプ回路の非活性化時この容量素子を第２の電源ノードに結合する切換回路が設けられる。
【００５９】
好ましくは、さらに、活性化時選択メモリセルの読出データを増幅するための読出アンプ回路が設けられる。レベル制御回路は、このセンスアンプ回路の活性化時において読出回路の活性化時に活性化される。
【００６０】
また好ましくは、さらに、第２のセンス電源電圧供給線に結合される容量素子と、センスアンプ回路の非活性化時この第２のセンス電源電圧供給線を第２の電源ノードに結合するプリチャージ回路がさらに設けられる。
【００６１】
また、好ましくは、第１のセンス電源電圧供給線に結合される容量素子と、このセンスアンプ回路の非活性化時第１のセンス電源電圧供給線を第３の電源ノードに結合するプリチャージ回路が設けられる。
【００６２】
また、好ましくは、活性化時選択メモリセルへ書込データを伝達するための書込ドライブ回路が設けられる。レベル制御回路は、このセンスアンプ回路の活性化時において読出ドライブ回路の活性化時活性化される。
【００６３】
この書込ドライブ回路が設けられる構成においても、好ましくは、さらに、第２のセンス電源電圧供給線に結合される容量素子と、センスアンプ回路の非活性化時この第２のセンス電源電圧供給線を第２の電源ノードに結合するプリチャージ回路が設けられる。
【００６４】
また、好ましくは、書込ドライブ回路を設ける構成においても、第１のセンス電源電圧に供給される容量素子と、このセンスアンプ回路の非活性化時第１のセンス電源電圧供給線を第３の電源ノードに結合するためのプリチャージ回路がさらに設けられる。
【００６５】
好ましくは、列選択動作の非活性化時、内部データ線対を周辺電源電圧レベルに設定する電圧設定回路と、この内部データ線へデータの書込または読出を行なうための書込／読出回路と、この書込／読出回路の活性化時活性化され、第２の基準電圧と周辺電源電圧供給線の電圧とを比較し、該比較結果に従って周辺電源電圧伝達線と第４の電源ノードとの間に電荷の移動を生じさせる周辺電源回路と、書込／読出回路により第３の電源電圧供給線において移動した電荷量をモニタし、該モニタした移動電荷量に対応する量の電荷を、第２のセンス電源電圧供給線と第５の電源ノードとの間で生じさせる第２のレベル制御回路がさらに設けられる。この第４の電源ノードは、第２の電源ノードと同じ電圧レベルの電圧を供給する。
【００６６】
好ましくは、センス電源回路は、各バンクごとに設けられ、また、レベル制御回路は複数のバンクに共通に設けられる。
【００６７】
好ましくは、センス電源回路およびレベル制御回路は、一方が対応のセンス電源電圧供給線から対応の電源ノードへの電荷を移動させるとき、他方が、対応の電源ノードから対応のセンス電源電圧供給線へ電荷を移動させる。
【００６８】
一方のセンス電源電圧供給線の移動電荷量は、センスアンプ回路により消費される電荷量に対応しており、このセンスアンプ回路の使用する電荷が、第２のセンス電源電圧供給線に伝達される。したがって、このセンス電源回路において生じた電荷移動量に対応する電荷移動量を、第２のセンス電源電圧供給線においても生じさせることにより、第２のセンス電源電圧供給線の第２のセンス電源電圧の電圧レベルを安定化させることができる。これにより、たとえ昇圧センス接地電圧が用いられる構成であっても、このセンス動作時またはデータの書込／読出時においてローレベルセンス電源電圧を安定化させることができ、高速かつ正確なセンス動作およびデータの書込／読出を行なうことができる。
【００６９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。図１において、半導体記憶装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイ１を含む。このメモリセルアレイ１においては、メモリセルＭＣの各行に対応してワード線ＷＬが配設され、またメモリセルＭＣの各列に対応してビット線対ＢＬＰが配置される。
【００７０】
この半導体記憶装置は、さらに、メモリセルアレイ１のアドレス指定された行に対応するワード線ＷＬを選択状態へ駆動するための行選択回路２と、メモリセルアレイ１のビット線対ＢＬＰにそれぞれ対応するセンスアンプ回路を含み、活性化時ビット線対ＢＬＰの電圧を差動増幅するセンスアンプ回路群３と、外部から与えられる動作モード指示信号（コマンド）ＣＭＤが行選択を指示するとき行選択回路２の動作を制御し、かつセンス動作活性化信号ＳＥを活性化する行系制御回路４と、この行系制御回路４からのセンス動作活性化信号ＳＥの活性化に応答してセンスアンプ活性化信号ＳＯＮおよびＺＳＯＰを活性化してセンスアンプ回路群３へ与えるセンス制御回路５を含む。センスアンプ回路群３に含まれるセンスアンプ回路は、このセンスアンプ活性化信号ＳＯＮおよびＺＳＯＰの活性化時、センス電源電圧供給線ＨＰＬおよびＬＰＬの電圧を動作電源電圧として使用して、対応のビット線対ＢＬＰの電圧を差動増幅する。
【００７１】
この半導体記憶装置は、さらに、センス動作活性化信号ＳＥの活性化時、このセンス電源電圧供給線（以下、ハイレベルセンス電源線と称す）ＨＰＬの電圧レベルを調整するＨＰＬレベル制御回路６と、センス動作活性化信号ＳＥの活性化時このＨＰＬレベル制御回路６によりハイレベルセンス電源線ＨＰＬに供給された電荷量をモニタし、該モニタした電荷量に応じた量の電荷を、センス電源電圧供給線（以下、ローレベルセンス電源線と称す）ＬＰＬから放出する、ＬＰＬ制御回路７を含む。ＨＰＬレベル制御回路６は、外部電源電圧Ｖｅｘからセンス電源電圧を生成して、ハイレベルセンス電源線ＨＰＬに伝達する。ローレベルセンス電源線ＬＰＬには、電源投入時に昇圧センス接地電圧Ｖｂｓｇを発生するスタートアップ回路８が結合される。電源投入時などの場合において、通常動作が開始される前に接地電圧ＧＮＤよりも高い昇圧センス接地電圧Ｖｂｓｇレベルまでにローレベルセンス電源線ＬＰＬを充電する。
【００７２】
図２は、図１に示すメモリセルアレイ１およびセンスアンプ回路群３の構成を示す図である。図２においては、ビット線対ＢＬおよびＺＢＬに関連する部分の構成を示す。このビット線ＢＬとワード線ＷＬの交差部に対応してメモリセルＭＣが配置され、ビット線対ＢＬおよびＺＢＬに対してセンスアンプ回路Ｓ／Ａが配置される。ビット線ＢＬおよびＺＢＬには、またビット線イコライズ指示信号ＢＬＥＱの活性化に応答して、中間電圧Ｖｂｌｅレベルにビット線ＢＬおよびＺＢＬレベルにプリチャージしかつイコライズするビット線イコライズ／プリチャージ回路Ｅ／Ｐが設けられる。
【００７３】
センスアンプ回路Ｓ／Ａは、図３５に示す従来と同様、ＮチャネルＭＯＳトランジスタＴＱ１およびＴＱ２で構成されるＮセンスアンプと、ＰチャネルＭＯＳトランジスタＴＱ４およびＴＱ５で構成されるＰセンスアンプを含む。このＰセンスアンプおよびＮセンスアンプによりセンスアンプＳＡが形成される。
【００７４】
センスアンプ回路Ｓ／Ａは、さらに、センスアンプ活性化信号ＺＳＯＰの活性化に応答してＭＯＳトランジスタＴＱ４およびＴＱ５のソースノードをハイレベルセンス電源線ＨＰＬに結合するセンスアンプ活性化トランジスタ（ＰチャネルＭＯＳトランジスタ）ＴＱ６と、センスアンプ活性化信号ＳＯＮの活性化に応答して導通し、ＭＯＳトランジスタＴＱ１およびＴＱ２のソースをローレベルセンス電源線ＬＰＬに結合するセンスアンプ活性化トランジスタ（ＮチャネルＭＯＳトランジスタ）ＴＱ３を含む。
【００７５】
ビット線イコライズ／プリチャージ回路Ｅ／Ｐは、図３５に示す従来の構成と同様、プリチャージ用のＮチャネルＭＯＳトランジスタＴＱ７およびＴＱ８と、イコライズ用のＮチャネルＭＯＳトランジスタＴＱ９を含む。メモリセルＭＣは、メモリセルキャパシタＣｓと、ワード線ＷＬの電圧に応答してビット線ＢＬにキャパシタＣｓを結合するアクセストランジスタＭＴを含む。ビット線ＢＬおよびＺＢＬには、それぞれ寄生容量（ビット線容量）Ｃｂが存在する。なお、センスアンプ回路Ｓ／Ａにおいてセンスアンプ活性化トランジスタＴＱ６およびＴＱ３が設けられる様に説明している。しかしながら、通常は、メモリブロック（サブワード線単位のブロック）などの複数のセンスアンプＳＡに対しこれらのトランジスタＴＱ３およびＴＱ６の対が１つ設けられる。次に、この図２に示すセンスアンプ回路の動作を、図３に示す信号波形図を参照して説明する。
【００７６】
今、メモリセルＭＣに、Ｌレベルデータが格納されている状態を考える。時刻Ｔ１以前は、この半導体記憶装置はスタンバイ状態時にあり、ビット線イコライズ指示信号ＢＬＥＱはＨレベルである。したがってビット線ＢＬおよびＺＢＬは、ともに、中間電圧Ｖｂｌｅにプリチャージされかつイコライズされている。ここで、中間電圧Ｖｂｌｅは、メモリセルＭＣに格納されるＨレベルデータとＬレベルデータの中間値Ｖｂｌｅｑ（＝（Ｖｄｄｓ＋Ｖｂｓｇ）／２）に保持されている。なお、基板バイアス電圧Ｖｂｂは、接地電圧ＧＮＤに設定されているＢＳＧ方式を想定する。
【００７７】
外部からのロウアクセス（行選択）を指示するロウアクセスコマンドが与えられると、ビット線イコライズ指示信号ＢＬＥＱがまず、Ｌレベルの非活性状態となり、ビット線イコライズ／プリチャージ回路Ｅ／Ｐが非活性化される。応じて、ビット線ＢＬおよびＺＢＬへのプリチャージ動作が停止され、これらのビット線ＢＬおよびＺＢＬは、中間電圧Ｖｂｌｅｑレベルでフローティング状態となる。
【００７８】
次いで、ローアクセスコマンドに従ってそのときに与えられたアドレス信号に従って行選択動作が行なわれる。この行選択動作に従って、時刻Ｔ２において、アドレス指定された行に対応するワード線ＷＬの電圧レベルが上昇する。このワード線ＷＬの電圧レベルが上昇すると、メモリセルＭＣにおいてアクセストランジスタＭＴが導通し、メモリセルキャパシタＣｓに格納されるデータの論理レベルに応じてビット線ＢＬおよびＺＢＬに電圧差が生じる。今、メモリセルＭＣには、Ｌレベルデータが格納されており、ビット線ＢＬの電圧レベルが低下する。
【００７９】
時刻Ｔ３において、センス動作活性化信号ＳＥに従ってセンスアンプ活性化信号ＺＳＯＰおよびＳＯＮが活性状態のＬレベルおよびＨレベルへそれぞれ駆動される。センスアンプＳＡが、センスアンプ活性化トランジスタＴＱ３およびＴＱ６を介してローレベルセンス電源線ＬＰＬおよびハイレベルセンス電源線ＨＰＬにそれぞれ結合されて、センス動作を開始する。ハイレベルセンス電源線ＨＰＬおよびローレベルセンス電源線ＬＰＬ上の電圧は、メモリセルＭＣに書込まれる（またはリストアされる）ＨレベルデータおよびＬレベルデータの電圧レベルに等しく、初期状態（センス動作前）は、それぞれ、センス電源電圧Ｖｄｄｓおよび昇圧センス接地電圧Ｖｂｓｇの電圧レベルに設定されている。
【００８０】
これらのセンス電源線ＨＰＬおよびＬＰＬ上の電圧レベルは、図１に示すＨＰＬレベル制御回路６およびＬＰＬレベル制御回路７により保持される。
【００８１】
時刻Ｔ３においてセンスアンプＳＡが活性化すると、ビット線ＺＢＬへ、ＰセンスのＰＭＯＳトランジスタＴＱ５を介してハイレベルセンス電源線ＨＰＬから電荷が流入し、一方、ビット線ＢＬから、センスアンプＳＡのＭＯＳトランジスタＴＱ１を介して、電荷がローレベルセンス電源線ＬＰＬに流出する。この電荷の流入・流出により、一時的に、ハイレベルセンス電源線Ｈレベルの電圧レベルが低下し、一方、ローレベルセンス電源線ＬＰＬは、その電圧レベルが上昇する。これらのセンス電源線ＨＰＬおよびＬＰＬ上の電圧変動は、これらのセンス電源線ＨＰＬおよびＬＰＬに接続するデカップル容量（図示せず）によりある程度緩和することができる。しかしながら、最終的には、図１に示すＨＰＬレベル制御回路６およびＬＰＬレベル制御回路７により補償して、これらのセンス電源線の電圧変動を抑制する。
【００８２】
また、センス動作時にＨＰＬレベル制御回路６がハイレベルセンス電源線ＨＰＬに供給しかつＬＰＬレベル制御回路７がローレベルセンス電源線ＬＰＬに放出する電荷量を求める。
【００８３】
ビット線ＢＬあたりの寄生容量（センスアンプ回路の寄生容量も含む）をＣｂとし、メモリセルキャパシタＣｓの容量値をＣｓとし、選択ワード線ＷＬに接続されるメモリセルの数をＸ、ハイレベルセンス電源線ＨＰＬから供給される電荷量をＱｈ、ローレベルセンス電源線ＬＰＬに放電される電荷量をＱｌとする。センス動作完了後に、ハイレベルセンス電源線ＨＰＬおよびローレベルセンス電源線ＬＰＬ上の電圧がそれぞれ、センス電源電圧Ｖｄｄｓおよび昇圧センス接地電圧Ｖｂｓｇに保持されている。したがって、電荷の保存則から次式が導出される。
【００８４】
Ｑｈ＝Ｘ・Ｃｂ・（Ｖｄｄｓ−Ｖｂｌｅｑ）…（２）
Ｑｌ＝Ｘ・Ｃｂ・（Ｖｂｌｅｑ−Ｖｂｓｇ）…（３）
ここで、ＢＳＧ方式が採用されており、メモリセルからの電荷流出はほとんど生じず、その電荷保持時間は十分長く、Ｈレベルデータの電圧レベルは、ワード線選択直前においてもセンス電源電圧Ｖｄｄｓからほとんど変化していないと仮定している。中間電圧Ｖｂｌｅの電圧レベルＶｂｌｅｑは、ＨレベルデータよりＬレベルデータの電圧の中間値であり、したがって上式より次式が成立する。
【００８５】
Ｑｈ＝Ｑｌ＝Ｘ・Ｃｂ・（Ｖｄｄｓ−Ｖｂｓｇ）／２…（４）
ハイレベルセンス電源線ＨＰＬをセンス電源電圧Ｖｄｄｓレベルに保持するために供給される電荷量と、ＬＰＬレベル制御回路が、ローレベルセンス電源線の電圧レベルを保持するために放電する電荷量は等しいことがわかる。
【００８６】
センスアンプＳＡのセンス動作時においては、このセンスアンプＳＡが活性化されてからビット線ＢＬおよびＺＢＬの電圧レベルがそれぞれＬレベルおよびＨレベルに完全に確定するまでの期間において、これらのビット線ＢＬおよびＺＢＬの電圧レベルが中間的な電圧レベルとなる。したがって、センスアンプ回路Ｓ／Ａにおいて、ビット線負荷Ｃｂの充放電以外の電荷消費が発生する。この余分の電荷消費においては、ハイレベルセンス電源線ＨＰＬからローレベルセンス電源線ＬＰＬへ、直接、貫通電流が流れるだけであり、貫通電流による電荷移動量をＱｄｆとすれば、上述の電荷量ＱｈおよびＱｌは、次式で表される。
【００８７】
Ｑｈ＝Ｑｌ＝Ｘ・Ｃｂ・（Ｖｄｄｓ−Ｖｂｓｇ）／２＋Ｑｄｆ…（５）
すなわち、貫通電流に相当する電荷量Ｑｄｆをハイレベルセンス電源線に供給し、またＬＰＬレベル制御回路７が、このローレベルセンス電流線に流入したハイレベルセンス電源線に流入した貫通電流分の電荷量Ｑｄｆを放電する。したがって、「ＨＰＬレベル制御回路６が、このＨＰＬの電圧レベルを保持するために供給する電荷量とＬＰＬレベル制御回路７がローレベルセンス電源線の電圧レベルを保持するために放電する電荷量は等しい」という条件は変化しない。
【００８８】
したがって、理想的なハイレベルセンス電源線ＨＰＬおよびローレベルセンス電源線ＬＰＬの電圧レベルの制御の方式として、以下の方法が考えられる。すなわち、ハイレベルセンス電源線ＨＰＬまたはローレベルセンス電源線ＬＰＬのいずれか一方の電圧レベルの過渡変動を何らかの方法で補償する。他方のセンス電源線の電圧レベル補償は、一方のセンス電源線の電圧レベル補償のために必要とされた電荷量を正確にモニタし、そのモニタ結果から必要となる電荷量を再発生して行なう。従来、このローレベルセンス電源線の電圧制御方法としては以下の方法があった：（ｉ）センス動作開始後予め定められた一定期間ローレベルセンス電源線の電圧レベルを放電する放電用ＭＯＳトランジスタを導通状態とさせる、または（ｉｉ）昇圧センス接地電圧Ｖｂｓｇと同じ電圧レベルの基準電圧を参照して、このローレベルセンス電源線の電圧レベルを調整するなどの方法が行なわれている。しかしながら、これらの従来のローレベルセンス電源線の電圧制御方法においては、ハイレベルセンス電源線ＨＰＬへの供給電荷量と独立に、ローレベルセンス電源線の電圧レベルの制御が行なわれており、本発明のように、これらのハイレベルセンス電源線の電荷補償量をモニタすることは行なわれておらず、これらと従来のローレベルセンス電源線の制御方法とは全く異なる。以下に、具体的に説明する。
【００８９】
図４は、図１に示すＨＰＬレベル制御回路６およびＬＰＬレベル制御回路７の概略構成を示す図である。図４において、ＨＰＬレベル制御回路６は、基準電圧Ｖｒｅｆｓを発生する基準電圧発生回路６ａと、基準電圧Ｖｒｅｆｓとハイレベルセンス電源線ＨＰＬの電圧Ｖｓａｐとを比較し、その比較結果に従ってハイレベルセンス電源線ＨＰＬへ電荷を供給する内部降圧回路（ＶＤＣ）６ｂを含む。この内部降圧回路（ＶＤＣ）６ｂの構成については後に詳細に説明するが、基準電圧Ｖｒｅｆｓとハイレベルセンス電源線ＨＰＬ上の電圧Ｖｓａｐとを比較する比較回路と、この比較回路の出力信号に従ってたとえば外部電源ノードからハイレベルセンス電源線ＨＰＬへ電荷を供給する電流ドライブトランジスタを含む。
【００９０】
ＬＰＬレベル制御回路７は、この内部降圧回路６ｂの比較回路の比較結果を示す信号ＤＯに従って内部降圧回路がハイレベルセンス電源線ＨＰＬへ供給する電荷量をモニタし、そのモニタ結果に応じた電荷量Ｑｌをローレベルセンス電源線ＬＰＬに供給する。内部降圧回路６ｂおよびＬＰＬレベル制御回路７は、センス動作活性化信号ＳＥの活性化に応答して活性化される。
【００９１】
これらの内部降圧回路６ｂおよびＬＰＬレベル制御回路７は、センスアンプ回路Ｓ／Ａが活性状態の間動作する。したがって、センス動作時における電荷の補償のみならず、データの書込／読出において選択列のビット線対（センスアンプ回路）が内部データ線対に結合されて、センス電源電圧ＶｓａｐおよびＶｓａｎの電圧レベルが変化しても、即座にこれらの内部降圧回路６ｂおよびＬＰＬレベル制御回路７により、元の電圧レベルに高速で復帰させることができる。
【００９２】
図５は、図４に示す基準電圧発生回路６ａの構成の一例を示す図である。図５において、基準電圧発生回路６ａは、外部電源ノードに結合され、定電流Ｉｒを生成する定電流発生回路６ａａと、定電流発生回路６ａａからの定電流Ｉｒを電圧に変換して基準電圧Ｖｒｅｆｓを発生する出力回路６ａｂを含む。定電流発生回路６ａａは、外部電源電圧Ｖｅｘの交流ノイズ成分を除去して伝達してノードＮＤ１に電源電圧を生成するローパスフィルタ回路ＬＰＦと、ノードＮＤ１とノードＮＤ２の間に直列に接続される抵抗素子ＲおよびＰチャネルＭＯＳトランジスタＰ２と、ノードＮＤ１とノードＮＤ３の間に接続されるＰチャネルＭＯＳトランジスタＰ１を含む。ＭＯＳトランジスタＰ１は、そのゲートおよびドレインがダイオード接続される。ＭＯＳトランジスタＰ２は、そのゲートがＮＤ３に結合される。ＭＯＳトランジスタＰ１およびＰ２の電流駆動力（チャネル幅）はたとえば１：１０に設定される。
【００９３】
定電流発生回路６ａａは、さらに、ノードＮＤ３と接地ノードの間に結合され、かつそのゲートがノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＴＱ１０と、ノードＮＤ２と接地ノードの間に接続されかつそのゲートがノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＰＱ１１を含む。これらのＭＯＳトランジスタＴＱ１０およびＴＱ１１はカレントミラー回路を構成し、同じ大きさの電流をノードＮＤ２およびＮＤ３から接地ノードへ流す。
【００９４】
ＭＯＳトランジスタＰ１およびＰ２のチャネル幅をＷ１およびＷ２に設定し（これらのチャネル長は同じとする）かつＷ１＜Ｗ２に設定し、これらのＭＯＳトランジスタＰ１およびＰ２をサブスレッショルド領域で使用する。すなわち、カレントミラー回路を構成するＭＯＳトランジスタＴＱ１０およびＴＱ１１のチャネル抵抗を十分大きくし、微小電流のみをノードＮＤ１から接地ノードへ流す。この場合、ＭＯＳトランジスタＰ１およびＰ２には、同じ大きさの電流が流れ、また、これらのＭＯＳトランジスタＰ１およびＰ２の電流駆動能力が異なっているため、これらのＭＯＳトランジスタＰ１およびＰ２のソース電圧が異なる。この結果、抵抗素子Ｒの両端には、次式で表わされる電圧差ｄＶが発生する。
【００９５】
ｄＶ＝ｋ・Ｔ／ｑ・ｌｎ（Ｗ２／Ｗ１）…（６）
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量を示す。抵抗素子Ｒの両端に電圧ｄＶが発生するため、次式で表わされる電流Ｉｒが発生する。
【００９６】
Ｉｒ＝ｄＶ／Ｒ
ここで、Ｒは抵抗素子Ｒの抵抗値を示す。この抵抗素子の抵抗値Ｒの温度依存性を無視することができれば、定電流発生回路６ａａからの電流Ｉｒは正の温度特性を有する。
【００９７】
出力回路６ａｂは、外部電源ノードとノードＮＤ４の間に接続されかつそのゲートがノードＮＤ３に接続されるＰチャネルＭＯＳトランジスタＰ３と、ノードＮＤ４と接地ノードの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＱ１２−ＴＱ１４を含む。ＭＯＳトランジスタＴＱ１２およびＴＱ１３は抵抗素子として機能し、そのチャネル抵抗により電圧降下を生じさせる。一方、ＭＯＳトランジスタＴＱ１４は、そのゲートが接地ノードに接続され、チャネル抵抗は十分小さく、しきい値成分の電圧降下を生じさせる。ＭＯＳトランジスタＰ３は、ＭＯＳトランジスタＰ１と同じサイズ（チャネル幅とチャネル長の比）を有し、ＭＯＳトランジスタＰ１およびＰ３がカレントミラー回路を構成し、同じ大きさの電流が、これらのＭＯＳトランジスタＰ１およびＰ３に流れる。ＭＯＳトランジスタＴＱ１２およびＴＱ１３のチャネル抵抗成分は、定電流Ｉｒが有する正の温度特性を継承する。
【００９８】
一方、ＭＯＳトランジスタＴＱ１４は、十分大きなサイズ（チャネル幅とチャネル長の比）を有し、そのチャネル抵抗成分は、ＭＯＳトランジスタＴＱ１２およびＴＱ１３のそれらに比べて無視することができ、しきい値電圧の絶対値Ｖｔｈｐの電圧降下を生じさせる。ＰチャネルＭＯＳトランジスタＴＱ１４のしきい値電圧の絶対値Ｖｔｈｐは負の温度特性を有し、したがってＭＯＳトランジスタＴＱ１２およびＴＱ１３のチャネル抵抗成分による正の温度特性およびＭＯＳトランジスタＴＱ１４のしきい値電圧成分の負の温度特性とを釣合うように設定する。これにより、ノードＮＤ４からの基準電圧Ｖｒｅｆｓの温度特性をなくすことができ、動作温度に関わらず、この基準電圧Ｖｒｅｆｓの電圧レベルを一定に保持することができる。
【００９９】
図６は、図４に示す内部降圧回路（ＶＤＣ）の構成の一例を示す図である。図６において内部降圧回路６ｂは、ハイレベルセンス電源線ＨＰＬの電圧Ｖｓａｐと基準電圧Ｖｒｅｆｓを比較する比較回路６ｂａと、比較回路６ｂａの出力信号ＤＯに従って外部電源ノードからハイレベルセンス電源線ＨＰＬへ電荷を供給するＰチャネルＭＯＳトランジスタ（電流ドライブトランジスタ）Ｐ４を含む。比較回路６ｂａは、外部電源ノードに結合されてカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＴＱ１５およびＴＱ１６と、ノードＮＤ５とノードＮＤ７の間に接続されかつそのゲートに基準電圧Ｖｒｅｆｓを受けるＮチャネルＭＯＳトランジスタＴＱ１７と、ノードＮＤ６とノードＮＤ７の間に接続されかつそのゲートにハイレベルセンス電源線ＨＰＬ上のセンス電源電圧Ｖｓａｐを受けるＮチャネルＭＯＳトランジスタＴＱ１８と、ノードＮＤ７と接地ノードの間に接続されかつそのゲートにセンス動作活性化信号ＳＥを受けるＮチャネルＭＯＳトランジスタＴＱ１９を含む。次に、この図６に示す内部降圧回路の動作について簡単に説明する。
【０１００】
センス動作活性化信号ＳＥがＬレベルのときには、ＮチャネルＭＯＳトランジスタＴＱ１９はオフ状態であり、この比較回路６ｂａにおいて電流が流れる経路は遮断され、ノードＮＤ５およびＮＤ６は外部電源電圧Ｖｅｘレベルに保持される。この状態では、ＭＯＳトランジスタＰ４もオフ状態であり、ハイレベルセンス電源線ＨＰＬへの電荷供給は行なわれない。
【０１０１】
センス動作活性化信号ＳＥがＨレベルの活性状態となると、ＭＯＳトランジスタＴＱ１９がオン状態となり、比較回路６ｂａが活性化され、基準電圧Ｖｒｅｆｓとハイレベルセンス電源線ＨＰＬ上の電圧Ｖｓａｐとの比較動作を行なう。ハイレベルセンス電源電圧Ｖｓａｐが基準電圧Ｖｒｅｆｓよりも高い場合には、ＭＯＳトランジスタＴＱ１８のコンダクタンスが、ＭＯＳトランジスタＴＱ１７のコンダクタンスよりも大きくなり、ＭＯＳトランジスタＴＱ１６およびＴＱ１８を介して流れる電流が、ＭＯＳトランジスタＴＱ１７を介して流れる電流よりも大きくなる。ＭＯＳトランジスタＴＱ１５およびＴＱ１６はカレントミラー回路を構成し、ＭＯＳトランジスタＴＱ１６がカレントミラー回路のマスタ段を構成しており、ＭＯＳトランジスタＴＱ１５には、ＭＯＳトランジスタＴＱ１６を介して流れる電流と同じ大きさの電流が流れ、応じて、ノードＮＤ５の電圧レベル、すなわち信号ＤＯの電圧レベルが上昇する。
【０１０２】
一方、電圧Ｖｓａｐが基準電圧Ｖｒｅｆｓよりも低い場合には、逆に、ＭＯＳトランジスタＴＱ１７を介して流れる電流が、ＭＯＳトランジスタＴＱ１８を介して流れる電流よりも多くなる。この場合、ＭＯＳトランジスタＴＱ１６は、ＭＯＳトランジスタＴＱ１８を介して流れる電流を供給するだけであり、ノードＮＤ５の電圧レベルが低下する。応じて、ＭＯＳトランジスタＰ４のコンダクタンスが大きくなり、外部電源ノードからハイレベルセンス電源線ＨＰＬへ電荷を供給し、その電圧Ｖｓａｐの電圧レベルを上昇させる。
【０１０３】
すなわち、比較回路６ｂａからは、ハイレベルセンス電源線ＨＰＬ上の電圧Ｖｓａｐと基準電圧Ｖｒｅｆｓの差に応じたアナログ信号が比較結果を示す信号ＤＯとして発生される。この比較回路６ｂａからの出力信号ＤＯは、またＬＰＬレベル制御回路７へ与えられる。ＬＰＬレベル制御回路７が、この比較結果を示す信号ＤＯに従って、ＭＯＳトランジスタＰ４が供給する電荷量と実質的に等しい量の電荷を、ローレベルセンス電源線ＬＰＬから接地ノードへ放電する。
【０１０４】
図７は、図４に示すＬＰＬレベル制御回路７の構成の一例を示す図である。図７において、ＬＰＬレベル制御回路７は、図６に示す比較回路６ｂａからの出力信号ＤＯに従って外部電源ノードからノードＮＤ８へ電流を供給するＰチャネルＭＯＳトランジスタＰ５と、ノードＮＤ８とノードＮＤ９の間に接続されかつそのゲートがノードＮＤ８に接続されるＮチャネルＭＯＳトランジスタＮ１と、ローレベルセンス電源線ＬＰＬとノードＮＤ９との間に接続されかつそのゲートがノードＮＤ８に接続されるＮチャネルＭＯＳトランジスタＮ２と、ノードＮＤ９と接地ノードの間に接続されかつそのゲートのセンス動作活性化信号ＳＥを受けるＮチャネルＭＯＳトランジスタＴＱ２０を含む。ＭＯＳトランジスタＮ１およびＮ２は、カレントミラー回路を構成する。
【０１０５】
ＭＯＳトランジスタＰ５は、図６に示す比較回路６ｂａからの出力信号ＤＯに従って、外部電源ノードからノードＮＤ８へ電荷を供給する。このＭＯＳトランジスタＰ５がノードＮＤ８へ供給する電荷量は、図６に示す内部降圧回路のＭＯＳトランジスタＰ４が供給する電荷量に対応している。すなわち、ＭＯＳトランジスタＰ５は、比較回路６ｂａ（図６参照）の出力信号ＤＯに従って、ＭＯＳトランジスタＰ４が供給する電荷量をモニタし、そのモニタ結果に従って、電荷を、外部電源ノードからノードＮＤ８へ供給している。ＭＯＳトランジスタＰ５を介して流れる電流は、ＭＯＳトランジスタＰ４を介して流れる電流の定数倍に設定されている。ＭＯＳトランジスタＮ１およびＮ２はカレントミラー回路を構成しており、したがって、ＭＯＳトランジスタＰ５が供給する電流に応じた電流をローレベルセンス電源線ＬＰＬから接地ノードへ放電する。このＭＯＳトランジスタＮ１およびＮ２で構成されるカレントミラー回路のミラー比が、ＭＯＳトランジスタＰ４およびＰ５の電荷供給能力の比の逆数であると、正確に、このローレベルセンス電源線ＬＰＬから接地ノードへ放電される電荷量とハイレベルセンス電源線ＨＰＬへ供給される電荷量とを等しくすることができる。すなわち、ＭＯＳトランジスタＰ４、Ｐ５、Ｎ１およびＮ２は、次式で示される関係を満たすことが要求される。
【０１０６】
Ｐ５（Ｗ／Ｌ）／Ｐ４（Ｗ／Ｌ）＝Ｎ１（Ｗ／Ｌ）／Ｎ２（Ｗ／Ｌ）…（７）Ｐ５（Ｗ／Ｌ）、Ｐ４（Ｗ／Ｌ）、Ｎ１（Ｗ／Ｌ）およびＮ２（Ｗ／Ｌ）は、それぞれＭＯＳトランジスタＰ５、Ｐ４、Ｎ１、およびＮ２のチャネル幅Ｗとチャネル長Ｌの比を示す。センスアンプ回路Ｓ／Ａのセンス時間内におけるＬＰＬレベル制御回路７の外部電源ノードから接地ノードへ流れる貫通電流を抑制するため、ＬＰＬレベル制御回路７の反応速度などに影響が生じない程度にまで、ＭＯＳトランジスタＰ５およびＮ１のサイズ（チャネル幅とチャネル長の比）を小さくすることができる。センス動作活性化信号ＳＥがＨレベルになっても、ハイレベルセンス電源線ＨＰＬ上の電圧Ｖｓａｐが基準電圧Ｖｒｅｆｓと等しいレベルにまで回復した時点で、ＭＯＳトランジスタＰ４がオフ状態となり、ＭＯＳトランジスタＰ４を介して流れる電流は０となるため、同時に、ＬＰＬレベル制御回路７におけるＭＯＳトランジスタＰ５もオフ状態となり、貫通電流も０となる。
【０１０７】
ＭＯＳトランジスタＮ１およびＮ２も、その動作期間中、カレントミラー回路として動作するためには、飽和領域で動作する必要がある。このため、ＭＯＳトランジスタＮ１およびＮ２は、他の周辺回路において用いられるＮチャネルＭＯＳトランジスタよりもそのしきい値電圧を低く設定するのが望ましい。すなわち、これらのＭＯＳトランジスタＮ１およびＮ２として、低しきい値電圧（Ｌｏｗ＿Ｖｔｈ）のＭＯＳトランジスタを使用する。ここで、飽和領域は、次式で表わされる領域である。
【０１０８】
｜Ｖｄｓ｜≧｜Ｖｇｓ−Ｖｔｈ｜
ここで、Ｖｄｓは、ＭＯＳトランジスタのドレイン−ソース間電圧を示し、Ｖｇｓは、ＭＯＳトランジスタのゲート−ソース間電圧を示し、ＶｔｈはＭＯＳトランジスタのしきい値電圧を示す。
【０１０９】
すなわち、ローレベルセンス電源線ＬＰＬ上の電圧Ｖｓａｎが低くなっても、ＭＯＳトランジスタＮ２を飽和領域で動作させて、ミラー電流をローレベル電源線ＬＰＬから接地ノードに放電する。
【０１１０】
センス動作活性化信号ＳＥは、ワード線が選択状態となった後に、ビット線の電圧を差動増幅するセンス動作開始時に活性化され、センスアンプ活性化信号ＳＯＮおよびＺＳＯＰがセンス動作活性化信号とたとえば行ブロック選択信号（メモリアレイがブロック分割構造の場合）とに従って発生されてもよい。
【０１１１】
また、このＬＰＬ制御回路７と、ＨＰＬ制御回路６は、同じタイミングで活性化されている。しかしながら、ＨＰＬ制御回路７は、たとえば、ローアクセスコマンドが与えられて行なわれる行選択動作開始時に活性化され、ＬＰＬ制御回路７はセンス動作開始時に活性化されるように構成されてもよい。すなわち、ＨＰＬ制御回路６が標準ＤＲＡＭにおける内部ロウアドレスストローブ信号ＲＡＳの活性化に従って活性化され、一方、ＬＰＬ制御回路７は、内部ロウアドレスストローブ信号ＲＡＳの活性化から所定期間経過後に活性化されてもよい。
【０１１２】
以上のように、この発明の実施の形態１に従えば、接地線の電圧が接地電圧ＧＮＤよりも高い電圧レベルに設定されるメモリアレイ電源構成において、ハイレベルセンス電源線ＨＰＬの電圧を制御するために必要な電流をモニタし、このモニタ結果に応じてローレベルセンス電源線の放電電流を発生させている。したがって、センス動作に起因するセンス接地線の電圧レベル変動を正確に補償することができ、たとえＢＳＧ方式によりローレベルセンス電源線が接地電圧よりも高い電圧レベルに設定されていても、正確に所定の昇圧接地電圧レベルにローレベルセンス電源線の電圧レベルを設定することができる。また、制御回路の回路構成は簡単である。また、ビット線ＢＬおよびＺＢＬ上のデータが完全に増幅されてその電圧レベルがＨレベルデータおよびＬレベルデータに確定した段階になると、すなわち、ハイレベルセンス電源線ＨＰＬの電圧が元の電圧レベルに復帰すると、自動的にＬＰＬ制御回路の外部電源ノードから接地ノードへの貫通電流も停止され、消費電流が低減されるという効果を有する。
【０１１３】
［実施の形態２］
図８は、この発明の実施の形態２に従うＬＰＬ制御回路の構成を示す図である。図８において、ＬＰＬ制御回路７の活性化用のＭＯＳトランジスタＴＱ２０のゲートへ、パルス状の制御信号ＰＳＥが与えられる。パルス制御信号ＰＳＥを発生する回路は、センス動作活性化信号ＳＥを所定時間Ｔｄ遅延する遅延回路７ａと、遅延回路７ａの出力信号を反転するインバータ７ｂと、インバータ７ｂの出力信号とセンス動作活性化信号ＳＥを受けるＡＮＤ回路７ｃを含む。このＡＮＤ回路７ｃから、パルス制御信号ＰＳＥが出力される。ＨＰＬ制御回路は実施の形態１と同様である。次に、この図８に示す回路の動作を図９に示す信号波形図を参照して説明する。
【０１１４】
ＬＰＬ制御回路７は、ＭＯＳトランジスタＴＱ２０が、パルス制御信号ＰＳＥの活性化（Ｈレベル）に応じて導通しているときに、内部降圧回路がハイレベルセンス電源線ＨＰＬに供給する電荷量を信号ＤＯでモニタし、そのモニタ結果に応じて、同じ電荷量をローレベルセンス電源線ＬＰＬから接地ノードへ放電する。パルス制御信号ＰＳＥは、センス動作活性化信号ＳＥがＨレベルに立上がると同時に立上がり、また遅延回路７ａが有する遅延時間Ｔｄが経過するとＬレベルに低下する。この遅延回路７ａが有する遅延時間Ｔｄは、センスアンプ回路のセンス動作が完了し、ビット線ＢＬおよびＺＢＬの電圧レベルがＨレベルデータおよびＬレベルデータに応じた電圧レベルに確定するまでに要する時間であればよい。ここで、図９においては、ビット線ＢＬおよびＺＢＬの一方に、Ｌレベルデータが読出された場合の信号波形を一例として示す。
【０１１５】
ＨＰＬレベル制御回路またはハイレベルセンス電源線において接地ノードへリーク電流が流れるリークパスが存在した場合、ＨＰＬレベル制御回路は、センス動作の完了後においても、ハイレベルセンス電源線ＨＰＬ上の電圧Ｖｓａｐが基準電圧Ｖｒｅｆｓに等しくなるように、リークパスを介して電流を供給し続ける。ＬＰＬレベル制御回路７は、ＨＰＬレベル制御回路がハイレベルセンス電源線に供給する電荷と同量の電荷を、ローレベルセンス電源線ＬＰＬから引抜く。したがって、ＬＰＬレベル制御回路は、リークパスを流れるリーク電流と同様の電流を、ローレベルセンス電源線ＬＰＬから引抜くことになり、ローレベルセンス電源線ＬＰＬ上の電圧Ｖｓａｎは最終的に接地電圧ＧＮＤレベルにまで低下してしまう。したがって、パルス制御信号ＰＳＥをセンス動作活性化信号ＳＥに従って発生してＬＰＬレベル制御回路をセンス動作時の所定期間のみ活性化することにより、必要以上にローレベルセンス電源線ＬＰＬから電荷が引抜かれることを防止することができ、安定にローレベルセンス電源線ＬＰＬ上の電圧Ｖｓａｎを所定の昇圧センス接地電圧Ｖｂｓｇレベルに保持することができる。
【０１１６】
以上のように、この発明の実施の形態２に従えば、ＬＰＬレベル制御回路をセンス動作開始から一定期間のみ動作させて、ビット線ＢＬおよびＺＢＬ上のデータのセンス動作完了後にたとえばリークパスにより生じるハイレベルセンス電源線の電圧レベルの変動が、ローレベルセンス電源線ＬＰＬに伝達されるのを防止することができ、安定にローレベルセンス電源線の電圧を所望の電圧レベルに保持することができる。
【０１１７】
［実施の形態３］
図１０は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を示す図である。図１０に示す構成においては、ローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎのセンス動作時の変動を抑制するためのＬＰＬレベル制御回路７と、センス動作時非活性化されかつ残りの期間活性化され、このローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎを基準電圧Ｖｒｅｆ２に応じた電圧レベルに設定する補助ＬＰＬレベル発生回路２０が、ローレベルセンス電源線の電圧調整のために設けられる。すなわち、ＬＰＬレベル制御回路７と補助ＬＰＬレベル発生回路20とは、互いに相補的に活性化される。
【０１１８】
ＬＰＬレベル制御回路７は、活性化時、図示しないセンス電源回路の比較回路の出力信号ＤＯに従ってローレベルセンス電源線ＬＰＬから電荷を引抜くＬＰＬレベル発生回路１７ａと、センス動作活性化信号ＳＥの活性化に応答して所定期間（少なくともセンス期間を含む一定期間）活性化するパルス制御信号ＰＳＥを生成してＬＰＬレベル発生回路１７ａを活性化する活性制御回路１７ｂを含む。
【０１１９】
ＬＰＬレベル発生回路１７ａは、図７および図８に示すＭＯＳトランジスタＰ５、およびＮ１およびＮ２およびＴＱ２０を含む構成と同じである。活性制御回路１７ｂは、図８に示す遅延回路７ａ、インバータ７ｂおよびＡＮＤ回路７ｃを含む構成と同じである。したがって、ＬＰＬレベル制御回路７は、センス動作時、センス電源回路がハイレベルセンス電源線に供給する電荷量と実質的に等しい量の電荷をローレベルセンス電源線ＬＰＬから接地ノードへ放出する。
【０１２０】
補助レベル発生回路２０は、基準電圧Ｖｒｅｆ２を発生する基準電圧発生回路２０ａと、基準電圧発生回路２０ａの発生する基準電圧Ｖｒｅｆ２とローレベルセンス電源線ＬＰＬ上の電圧Ｖｓａｎとを比較する比較回路２０ｂと、比較回路２０ｂの出力信号に従ってローレベルセンス電源線ＬＰＬから接地ノードへ電流を放電する電流ドライバ２０ｃを含む。基準電圧発生回路２０ａは、昇圧センス接地電圧Ｖｂｓｇと等しい電圧レベルの基準電圧Ｖｒｅｆ２を発生する。この基準電圧発生回路２０ａは、たとえば、図５に示すような構成を用いて実現されてもよい。
【０１２１】
比較回路２０ｂは、活性化用のＰチャネルＭＯＳトランジスタＴＱ２１と、基準電圧Ｖｒｅｆ２とローレベルセンス電源線ＬＰＬ上の電圧Ｖｓａｎとを比較する比較段を構成するＰチャネルＭＯＳトランジスタＴＱ２２およびＴＱ２３と、これらのＭＯＳトランジスタＴＱ２２およびＴＱ２３から同じ大きさの電流を接地ノードへ放電するカレントミラー回路を構成するＮチャネルＭＯＳトランジスタＴＱ２４およびＴＱ２５を含む。ＭＯＳトランジスタＴＱ２５が、このカレントミラー回路のマスタ段を構成する。ＭＯＳトランジスタＴＱ２２およびＴＱ２４の接続ノードにこの比較回路２０ｂの出力信号が生成される。電流ドライバ２０ｃは、比較回路２０ｂの出力信号に従ってそのコンダクタンスが変化し、ローレベルセンス電源線ＬＰＬから接地ノードへ電流を放電するＮチャネルＭＯＳトランジスタＴＱ２６を含む。
【０１２２】
ＬＰＬレベル制御回路７は、センス動作時に、ローレベルセンス電源線ＬＰＬから電荷を放出し、ローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎを昇圧センス接地電圧Ｖｂｓｇレベルに保持する。ＬＰＬレベル制御回路７において、ＬＰＬレベル発生回路１７ａの活性化トランジスタはＮチャネルＭＯＳトランジスタであり、一方、補助ＬＰＬレベル発生回路２０の比較回路の活性化トランジスタＴＱ２１はＰチャネルＭＯＳトランジスタである。したがって、補助ＬＰＬレベル発生回路２０は、このＬＰＬレベル制御回路７の活性化期間中非活性状態となる。
【０１２３】
ローレベルセンス電源線ＬＰＬに、たとえば電源ノードとの間のマイクロショートＺＲが存在し、このマイクロショートＺＲにより、ローレベルセンス電源線ＬＰＬに微小リーク電流Ｉｌｍが流れ込む場合を考える。このようなマイクロショートＺＲは、その抵抗値は十分大きく、通常動作にはほとんど影響を及ぼさないため、センス動作に影響を及ぼさない。したがって、このセンス期間中、ＬＰＬレベル制御回路７により、ローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎを、昇圧センス接地電圧Ｖｂｓｇレベルに設定することができる。しかしながら、センス動作期間が完了し、ＬＰＬレベル制御回路７が非活性化された場合、このローレベルセンス電源線ＬＰＬには、マイクロショートＺＲを介して微小リーク電流Ｉｌｍが流入し、電圧Ｖｓａｎの電圧レベルが昇圧センス接地電圧Ｖｂｓｇの電圧レベルからずれることになる。
【０１２４】
このＬＰＬレベル制御回路７の非活性時に、補助ＬＰＬレベル発生回路２０を活性化する。この補助ＬＰＬレベル発生回路２０は、活性化時、ローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎが、基準電圧Ｖｒｅｆ２（＝Ｖｂｓｇ）よりも高くなると、比較回路２０ｂの出力信号がハイレベルとなり（アナログ信号）、電流ドライバ２０ｃに含まれるＮチャネルＭＯＳトランジスタＴＱ２６のコンダクタンスが大きくなり、このローレベルセンス電源線ＬＰＬから電荷を放出し、ローレベルセンス電源線ＬＰＬ上の電圧Ｖｓａｎを基準電圧Ｖｒｅｆ２（＝Ｖｂｓｇ）レベルに設定する。
【０１２５】
この補助ＬＰＬレベル発生回路２０に要求される能力は、マイクロショートなどのリークパスによるローレベルセンス電源線の電圧変動を補償する程度の電荷駆動能力であり、その回路規模および貫通電流をともに小さくすることができる。
【０１２６】
また、この図１０に示すように補助ＬＰＬレベル発生回路２０を用いる場合、以下の利点をも実現する。実施の形態１に示す構成においては、センス電源回路に含まれる電流ドライブトランジスタ（ＰチャネルＭＯＳトランジスタＰ４）およびＬＰＬレベル制御回路７に含まれる電流モニタ用のトランジスタ（ＰチャネルＭＯＳトランジスタＰ５）は、理想的に動作するためには、飽和領域で動作する必要がある。飽和領域動作時においては、ＭＯＳトランジスタのゲート−ソース間電圧としきい値電圧とにより、ドレイン電流が決定されるためであり、非飽和領域の場合、ドレイン−ソース間電圧の影響により、正確に電流をモニタすることができなくなる。
【０１２７】
しかしながら、この図６に示す内部降圧回路（ＶＤＣ）の構成等の理由から、内部降圧回路の電流ドライブトランジスタＰ４が、飽和領域で動作しない場合が考えられる（｜Ｖｄｓ｜≧｜Ｖｇｓ−Ｖｔｈｐ｜が成立しない場合が考えられる：たとえば、外部電源電圧Ｖｅｘとセンス電源電圧Ｖｄｄｓの電圧レベルの差が小さいとき）。この場合、ローレベルセンス電源線ＬＰＬに流入した電荷を常に正確にモニタすることができなくなる。ＬＰＬレベル制御回路７により、センス電源回路がハイレベルセンス電源線ＨＰＬに供給する電荷量をモニタした結果に応じた電荷を、ローレベルセンス電源線ＬＰＬから引抜く。必要量からのずれを、この補助ＬＰＬレベル発生回路２０により補償する。この場合においても、基本的には、ＬＰＬレベル制御回路７が支配的な役割を演じるため、補助ＬＰＬレベル制御回路２０に求められる能力は、それほど大きなものではない。
【０１２８】
［変更例］
図１１は、この発明の実施の形態３の変更例を示す図である。この図１１に示す構成においては、ローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎが昇圧センス接地電圧Ｖｂｓｇレベルよりも低下したときに電荷を供給し、このローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎのレベル低下を抑制するために、補助ＬＰＬ発生回路２５が設けられる。この補助ＬＰＬレベル発生回路２５は、基準電圧Ｖｒｅｆ２（＝Ｖｂｓｇ）を発生する基準電圧発生回路２５ａと、基準電圧Ｖｒｅｆ２とローレベルセンス電源線ＬＰＬ上の電圧Ｖｓａｎと比較する比較回路２５ｂと、比較回路２５ｂの出力信号に従って、外部電源ノードからローレベルセンス電源線へ電荷を供給する電流ドライバ２５ｃを含む。
【０１２９】
比較回路２５ｂは、基準電圧Ｖｒｅｆ２とローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎとを比較するＰチャネルＭＯＳトランジスタＴＱ３０およびＴＱ３１と、これらのＭＯＳトランジスタＴＱ３０およびＴＱ３１から同じ大きさの電流を引抜くカレントミラー回路を構成するＮチャネルＭＯＳトランジスタＴＱ３２およびＴＱ３３と、パルス制御信号ＰＳＥの反転信号に従って導通し、これらのＭＯＳトランジスタＴＱ３２およびＴＱ３３のソースノードを接地ノードに結合するＮチャネルＭＯＳトランジスタＴＱ３４を含む。ＭＯＳトランジスタＴＱ３３がカレントミラー段のマスタ段を構成する。ＭＯＳトランジスタＴＱ３０およびＴＱ３２の接続ノードから比較回路２５ｂの出力信号が出力される。
【０１３０】
電流ドライバ２５ｃは、比較回路２５ｂの出力信号をゲートに受けるＰチャネルＭＯＳトランジスタＴＱ３５を含む。
【０１３１】
このローレベルセンス電源線ＬＰＬには、実施の形態１と同様、ＬＰＬレベル制御回路７が設けられる。センス動作期間、このＬＰＬレベル発生回路２５は非活性状態になる。したがってセンス期間中においてはＬＰＬレベル制御回路７により、ＨＰＬレベル制御回路がハイレベルセンス電源線に供給した電荷量と同量の電荷を、ローレベルセンス電源線ＬＰＬから引抜く。
【０１３２】
センス動作が完了し、パルス制御信号ＰＳＥがＬレベルとなると、ＬＰＬレベル制御回路７は非活性化される。一方、補助ＬＰＬ発生回路２５が活性化される。すなわち、比較回路２５ｂにおいてＭＯＳトランジスタＴＱ３４がオン状態となり、比較回路２５ｂに動作電流が流れる。基準電圧Ｖｒｅｆ２が、ローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎよりも高い場合には、比較回路２５ｂにおいてＭＯＳトランジスタＴＱ３１のコンダクタンスがＭＯＳトランジスタＴＱ３０のコンダクタンスよりも大きくなり、ＭＯＳトランジスタＴＱ３１からＭＯＳトランジスタＴＱ３３へ大きな電流が流れる。ＭＯＳトランジスタＴＱ３２は、このＭＯＳトランジスタＴＱ３３を流れる電流と同じ大きさの電流を引抜く。したがって、この比較回路２５ｂからの出力信号の電圧レベルが低下し、電流ドライバ２５ｃのＭＯＳトランジスタＴＱ３５のコンダクタンスが大きくなり、ローレベルセンス電源線ＬＰＬへ電流が供給され、ローレベルセンス電源線ＬＰＬの電圧レベルが上昇する。
【０１３３】
一方、基準電圧Ｖｒｅｆ２がローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎよりも低い場合、ＭＯＳトランジスタＴＱ３１のコンダクタンスがＭＯＳトランジスタＴＱ３１のコンダクタンスよりも大きくなる。この場合には、ＭＯＳトランジスタＴＱ３２は、ＭＯＳトランジスタＴＱ３０から供給される電流をすべて放電することができず、比較回路２５ｂの出力信号の電圧レベルが上昇する。したがって、ローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎが基準電圧Ｖｒｅｆ２の電圧レベルに保持される。
【０１３４】
ローレベルセンス電源線ＬＰＬに、接地ノードに結合するマイクロショートＲＺＺが存在した場合、微小リーク電流がローレベルセンス電源線ＬＰＬから接地ノードへ流れる。したがってこの場合、図１０に示す構成と逆に、ＬＰＬレベル制御回路７が、センス電源回路の供給電荷量をモニタし、そのモニタした電荷量に応じた電荷をローレベルセンス電源線ＬＰＬから引抜き、この電圧Ｖｓａｎの昇圧センス接地電圧Ｖｂｓｇレベルに設定しても、センス期間完了後、マイクロショートＲＺＺを介してリーク電流が流れ、電圧Ｖｓａｎの電圧レベルが低下する。この場合に、補助ＬＰＬ発生回路２５を用いて、ローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎのレベル低下を抑制する。
【０１３５】
図１１に示す補助ＬＰＬ発生回路２５においても、図１０に示す構成と同様、ＬＰＬ制御回路７が正確に、センス電源回路の供給電荷量に応じた電荷量を引抜くことができず、過剰に電荷をローレベルセンス電源線ＬＰＬから引抜いた場合においても、補助ＬＰＬ発生回路２５により過剰に引抜いた電荷量を補償して、ローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎを所定の昇圧ソース接地電圧Ｖｂｓｇレベルに維持することができる。補助ＬＰＬ発生回路２５も、その電流駆動力は小さくて済み、回路占有面積は小さい。
【０１３６】
図１２は、この発明の実施の形態３に従う半導体記憶装置の全体の構成を概略的に示す図である。図１２においては、半導体記憶装置は、４つのバンク♯０−♯３を含む。これらのバンク♯０−♯３共通に、センス電源線ＳＰＬ（ＨＰＬおよびＬＰＬ）が配設される。センス電源線ＳＰＬは、バンク♯０−♯３のそれぞれ上にわたって延在してかつたとえばメッシュ状に配置される。センス電源線ＳＰＬに対し、バンク♯０−♯３それぞれに対応して内部降圧回路（ＶＤＣ）（ＨＰＬレベル制御回路）６♯０−６♯３が配置され、また同様に、バンク♯０−♯３に対応して、ＬＰＬ制御回路７♯０−７♯３が配置される。したがって、各バンク単位で、ハイレベルセンス電源線ＨＰＬおよびローレベルセンス電源線ＬＰＬの電荷移動量をモニタして、ローレベルセンス電源線ＬＰＬの電圧レベルを調整する。
【０１３７】
一方、補助ＬＰＬ発生回路３０（２０および／または２５）が、これらのバンク♯０−♯３に共通に設けられる。補助ＬＰＬ発生回路３０（２０および／または２５）は、単にセンス動作完了後のアクティブスタンバイ状態および半導体記憶装置の非活性状態時のローレベルセンス電源線ＬＰＬの電圧レベルの変化を抑制するだけであり、単にリーク電流を補償するだけであり、補助ＬＰＬ発生回路３０は、バンク♯０−♯３に共通に設けられる。一方、バンク♯０−♯３は、行選択動作（センスアンプの活性化）は、互いに独立に実行されるため、これらのＬＰＬ制御回路７♯０−７♯３およびＨＰＬ制御回路（内部降圧回路（ＶＤＣ））６♯０−６♯３はバンク♯０−♯３それぞれに対応して設けられる。
【０１３８】
以上のように、発明の実施の形態３に従えば、ローレベルセンス電源線の電圧レベルを、センス動作が行なわれていない期間補償するための補助ＬＰＬ発生回路を設けているため、リークパスなどの、ローレベルセンス電源線の電圧レベルが変動する要因の有無に関わらず、半導体記憶装置のスタンバイ期間およびアクティブ期間に関わらず全期間にわたってローレベルセンス電源電圧Ｖｓａｎを昇圧センス接地電圧Ｖｂｓｇレベルに維持することができる。
【０１３９】
なお、図１２に示す構成において、バンクの数は４に限定されない。また、補助ＬＰＬ発生回路３０は、バンク♯０−♯３の中央部に配置されてもよい。
【０１４０】
［実施の形態４］
図１３は、この発明の実施の形態４に従う半導体記憶装置の全体の構成を概略的に示す図である。メモリアレイは、複数の列ブロックＣＢ♯０−ＣＢ♯ｎに分割される。列ブロックＣＢ♯０−ＣＢ♯ｎにそれぞれ対応して内部データ線対ＩＯＰが配置される。列ブロックＣＢ♯０−ＣＢ♯ｎに対応して、プリアンプ／ライトドライバ回路ＰＷ♯０−ＰＷ♯ｎが設けられる。プリアンプ／ライトドライバ回路ＰＷ♯０−ＰＷ♯ｎは、列ブロック選択信号ＣＢＳにより選択され、選択時、プリアンプ活性化信号ＰＡＥに従ってプリアンプ回路が対応の内部データ線対のデータの増幅動作を行なう。一方、ライトドライバ回路は、ライトアンプ回路からの内部書込データに従って、選択時、対応の内部データ線対を駆動する。
【０１４１】
この半導体記憶装置はさらに、出力イネーブル信号ＺＯＥの活性化時、選択プリアンプ／ライトドライバ回路のプリアンプ回路により内部リードデータバスＲＤＢに読出されたデータを増幅して外部へ出力する出力回路３２６と、外部からのデータをバッファ処理する入力回路３５と、入力回路３５からの内部書込データに従って、ライトドライバイネーブル信号ＷＥＤＥに従って活性化され、相補内部書込データを生成してライトデータバスＷＤＢに伝達するライトアンプ回路３７を含む。
【０１４２】
これらのリードデータバスＲＤＢおよびライトデータバスＷＤＢは内部信号の振幅が異なるため別々に設けられる。データの書込／読出時においては、列ブロックＣＢ♯０−ＣＢ♯ｎにおいて選択列が対応の内部データ線対ＩＯＰに結合される。このため、センスアンプ回路のセンスノード（ビット線対）と内部データ線対ＩＯＰの接続時、内部データ線対ＩＯＰから電荷が流入し、応じてセンスアンプ回路を通してセンス電源電圧が変動する。
【０１４３】
なお、図１３においては、リードデータバスとデータライトバスとが別々に設けられるリード／ライト分離型のバス配置を示しているが、リードデータとライトデータが共通のデータバスを介して伝達されるリード／ライト共有型のバス配置であっても、プリアンプおよびライトドライバの動作は同じである。以下、この書込／読出動作時のセンス電源電圧の変動およびその補償方法について説明する。
【０１４４】
図１４は、図１３に示す半導体記憶装置のデータの書込／読出に関連する部分の構成を示す図である。図１４において、ビット線ＢＬおよびＺＢＬにセンスアンプ回路Ｓ／Ａが設けられる。このセンスアンプ回路Ｓ／Ａは、ビット線ＢＬおよびＺＢＬの電圧を差動増幅するためのセンスアンプＳＡと、センスアンプ活性化信号ＺＳＯＰおよびＳＯＮに応答してハイレベルセンス電源線ＨＰＬおよびローレベルセンス電源線ＬＰＬをセンスアンプＳＡに結合するセンスアンプ活性化用ＭＯＳトランジスタＴＱ６およびＴＱ３を含む。センスアンプＳＡは、先の実施の形態１から３と同様、交差結合されるＮチャネルＭＯＳＴＱ１およびＴＱ２と、交差結合されるＰチャネルＭＯＳトランジスタＴＱ４およびＴＱ５を含む。
【０１４５】
ビット線ＢＬおよびＺＢＬは、列選択信号ＣＳＬに応答して導通する列選択ゲートＣＳＧを介して内部データ線ＩＯおよびＺＩＯに結合される。内部データ線ＩＯおよびＺＩＯには、活性化時内部データ線ＩＯおよびＺＩＯを、センス電源電圧Ｖｄｄｓレベルにプリチャージしかつイコライズするデータ線プリチャージ／イコライズ回路ＩＯＥＱが設けられる。データ線プリチャージ／イコライズ回路ＩＯＥＱは、データ線イコライズ指示信号ＺＩＯＥＱの活性化に応答して導通し、ハイレベルセンス電源線ＨＰＬ上の電圧Ｖｄｄｓを内部データ線ＩＯおよびＺＩＯに伝達するＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、データ線イコライズ指示信号ＺＩＯＥＱの活性化に応答して導通し、内部データ線ＩＯおよびＺＩＯを短絡するＰチャネルＭＯＳトランジスタＰＱ３を含む。
【０１４６】
内部データ線ＩＯおよびＺＩＯに対し、プリアンプ／ライトドライバ回路ＰＷ♯に含まれるプリアンプ／ライトドライバＰＡ／ＷＤＶが設けられる。プリアンプ／ライトドライバＰＡ／ＷＤＶは、プリアンプ活性化信号ＰＡＥおよび列ブロック選択信号ＣＢＳに応答して活性化されるプリアンプＰＡと、列ブロック選択信号ＣＢＳにより選択されると内部書込データＷＤおよびＺＷＤに従って内部データ線ＩＯおよびＺＩＯを駆動するライトドライバＷＤＶを含む。ライトドライバＷＤＶは、その構成は後に詳細に説明するが、ハイレベルセンス電源線ＨＰＬおよびローレベルセンス電源線ＬＰＬ上の電圧レベルに内部データ線ＩＯおよびＺＩＯを駆動する。
【０１４７】
データ線イコライズ指示信号ＺＩＯＥＱは、列選択動作開始時に非活性化される。したがって、内部データ線ＩＯおよびＺＩＯは、センス電源電圧Ｖｄｄｓレベルにプリチャージされかつイコライズされる。
【０１４８】
図１５は、図１４に示す読出回路プリアンプ／ライトドライバＰＡ／ＷＤＶに含まれるプリアンプＰＡの構成を示す図である。図１５において、プリアンプＰＡは、導通時内部データ線ＩＯおよびＺＩＯをプリアンプノードＰＡＮおよびＺＰＡＮに結合する読出ゲート４０と、プリアンプの非活性化時活性化され、プリアンプノードＰＡＮおよびＺＰＡＮをノード４３の電圧Ｖｄｄｓレベル（ハイレベルセンス電源線ＨＰＬの電圧Ｖｓａｎとは独立）にプルアップするためのプルアップ回路４２と、活性化時プリアンプノードＰＡＮおよびＺＰＡＮに生じた電圧差を差動増幅する差動増幅器４４と、プリアンプ活性化信号ＰＡＥの活性化に応答して差動増幅器４４を活性化するＭＯＳトランジスタ４５および４６と、プリアンプノードＰＡＮおよびＺＰＡＮ上の増幅されたデータを受けてリードデータバスを駆動するドライバ４８を含む。
【０１４９】
読出ゲート４０は、ＰチャネルＭＯＳトランジスタで構成され、プリアンプ活性化信号ＰＡＥと列ブロック選択信号ＣＢＳを受けるゲート回路４７の出力信号がＬレベルとなると導通する。このゲート回路４７は、プリアンプ活性化信号ＰＡＥがＬレベルにありかつ列ブロック選択信号ＣＢＳがＨレベルの時にＬレベルの信号を発生する。すなわち、この読出ゲート４０は、対応の列ブロックが選択され、差動増幅器４４が活性化されるまでの期間だけ導通し、内部データ線ＩＯおよびＺＩＯをプリアンプノードＰＡＮおよびＺＰＡＮに結合する。
【０１５０】
プルアップ回路４２は、ＰチャネルＭＯＳトランジスタで構成され、プリアンプ活性化信号ＰＡＥおよび列ブロック選択信号ＣＢＳを受けるＯＲ回路４９の出力信号がＬレベルとなると活性化される。すなわち、プルアップ回路４２は、対応の列ブロックが選択されかつ差動増幅器４４が活性化される期間は、非活性状態にあり、プリアンプノードＰＡＮおよびＺＰＡＮのプリチャージを停止する。したがって、列ブロック選択信号ＣＢＳまたはプリアンプ活性化信号ＰＡＥの一方がＨレベルの時には、プリアンプノードＰＡＥおよびＺＰＡＥをプリチャージ電源ノード４３から切り離す。
【０１５１】
差動増幅器４４は、交差結合されるＰチャネルＭＯＳトランジスタ対および交差結合されるＮチャネルＭＯＳトランジスタ対を含む。ＭＯＳトランジスタ４５は、プリアンプ活性化信号ＰＡＥを受けるインバータ４１の出力信号がＬレベルとなると導通して、この差動増幅器４４に周辺電源電圧Ｖｄｄｐを供給し、ＭＯＳトランジスタ４６は、プリアンプ活性化信号ＰＡＥがＨレベルになると導通し、差動増幅器４４に接地電圧を供給する。次に、図１５に示すプリアンプの動作について、図１６に示す信号波形図を参照して説明する。
【０１５２】
まず、時刻Ｔ４以前において、ビット線ＢＬおよびＺＢＬのセンス動作が完了し、ビット線ＢＬがＨレベル、ビット線ＺＢＬがＬレベルに保持されている状態を考える。また、ハイレベルセンス電源線ＨＰＬおよびローレベルセンス電源線ＬＰＬの電圧は、それぞれセンス電源電圧Ｖｄｄｓおよび昇圧センス接地電圧Ｖｂｓｇレベルに復帰している。また、データ線イコライズ指示信号ＺＩＯＥＱはＬレベルであり、内部データ線ＩＯおよびＺＩＯは、ハイレベルセンス電源線ＨＰＬ上の電圧Ｖｄｄｓレベルにプリチャージされている。
【０１５３】
列選択動作が始まるとき、まず時刻Ｔ４前において、データ線イコライズ指示信号ＺＩＯＥＱがＨレベルに立上がり内部データ線のプリチャージが終了し、続いて、列選択信号ＣＳＬおよび列ブロック選択信号ＣＢＳがＨレベルとなる。時刻Ｔ４において、列選択信号ＣＳＬに従って、ビット線ＢＬおよびＺＢＬが内部データ線ＩＯおよびＺＩＯに接続される。Ｌレベルに保持されているビット線ＺＢＬは、電圧Ｖｄｄｓレベルにプリチャージされていた内部データ線ＺＩＯに結合される。内部データ線ＺＩＯ上の電荷（寄生容量に蓄積されている）は、センスアンプ回路Ｓ／ＡのＮチャネルＭＯＳトランジスタＴＱ２およびＴＱ３を介してローレベルセンス電源線ＬＰＬに放電される。その結果、内部データ線ＺＩＯの電圧レベルが低下し、逆に、ローレベルセンス電源線ＬＰＬは、その電圧レベル電圧Ｖｓａｎが、昇圧センス接地電圧Ｖｂｓｇから上昇する。
【０１５４】
一方、ビット線ＢＬは、センスアンプ回路Ｓ／Ａにより、センス電源電圧Ｖｄｄｓレベルに設定されている。したがって、列選択ゲートＣＳＧが列選択信号ＣＳＬに従ってオン状態となっても、内部データ線ＩＯの電圧レベルは変化しない。
【０１５５】
この内部データ線ＩＯおよびＺＩＯに生じた電圧変化が、すでに導通状態にある読出しゲート４０を介してプリアンプノードＰＡＮおよびＺＰＡＮに伝達される。
【０１５６】
時刻Ｔ４'において、プリアンプ活性化信号ＰＡＥがＨレベルになると、応じて、読出しゲート４０が非導通状態となり、内部データ線ＩＯおよびＺＩＯの電圧を反映した電圧差が、プリアンプノードＰＡＮおよびＺＰＡＮに閉じ込められ、プリアンプＰＡにより増幅される。このプリアンプノードＰＡＮおよびＺＰＡＮの電圧にしたがってドライバ４８が駆動され、リードデータバスＲＤおよびＺＲＤに増幅データが送出される。
【０１５７】
時刻Ｔ５において、列選択線ＣＳＬがＬレベルとなり、またデータ線イコライズ指示信号ＺＩＯＥＱもＬレベルとなり、再び、この内部データ線ＩＯおよびＺＩＯの電圧レベルがハイレベルセンス電源線ＨＰＬ上の電圧Ｖｓａｐに等しい電圧レベルに向かって上昇する。この動作において、ハイレベルセンス電源線ＨＰＬの電圧Ｖｓａｐおよび内部データ線ＩＯおよびＺＩＯの電圧が共に電圧Ｖｄｄｓに復帰するためには、時刻Ｔ４から時刻Ｔ５の間に内部データ線ＺＩＯからローレベルセンス電源線ＬＰＬに放電された電荷量を、補償しなければならないことは明らかである。
【０１５８】
図１７は、図１４に示すプリアンプ／ライトドライバＰＡ／ＷＤＶに含まれるライトドライバＷＤＶの構成を示す図である。図１７において、ライトドライバＷＤＶは、内部データ線ＩＯおよびＺＩＯの間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱ４およびＰＱ５と、インバータ５０を介して与えられる列ブロック信号ＣＢＳの反転信号と内部書込データＷＤとを受けるＮＯＲ回路ＮＧ０と、インバータ５０の出力信号と内部書込データＺＷＤを受けるＮＯＲ回路ＮＧ１と、内部データ線ＩＯおよびＺＩＯの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ０およびＮＱ１を含む。ＮＯＲ回路ＮＧ０の出力信号がＰチャネルＭＯＳトランジスタＰＱ４へ与えられ、ＮＯＲ回路ＮＧ１の出力信号がＰチャネルＭＯＳトランジスタＰＱ５のゲートへ与えられる。ＭＯＳトランジスタＮＱ０は補の内部書込データＺＷＤをゲートに受け、ＭＯＳトランジスタＮＱ１は、ゲートに書込データＷＤを受ける。
【０１５９】
ＰチャネルＭＯＳトランジスタＰＱ４およびＰＱ５は、導通時、ハイレベルセンス電源線ＨＰＬ上の電圧Ｖｓａｐ（＝Ｖｄｄｓ）を対応の内部データ線ＩＯおよびＺＩＯへ伝達する。ＮチャネルＭＯＳトランジスタＮＱ０およびＮＱ１は、導通時、ローレベルセンス電源線ＬＰＬ上の電圧Ｖｓａｎ（＝Ｖｂｓｇ）を対応の内部データ線ＩＯおよびＺＩＯに伝達する。
【０１６０】
内部書込データＷＤおよびＺＷＤは、書込前はともにローレベルに設定される。図１３に示すライトアンプ回路３７が、活性化時、この内部書込データＷＤおよびＺＷＤを、外部からの書込データに応じて、ハイレベルまたはローレベルに設定する。次に、この図１７に示すライトドライバＷＤＶの動作を、図１８に示す信号波形図を参照して説明する。
【０１６１】
内部データ線ＩＯおよびＺＩＯには、図１４に示すように、内部データ線プリチャージ／イコライズ回路ＩＯＥＱが設けられている。したがって、時刻Ｔ６以前においては、データ線イコライズ指示信号ＺＩＯＥＱに従って内部データ線ＩＯおよびＺＩＯはともにセンス電源電圧Ｖｄｄｓレベルにプリチャージされかつイコライズされている。今、ビット線ＢＬにはＨレベルデータが保持され、また補のビット線ＺＢＬには、Ｌレベルデータが保持されている状態を考える。
【０１６２】
時刻Ｔ６において、データ線イコライズ指示信号ＺＩＯＥＱがＨレベルとなり、内部データ線ＩＯおよびＺＩＯのプリチャージ／イコライズ動作が完了し、またライトドライバＷＤＶが、内部データ線ＩＯにＬレベルデータを、補の内部データ線ＺＩＯにＨレベルデータを伝達する。すなわち、内部書込データＷＤがＬレベル、内部書込データＺＷＤがＨレベルのとき、図１７のライトドライバＷＤＶにおいて、ＭＯＳトランジスタＮＱ０およびＰＱ５がオン状態となり、内部データ線ＩＯからローレベルセンス電源線ＬＰＬに電荷が流出し、一方、内部データ線ＺＩＯの電圧レベルは、ＭＯＳトランジスタＰＱ５により、ハイレベルセンス電源線ＨＰＬ上の電圧Ｖｓａｐ、すなわち、センス電源電圧Ｖｄｄｓに維持される。
【０１６３】
内部データ線ＩＯおよびＺＩＯは、センス電源電圧Ｖｄｄｓレベルにプリチャージされているため、内部データ線ＩＯの電圧レベルが低下し、一方、補の内部データ線ＺＩＯは、セス電源電圧Ｖｄｄｓレベルを維持する。
【０１６４】
時刻Ｔ７において、列選択信号ＣＳＬがＨレベルに立上がり、選択ビット線ＢＬおよびＺＢＬが内部データ線ＩＯおよびＺＩＯに接続される。ライトドライバＷＤの電流駆動能力はセンスアンプ回路Ｓ／Ａの電流駆動能力より大きいため、ビット線ＢＬおよびＺＢＬの電圧レベルは、内部データ線ＩＯおよびＺＩＯの電圧レベルに応じて変化する。すなわちビット線ＢＬが、Ｌレベルに駆動され、補のビット線ＺＢＬの電圧レベルが上昇する。この場合、ライトドライバＷＤＶおよびセンスアンプ回路Ｓ／Ａにおいて、過渡的に、ハイレベルセンス電源線ＨＰＬからローレベルセンス電源線ＬＰＬに電荷が移動する（貫通電流が流れる）が、最終的に、ビット線ＢＬが、ローレベルセンス電源線ＬＰＬの電圧Ｖｓａｐに、ビット線ＺＢＬがハイレベルセンス電源線ＨＰＬ上の電圧Ｖｓａｐに駆動されて、センスアンプ回路Ｓ／Ａによりビット線ＢＬおよびＺＢＬの電圧レベルがラッチされる。
【０１６５】
時刻Ｔ８において列選択信号ＣＳＬをＬレベルに立下げ、続いて、ライトドライバイネーブル信号ＷＤＥをＬレベルに立下げて、内部書込データＷＤおよびＺＷＤをともにＬレベルに設定する。したがって、再び、内部データ線ＩＯの電圧レベルが、データ線プリチャージ／イコライズ回路ＩＯＥＱにより、ハイレベルセンス電源線ＨＰＬの電圧Ｖｓａｐに復帰する。
【０１６６】
したがって、データ書込動作時においても、電荷は、ハイレベルセンス電源線ＨＰＬからローレベルセンス電源線ＬＰＬに移動するだけであり、ハイレベルセンス電源線ＨＰＬから流出した電荷量は、ローレベルセンス電源線ＬＰＬに流入した電荷量と等しい。時刻Ｔ６からＴ７におけるライトドライバＷＤＶによる内部データ線ＩＯの放電動作時のローレベルセンス電源線ＬＰＬへの流入電荷量および、時刻Ｔ７からＴ８におけるセンスアンプ回路Ｓ／Ａのラッチデータの反転動作の途中で発生するハイレベルセンス電源線ＨＰＬからローレベルセンス電源線ＬＰＬへの流入電荷量の合計は、この時刻Ｔ８以降にけるデータ線プリチャージ動作時に内部データ線ＩＯおよびハイレベルセンス電源線ＨＰＬを元の電圧Ｖｄｄｓに復帰させるのに必要な電荷量に等しい。
【０１６７】
図１９は、この発明の実施の形態４に従うセンス電源電圧発生部の構成を概略的に示す図である。この図１９に示すセンス電源電圧発生部は、ハイレベルセンス電源線ＨＰＬの電圧レベルを基準電圧Ｖｒｅｆｓに設定するためのＨＰＬレベル制御回路６０と、このＨＰＬレベル制御回路６０のハイレベルセンス電源線ＨＰＬへの電荷供給量をモニタし、そのモニタ結果に応じた電荷をローレベルセンス電源線ＬＰＬから接地ノードへ放電するＬＰＬレベル制御回路７０を含む。
【０１６８】
このＨＰＬレベル制御回路６０は、実施の形態１と同様、基準電圧Ｖｒｅｆｓを発生する基準電圧発生回路６０ａと、基準電圧Ｖｒｅｆｓとハイレベルセンス電源線ＨＰＬ上の電圧Ｖｓａｐとを比較し、その比較結果に従ってハイレベルセンス電源線ＨＰＬに電荷を供給する内部降圧回路（ＶＤＣ）６０ｂを含む。これらの基準電圧発生回路６０ａおよび内部降圧回路６０ｂの構成は、図５および図６に示す構成と同じである。
【０１６９】
内部降圧回路６０ｂは、センス動作活性化信号ＳＥに代えて列アクセス指示信号ＲＷに応答して活性化される。この列アクセス指示信号ＲＷは、外部からのデータの書込または読出を指示するコラムアクセス指示信号（コラムアクセスコマンド）が与えられたときに、内部の書込／読出動作が完了するまで活性化される。ＬＰＬレベル制御回路７０も、この列アクセス指示信号ＲＷの活性化に応答して活性化され、内部降圧回路５０ｂに含まれる比較回路からの比較結果指示信号ＤＯに従って、ローレベルセンス電源線ＬＰＬから接地ノードヘ電荷を放電する。このＬＰＬレベル制御回路７０は、先の図７に示す構成と同様であり、モニタ用の電流ドライブトランジスタおよびこの電流ドライブトランジスタの供給電流のミラー電流をローレベルセンス電源線ＬＰＬと接地ノードの間に流すカレントミラー回路を含む。
【０１７０】
図２０は、データ書込／読出に関連する動作を制御する列アクセス制御部の構成を概略的に示す図である。図２０において、列アクセス制御部は、外部からのデータ読出を指示するリードコマンドＲＥＡＤとデータの書込を指示するライトコマンドＷＲＩＴＥとを受け、列選択を行なう列アクセスが指定されたことを検出する列アクセス検出回路７２と、リードコマンドＲＥＡＤに従ってデータ読出に必要な信号を生成する読出制御回路７６と、ライトコマンドＷＲＩＴＥに従ってデータ書込に必要な制御信号を生成する書込制御回路７８を含む。列アクセス検出回路７２から列アクセス指示信号ＲＷが発生されて列系制御回路７４へ与えられる。列系制御回路７４は、この列アクセス指示信号ＲＷが活性化されると、データ線イコライズ指示信号ＺＩＯＥＱを非活性化し、またコラムデコーダイネーブル信号ＣＤＥを活性化する。コラムデコーダイネーブル信号ＣＤＥの活性化に従って、コラムデコーダが活性化され、列アドレス信号をデコードして対応の列選択信号ＣＳＬおよび列ブロック選択信号ＣＢＳを選択状態へ駆動する。
【０１７１】
読出制御回路７６は、リードコマンドＲＥＡＤが与えられると、所定のタイミングでプリアンプ活性化信号ＰＡＥおよび出力イネーブル信号ＺＯＥを活性化する。書込制御回路７８は、ライトコマンドＷＲＩＴＥが与えられると、ライトドライバイネーブル信号ＷＤＥを所定のタイミングで活性化する。したがって、この列アクセス指示信号ＲＷは、データ読出時においては、内部データ線へのデータの読出および増幅が行なわれ、次いで内部データ線とプリアンプとの分離が完了するまでの期間少なくとも活性化される。データ書込時においては、この列アクセス指示信号ＲＷは、少なくとも、図１８に示す時刻Ｔ６から時刻Ｔ８の後の内部データ線プリチャージ完了時まで活性化される。
【０１７２】
図２１（Ａ）は、図１９に示す内部降圧回路６０ｂの構成を示す図である。この図２１（Ａ）に示す内部降圧回路６０ｂは、図６に示す実施の形態１の内部降圧回路と同様の構成を備える。センス動作活性化信号ＳＥに代えて、活性化用のＭＯＳトランジスタＴＱ１９のゲートへ、列アクセス指示信号ＲＷが与えられる。電流ドライブトランジスタＴＱ１６が信号ＤＯに従ってハイレベルセンス電源線ＨＰＬへ電流を供給する。
【０１７３】
図２１（Ｂ）は、図１９に示すＬＰＬレベル制御回路７０の構成を示す図である。この図２１（Ｂ）に示すＬＰＬレベル制御回路７０は、その構成は、図７に示すＬＰＬレベル制御回路７と同じである。単に、センス動作活性化信号ＳＥに代えて列アクセス指示信号ＲＷが、活性化用のＭＯＳトランジスタＴＱ２０のゲートへ与えられる。図２１（Ａ）に示す内部降圧回路６０ｂに含まれる比較回路の出力信号ＤＯに従って、図２１（Ｂ）に示すＬＰＬレベル制御回路７０において、ドライブ用のＰチャネルＭＯＳトランジスタＰ５で内部降圧回路６０ｂの電流ドライブ用のＭＯＳトランジスタＰＱ１６が供給する電荷量をモニタし、モニタ結果に従ってローレベルセンス電源線ＬＰＬの電圧レベルを調節する。
【０１７４】
［変更例］
図２２は、この発明の実施の形態４の変更例の構成を概略的に示す図である。この図２２に示す構成においては、列アクセス指示信号ＲＷの反転信号ＺＲＷの活性化時起動されて、ローレベルセンス電源線ＬＰＬに昇圧センス接地電圧Ｖｂｓｇを発生する補助ＬＰＬレベル発生回路８０が設けられる。この補助ＬＰＬレベル発生回路８０の構成は、図１０または図１１に示す補助ＬＰＬレベル発生回路の構成と同様である。基準電圧との比較により、ローレベルセンス電源線ＬＰＬに、昇圧センス接地電圧Ｖｂｓｇを発生する。この補助ＬＰＬレベル発生回路８０を用いて、列アクセス指示信号ＲＷの非活性化時、ローレベルセンス電源線ＬＰＬの電圧レベルを調節することにより、より正確に、昇圧センス接地電圧Ｖｂｓｇレベルに、ローレベルセンス電源線ＬＰＬの電圧を維持することができる。
【０１７５】
以上のように、この発明の実施の形態４に従えば、データの書込または読出が行なわれる列アクセス動作時において、ハイレベルセンス電源線の移動電荷量をモニタし、モニタ結果に応じてローレベルセンス電源線の電荷を移動させており、データの書込および読出に起因するローレベルセンス電源線の電圧レベル変動を補償することができる。
【０１７６】
［実施の形態５］
図２３は、この発明の実施の形態５に従うセンス電源電圧制御部の構成を概略的に示す図である。この図２３においては、ＨＰＬレベル制御回路６０およびＬＰＬレベル制御回路７０に対し、センス動作期間および列アクセス期間活性化する電源調節制御部が設けられる。ＨＰＬレベル制御回路６０およびＬＰＬレベル制御回路７０の構成は、図１９および図２０（Ａ）および図２１（Ｂ）に示す構成と同じである。
【０１７７】
センス電源電圧制御部は、列アクセス指示信号ＲＷを受けるインバータ８４と、センス動作活性化信号ＳＥの活性化に応答してワンショットのパルス信号を発生するワンショットパルス発生回路８２と、インバータ８４の出力信号とワンショットパルス発生回路８２の出力信号とを受けるＮＡＮＤ回路８６を含む。このＮＡＮＤ回路８６から、ＨＰＬレベル制御回路６０およびＬＰＬレベル制御回路７０に対する制御信号ＣＴＬが出力される。
【０１７８】
ワンショットパルス発生回路８２は、センス動作活性化信号ＳＥを受けるインバータ８２ａと、インバータ８２ａの出力信号を遅延時間Ｔｄ遅延する遅延回路８２ｂと、遅延回路８２ｂの出力信号とセンス動作活性化信号ＳＥとを受けるＮＡＮＤ回路８２ｃを含む。このワンショットパルス発生回路８２からは、センス動作活性化信号ＳＥがＨレベルに立上がると、センス動作期間を含む所定期間Ｌレベルとなる信号が出力される。次に、この図２３に示すセンス電源電圧制御部の動作を図２４に示す信号波形図を参照して説明する。
【０１７９】
行選択を指示するロウアクセスコマンド（アクティブコマンド）が与えられると、内部の行選択動作を活性化するロウ活性化信号ＡＣＴが活性化される。このロウ活性化信号ＡＣＴが活性化されると行選択動作が行なわれ、所定のタイミングでセンス動作活性化信号ＳＥがＨレベルの活性状態へ駆動される。このセンス動作活性化信号ＳＥがＨレベルの活性状態となると、ワンショットパルス発生回路８２（ＮＡＮＤ回路８２ｃから）から、所定期間Ｌレベルに立下がるワンショットのパルス信号が出力される。このワンショットパルス発生回路８２の発生するパルス信号のパルス幅は遅延回路８２ｂの有する遅延時間Ｔｄである。このパルス幅Ｔｄは、センスアンプ回路がセンス動作を行なう期間、すなわちセンス電流が流れる期間を含む。
【０１８０】
センスアンプ回路の動作時においては、したがって、ＮＡＮＤ回路８６からの制御信号ＣＴＬがＨレベルとなり、ＨＰＬレベル制御回路６０およびＬＰＬレベル制御回路７０が活性化され、センス電源線ＨＰＬおよびＬＰＬの電圧レベル調節を実行する。センス動作が完了し、センスアンプ回路がラッチ状態となると、ワンショットパルス信号がＨレベルとなり、制御信号ＣＴＬはＬレベルとなる。応じて、ＨＰＬレベル制御回路６０およびＬＰＬレベル制御回路７０が非活性化され、電圧調節動作が停止される。
【０１８１】
次いで、この列選択を指示するコラムアクセスコマンド（データ読出のリードコマンドまたはデータ書込を示すライトコマンド）が与えられると、列アクセス指示信号ＲＷが活性化され、内部で列の選択およびデータの書込または読出が実行される。この列アクセス指示信号ＲＷの活性化に応答して、ＮＡＮＤ回路８６からの制御信号ＣＴＬがＨレベルとなり、再びＨＰＬレベル制御回路６０およびＬＰＬレベル制御回路７０が活性化され、センス電源線ＨＰＬおよびＬＰＬの電圧レベル調節を実行する。したがって、センス動作時およびデータの書込／読出時というセンス電源線の電圧レベルが変動する期間のみ、ＨＰＬレベル制御回路６０およびＬＰＬレベル制御回路７０を活性化し、ＨＰＬレベル制御回路６０がハイレベルセンス電源線ＨＰＬに供給する電荷量に相当する電荷量を、ローレベルセンス電源線ＬＰＬから放出することにより、必要最小限の消費電流（ＨＰＬレベル制御回路６０およびＬＰＬレベル制御回路７０の貫通電流）で、安定に、ローレベルセンス電源線ＬＰＬの電圧を、昇圧センス接地電圧Ｖｂｓｇレベルに設定することができる。
【０１８２】
［実施の形態６］
図２５は、この発明の実施の形態６において用いられるＰＣＡＳ方式センス電源回路の構成を概略的に示す図である。図２５においては、１つのビット線対ＢＬおよびＺＢＬに関連する部分の構成を示す。ハイレベルセンス電源線ＨＰＬに内部降圧回路９０が結合され、またローレベルセンス電源線ＬＰＬに、ローレベルセンス電源回路９２が結合される。
【０１８３】
ローレベルセンス電源回路９２は、容量値Ｃｄを有するキャパシタ９２ｂと、スタンバイ状態時、ローレベルセンス電源線ＬＰＬを接地ノードに結合しかつアクティブサイクル時、ローレベルセンス電源線ＬＰＬと接地ノードとを切り離すスイッチ回路９２ａを含む。
【０１８４】
ビット線対ＢＬおよびＺＢＬには、ビット線プリチャージ／イコライズ回路Ｅ／Ｐが設けられる。図２５においては、各回路のＭＯＳトランジスタを機械的スイッチで示す。
【０１８５】
今、図２５において、スタンバイ状態時の各信号線の電圧を考える。スタンバイ状態時においては、センスアンプ回路Ｓ／Ａは非活性状態であり、センス活性化トランジスタはオフ状態であり、センス電源線ＨＰＬおよびＬＰＬはビット線ＢＬおよびＺＢＬから分離されている。また、ビット線プリチャージ／イコライズ回路Ｅ／Ｐにおいては、内部のプリチャージトランジスタおよびイコライズトランジスタはすべてオン状態であり、中間電圧Ｖｂｌｅを、ビット線ＢＬおよびＺＢＬに伝達する。メモリセルＭＣにおいては、アクセストランジスタＭＴがオフ状態であり、メモリセルキャパシタＣｓのストレージノードＳＮには、今、電圧Ｖｂｓｇが格納されている。
【０１８６】
ローレベルセンス電源回路９２においては、スイッチ回路９２ａがローレベルセンス電源線ＬＰＬを接地ノードに結合しており、キャパシタ９２ｂの電極ノードには、接地電圧ＧＮＤが伝達される。ローレベルセンス電源回路９２において、キャパシタ９２ｂは、その両電極ノードの電圧は、接地電圧であり、これらの電極ノード間の電圧差は０となるため、蓄積電荷量は０である。このプリチャージ状態においては、ビット線ＢＬおよびＺＢＬの寄生容量Ｃｂに、中間電圧Ｖｂｌｅによる電荷が蓄積され、またメモリセルキャパシタＣｓにおいては、セルプレート電圧Ｖｃｐと昇圧センス接地電圧Ｖｂｓｇの差に応じた電荷がストレージノードＳＮに格納される。
【０１８７】
図２６は、センス動作完了時における各回路の状態および電圧分布を概念的に示す図である。センス動作時においては、まずローレベルセンス電源回路９２においてスイッチ回路９２ａが非導通状態となり、ローレベルセンス電源線ＬＰＬが接地ノードから分離される。メモリセルＭＣには、Ｌレベルデータが格納されており、ビット線ＢＬは、ハイレベルに駆動される。ビット線イコライズ／プリチャージ回路Ｅ／Ｐは非活性状態にあり、各トランジスタはオフ状態にある。
【０１８８】
センス動作完了時においては、ビット線ＢＬの電圧Ｖｂｌｈは、ハイレベルセンス電源電圧Ｖｄｄｓに等しく、またビット線ＺＢＬの電圧Ｖｂｌｌは、昇圧センス接地電圧Ｖｂｓｇレベルとなる。ビット線ＺＢＬの電圧Ｖｂｌｌは、メモリセルキャパシタＣｓおよびビット線負荷容量Ｃｂとキャパシタ９２ｂとの間の電荷の再配分により生じる。キャパシタ９２ｂの容量値がＣｄとすると、電荷の保存則から次式が得られる。
【０１８９】
Ｃｂ・Ｖｂｌｅ＋Ｃｄ・０＋Ｃｓ・Ｖｂｓｇ
＝（Ｃｂ＋Ｃｄ＋Ｃｓ）・Ｖｂｓｇ …（８）
上式（８）を整理すると、次式（９）が得られる。
【０１９０】
Ｃｂ・（Ｖｄｄｓ−Ｖｂｓｇ）／２＝Ｃｄ・Ｖｂｓｇ …（９）
上式（９）において、左辺はビット線ＺＢＬ上での電荷の移動、右辺はキャパシタ９２ｂにおける電荷の移動量を示す。ビット線ＺＢＬの電圧Ｖｂｌｌは、ビット線ＺＢＬおよびキャパシタ９２ｂにおける移動電荷量が等しくなるように、その電圧レベルが設定される。ここで、中間電圧Ｖｂｌｅは、（Ｖｄｄｓ＋Ｖｂｓｇ）／２である。
【０１９１】
すなわちメモリセルのデータ保持特性から必要とされる電圧Ｖｂｓｇのレベルが決定されれば、キャパシタ９２ｂの必要な容量値Ｃｄの値を一意的に決定することができる。
【０１９２】
上式（９）においては、メモリセルキャパシタＣｓの項が存在しない。したがって、センス動作対象となるブロック（ブロック分割動作を想定する）内においてビット線対のうちＬレベルデータが書込まれたメモリセルの数に依存せずに、全体として必要なキャパシタ９２ｂの容量値Ｃｄの値が決定される。センス動作対象となるメモリブロック内のビット線対の数をＮとし、キャパシタ９２ｂの必要な容量値をＣｄｌとすれば、上式（９）から、次式（１０）が得られる。
【０１９３】
Ｎ・Ｃｂ・（Ｖｄｄｓ−Ｖｂｓｇ）／２＝Ｃｄｌ・Ｖｂｓｇ …（１０）
上式（１０）に従えば、このキャパシタ９２ｂの容量値Ｃｄとして容量値Ｃｄｌを実現できれば、センス動作によってＬレベルデータの電圧Ｖｂｓｇを正確に発生することができる。
【０１９４】
また、センス動作開始時におけるセンスアンプ回路Ｓ／Ａ内のＮチャネルＭＯＳトランジスタのゲート−ソース間電圧Ｖｇｓに注目すると、この昇圧センス接地電圧Ｖｂｓｇの値だけ大きくすることができ、センス動作を高速化することができる。すなわち、スタンバイ状態時においてローレベルセンス電源線ＬＰＬを昇圧センス接地電圧Ｖｂｓｇレベルに保持している場合、センスアンプ回路のＮチャネルＭＯＳトランジスタのゲート−ソース間電圧Ｖｇｓは、Ｖｂｌｅ−Ｖｂｓｇとなる。一方、スタンバイ状態時、このローレベルセンス電源線ＬＰＬを接地電圧ＧＮＤにプリチャージすることにより、センス動作開始直前においては、センスアンプ回路内のＮチャネルＭＯＳトランジスタのゲート−ソース間電圧Ｖｇｓは、中間電圧Ｖｂｌｅに等しくなる。
【０１９５】
すなわち、このＰＣＡＳ方式に従えば、プリチャージ期間中は、ローレベルセンス電源線ＬＰＬが接地電圧ＧＮＤレベルに保持されており、このローレベルセンス電源線を昇圧センス接地電圧Ｖｂｓｇレベルに保持する必要はなく、Ｖｂｓｇ発生回路が不要となり消費電流が低減できる。
【０１９６】
このローレベルセンス電源回路９２を利用して、センス動作時において、昇圧センス接地電圧Ｖｂｓｇレベルにビット線ＺＢＬの電圧レベルを設定する。一方、書込／読出時においては、先の実施の形態４と同様、ハイレベルセンス電源電圧を発生する回路のハイレベルセンス電源線ＨＰＬへの供給電荷量をモニタし、そのモニタした電荷量に応じた電荷を、ローレベルセンス電源線ＬＰＬから引き抜く。
【０１９７】
図２７は、この発明の実施の形態６におけるセンス電源電圧制御部の構成を概略的に示す図である。図２７において、センス電源電圧制御部は、センス動作活性化信号ＳＥの活性化時活性化され、ハイレベルセンス電源線ＨＰＬへ電荷を供給するＨＰＬレベル制御回路１００と、センス動作活性化信号ＳＥと列アクセス指示信号ＲＷとに従って活性化され、ローレベルセンス電源線ＬＰＬから電荷を放出するＬＰＬレベル制御回路１１０を含む。このＬＰＬレベル制御回路１１０は、図２６に示すローレベルセンス電源回路９２を含み、センス動作活性化信号ＳＥが非活性状態のときにローレベルセンス電源線ＬＰＬを接地ノードに結合し、一方、センス動作活性化信号ＳＥがＨレベルの活性状態のときには、このキャパシタより電荷を吸収する。また、ＬＰＬレベル制御回路１１０は、列アクセス指示信号ＲＷの活性化時には、ＨＰＬレベル制御回路１００の出力信号ＤＯに従ってハイレベルセンス電源線ＨＰＬへの供給電荷量をモニタし、モニタ結果に応じてローレベルセンス電源線ＬＰＬから電荷を放出する。
【０１９８】
ＨＰＬレベル制御回路１００は、基準電圧Ｖｒｅｆｓを発生する基準電圧発生回路１１０ａと、基準電圧Ｖｒｅｆｓとハイレベルセンス電源線ＨＰＬの電圧とを比較し該比較結果に従って電荷をハイレベルセンス電源線ＨＰＬに供給するとともに、好ましくは、センス動作活性化信号ＳＥの活性化に応答して内部のキャパシタの充電電荷をハイレベルセンス電源線ＨＰＬへ供給する内部降圧回路１００ｂを含む。
【０１９９】
図２８は、図２７に示すＬＰＬレベル制御回路１１０の構成を示す図である。図２８において、ＬＰＬレベル制御回路１１０は、ＨＰＬレベル制御回路１００に含まれる内部降圧回路１００ｂからの比較結果出力信号ＤＯに従って外部電源ノードから電流を供給するＰチャネルＭＯＳトランジスタ１１０ａと、このＭＯＳトランジスタ１１０ａからの電流のミラー電流を生成するカレントミラー段を構成するＮチャネルＭＯＳトランジスタ１１０ｂおよび１１０ｃと、カレントミラー回路を、列アクセス指示信号ＲＷの活性化に応答して活性化するＮチャネルＭＯＳトランジスタ１１０ｄと、ローレベルセンス電源線ＬＰＬに結合されるキャパシタ１１０ｅと、センス動作活性化信号ＳＥを受けるインバータ１１０ｇと、インバータ１１０ｇの出力信号に従ってローレベルセンス電源線ＬＰＬを接地ノードに結合するＮチャネルＭＯＳトランジスタ１１０ｆを含む。
【０２００】
この図２８に示すＬＰＬレベル制御回路１１０の構成においては、スタンバイ状態時においては、センス動作活性化信号ＳＥおよび列アクセス指示信号ＲＷはともにＬレベルである。したがって、ローレベルセンス電源線ＬＰＬは、ＭＯＳトランジスタ１１０ｆにより接地ノードに結合され、ローレベルセンス電源線ＬＰＬ上の電圧Ｖｓａｎは接地電圧レベルとなる。
【０２０１】
センス動作活性化信号ＳＥがＨレベルとなると、インバータ１１０ｇの出力信号がＬレベルとなり、ＭＯＳトランジスタ１１０ｆがオフ状態となる。列アクセス指示信号ＲＷは、Ｌレベルの非活性状態である。したがって、このセンス動作時においては、ローレベルセンス電源線ＬＰＬに供給される電荷は、キャパシタ１１０ｅにより吸収される。このローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎを、昇圧センス接地電圧Ｖｂｓｇとするために、このキャパシタ１１０ｅの容量値Ｃｄｌが前述の式（１０）を満たす容量値に設定される。
【０２０２】
センス動作活性化信号ＳＥがＨレベルの活性状態の間、したがって、このキャパシタ１１０ｅにより、ローレベルセンス電源線ＬＰＬの電圧レベルは、昇圧センス接地電圧Ｖｂｓｇレベルに保持される。
【０２０３】
データの書込／読出が行なわれる列アクセス時においては、列アクセス指示信号ＲＷがＨレベルとなり、ＭＯＳトランジスタ１１０ｂおよび１１０ｃによるカレントミラー回路段が動作する。このデータの書込／読出を行なう列アクセス時においては、ＨＰＬレベル制御回路１００はセンス動作活性化信号ＳＥにより活性化されており、データの書込／読出を行なうときにもＨＰＬレベル制御回路が動作している。したがって、このデータの書込／読出を行なう列アクセス時においては、ＨＰＬレベル制御回路１００がハイレベルセンス電源線ＨＰＬに供給する電荷量をモニタし、そのモニタ結果に応じた電荷を、このＭＯＳトランジスタ１１０ｃおよび１１０ｄを介してローレベルセンス電源線ＬＰＬから接地ノードへ放電する。したがって、センス動作完了後の列アクセス動作に起因するハイレベルセンス電源線の電圧変動によるローレベルセンス電源線ＬＰＬの電圧変動を、ＭＯＳトランジスタ１１０ａ−１１０ｄにより補償する。なお、ＭＯＳトランジスタ１１０ｆ、およびキャパシタ１１０ｅは、図２６に示すローレベルセンス電源回路９２に相当する。
【０２０４】
図２９は、図２７に示すＨＰＬレベル制御回路１００に含まれる内部降圧回路（ＶＤＣ）１００ｂの構成を示す図である。図２９において、内部降圧回路１００ｂは、実施の形態１と同様、センス動作活性化信号ＳＥの活性化に応答して、ハイレベルセンス電源線ＨＰＬ上の電圧と基準電圧Ｖｒｅｆｓとを比較する比較回路６ｂａと、比較回路６ｂａの出力信号ＤＯに従って外部電源ノードからハイレベルセンス電源線ＨＰＬへ電流を供給する電流ドライブ回路６ｂｂと、周辺電源ノードとハイレベルセンス電源線ＨＰＬの間に接続されるキャパシタ１００ｂａと、センス動作活性化信号ＳＥの非活性化時導通し、ハイレベルセンス電源線ＨＰＬを周辺電源ノードに結合するＰチャネルＭＯＳトランジスタ１００ｂｂを含む。キャパシタ１００ｂａは、容量値Ｃｄｈを有する。周辺電源ノードには、周辺電源電圧Ｖｄｄｐが与えられる。この周辺電源電圧Ｖｄｄｐは、たとえばデコーダなどで使用される電圧であり、内部で外部電源電圧から生成される。
【０２０５】
ハイレベルセンス電源線ＨＰＬは、スタンバイ状態時においては、ＭＯＳトランジスタ１００ｂｂにより周辺電源ノードに結合され、周辺電源電圧Ｖｄｄｐレベルにプリチャージされる。センス動作が始まると、このセンス動作開始時において、このキャパシタ１００ｂａを用いて電荷の再配分が行なわれる。ハイレベルセンス電源線ＨＰＬは、センス動作時、センス電源電圧Ｖｄｄｓレベルに設定される。したがって、このキャパシタ１００ｂａの容量値Ｃｄｈは、先の式（１０）との類推から、次式（１１）で表わされる。
【０２０６】
Ｎ・Ｃｂ・（Ｖｄｄｓ−Ｖｂｓｇ）／２
＝Ｃｄｈ・（Ｖｄｄｐ−Ｖｄｄｓ） …（１１）
この式（１１）に従って、周辺電源電圧Ｖｄｄｐとキャパシタ１００ｂａの容量値Ｃｄｈを適切に組合せることにより、このハイレベルセンス電源線ＨＰＬ上の電圧Ｖｓａｐを、正確にセンス電源電圧Ｖｄｄｓレベルに設定することができる。
【０２０７】
また、式（１０）および（１１）を組合せて用いることにより、センス電源線ＨＰＬおよびＬＰＬの電圧安定化のために必要な電荷を、キャパシタ１１０ｅおよび１００ｂａによりすべて供給することができる。
【０２０８】
このようなキャパシタ１００ｂａを用いた場合、比較回路６ｂａおよび電流ドライブ回路６ｂｂの応答速度および電流供給能力は十分小さくすることができる。すなわち、この電流ドライブ回路６ｂｂのサイズ（チャネル幅）を小さくすることができ、また応じて、比較回路６ｂａのトランジスタのサイズ（チャネル幅）および貫通電流を低減することができ、応じて占有面積および消費電流を低減することができる。
【０２０９】
センス動作活性化信号ＳＥは、列アクセス動作時においても活性状態を維持しており、したがって、ハイレベルセンス電源線ＨＰＬの電圧レベルが、このデータの書込／読出時に変動しても、ＨＰＬレベル制御回路１００ｂが動作して、比較回路６ｂａおよび電流ドライブ回路６ｂｂにより、ハイレベルセンス電源線ＨＰＬの電圧変動を補償することができる。また、このとき、キャパシタ１００ｂａの容量値が十分大きければ、このハイレベルセンス電源線ＨＰＬの電圧変動を十分小さくすることもできる。
【０２１０】
以上のように、この発明の実施の形態６に従えば、ローレベルセンス電源電圧発生のために、キャパシタを利用しており、正確に、ローレベルセンス電源線の電圧を低消費電流で所望の電圧レベルに設定することができる。また、ハイレベルセンス電源線にキャパシタを設けることにより、ＨＰＬレベル制御回路のセンス電源回路の規模を低減でき、応じて消費電流を低減できる。さらに、列アクセス動作時には、このハイレベルセンス電源線の電荷移動の供給量をモニタし、そのモニタ結果に従って、ローレベルセンス電源線から接地ノードへ電荷を放出しており、センス動作開始時から、列アクセス動作に至るローレベルセンス電源線の電圧レベルの変動を十分に正確に抑制することができる。
【０２１１】
［実施の形態７］
図３０は、この発明の実施の形態７に従う半導体記憶装置のデータ書込／読出部の構成を示す図である。この図３０に示す構成においては、内部データ線ＩＯおよびＺＩＯに対応して設けられるデータ線プリチャージ／イコライズ回路ＩＯＥＱは、ＮチャネルＭＯＳトランジスタＮＱ１−ＮＱ３を含む。このデータ線プリチャージ／イコライズ回路ＩＯＥＱは、周辺電源線ＰＰＬ上の周辺電源電圧ＶｄｄｐレベルよりもＭＯＳトランジスタＮＱ１−ＮＱ３のしきい値電圧Ｖｔｈだけ低い電圧レベルに、内部データ線ＩＯおよびＺＩＯをプリチャージしかつイコライズする。この周辺電源電圧Ｖｄｄｐは、センス電源電圧Ｖｄｄｓよりも高い電圧であるが、以下の関係を満たす。
【０２１２】
Ｖｄｄｐ＞Ｖｄｄｓ＞Ｖｄｄｐ−Ｖｔｈ
ここで、Ｖｔｈは、列選択ゲートＣＳＧに含まれる転送ゲートトランジスタおよびビット線プリチャージ／イコライズ回路ＩＯＥＱに含まれるＭＯＳトランジスタＮＱ１−ＮＱ３のしきい値電圧を示す。読出アンプ回路／書込ドライブ回路ＰＡ／ＷＤは、先の図１５および図１７に示す構成と同じである。ただし、読出アンプ回路の読出データ線も、図３０に示す構成においては、センス電源電圧Ｖｄｄｓではなく、電圧Ｖｄｄｐ−Ｖｔｈレベルにプリチャージされる。このビット線ＢＬおよびＺＢＬに対して設けられるセンスアンプ回路Ｓ／Ａの構成は、先の実施の形態と同様であり、センスアンプ活性化トランジスタＴＱ３およびＴＱ６と、交差結合トランジスタ対ＴＱ１およびＴＱ２と交差結合トランジスタ対ＴＱ４およびＴＱ５を含む。次に、この図３０に示す書込／読出系のデータ読出時の動作について図３１に示す波形図を参照して説明する。
【０２１３】
列選択信号ＣＳＬのＨレベルは、周辺電源電圧Ｖｄｄｐレベルである。
ビット線ＢＬが、今、センス電源電圧Ｖｄｄｓレベルにあり、またビット線ＺＢＬが、昇圧センス接地電圧Ｖｂｓｇレベルにあるとする。列選択信号ＣＳＬはＬレベルであり、列選択ゲートＣＳＧは非導通状態である。データ線プリチャージ／イコライズ回路ＩＯＥＱにおいては、データ線イコライズ指示信号φＩＯＥＱがＨレベルであり、ＭＯＳトランジスタＮＱ１−ＮＱ３がすべてオン状態であり、内部データ線ＩＯおよびＺＩＯは、電圧Ｖｄｄｐ−Ｖｔｈレベルにプリチャージしかつイコライズされる。
【０２１４】
データ読出動作を行なう場合、時刻Ｔ１０において、データ線イコライズ指示信号φＩＯＥＱがＬレベルとなり、内部データ線ＩＯおよびＺＩＯのプリチャージ／イコライズ動作が完了し、次いで、列選択信号ＣＳＬを周辺電源電圧Ｖｄｄｐレベルに立上げる。
【０２１５】
ビット線ＢＬは、センス電源電圧Ｖｄｄｓレベルにセンスアンプ回路Ｓ／Ａにより保持されている。したがって、列選択ゲートＣＳＧにおけるトランスファゲートトランジスタＴＸａは、ゲート−ソース間電圧Ｖｇｓが、そのしきい値電圧Ｖｔｈに等しいため、オフ状態にあり、ビット線ＢＬと内部データ線ＩＯとの間に電荷の移動は生じない。したがって、ビット線ＢＬは、センス電源電圧Ｖｄｄｓレベルを維持し、内部データ線ＩＯは、電圧Ｖｄｄｐ−Ｖｔｈの電圧レベルを維持する。一方、内部データ線ＺＩＯは、ビット線ＺＢＬが昇圧センス接地電圧Ｖｂｓｇレベルであり、センスアンプ回路Ｓ／ＡのＮチャネルＭＯＳトランジスタＴＱ２およびＴＱ３を介して電荷が放電され、その電圧レベルが低下する。この内部データ線ＺＩＯの電圧レベルの低下に応じて、ローレベルセンス電源線ＬＰＬの電圧が上昇し、応じてビット線ＺＢＬの電圧レベルも上昇する。
【０２１６】
この列選択信号ＣＳＬがＨレベルの状態で、内部データ線ＩＯおよびＺＩＯの電圧レベルの差が十分大きくなると、所定のタイミングで、プリアンプ活性化信号ＰＡＥおよび列ブロック選択信号ＣＢＳが活性化され、読出アンプ回路（プリアンプ）ＰＡによりデータの読出、増幅が行なわれ、その増幅データが出力回路へ転送される。
【０２１７】
時刻Ｔ１１になると、列選択信号ＣＳＬがＬレベルとなり、またデータ線プリチャージ／イコライズ指示信号φＩＯＥＱがＨレベルとなり、内部データ線ＩＯおよびＺＩＯの電圧Ｖｄｄｐ−Ｖｔｈレベルへのプリチャージ／イコライズが行なわれる。
【０２１８】
この時刻Ｔ１１において、内部データ線ＺＩＯへ、データ線プリチャージ／イコライズ回路ＩＯＥＱにより供給される電荷量は、このデータ読出時において、内部データ線ＺＩＯから、センスアンプ回路Ｓ／Ａを介して、ローレベルセンス電源線ＬＰＬへ放出された電荷量に等しい。したがって、この図３０に示すように、内部データ線ＩＯおよびＺＩＯが、センス電源電圧と異なる電圧レベルにプリチャージされる場合においても、内部データ線ＩＯおよびＺＩＯを電圧Ｖｄｄｐ−Ｖｔｈまでプリチャージするために、周辺電源線ＰＰＬから内部データ線ＩＯおよびＺＩＯへ供給される電荷量をモニタし、そのモニタ結果に従って、供給された電荷量と同量の電荷を、ローレベルセンス電源線から引き抜くことにより、ローレベルセンス電源線ＬＰＬの電圧Ｖｓａｎを、昇圧センス接地電圧Ｖｂｓｇレベルに設定することができる。プリアンプＰＡの構成が図１５に示す構成と同じであり、プリアンプＰＡの動作時周辺電源線ＰＰＬから内部データ線ＺＩＯへ電荷が供給される（プルアップ回路の動作により）。プリチャージ時には、ローレベルセンス電源線ＬＰＬへ放出された電荷を補償して内部データ線ＺＩＯを周辺電源電圧Ｖｄｄｐからしきい値電圧Ｖｔｈ低い電圧レベルにプリチャージする。したがって、この場合でも、図３１に示すようにＱＤ＝ＱＣとなる。
【０２１９】
図３２は、この発明の実施の形態７に従うセンス電源回路の構成を概略的に示す図である。図３２において、ＨＰＬレベル制御回路２００は、ハイレベルセンス電源線Ｖｄｄｓに対する基準電圧Ｖｒｅｆｓおよび周辺電源電圧Ｖｄｄｐに対する基準電圧Ｖｒｅｆｐを発生する基準電圧発生回路２００ａと、このセンス動作活性化信号ＳＥおよび列アクセス指示信号ＲＷの活性化時、ハイレベルセンス電源線ＨＰＬおよび周辺電源線ＰＰＬの電圧レベルを、これらの基準電圧ＶｒｅｆｓおよびＶｒｅｆｐの電圧レベルに調節する内部降圧回路（ＶＤＣ）２００ｂを含む。この内部降圧回路２００ｂは、その詳細構成は後に説明するが、ハイレベルセンス電源線ＨＰＬおよび周辺電源線ＰＰＬそれぞれに対応して設けられる比較回路および電流ドライブトランジスタの組を含み、比較回路が対応の電流ドライブトランジスタを制御するための比較結果指示信号ＤＯおよびＤＯＰを生成する。
【０２２０】
ＬＰＬレベル制御回路２１０は、この内部降圧回路２００ｂからの比較結果を示す信号ＤＯおよびＤＯＰに従って、ローレベルセンス電源線ＬＰＬの電圧レベルを調節する。このＬＰＬレベル制御回路２１０は、またセンス動作活性化信号ＳＥおよび列アクセス指示信号ＲＷの活性化時活性化される。したがって、センス動作時においては、ハイレベルセンス電源線ＨＰＬの電荷移動量に等しい電荷量を、ＬＰＬレベル制御回路２１０がローレベルセンス電源線ＬＰＬから放電し、一方、列アクセス時においては、この周辺電源線ＰＰＬの移動電荷量のモニタ結果に応じて、ＬＰＬレベル制御回路２１０が、ローレベルセンス電源線ＬＰＬから電荷を放出する。
【０２２１】
図３３は、図３２に示すＨＰＬレベル制御回路２００に含まれる内部降圧回路２００ｂの構成の一例を示す図である。図３３において、内部降圧回路（ＶＤＣ）２００ｂは、センス動作活性化信号ＳＥの活性化に応答して活性化され、基準電圧Ｖｒｅｆｓとハイレベルセンス電源線ＨＰＬ上の電圧とを比較して比較結果を示す信号ＤＯを生成する比較回路２１５ａと、比較回路２１５ａの出力信号ＤＯに従って外部電源ノードからハイレベルセンス電源線ＨＰＬへ電流を供給する電流ドライブトランジスタ２１５ｂを含む。この電流ドライブトランジスタ２１５ｂは、ＰチャネルＭＯＳトランジスタで構成される。
【０２２２】
内部降圧回路２００ｂは、さらに、列アクセス指示信号ＲＷの活性化に応答して活性化され、基準電圧Ｖｒｅｆｐと周辺電源線ＰＰＬ上の電圧Ｖｄｄｐとを比較する比較回路２１５ｃと、比較回路２１５ｃの出力信号ＤＯＰに従って外部電源ノードから周辺電源線ＰＰＬへ電流を供給する電流ドライブトランジスタ２１５ｄを含む。この電流ドライブトランジスタ２１５ｄは、ＰチャネルＭＯＳトランジスタで構成される。
【０２２３】
比較回路２１５ａおよび２１５ｃの出力信号ＤＯおよびＤＯＰが、ＬＰＬレベル制御回路２１０へ与えられる。これらの比較回路２１５ａおよび２１５ｃと電流ドライブトランジスタ２１５ｂおよび２１５ｄの動作は、先の実施の形態１等において説明したものと同じである。比較回路２１５ａおよび電流ドライブトランジスタ２１５ｂにより、ハイレベルセンス電源線ＨＰＬの電圧レベルが基準電圧Ｖｒｅｆｓの電圧レベルに設定され、また比較回路２１５ｃおよび電流ドライブトランジスタ２１５ｄにより、周辺電源線ＰＰＬの電圧Ｖｄｄｐが、基準電圧Ｖｒｅｆｐの電圧レベルに設定される。
【０２２４】
図３４は、図３２に示すＬＰＬレベル制御回路２１０の構成を示す図である。図３４において、ＬＰＬレベル制御回路２１０は、図３３に示す比較回路２１５ａの出力信号ＤＯに従って外部電源ノードから電流を供給する電流モニタ用トランジスタ２２０ａと、センス動作活性化信号ＳＥの活性化に応答して活性化され、この電流モニタ用トランジスタ２２０ａの供給する電流のミラー電流をローレベルセンス電源線ＬＰＬから接地ノードへ流すカレントミラー段２２０ｂを含む。電流モニタ用トランジスタ２２０ａは、ＰチャネルＭＯＳトランジスタで構成される。図３３に示す電流ドライブトランジスタ２１５ｂとこの電流モニタ用のトランジスタ２２０ａの電流駆動能力（サイズ；チャネル幅とチャネル長の比）は、その比が、カレントミラー段２２０ｂのミラー比の逆数となるように設定される。この関係は、前述の式（７）と同様である。
【０２２５】
ＬＰＬレベル制御回路２１０は、さらに、図３３に示す比較回路２１５ｃからの出力信号ＤＯＰに従って外部電源ノードから電流を供給する電流モニタ用トランジスタ２２０ｃと、列アクセス指示信号ＲＷの活性化に応答して電流モニタ用トランジスタ２２０ｃの供給する電流のミラー電流をローレベルセンス電源線ＬＰＬから接地ノードへ流すカレントミラー段２２０ｄを含む。電流モニタ用トランジスタ２２０ｃは、ＰチャネルＭＯＳトランジスタで構成される。この図３３に示す電流ドライブトランジスタ２１５ｄと電流モニタ用トランジスタ２２０ｃの電流駆動能力（チャネル幅とチャネル長の比）の比は、カレントミラー段２２０ｄのミラー比の逆数に等しくなるように設定される。これらのカレントミラー段２２０ｂおよび２２０ｄのミラー比を適当に調整することにより、図３３に示す比較回路２１５ａおよび２１５ｃの出力する信号ＤＯおよびＤＯＰに従って、電流ドライブトランジスタ２１５ｂおよび２１５ｄが供給する電荷と同量の電荷をローレベルセンス電源線ＬＰＬから接地ノードへ放出することができる。
【０２２６】
なお、この図３２に示す構成においては、センス動作活性化信号ＳＥが用いられている。しかしながら、このセンス動作が行なわれる期間内のみ活性化されるパルス状の制御信号ＰＳＥを用いてハイレベルセンス電源線の電圧レベルの調整を行ない、それに応じて、ローレベルセンス電源線の電圧レベルの調整が行なわれてもよい。
【０２２７】
また、この実施の形態７においても、ＰＣＡＳ方式に従って、ハイレベルセンス電源線ＨＰＬ、ローレベルセンス電源線ＬＰＬおよび周辺電源線ＰＰＬに対しキャパシタを設け、このキャパシタの充電電荷を利用して、各電源電圧を補償してもよい。
【０２２８】
このキャパシタを用いる場合、図３２に示すスタートアップ回路２５０は不要である。また、スタートアップ回路２５０は、電源投入時またはスタンバイ時に、このローレベルセンス電源電圧Ｖｓａｎの電圧レベルを、昇圧センス接地電圧Ｖｂｓｇレベルに設定する。また、スタンバイ時のローレベルセンス電源電圧Ｖｓａｎの電圧レベルの変動を補償するためには、[実施の形態３]および図１０，図１１において説明したような構成を採用すれば良い。
【０２２９】
以上のように、この発明の実施の形態７に従えば、内部データ線がセンス電源電圧と異なる電圧レベルにプリチャージされる構成においても、センス動作時および列アクセス時に、このセンス電源線および内部データ線の供給電荷量をモニタし、そのモニタ結果に応じた電荷量を、ローレベルセンス電源線から引き抜いており、全期間にわたって、このローレベルセンス電源線の電圧レベルを所定の電圧レベルに設定することができる。
【０２３０】
［その他の適用例］
上述の説明においては、ローレベルセンス電源電圧Ｖｓａｎは、接地電圧ＧＮＤより高い電圧Ｖｂｓｇレベルに設定されている。しかしながら、この電圧Ｖｂｓｇが接地電圧ＧＮＤの場合であっても、原理的には、このローレベルセンス電源電圧の接地電圧レベルからの浮き上がりを防止することができ、したがって、通常のローレベルセンス電源電圧が接地電圧ＧＮＤに設定されるＤＲＡＭにおいても、本発明は適用可能である。ただし、ＬＰＬ制御回路に含まれるカレントミラーを安定に動作させるためには、負電圧を接地電圧に代えてその一方動作電源電圧として利用する必要がある。また、基板バイアス電圧Ｖｂｂは負電圧であってもよい。
【０２３１】
【発明の効果】
以上のように、この発明に従えば、ハイレベル電源線または周辺電源線の供給電荷量をモニタし、そのモニタ結果に応じた電荷を、ローレベルセンス電源線から引き抜いているため、このローレベルセンス電源電圧の変動を抑制することができ、安定に所定電圧レベルのローレベルセンス電源電圧を維持することができる。
【０２３２】
すなわち、第１の電源電圧供給線から流出した電荷量をモニタし、そのモニタ結果に応じた電荷量を第２のセンス電源電圧供給線から引き抜くことにより、この第１のセンス電源電圧供給線と第２のセンス電源電圧供給線との間の電荷移動量を補償でき、第２のセンス電源電圧供給線の電圧レベルを安定に所望の電圧レベルに維持することができる。
【０２３３】
また、センス電源回路を、比較回路と比較回路の出力信号に応答する可変コンダクタンス素子とで構成し、この比較回路の出力信号に応じて別の可変コンダクタンス素子を制御し、この別の可変コンダクタンス素子の電流のミラー電流を利用して、第２のセンス電源電圧供給線の電荷の移動を生じさせることにより、簡易な回路構成で正確に、必要とされる電荷量を移動させることができる。
【０２３４】
また、これらの可変コンダクタンス素子の電流供給能力をカレントミラー回路のミラー比の逆数に設定することにより、正確に、同じ電荷量の移動を第１および第２のセンス電源電圧供給線に生じさせることができる。
【０２３５】
また、このレベル制御回路を所定期間必要とされる期間のみ活性化することにより、センス電源電圧の変動の生じさせる期間のみ、電圧調整動作を行ない、不要な期間における回路動作を防止でき、応じて消費電流を低減することができる。
【０２３６】
また、レベル制御回路を所定期間のみ活性化し、その非活性化時には、別の電源調整回路により、第２のセンス電源電圧供給線の電圧レベルを調整することにより、正確に、消費電流を増大させることなく正確に第２のセンス電源電圧供給線の電圧レベルを所望の電圧レベルに設定することができる。
【０２３７】
また、データ読出動作が行なわれるときにセンス電源電圧供給線の電圧レベルを調整し、この調整時に、第１のセンス電源電圧供給線の移動電荷量をモニタし、そのモニタ結果に応じた電流を、第２のセンス電源電圧供給線において流すことにより、正確にデータ読出時におけるセンス電源電圧の変動を抑制することができる。
【０２３８】
また、読出回路において、プリアンプノードが、第１のセンス電源電圧に等しい電圧にプルアップされる構成の場合においても、正確に、データ読出時において、第２のセンス電源電圧供給線から放出すべき電荷量もモニタでき、応じて、一定の電圧レベルに第２のセンス電源電圧供給線の電圧レベルを維持することができる。
【０２３９】
また、内部データ線対を、この第１のセンス電源電圧レベルにプリチャージする構成においても、正確に、第２のセンス電源電圧供給線に、内部データ線との間で移動した電荷を、この第１のセンス電源電圧供給線と内部データ線との間で移動した電荷量の量に対応させることができ、安定に、所定の電圧レベルに第２のセンス電源電圧供給線の電圧レベルを維持することができる。
【０２４０】
また、書込ドライバによるデータ書込時においてデータ書込時に、この第１のセンス電源電圧供給線の移動電荷量と同量の電荷を、第２のセンス電源電圧供給線に生じさせるように電荷の移動を生じさせるように構成しており、データ書込時においても、安定に、所定の電圧レベルに、センス電源電圧供給線の電圧レベルを維持することができる。
【０２４１】
また、この書込ドライバによるデータ書込時においてもさらに、センス動作時に、このレベルセンス電源電圧のレベル調整動作を行なうことにより、全期間にわたって安定に第２のセンス電源電圧供給線の電圧レベルを所定の電圧レベルに維持することができる。
【０２４２】
また、第２のセンス電源電圧供給線を、接地電圧よりも高い昇圧センス接地電圧レベルに設定することにより、ＢＳＧ方式を利用する記憶装置においても、安定に必要とされる電圧を、ローレベルセンス電源線（第２のセンス電源電圧供給線）に供給することができる。
【０２４３】
また、これらのセンス電源線に容量素子を接続し、この容量素子の充電電荷を利用することにより、特別の、センス電源電圧発生回路を用いることなく、必要とされる電圧を生成することができる。
【０２４４】
また、この容量素子によりセンス電源電圧のレベル調整用の回路の電流駆動能力を小さくでき、回路占有面積および消費電流を低減することができる。
【０２４５】
また、データ読出時に、このセンス電源電圧レベルの調整を行なうことにより、データ読出時におけるセンス電源電圧の変動を抑制することができる。
【０２４６】
また、この場合において、センス電源電圧供給線に容量素子を格納し、この容量素子の充電電荷を利用することにより、簡易な回路構成で必要とされる電圧レベルに、センス電源電圧を保持することができる。
【０２４７】
また、第１のセンス電源電圧供給線においても、容量素子を接続し、この容量素子の充電電荷を利用した第１のセンス電源電圧の電圧レベルを補償することにより、センス電源電圧の規模を低減でき、回路占有面積および消費電流の低減を図ることができる。
【０２４８】
データ書込時において、このセンス電源電圧の調整を行なうことにより、データ書込時においても安定にセンス電源電圧レベルを所望の電圧レベルに維持することができる。
【０２４９】
また、この場合においても、センス電源線に容量素子を接続し、この容量素子の充電電荷を利用することにより、センス動作時において、安定に所望の電圧レベルに、センス電源電圧を維持することができる。
【０２５０】
また、内部データ線を、センス電源電圧と異なる電圧レベルに設定する場合においても、この内部電源電圧の移動電荷に応じた電荷量を、第２のセンス電源電圧において生じさせており、正確に、データ読出時においても、第２のセンス電源電圧を所望の電圧レベルに保持することができる。
【０２５１】
また、各バンクに対し、センス電源回路を設け、レベル制御回路を、１つだけバンク共通に設けることにより、回路占有面積を低減することができかつ安定にセンス電源電圧を所望の電圧レベルに保持することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】 図１に示すメモリセルアレイおよびセンスアンプ回路群の構成を示す図である。
【図３】 図２に示す回路の動作を示す信号波形図である。
【図４】 この発明の実施の形態１に従うセンス電源制御回路の構成を概略的に示す図である。
【図５】 図４に示す基準電圧発生回路の構成の一例を示す図である。
【図６】 図４に示す内部降圧回路の構成を示す図である。
【図７】 図４に示すＬＰＬレベル制御回路の構成を示す図である。
【図８】 この発明の実施の形態２に従うＬＰＬレベル制御回路の構成を示す図である。
【図９】 図８に示す回路の動作を示す信号波形図である。
【図１０】 この発明の実施の形態３に従うＬＰＬレベル制御回路の構成を示す図である。
【図１１】 この発明の実施の形態３の変更例を示す図である。
【図１２】 この発明の実施の形態３に従う半導体記憶装置のセンス電源電圧制御回路の配置を概略的に示す図である。
【図１３】 この発明の実施の形態４に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１４】 図１３に示す半導体記憶装置のデータ書込／読出に関連する部分の構成を概略的に示す図である。
【図１５】 図１３に示す半導体記憶装置のデータ書込／読出に関連する部分の構成を概略的に示す図である。
【図１６】 図１５に示す回路の動作時のセンス電源線および内部データ線の電圧変化を示す図である。
【図１７】 図１４に示す読出アンプ回路／書込ドライブ回路の書込ドライブ回路の構成を示す図である。
【図１８】 図１５および図１７に示す回路の動作を示す信号波形図である。
【図１９】 この発明の実施の形態４に従うセンス電源電圧制御回路の構成を概略的に示す図である。
【図２０】 図１４に示す各制御信号を発生する部分の構成を概略的に示す図である。
【図２１】 （Ａ）は、図１９に示す内部降圧回路の構成を示し、（Ｂ）は、図１９に示すＬＰＬレベル制御回路の構成を示す図である。
【図２２】 この発明の実施の形態４の変更例を示す図である。
【図２３】 この発明の実施の形態５に従うセンス電源電圧制御回路の構成を概略的に示す図である。
【図２４】 図２３に示す回路の動作を示す信号波形図である。
【図２５】 この発明の実施の形態６に用いられるＰＣＡＳ方式を説明するための図である。
【図２６】 ＰＣＡＳ方式のセンス動作完了時の各信号線の電圧を示す図である。
【図２７】 この発明の実施の形態６に従うセンス電源電圧制御回路の構成を概略的に示す図である。
【図２８】 図２７に示すＬＰＬレベル制御回路の構成を示す図である。
【図２９】 図２７に示す内部降圧回路の構成を示す図である。
【図３０】 この発明の実施の形態７に従う半導体記憶装置のデータ書込／読出に関連する部分の構成を概略的に示す図である。
【図３１】 図３０に示す構成の動作を示す信号波形図である。
【図３２】 この発明の実施の形態７に従うセンス電源電圧制御回路の構成を概略的に示す図である。
【図３３】 図３２に示す内部降圧回路の構成を示す図である。
【図３４】 図３２に示すＬＰＬレベル制御回路の構成を示す図である。
【図３５】 従来の半導体記憶装置のメモリアレイ部の構成を概略的に示す図である。
【図３６】 図３５に示す回路の動作を示す信号波形図である。
【図３７】 従来のメモリセルの断面構造を概略的に示す図である。
【図３８】 （Ａ）および（Ｂ）は、非選択メモリセルのアクセストランジスタの印加電圧を示す図である。
【符号の説明】
１ メモリセルアレイ、２ 行選択回路、３ センスアンプ回路群、４ 行系制御回路、５ センス制御回路、６ ＨＰＬレベル制御回路、７ ＬＰＬレベル制御回路、８ スタートアップ回路、ＭＣ メモリセル、Ｓ／Ａ センスアンプ回路、ＳＡ センスアンプ、６ａ 基準電圧発生回路、６ｂ 内部降圧回路、６ｂａ 比較回路、６ｂｂ 電流ドライバ、Ｐ４、Ｐ５ ＰチャネルＭＯＳトランジスタ、Ｎ１、Ｎ２ ＮチャネルＭＯＳトランジスタ、７ａ 遅延回路、７ｂ インバータ、７ｃ ＡＮＤ回路、１７ ＬＰＬレベル制御回路、１７ａ ＬＰＬレベル発生回路、１７ｂ 制御信号発生回路、２０ 補助ＬＰＬレベル発生回路、２０ａ 基準電圧発生回路、２０ｂ 比較回路、２０ｃ 電流ドライバ、２５補助ＬＰＬレベル制御回路、２５ｃ 電流ドライバ、６♯０−６♯３ 内部降圧回路、７♯０−７♯３ ＬＰＬレベル制御回路、３０ 補助ＬＰＬレベル発生回路、ＰＷ♯０−ＰＷ♯ｎ 読出アンプ回路／書込ドライブ回路、ＩＯＥＱ データ線プリチャージ／イコライズ回路、ＣＳＧ 列選択ゲート、ＰＡ／ＷＤ プリアンプ／書込（ライト）ドライバ、４０ 読出ゲート、４２ プルアップ回路、４４ 差動増幅回路、６０ ＨＰＬレベル制御回路、６０ａ 基準電圧発生回路、６０ｂ 内部降圧回路、７０ ＬＰＬレベル制御回路、８０ 補助ＬＰＬレベル発生回路、８２ ワンショットパルス発生回路、８４ インバータ、８６ ＮＡＮＤ回路、１００ ＨＰＬレベル制御回路、１００ａ 基準電圧発生回路、１００ｂ 内部降圧回路、１１０ ＬＰＬレベル制御回路、ＨＰＬ ハイレベルセンス電源線、ＬＰＬ ローレベルセンス電源線、ＰＰＬ 周辺電源線、２００ＨＰＬレベル制御回路、２００ａ 基準電圧発生回路、２００ｂ 内部降圧回路、２１０ ＬＰＬレベル制御回路、２５０ スタートアップ回路。

Claims (21)

1. 第１のセンス電源電圧供給線、
   第２のセンス電源電圧供給線、
   行列状に配列される複数のメモリセル、
   各列に対応して設けられ、各々に対応の列のメモリセルが接続する複数のビット線対、
   前記ビット線対に対応して設けられ、活性化時前記第１および第２のセンス電源電圧供給線から動作電源電圧を受けて対応のビット線対の電圧を差動増幅するセンスアンプ回路、
   前記センスアンプ回路の活性化時、基準電圧と前記第１のセンス電源電圧供給線の電圧とを比較し、該比較結果に従って前記第１のセンス電源電圧供給線と第１の電源ノードとの間で電荷を移動させるセンス電源回路、
   前記センス電源回路の移動電荷量をモニタし、該モニタした電荷量に応じた量の電荷を前記第２のセンス電源電圧供給線と第２の電源ノードとの間で移動させるためのレベル制御回路を備える、半導体記憶装置。
2. 前記センス電源回路は、
   前記基準電圧と前記第１のセンス電源電圧供給線の電圧とを比較し、該比較結果を示す信号を出力するための比較回路と、
   前記第１の電源ノードと前記第１のセンス電源電圧供給線との間に結合され、前記比較回路の出力信号に従ってコンダクタンスが変化する第１の可変コンダクタンス素子とを備え、前記第１の可変コンダクタンス素子を介して前記第１の電源ノードと前記第１のセンス電源電圧供給線との間で電荷が移動し、
   前記レベル制御回路は、
   前記比較回路の前記出力信号に応答してコンダクタンスが変化する第２の可変コンダクタンス素子と、
   前記第２の可変コンダクタンス素子と前記第２のセンス電源電圧供給線と前記第２の電源ノードとに結合され、前記第２の可変コンダクタンス素子を介して移動する電荷が形成する電流のミラー電流を前記第２のセンス電源電圧供給線と前記第２の電源ノードとの間で流すためのカレントミラー回路を備える、請求項１記載の半導体記憶装置。
3. 前記カレントミラー回路のミラー比は、前記第１の可変コンダクタンス素子の電荷供給力と前記第２の可変コンダクタンス素子の電荷供給力との比の逆数に実質的に等しい、請求項２記載の半導体記憶装置。
4. 前記レベル制御回路を前記センスアンプ回路がセンス動作を行なうセンス期間を含む所定期間活性化し、かつ前記センス電源回路を前記センスアンプ回路が活性状態にある間活性化するための電源制御回路をさらに備える、請求項１記載の半導体記憶装置。
5. 前記レベル制御回路の非活性化時活性化され、第２の基準電圧と前記第２のセンス電源電圧供給線の電圧とを比較し、該比較結果に従って前記第２のセンス電源電圧供給線の電圧レベルを調整するための電圧調整回路をさらに備える、請求項１記載の半導体記憶装置。
6. 行列状に配列される複数のメモリセル、
   各前記列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対、
   第１のセンス電源電圧供給線、
   第２のセンス電源電圧供給線、
   前記複数のビット線対に対応して設けられ、活性化時前記第１および第２のセンス電源電圧供給線の電圧を動作電源電圧として受けて対応のビット線対の電圧を差動増幅するための複数のセンスアンプ回路、
   列選択時前記複数のビット線対の選択列に対応して配置されたビット線対と結合される内部データ線対、
   読出データ線対、
   活性化時前記内部データ線対のデータを受けて増幅しかつラッチする読出アンプ、
   前記読出アンプの活性化時活性化され、前記第１のセンス電源電圧供給線と基準電圧とを比較し、該比較結果に従って前記第１のセンス電源電圧供給線と第１の電源ノードとの間で電荷を移動させるセンス電源回路、
   前記センス電源回路が移動させる電荷量をモニタし、該モニタした電荷量に応じた量の電荷を前記第２のセンス電源電圧供給線と第２の電源ノードとの間で移動させるためのレベル制御回路を備える、半導体記憶装置。
7. 前記読出アンプ回路は、
   活性化時前記内部データ線対とアンプ内部ノードとを結合するための読出ゲートと、
   活性化時前記アンプ内部ノードのデータを増幅しかつラッチするための読出アンプと、
   前記読出アンプの非活性化時、前記アンプ内部ノードを前記第１のセンス電源電圧供給線の電圧レベルと等しい電圧レベルにするためのプルアップ回路を備える、請求項６記載の半導体記憶装置。
8. 前記内部データ線対を第１のセンス電源電圧供給線の電圧レベルに設定するための電圧設定回路をさらに備え、前記電圧設定回路は、前記列選択時非活性化される、請求項６記載の半導体記憶装置。
9. 行列状に配列される複数のメモリセル、
   各前記列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対、
   第１のセンス電源電圧供給線、
   第２のセンス電源電圧供給線、
   前記複数のビット線対に対応して設けられかつ活性化時前記第１および第２のセンス電源電圧供給線の電圧を動作電源電圧として受けて対応のビット線対の電圧を差動増幅するための複数のセンスアンプ回路、
   列選択時、前記複数のビット線対の選択列に対応して配置されたビット線対と結合される内部データ線対、
   活性化時内部書込データに応じて前記内部データ線対を前記第１および第２のセンス電源電圧供給線の電圧レベルに設定するための書込ドライバ、
   前記書込ドライバの活性化時活性化され、前記第１のセンス電源電圧供給線の電圧を基準電圧と比較し、該比較結果に従って前記第１のセンス電源電圧供給線と第１の電源ノードとの間で電荷を移動させるセンス電源回路と、および
   前記センス電源回路が移動させる電荷量をモニタし、該モニタした電荷量に応じた電荷を前記第２のセンス電源電圧供給線と第２の電源ノードとの間で移動させるレベル制御回路を備える、半導体記憶装置。
10. 前記センスアンプ回路の活性化時前記センス電源回路を活性化するための制御手段をさらに備える、請求項６または９記載の半導体記憶装置。
11. 前記第１のセンス電源電圧供給線は、前記メモリセルの記憶データのハイレベルに対応する電圧を伝達し、前記第２のセンス電源電圧供給線は、接地電位よりも高くかつ前記メモリセルの記憶データのローレベルに対応する電圧を伝達する、請求項１、６または９記載の半導体記憶装置。
12. 容量素子、
    前記第２のセンス電源電圧供給線に前記センスアンプ回路の活性化時前記容量素子を結合し、かつ前記センスアンプ回路の非活性化時前記容量素子を前記第２の電源ノードに結合するための切換回路をさらに備える、請求項１、６または９記載の半導体記憶装置。
13. 活性化時選択メモリセルから読出されたデータを増幅するための読出アンプ回路をさらに備え、
    前記レベル制御回路は、前記センスアンプ回路の活性化時において、前記読出アンプ回路の活性化時活性化される、請求項１記載の半導体記憶装置。
14. 前記第２のセンス電源電圧供給線に結合される容量素子と、
    前記センスアンプ回路の非活性化時前記第２のセンス電源電圧供給線を前記第２の電源ノードに結合するプリチャージ回路をさらに備える、請求項１３記載の半導体記憶装置。
15. 前記第１のセンス電源電圧供給線に結合される容量素子と、
    前記センスアンプ回路の非活性化時前記第１のセンス電源電圧供給線を、第３の電源ノードに結合するプリチャージ回路をさらに備える、請求項１３記載の半導体記憶装置。
16. 活性化時、選択メモリセルへ書込データを伝達するための書込ドライブ回路をさらに備え、
    前記レベル制御回路は、前記センスアンプ回路の活性化時において前記書込ドライブ回路の活性化時活性化される、請求項１記載の半導体記憶装置。
17. 前記第２のセンス電源電圧供給線に結合される容量素子と、
    前記センスアンプ回路の非活性化時前記第２のセンス電源電圧供給線を前記第２の電源ノードに結合するためにプリチャージ回路をさらに備える、請求項１６記載の半導体記憶装置。
18. 前記第１のセンス電源電圧供給線に結合される容量素子と、
    前記センスアンプ回路の非活性化時前記第１のセンス電源電圧供給線を第３の電源ノードに結合するためにプリチャージ回路をさらに備える、請求項１６記載の半導体記憶装置。
19. 周辺電源電圧伝達線、
    列選択動作時、選択列に結合される内部データ線対と、
    前記列選択動作の非活性化時活性化され、前記内部データ線対を前記周辺電源電圧伝達線の電圧に基づいて形成される電圧のレベルに設定するための電圧設定回路と、
    前記内部データ線対に結合され、活性化時前記内部データ線対のデータの増幅および前記内部データ線対への書込データの伝達の一方を行なう書込／読出回路と、
    前記書込／読出回路の活性化時、第２の基準電圧と前記周辺電源電圧伝達線の電圧とを比較し、該比較結果に従って第４の電源ノードと前記周辺電源電圧伝達線の間で電荷の移動を生じさせるための周辺電源回路と、
    前記書込／読出回路の活性化時活性化され、前記周辺電源回路が生じさせる電荷量をモニタし、該モニタした電荷量に応じた電荷の移動を前記第２のセンス電源電圧供給線と第５の電源ノードとの間に生じさせる第２のレベル制御回路をさらに備える、請求項１記載の半導体記憶装置。
20. 前記メモリアレイは互いに独立に活性／非活性化される複数のバンクに分割され、
    前記センス電源回路は、各前記バンクに対応して設けられ、前記レベル制御回路は、前記複数のバンクに共通に設けられる、請求項１記載の半導体記憶装置。
21. 前記センス電源回路およびレベル制御回路は、一方が対応のセンス電源電圧供給線から対応の電源ノードへ電荷を移動させるとき、他方が、対応の電源ノードから対応のセンス電源電圧供給線へ電荷を移動させる、請求項１記載の半導体記憶装置。

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