JP2001338491A - リードアンプ回路およびそれを用いた半導体記憶装置 - Google Patents
リードアンプ回路およびそれを用いた半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 出力信号をプリアンプに入力すると同時にリ
ード線対のイコライズを開始するリードアンプ回路を提
供する。 【解決手段】 リードアンプ回路７０は、イコライズ開
始回路６０を備える。イコライズ開始回路６０は、プリ
アンプイネーブル信号ＰＡＥとイコライズ信号ＩＯＥＱ
とに基づき、プリアンプイネーブル信号が活性化するタ
イミングでイコライズを開始するイコライズ開始信号Ｅ
Ｑを生成する。そして、プリアンプイネーブル信号ＰＡ
Ｅによりプリアンプ４０が活性化されると同時にリード
線対ＧＩＯＲ，／ＧＩＯＲとプリアンプ４０が遮断さ
れ、ＰチャネルＭＯＳトランジスタ３５〜３７によりリ
ード線ＧＩＯＲ，／ＧＩＯＲのイコライズが開始され
る。
ード線対のイコライズを開始するリードアンプ回路を提
供する。 【解決手段】 リードアンプ回路７０は、イコライズ開
始回路６０を備える。イコライズ開始回路６０は、プリ
アンプイネーブル信号ＰＡＥとイコライズ信号ＩＯＥＱ
とに基づき、プリアンプイネーブル信号が活性化するタ
イミングでイコライズを開始するイコライズ開始信号Ｅ
Ｑを生成する。そして、プリアンプイネーブル信号ＰＡ
Ｅによりプリアンプ４０が活性化されると同時にリード
線対ＧＩＯＲ，／ＧＩＯＲとプリアンプ４０が遮断さ
れ、ＰチャネルＭＯＳトランジスタ３５〜３７によりリ
ード線ＧＩＯＲ，／ＧＩＯＲのイコライズが開始され
る。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリアレイか
らのデータを増幅して読出すリードアンプ回路およびそ
れを用いた半導体記憶装置に関するものである。
らのデータを増幅して読出すリードアンプ回路およびそ
れを用いた半導体記憶装置に関するものである。
【０００２】
【従来の技術】メモリアレイからデータを読出し、セン
スアンプにより増幅された出力信号をリード線対ＧＩＯ
Ｒ，／ＧＩＯＲに伝達してデータを読出すリードアンプ
回路としては、図８に示すものが知られている。
スアンプにより増幅された出力信号をリード線対ＧＩＯ
Ｒ，／ＧＩＯＲに伝達してデータを読出すリードアンプ
回路としては、図８に示すものが知られている。
【０００３】リードアンプ回路１２０は、リード線対Ｇ
ＩＯＲ，／ＧＩＯＲと、ＰチャネルＭＯＳトランジスタ
１２１〜１２５と、ＮチャネルＭＯＳトランジスタ１２
６と、プリアンプ１３０とを備える。ＮチャネルＭＯＳ
トランジスタから成る列選択トランジスタ１１１、１１
２は、列選択信号ＣＳＬＲがＨ（論理ハイ）レベルにな
ることによりオンする。ＰチャネルＭＯＳトランジスタ
１２１〜１２３は、イコライズ信号ＩＯＥＱがＬ（論理
ロー）レベルになるとオンされ、リード線対ＧＩＯＲ，
／ＧＩＯＲがイコライズされる。ＰチャネルＭＯＳトラ
ンジスタ１２４，１２５は、プリアンプイネーブル信号
ＰＡＥがＨ（論理ハイ）レベルに活性化されるとオフ
し、リード線対ＧＩＯＲ，／ＧＩＯＲとプリアンプ１３
０とが遮断される。また、ＮチャネルＭＯＳトランジス
タ１２６は、プリアンプイネーブル信号ＰＡＥがＨ（論
理ハイ）レベルに活性化されるとオンされてプリアンプ
１３０が活性化される。
ＩＯＲ，／ＧＩＯＲと、ＰチャネルＭＯＳトランジスタ
１２１〜１２５と、ＮチャネルＭＯＳトランジスタ１２
６と、プリアンプ１３０とを備える。ＮチャネルＭＯＳ
トランジスタから成る列選択トランジスタ１１１、１１
２は、列選択信号ＣＳＬＲがＨ（論理ハイ）レベルにな
ることによりオンする。ＰチャネルＭＯＳトランジスタ
１２１〜１２３は、イコライズ信号ＩＯＥＱがＬ（論理
ロー）レベルになるとオンされ、リード線対ＧＩＯＲ，
／ＧＩＯＲがイコライズされる。ＰチャネルＭＯＳトラ
ンジスタ１２４，１２５は、プリアンプイネーブル信号
ＰＡＥがＨ（論理ハイ）レベルに活性化されるとオフ
し、リード線対ＧＩＯＲ，／ＧＩＯＲとプリアンプ１３
０とが遮断される。また、ＮチャネルＭＯＳトランジス
タ１２６は、プリアンプイネーブル信号ＰＡＥがＨ（論
理ハイ）レベルに活性化されるとオンされてプリアンプ
１３０が活性化される。
【０００４】メモリアレイの各メモリセル（図示せず）
から読出された出力信号はビット線対ＢＬ，／ＢＬに電
位差として現れる。そして、センスアンプ１１０により
増幅された出力信号は、列選択信号ＣＳＬＲにより列選
択トランジスタ１１１，１１２がオンになると、リード
線対ＧＩＯＲ，／ＧＩＯＲに出力される。列選択信号に
より列選択トランジスタ１１１，１１２がオンされてい
る期間にマージンを加えた期間、イコライズ信号ＩＯＥ
ＱはＨレベルを保持し、リード線対ＧＩＯＲ，／ＧＩＯ
Ｒはイコライズされない。したがって、列選択トランジ
スタ１１１，１１２が開き始めると、リード線対ＧＩＯ
Ｒ，／ＧＩＯＲには、ビット線対ＢＬ，／ＢＬからの出
力信号に基づく電位差が生じ始める。そして、その電位
差がプリアンプ１３０で増幅可能な電位差（通常は２０
０ｍＶ程度）になると、出力信号はプリアンプ１３０へ
入力される。続いて、プリアンプイネーブル信号ＰＡＥ
がＨレベルになると、プリアンプ１３０はリード線対Ｇ
ＩＯＲ，／ＧＩＯＲと遮断されるとともに、Ｎチャネル
ＭＯＳトランジスタ１２６がオンになって活性化され
る。そして、プリアンプ１３０は出力信号を増幅する。
その後、イコライズ信号ＩＯＥＱがＨレベルからＬレベ
ルに切替わり、リード線対ＧＩＯＲ，／ＧＩＯＲがイコ
ライズされる。
から読出された出力信号はビット線対ＢＬ，／ＢＬに電
位差として現れる。そして、センスアンプ１１０により
増幅された出力信号は、列選択信号ＣＳＬＲにより列選
択トランジスタ１１１，１１２がオンになると、リード
線対ＧＩＯＲ，／ＧＩＯＲに出力される。列選択信号に
より列選択トランジスタ１１１，１１２がオンされてい
る期間にマージンを加えた期間、イコライズ信号ＩＯＥ
ＱはＨレベルを保持し、リード線対ＧＩＯＲ，／ＧＩＯ
Ｒはイコライズされない。したがって、列選択トランジ
スタ１１１，１１２が開き始めると、リード線対ＧＩＯ
Ｒ，／ＧＩＯＲには、ビット線対ＢＬ，／ＢＬからの出
力信号に基づく電位差が生じ始める。そして、その電位
差がプリアンプ１３０で増幅可能な電位差（通常は２０
０ｍＶ程度）になると、出力信号はプリアンプ１３０へ
入力される。続いて、プリアンプイネーブル信号ＰＡＥ
がＨレベルになると、プリアンプ１３０はリード線対Ｇ
ＩＯＲ，／ＧＩＯＲと遮断されるとともに、Ｎチャネル
ＭＯＳトランジスタ１２６がオンになって活性化され
る。そして、プリアンプ１３０は出力信号を増幅する。
その後、イコライズ信号ＩＯＥＱがＨレベルからＬレベ
ルに切替わり、リード線対ＧＩＯＲ，／ＧＩＯＲがイコ
ライズされる。
【０００５】
【発明が解決しようとする課題】しかし、従来の回路で
は、ビット線対ＢＬ，／ＢＬは列選択トランジスタ１１
１，１１２を介してリード線対ＧＩＯＲ，／ＧＩＯＲと
接続されているため、リード線対ＧＩＯＲ，／ＧＩＯＲ
のイコライズがビット線対ＢＬ、／ＢＬに影響し、ビッ
ト線対ＢＬ，／ＢＬもイコライズされる可能性があり、
これでは、正確にデータを読出すことができない。
は、ビット線対ＢＬ，／ＢＬは列選択トランジスタ１１
１，１１２を介してリード線対ＧＩＯＲ，／ＧＩＯＲと
接続されているため、リード線対ＧＩＯＲ，／ＧＩＯＲ
のイコライズがビット線対ＢＬ、／ＢＬに影響し、ビッ
ト線対ＢＬ，／ＢＬもイコライズされる可能性があり、
これでは、正確にデータを読出すことができない。
【０００６】また、リード線対ＧＩＯＲ，／ＧＩＯＲは
複数存在し、列選択信号ＣＳＬＲを出力する列デコーダ
に近い位置に存在するリード線対ＧＩＯＲ，／ＧＩＯＲ
と、列デコーダから遠い位置に存在するリード線対ＧＩ
ＯＲ，／ＧＩＯＲとでは、列選択信号ＣＳＬＲの伝達に
時間差が生じる。したがって、列選択トランジスタ１１
１，１１２が開いてプリアンプ１３０で増幅可能な電位
差がリード線対ＧＩＯＲ，／ＧＩＯＲに生じるまでの時
間にばらつきがある。そのため、リード線対ＧＩＯＲ，
／ＧＩＯＲのイコライズは、プリアンプ１３０による出
力信号の増幅が終了した後に開始されている。その結
果、速く電位差が生じたリード線対ＧＩＯＲ，／ＧＩＯ
Ｒにおいては、イコライズを開始した時点では大きな電
位差が生じており、高速にイコライズをできないという
問題がある。
複数存在し、列選択信号ＣＳＬＲを出力する列デコーダ
に近い位置に存在するリード線対ＧＩＯＲ，／ＧＩＯＲ
と、列デコーダから遠い位置に存在するリード線対ＧＩ
ＯＲ，／ＧＩＯＲとでは、列選択信号ＣＳＬＲの伝達に
時間差が生じる。したがって、列選択トランジスタ１１
１，１１２が開いてプリアンプ１３０で増幅可能な電位
差がリード線対ＧＩＯＲ，／ＧＩＯＲに生じるまでの時
間にばらつきがある。そのため、リード線対ＧＩＯＲ，
／ＧＩＯＲのイコライズは、プリアンプ１３０による出
力信号の増幅が終了した後に開始されている。その結
果、速く電位差が生じたリード線対ＧＩＯＲ，／ＧＩＯ
Ｒにおいては、イコライズを開始した時点では大きな電
位差が生じており、高速にイコライズをできないという
問題がある。
【０００７】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的は、データを高速に
読出すリードアンプ回路を提供することにある。
めになされたものであり、その目的は、データを高速に
読出すリードアンプ回路を提供することにある。
【０００８】
【課題を解決するための手段】この発明によるリードア
ンプ回路は、ビット線対からセンスアンプにより増幅さ
れた出力信号が入力されるリード線対と、リード線対に
接続され、プリアンプイネーブル信号に応答して出力信
号を増幅するプリアンプと、プリアンプイネーブル信号
の活性化時にリード線対とプリアンプとを遮断する遮断
回路と、プリアンプイネーブル信号の活性化時にリード
線対のイコライズを開始するイコライズ回路とを備え
る。
ンプ回路は、ビット線対からセンスアンプにより増幅さ
れた出力信号が入力されるリード線対と、リード線対に
接続され、プリアンプイネーブル信号に応答して出力信
号を増幅するプリアンプと、プリアンプイネーブル信号
の活性化時にリード線対とプリアンプとを遮断する遮断
回路と、プリアンプイネーブル信号の活性化時にリード
線対のイコライズを開始するイコライズ回路とを備え
る。
【０００９】リード線対に出力された出力信号のプリア
ンプにおける増幅が開始されると同時にリード線対のイ
コライズが開始され、高速にイコライズを行なうことが
できる。その結果、データを高速に読出すことができ
る。
ンプにおける増幅が開始されると同時にリード線対のイ
コライズが開始され、高速にイコライズを行なうことが
できる。その結果、データを高速に読出すことができ
る。
【００１０】好ましくは、イコライズ信号と、プリアン
プイネーブル信号とに基づいて、リード線対のイコライ
ズをプリアンプイネーブル信号の活性化時に開始するた
めのイコライズ開始信号を生成し、その生成したイコラ
イズ開始信号をイコライズ回路へ出力し、プリアンプイ
ネーブル信号を遮断回路へ出力するイコライズ開始回路
をさらに備える。
プイネーブル信号とに基づいて、リード線対のイコライ
ズをプリアンプイネーブル信号の活性化時に開始するた
めのイコライズ開始信号を生成し、その生成したイコラ
イズ開始信号をイコライズ回路へ出力し、プリアンプイ
ネーブル信号を遮断回路へ出力するイコライズ開始回路
をさらに備える。
【００１１】イコライズ開始回路は、プリアンプイネー
ブル信号とイコライズ開始信号とを出力し、プリアンプ
の活性化と、リード線対のイコライズとを同時に開始す
る。この結果、高速にイコライズを行なうことができ、
データを高速に読出すことができる。
ブル信号とイコライズ開始信号とを出力し、プリアンプ
の活性化と、リード線対のイコライズとを同時に開始す
る。この結果、高速にイコライズを行なうことができ、
データを高速に読出すことができる。
【００１２】また、少ない追加回路でデータを高速に読
出すことができる。好ましくは、プリアンプイネーブル
信号の活性化時にリード線対のプリイコライズを開始す
るプリイコライズ回路をさらに備え、イコライズ回路
は、プリイコライズ回路によるリード線対のプリイコラ
イズが開始された後にリード線対をイコライズする。
出すことができる。好ましくは、プリアンプイネーブル
信号の活性化時にリード線対のプリイコライズを開始す
るプリイコライズ回路をさらに備え、イコライズ回路
は、プリイコライズ回路によるリード線対のプリイコラ
イズが開始された後にリード線対をイコライズする。
【００１３】プリイコライズ回路は、プリアンプイネー
ブル信号の活性化と同時にリード線対のプリイコライズ
を開始する。この結果、高速にイコライズを行なうこと
ができ、データを高速に読出すことができる。
ブル信号の活性化と同時にリード線対のプリイコライズ
を開始する。この結果、高速にイコライズを行なうこと
ができ、データを高速に読出すことができる。
【００１４】また、少ない追加回路でデータを高速に読
出すことができる。この発明による半導体記憶装置は、
データを記憶したメモリアレイと、メモリアレイからデ
ータに基づく出力信号を入力し、出力信号を増幅して外
部に出力するリードアンプ回路とを備え、リードアンプ
回路は、ビット線対からセンスアンプにより増幅された
出力信号が入力されるリード線対と、リード線対に接続
され、プリアンプイネーブル信号に応答して出力信号を
増幅するプリアンプと、プリアンプイネーブル信号の活
性化時にリード線対とプリアンプとを遮断する遮断回路
と、プリアンプイネーブル信号の活性化時にリード線対
のイコライズを開始するイコライズ回路とを備える。
出すことができる。この発明による半導体記憶装置は、
データを記憶したメモリアレイと、メモリアレイからデ
ータに基づく出力信号を入力し、出力信号を増幅して外
部に出力するリードアンプ回路とを備え、リードアンプ
回路は、ビット線対からセンスアンプにより増幅された
出力信号が入力されるリード線対と、リード線対に接続
され、プリアンプイネーブル信号に応答して出力信号を
増幅するプリアンプと、プリアンプイネーブル信号の活
性化時にリード線対とプリアンプとを遮断する遮断回路
と、プリアンプイネーブル信号の活性化時にリード線対
のイコライズを開始するイコライズ回路とを備える。
【００１５】メモリセルアレイから読み出された出力信
号は、センスアンプにより増幅された後、リード線対に
入力される。そして、プリアンプにおける出力信号の増
幅の開始と同時にリード線対のイコライズが開始され、
データの読出しサイクルを高速に行なうことができる。
号は、センスアンプにより増幅された後、リード線対に
入力される。そして、プリアンプにおける出力信号の増
幅の開始と同時にリード線対のイコライズが開始され、
データの読出しサイクルを高速に行なうことができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。
【００１７】［実施の形態１］本発明の実施の形態１に
よるリードアンプ回路について説明する。
よるリードアンプ回路について説明する。
【００１８】図１を参照して、本発明の実施の形態１に
よる半導体記憶装置１００は、同期型半導体記憶装置で
あって、アドレス信号Ａ０〜Ａｎを取込む行／列アドレ
スバッファ１０、外部クロックＥＸＴＣＬＫを受けて内
部動作のタイミングを決定するクロックを発生するクロ
ック発生回路１１、および外部制御信号に応じて内部制
御信号を発生するコマンドデコーダ１２を含む制御回路
１を備える。
よる半導体記憶装置１００は、同期型半導体記憶装置で
あって、アドレス信号Ａ０〜Ａｎを取込む行／列アドレ
スバッファ１０、外部クロックＥＸＴＣＬＫを受けて内
部動作のタイミングを決定するクロックを発生するクロ
ック発生回路１１、および外部制御信号に応じて内部制
御信号を発生するコマンドデコーダ１２を含む制御回路
１を備える。
【００１９】行／列アドレスバッファ１０は、ロウ
（行）系のアドレス信号をプリデコードして、ロウアド
レス信号ＲＡ０〜ＲＡｉを出力し、コラム（列）系のア
ドレス信号をプリデコードして、コラムアドレス信号Ｃ
Ａ０〜ＣＡｉを出力する。
（行）系のアドレス信号をプリデコードして、ロウアド
レス信号ＲＡ０〜ＲＡｉを出力し、コラム（列）系のア
ドレス信号をプリデコードして、コラムアドレス信号Ｃ
Ａ０〜ＣＡｉを出力する。
【００２０】クロック発生回路１１は、たとえば、内部
クロック、ライト動作のためのライトクロック信号ＷＣ
ＬＫ、リード動作のためのリードクロック信号ＲＣＬＫ
を発生する。コマンドデコーダ１２は、ロウアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、ライトイネーブル信号／ＷＥ、内部回路をス
タンバイモード（待機モード）にするための待機信号等
を受ける。なお、制御回路１により、連続してデータを
入出力するバースト動作を制御する。
クロック、ライト動作のためのライトクロック信号ＷＣ
ＬＫ、リード動作のためのリードクロック信号ＲＣＬＫ
を発生する。コマンドデコーダ１２は、ロウアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、ライトイネーブル信号／ＷＥ、内部回路をス
タンバイモード（待機モード）にするための待機信号等
を受ける。なお、制御回路１により、連続してデータを
入出力するバースト動作を制御する。
【００２１】半導体記憶装置１００は、さらに、ロウア
ドレス信号ＲＡ０〜ＲＡｉおよびコラムアドレス信号Ｃ
Ａ０〜ＣＡｉをデコードする行／列デコーダ回路２、行
列状に配置される複数のメモリセルと行に対応するワー
ド線と列に対応するビット線とを含むメモリセルアレイ
ＭＡ，ＭＢ、ならびにメモリセルアレイを挟むように配
置されるセンスアンプ（Ｓ／Ａ）帯ＳＢａ，ＳＢｂ，Ｓ
Ｂｃを含むメモリ部３を備える。
ドレス信号ＲＡ０〜ＲＡｉおよびコラムアドレス信号Ｃ
Ａ０〜ＣＡｉをデコードする行／列デコーダ回路２、行
列状に配置される複数のメモリセルと行に対応するワー
ド線と列に対応するビット線とを含むメモリセルアレイ
ＭＡ，ＭＢ、ならびにメモリセルアレイを挟むように配
置されるセンスアンプ（Ｓ／Ａ）帯ＳＢａ，ＳＢｂ，Ｓ
Ｂｃを含むメモリ部３を備える。
【００２２】行／列デコーダ回路２は、ロウアドレス信
号ＲＡ０〜ＲＡｉをデコードしてワード線活性化信号Ｗ
Ｌ（ｋ）やセンスアンプ活性化信号ＳＥを出力する行デ
コーダと、コラムアドレス信号ＣＡ０〜ＣＡｉをデコー
ドしてコラム（列）の選択を行なう列選択信号ＣＳＬ
Ｗ，ＣＳＬＲを出力する列デコーダとを含む。上述した
行デコーダ、列デコーダは、行／列デコーダ回路２に含
まれる。
号ＲＡ０〜ＲＡｉをデコードしてワード線活性化信号Ｗ
Ｌ（ｋ）やセンスアンプ活性化信号ＳＥを出力する行デ
コーダと、コラムアドレス信号ＣＡ０〜ＣＡｉをデコー
ドしてコラム（列）の選択を行なう列選択信号ＣＳＬ
Ｗ，ＣＳＬＲを出力する列デコーダとを含む。上述した
行デコーダ、列デコーダは、行／列デコーダ回路２に含
まれる。
【００２３】半導体記憶装置１００はさらに、外部から
受けるデータをライト線に転送するためのライトドライ
バとリード線を介して受けるメモリセルアレイからのリ
ードデータを増幅するためのリードアンプとを含むライ
トドライバ／リードアンプ帯４、およびライトドライバ
／リードアンプ帯４を制御するとともに、外部へリード
データを出力し、または外部から入力されるライトデー
タをライトドライバに入力するためのデータ入出力回路
５とを備える。
受けるデータをライト線に転送するためのライトドライ
バとリード線を介して受けるメモリセルアレイからのリ
ードデータを増幅するためのリードアンプとを含むライ
トドライバ／リードアンプ帯４、およびライトドライバ
／リードアンプ帯４を制御するとともに、外部へリード
データを出力し、または外部から入力されるライトデー
タをライトドライバに入力するためのデータ入出力回路
５とを備える。
【００２４】データ入出力回路５は、アウトプットイネ
ーブル信号／ＯＥを受ける／ＯＥ端子、入出力データＤ
Ｑ＜０：７＞，ＤＱ＜８：１５＞，…，ＤＱ＜ｎ−７：
ｎ＞を入出力するためのデータ入出力端子、およびライ
トマスク信号ＷＭ（０），ＷＭ（１），…，ＷＭ（ｍ）
を受けるＷＭ端子との間で信号の授受を行なう。メモリ
とロジックとを混載したシステムＬＳＩの場合、データ
入出力端子は、数１００のオーダーで配置する。これに
より、同一基板上に搭載される図示しないロジック回路
との間でデータの転送速度の向上を図る。
ーブル信号／ＯＥを受ける／ＯＥ端子、入出力データＤ
Ｑ＜０：７＞，ＤＱ＜８：１５＞，…，ＤＱ＜ｎ−７：
ｎ＞を入出力するためのデータ入出力端子、およびライ
トマスク信号ＷＭ（０），ＷＭ（１），…，ＷＭ（ｍ）
を受けるＷＭ端子との間で信号の授受を行なう。メモリ
とロジックとを混載したシステムＬＳＩの場合、データ
入出力端子は、数１００のオーダーで配置する。これに
より、同一基板上に搭載される図示しないロジック回路
との間でデータの転送速度の向上を図る。
【００２５】メモリ部３とライトドライバ／リードアン
プ帯４とは、リード線対ＧＩＯＲおよびライト線対ＧＩ
ＯＷを介してデータの授受を行なう。
プ帯４とは、リード線対ＧＩＯＲおよびライト線対ＧＩ
ＯＷを介してデータの授受を行なう。
【００２６】以下においては、ライトドライバ／リード
アンプ帯４に含まれる、メモリセルアレイからのリード
データを増幅するためのリードアンプ回路について説明
する。
アンプ帯４に含まれる、メモリセルアレイからのリード
データを増幅するためのリードアンプ回路について説明
する。
【００２７】図２を参照して、リードアンプ回路５０
は、リード線対ＧＩＯＲ，／ＧＩＯＲと、ＮチャネルＭ
ＯＳトランジスタから成るリードゲート３１，３２と、
ＮチャネルＭＯＳトランジスタから成るスイッチトラン
ジスタ４１と、ＮチャネルＭＯＳトランジスタから成る
列選択トランジスタ３３，３４と、ＰチャネルＭＯＳト
ランジスタ３５〜３９と、プリアンプ４０とを備える。
リードゲート３１，３２は、出力信号をビット線対Ｂ
Ｌ，／ＢＬからリード線対ＧＩＯＲ，／ＧＩＯＲに出力
する。列選択トランジスタ３３，３４はデータの読出し
時に列選択信号ＣＳＬＲにより駆動され、出力信号をリ
ード線対ＧＩＯＲ，／ＧＩＯＲを介してプリアンプ４０
へ伝達する。ＰチャネルＭＯＳトランジスタ３５〜３７
はイコライズ回路を構成し、イコライズ信号ＩＯＥＱに
よりリード線対ＧＩＯＲ，／ＧＩＯＲをイコライズす
る。ＰチャネルＭＯＳトランジスタ３８，３９は、プリ
アンプイネーブル信号ＰＡＥが不活性のとき、すなわ
ち、プリアンプイネーブル信号ＰＡＥがＬレベルのと
き、出力信号をプリアンプ４０へ入力し、リード線対Ｇ
ＩＯＲ，／ＧＩＯＲをイコライズするとき、リード線対
ＧＩＯＲ，／ＧＩＯＲとプリアンプ４０とを遮断する。
スイッチトランジスタ４１は、プリアンプイネーブル信
号ＰＡＥが活性化（プリアンプイネーブル信号ＰＡＥが
Ｈレベル）されると、プリアンプ４０を活性化する。プ
リアンプ４０は、プリアンプイネーブル信号ＰＡＥが活
性化されると、入力した出力信号を増幅する。
は、リード線対ＧＩＯＲ，／ＧＩＯＲと、ＮチャネルＭ
ＯＳトランジスタから成るリードゲート３１，３２と、
ＮチャネルＭＯＳトランジスタから成るスイッチトラン
ジスタ４１と、ＮチャネルＭＯＳトランジスタから成る
列選択トランジスタ３３，３４と、ＰチャネルＭＯＳト
ランジスタ３５〜３９と、プリアンプ４０とを備える。
リードゲート３１，３２は、出力信号をビット線対Ｂ
Ｌ，／ＢＬからリード線対ＧＩＯＲ，／ＧＩＯＲに出力
する。列選択トランジスタ３３，３４はデータの読出し
時に列選択信号ＣＳＬＲにより駆動され、出力信号をリ
ード線対ＧＩＯＲ，／ＧＩＯＲを介してプリアンプ４０
へ伝達する。ＰチャネルＭＯＳトランジスタ３５〜３７
はイコライズ回路を構成し、イコライズ信号ＩＯＥＱに
よりリード線対ＧＩＯＲ，／ＧＩＯＲをイコライズす
る。ＰチャネルＭＯＳトランジスタ３８，３９は、プリ
アンプイネーブル信号ＰＡＥが不活性のとき、すなわ
ち、プリアンプイネーブル信号ＰＡＥがＬレベルのと
き、出力信号をプリアンプ４０へ入力し、リード線対Ｇ
ＩＯＲ，／ＧＩＯＲをイコライズするとき、リード線対
ＧＩＯＲ，／ＧＩＯＲとプリアンプ４０とを遮断する。
スイッチトランジスタ４１は、プリアンプイネーブル信
号ＰＡＥが活性化（プリアンプイネーブル信号ＰＡＥが
Ｈレベル）されると、プリアンプ４０を活性化する。プ
リアンプ４０は、プリアンプイネーブル信号ＰＡＥが活
性化されると、入力した出力信号を増幅する。
【００２８】図２および図３を参照して、メモリセルア
レイＭＡ，ＭＢを構成する各メモリセル（図示せず）か
ら読出された出力信号は、ビット線対ＢＬ，／ＢＬに現
れ、センスアンプ３０により増幅された後、リードゲー
ト３１，３２を介してリード線対ＧＩＯＲ，／ＧＩＯＲ
に出力される。そして、列選択信号ＣＳＬＲがＨレベル
になると列選択トランジスタ３３，３４が駆動され、出
力信号はリード線対ＧＩＯＲ，／ＧＩＯＲ上をプリアン
プ４０の方向へ伝達する。この場合、イコライズ信号Ｉ
ＯＥＱは、列選択信号ＣＳＬＲがＨレベルになる期間に
マージンを加えた期間、Ｈレベルになり、リード線対Ｇ
ＩＯＲ，／ＧＩＯＲのイコライズがオフされる。そうす
ると、リード線対ＧＩＯＲ，／ＧＩＯＲ間には電位差が
生じ、出力信号がプリアンプ４０の方向へ伝達する。
レイＭＡ，ＭＢを構成する各メモリセル（図示せず）か
ら読出された出力信号は、ビット線対ＢＬ，／ＢＬに現
れ、センスアンプ３０により増幅された後、リードゲー
ト３１，３２を介してリード線対ＧＩＯＲ，／ＧＩＯＲ
に出力される。そして、列選択信号ＣＳＬＲがＨレベル
になると列選択トランジスタ３３，３４が駆動され、出
力信号はリード線対ＧＩＯＲ，／ＧＩＯＲ上をプリアン
プ４０の方向へ伝達する。この場合、イコライズ信号Ｉ
ＯＥＱは、列選択信号ＣＳＬＲがＨレベルになる期間に
マージンを加えた期間、Ｈレベルになり、リード線対Ｇ
ＩＯＲ，／ＧＩＯＲのイコライズがオフされる。そうす
ると、リード線対ＧＩＯＲ，／ＧＩＯＲ間には電位差が
生じ、出力信号がプリアンプ４０の方向へ伝達する。
【００２９】リード線対ＧＩＯＲ，／ＧＩＯＲ間の電位
差が２００ｍＶ程度になるタイミングＴ１で、プリアン
プイネーブル信号ＰＡＥがＬレベルからＨレベルに切替
わる。そうすると、ＰチャネルＭＯＳトランジスタ３
８，３９がオフになり、プリアンプ４０はリード線対Ｇ
ＩＯＲ，／ＧＩＯＲと遮断され、スイッチトランジスタ
４１により活性化されて入力した出力信号を増幅する。
差が２００ｍＶ程度になるタイミングＴ１で、プリアン
プイネーブル信号ＰＡＥがＬレベルからＨレベルに切替
わる。そうすると、ＰチャネルＭＯＳトランジスタ３
８，３９がオフになり、プリアンプ４０はリード線対Ｇ
ＩＯＲ，／ＧＩＯＲと遮断され、スイッチトランジスタ
４１により活性化されて入力した出力信号を増幅する。
【００３０】その後、イコライズ信号ＩＯＥＱがＬレベ
ルになるタイミングＴ２でリード線対ＧＩＯＲ，／ＧＩ
ＯＲのイコライズが開始される。この場合、図２から明
らかなようにリード線対ＧＩＯＲ，／ＧＩＯＲはリード
ゲート３１，３２のドレインに接続され、ビット線対Ｂ
Ｌ，／ＢＬはリードゲート３１，３２のゲートに接続さ
れているので、リード線対ＧＩＯＲ，／ＧＩＯＲをイコ
ライズしても、ビット線ＢＬ，／ＢＬは、その影響を受
けにくく、メモリセルに記憶されたデータは保持され
る。図２に示すようなビット線対ＢＬ，／ＢＬとリード
線対ＧＩＯＲ，／ＧＩＯＲとの接続をリードゲート型と
いう。
ルになるタイミングＴ２でリード線対ＧＩＯＲ，／ＧＩ
ＯＲのイコライズが開始される。この場合、図２から明
らかなようにリード線対ＧＩＯＲ，／ＧＩＯＲはリード
ゲート３１，３２のドレインに接続され、ビット線対Ｂ
Ｌ，／ＢＬはリードゲート３１，３２のゲートに接続さ
れているので、リード線対ＧＩＯＲ，／ＧＩＯＲをイコ
ライズしても、ビット線ＢＬ，／ＢＬは、その影響を受
けにくく、メモリセルに記憶されたデータは保持され
る。図２に示すようなビット線対ＢＬ，／ＢＬとリード
線対ＧＩＯＲ，／ＧＩＯＲとの接続をリードゲート型と
いう。
【００３１】図１のメモリ部３にはリード線対ＧＩＯ
Ｒ，／ＧＩＯＲが複数存在し、イコライズ信号ＩＯＥＱ
がＨレベルになってリード線対ＧＩＯＲ，／ＧＩＯＲ間
に、出力信号をプリアンプ４０が増幅するのに必要な電
位差が生じるタイミングは、リード線対ＧＩＯＲ，／Ｇ
ＩＯＲが実際に配置される位置により異なる。列選択信
号ＣＳＬＲが出力される行／列デコーダ回路２（図１参
照）に近い位置に配置された列選択トランジスタは、速
い列選択信号ＣＳＬＲ１によりオンされ、行／列デコー
ダ回路２に近い位置に配置されたリード線対ＧＩＯＲ，
／ＧＩＯＲには図３の曲線ｋ１に示すように電位差が速
く生じる。一方、行／列デコーダ回路２から遠い位置に
配置された列選択トランジスタは、遅い列選択信号ＣＳ
ＬＲ２によりオンされ、行／列デコーダ回路２から遠い
位置に配置されたリード線対ＧＩＯＲ，／ＧＩＯＲには
図３の曲線ｋ２に示すように電位差が遅く生じる。
Ｒ，／ＧＩＯＲが複数存在し、イコライズ信号ＩＯＥＱ
がＨレベルになってリード線対ＧＩＯＲ，／ＧＩＯＲ間
に、出力信号をプリアンプ４０が増幅するのに必要な電
位差が生じるタイミングは、リード線対ＧＩＯＲ，／Ｇ
ＩＯＲが実際に配置される位置により異なる。列選択信
号ＣＳＬＲが出力される行／列デコーダ回路２（図１参
照）に近い位置に配置された列選択トランジスタは、速
い列選択信号ＣＳＬＲ１によりオンされ、行／列デコー
ダ回路２に近い位置に配置されたリード線対ＧＩＯＲ，
／ＧＩＯＲには図３の曲線ｋ１に示すように電位差が速
く生じる。一方、行／列デコーダ回路２から遠い位置に
配置された列選択トランジスタは、遅い列選択信号ＣＳ
ＬＲ２によりオンされ、行／列デコーダ回路２から遠い
位置に配置されたリード線対ＧＩＯＲ，／ＧＩＯＲには
図３の曲線ｋ２に示すように電位差が遅く生じる。
【００３２】したがって、出力信号がプリアンプ４０へ
入力され、プリアンプ４０で出力信号を増幅するために
プリアンプイネーブル信号ＰＡＥをＬレベルからＨレベ
ルに切替えるタイミングＴ１は、複数のリード線対ＧＩ
ＯＲ，／ＧＩＯＲのうち、出力信号をプリアンプ４０が
増幅するのに必要な電位差が最も遅く生じるリード線対
ＧＩＯＲ，／ＧＩＯＲに基づいて決定される。そうする
と、電位差が速く生じ始めたリード線対ＧＩＯＲ，／Ｇ
ＩＯＲには、イコライズを開始するタイミングＴ２では
大きな電位差が生じており、イコライズを開始しても、
迅速にイコライズをすることができない。その結果、メ
モリアレイに記憶されたデータを高速に読出すことがで
きない。
入力され、プリアンプ４０で出力信号を増幅するために
プリアンプイネーブル信号ＰＡＥをＬレベルからＨレベ
ルに切替えるタイミングＴ１は、複数のリード線対ＧＩ
ＯＲ，／ＧＩＯＲのうち、出力信号をプリアンプ４０が
増幅するのに必要な電位差が最も遅く生じるリード線対
ＧＩＯＲ，／ＧＩＯＲに基づいて決定される。そうする
と、電位差が速く生じ始めたリード線対ＧＩＯＲ，／Ｇ
ＩＯＲには、イコライズを開始するタイミングＴ２では
大きな電位差が生じており、イコライズを開始しても、
迅速にイコライズをすることができない。その結果、メ
モリアレイに記憶されたデータを高速に読出すことがで
きない。
【００３３】そこで、図４を参照して、本発明の実施の
形態１によるリードアンプ回路７０は、リード線対ＧＩ
ＯＲ，／ＧＩＯＲと、ＮチャネルＭＯＳトランジスタか
ら成るリードゲート３１，３２と、ＮチャネルＭＯＳト
ランジスタから成るスイッチトランジスタ４１と、Ｎチ
ャネルＭＯＳトランジスタから成る列選択トランジスタ
３３，３４と、ＰチャネルＭＯＳトランジスタ３５〜３
９と、プリアンプ４０と、イコライズ開始回路６０とを
備える。リードアンプ回路７０は、図２に示すリードア
ンプ回路５０にイコライズ開始回路６０を追加したもの
であり、リードゲート３１，３２、スイッチトランジス
タ４１、列選択トランジスタ３３，３４、ＰチャネルＭ
ＯＳトランジスタ３５〜３９、およびプリアンプ４０の
説明は図２の説明と同じである。
形態１によるリードアンプ回路７０は、リード線対ＧＩ
ＯＲ，／ＧＩＯＲと、ＮチャネルＭＯＳトランジスタか
ら成るリードゲート３１，３２と、ＮチャネルＭＯＳト
ランジスタから成るスイッチトランジスタ４１と、Ｎチ
ャネルＭＯＳトランジスタから成る列選択トランジスタ
３３，３４と、ＰチャネルＭＯＳトランジスタ３５〜３
９と、プリアンプ４０と、イコライズ開始回路６０とを
備える。リードアンプ回路７０は、図２に示すリードア
ンプ回路５０にイコライズ開始回路６０を追加したもの
であり、リードゲート３１，３２、スイッチトランジス
タ４１、列選択トランジスタ３３，３４、ＰチャネルＭ
ＯＳトランジスタ３５〜３９、およびプリアンプ４０の
説明は図２の説明と同じである。
【００３４】イコライズ開始回路６０は、ＮＯＲゲート
４２と、インバータ４３とを備える。イコライズ開始回
路６０には、イコライズ信号ＩＯＥＱとプリアンプイネ
ーブル信号ＰＡＥとが入力され、イコライズ信号ＩＯＥ
Ｑとプリアンプイネーブル信号ＰＥＡとに基づいてイコ
ライズ開始信号ＥＱが生成される。
４２と、インバータ４３とを備える。イコライズ開始回
路６０には、イコライズ信号ＩＯＥＱとプリアンプイネ
ーブル信号ＰＡＥとが入力され、イコライズ信号ＩＯＥ
Ｑとプリアンプイネーブル信号ＰＥＡとに基づいてイコ
ライズ開始信号ＥＱが生成される。
【００３５】図５を参照して、イコライズ開始信号ＥＱ
は、イコライズ信号ＩＯＥＱがＬレベルからＨレベルに
切替わると、ＬレベルからＨレベルに切替わり、プリア
ンプイネーブル信号ＰＡＥがＬレベルからＨレベルに切
替わるタイミングＴ１でＨレベルからＬレベルに切替わ
る。すなわち、イコライズ開始信号ＥＱは、ビット線対
ＢＬ，／ＢＬから出力信号がリード線対ＧＩＯＲ，／Ｇ
ＩＯＲに出力され、プリアンプ４０に入力された後、プ
リアンプイネーブル信号ＰＡＥが活性化されるタイミン
グＴ１でリード線対ＧＩＯＲ，／ＧＩＯＲをイコライズ
する信号である。
は、イコライズ信号ＩＯＥＱがＬレベルからＨレベルに
切替わると、ＬレベルからＨレベルに切替わり、プリア
ンプイネーブル信号ＰＡＥがＬレベルからＨレベルに切
替わるタイミングＴ１でＨレベルからＬレベルに切替わ
る。すなわち、イコライズ開始信号ＥＱは、ビット線対
ＢＬ，／ＢＬから出力信号がリード線対ＧＩＯＲ，／Ｇ
ＩＯＲに出力され、プリアンプ４０に入力された後、プ
リアンプイネーブル信号ＰＡＥが活性化されるタイミン
グＴ１でリード線対ＧＩＯＲ，／ＧＩＯＲをイコライズ
する信号である。
【００３６】図４、および図５を参照して、イコライズ
開始回路６０は、生成したイコライズ開始信号ＥＱをＰ
チャネルＭＯＳトランジスタ３５〜３７で構成されるイ
コライズ回路へ出力し、プリアンプイネーブル信号ＰＡ
ＥをＰチャネルＭＯＳトランジスタ３８，３９で構成さ
れる遮断回路へ出力する。そうすると、プリアンプイネ
ーブル信号ＰＡＥがＨレベルになるタイミングＴ１で、
プリアンプ４０はリード線対ＧＩＯＲ，／ＧＩＯＲと遮
断されて出力信号を増幅するとともに、イコライズ回路
によりリード線対ＧＩＯＲ，／ＧＩＯＲのイコライズが
開始される。
開始回路６０は、生成したイコライズ開始信号ＥＱをＰ
チャネルＭＯＳトランジスタ３５〜３７で構成されるイ
コライズ回路へ出力し、プリアンプイネーブル信号ＰＡ
ＥをＰチャネルＭＯＳトランジスタ３８，３９で構成さ
れる遮断回路へ出力する。そうすると、プリアンプイネ
ーブル信号ＰＡＥがＨレベルになるタイミングＴ１で、
プリアンプ４０はリード線対ＧＩＯＲ，／ＧＩＯＲと遮
断されて出力信号を増幅するとともに、イコライズ回路
によりリード線対ＧＩＯＲ，／ＧＩＯＲのイコライズが
開始される。
【００３７】上述したように、リード線対ＧＩＯＲ，／
ＧＩＯＲには、速い列選択信号ＣＳＬＲ１により電位差
が速く生じるリード線対４８と、遅い列選択信号ＣＳＬ
Ｒ２により電位差が遅く生じるリード線対４９とがあ
り、リード線対４８には列選択信号ＣＳＬＲ１がＨレベ
ルになるに伴い、曲線ｋ３で示すような電位差が生じ、
リード線対４９には列選択信号ＣＳＬＲ２がＨレベルに
なるに伴い、曲線ｋ４で示すような電位差が生じる。出
力信号をプリアンプ４０が増幅するのに必要な電圧がリ
ード線対４９に生じたタイミングＴ１でプリアンプイネ
ーブル信号ＰＡＥが活性化され、速く電位差が生じたリ
ード線対４８および遅く電位差が生じたリード線対４９
がイコライズされる。
ＧＩＯＲには、速い列選択信号ＣＳＬＲ１により電位差
が速く生じるリード線対４８と、遅い列選択信号ＣＳＬ
Ｒ２により電位差が遅く生じるリード線対４９とがあ
り、リード線対４８には列選択信号ＣＳＬＲ１がＨレベ
ルになるに伴い、曲線ｋ３で示すような電位差が生じ、
リード線対４９には列選択信号ＣＳＬＲ２がＨレベルに
なるに伴い、曲線ｋ４で示すような電位差が生じる。出
力信号をプリアンプ４０が増幅するのに必要な電圧がリ
ード線対４９に生じたタイミングＴ１でプリアンプイネ
ーブル信号ＰＡＥが活性化され、速く電位差が生じたリ
ード線対４８および遅く電位差が生じたリード線対４９
がイコライズされる。
【００３８】イコライズ開始回路６０がないリードアン
プ回路５０によるリード線対ＧＩＯＲ，／ＧＩＯＲのイ
コライズは、出力信号がプリアンプ４０へ入力され、出
力信号の増幅が終了したタイミングＴ２で開始されるが
（図２および図３参照）、イコライズ開始回路６０を有
するリードアンプ回路７０によるリード線対４８，４９
のイコライズは、プリアンプ４０における出力信号の増
幅が開始されたタイミングＴ１で開始される。したがっ
て、リードアンプ回路５０を用いた場合より速いタイミ
ングでリード線対４８，４９のイコライズを開始でき、
速く電位差が生じ始めたリード線対４８に大きな電位差
が生じる前にイコライズを開始できる。その結果、メモ
リセルアレイから高速にデータを読出すことができる。
プ回路５０によるリード線対ＧＩＯＲ，／ＧＩＯＲのイ
コライズは、出力信号がプリアンプ４０へ入力され、出
力信号の増幅が終了したタイミングＴ２で開始されるが
（図２および図３参照）、イコライズ開始回路６０を有
するリードアンプ回路７０によるリード線対４８，４９
のイコライズは、プリアンプ４０における出力信号の増
幅が開始されたタイミングＴ１で開始される。したがっ
て、リードアンプ回路５０を用いた場合より速いタイミ
ングでリード線対４８，４９のイコライズを開始でき、
速く電位差が生じ始めたリード線対４８に大きな電位差
が生じる前にイコライズを開始できる。その結果、メモ
リセルアレイから高速にデータを読出すことができる。
【００３９】このように、本発明の実施の形態１によれ
ば、リード線対ＧＩＯＲ，／ＧＩＯＲに入力された出力
信号をプリアンプに入力すると同時にリード線対ＧＩＯ
Ｒ，／ＧＩＯＲのイコライズを開始でき、データを高速
に読出す高速サイクル動作が可能となる。
ば、リード線対ＧＩＯＲ，／ＧＩＯＲに入力された出力
信号をプリアンプに入力すると同時にリード線対ＧＩＯ
Ｒ，／ＧＩＯＲのイコライズを開始でき、データを高速
に読出す高速サイクル動作が可能となる。
【００４０】また、少ない追加回路でデータを高速に読
出すことができる。さらに、イコライズ開始回路６０を
追加することによりプリアンプ４０を活性化させるプリ
アンプイネーブル信号ＰＡＥと、リード線対ＧＩＯＲ，
／ＧＩＯＲのイコライズを開始するイコライズ開始信号
ＥＱとを関連付けることができる。
出すことができる。さらに、イコライズ開始回路６０を
追加することによりプリアンプ４０を活性化させるプリ
アンプイネーブル信号ＰＡＥと、リード線対ＧＩＯＲ，
／ＧＩＯＲのイコライズを開始するイコライズ開始信号
ＥＱとを関連付けることができる。
【００４１】［実施の形態２］本発明の実施の形態２に
よるリードアンプ回路について説明する。
よるリードアンプ回路について説明する。
【００４２】図６を参照して、本発明の実施の形態２に
よるリードアンプ回路９０は、図４に示すイコライズ開
始回路６０の代わりにプリイコライズ回路８０を備え
る。
よるリードアンプ回路９０は、図４に示すイコライズ開
始回路６０の代わりにプリイコライズ回路８０を備え
る。
【００４３】プリイコライズ回路８０は、ＰチャネルＭ
ＯＳトランジスタ４４〜４６と、インバータ４７とを備
える。プリイコライズ回路８０には、プリアンプイネー
ブル信号ＰＡＥが入力され、インバータ４７で反転され
て、ＰチャネルＭＯＳトランジスタ４４〜４６が駆動さ
れる。そして、リード線対ＧＩＯＲ，／ＧＩＯＲがプリ
イコライズされる。
ＯＳトランジスタ４４〜４６と、インバータ４７とを備
える。プリイコライズ回路８０には、プリアンプイネー
ブル信号ＰＡＥが入力され、インバータ４７で反転され
て、ＰチャネルＭＯＳトランジスタ４４〜４６が駆動さ
れる。そして、リード線対ＧＩＯＲ，／ＧＩＯＲがプリ
イコライズされる。
【００４４】ＰチャネルＭＯＳトランジスタ４４〜４６
のチャネル幅は、ＰチャネルＭＯＳトランジスタ３５〜
３７のチャネル幅より狭い。そのため、ＰチャネルＭＯ
Ｓトランジスタ４４〜４６によるプリイコライズの程度
は、ＰチャネルＭＯＳトランジスタ３５〜３７によるイ
コライズの程度より小さい。すなわち、図７を参照し
て、速い列選択信号ＣＳＬＲ１によりリードゲート３
３，３４が開き、リード線対ＧＩＯＲ，／ＧＩＯＲ６１
に出力信号に基づく電位差が生じ始める。そして、出力
信号がプリアンプ４０に入力され、プリアンプイネーブ
ル信号ＰＡＥがＬレベルからＨレベルに切替わると、Ｐ
チャネルＭＯＳトランジスタ３８，３９から成る遮断回
路によりプリアンプ４０とリード線対ＧＩＯＲ，／ＧＩ
ＯＲとが遮断され、プリイコライズ回路８０によりリー
ド線対ＧＩＯＲ，／ＧＩＯＲのプリイコライズが行われ
る。したがって、曲線ｋ５は、タイミングＴ１でプリイ
コライズが開始されると緩やかに電位差が減少し、タイ
ミングＴ２でイコライズ信号ＩＯＥＱがＨレベルからＬ
レベルに切替わり、ＰチャネルＭＯＳトランジスタ３５
〜３７から成るイコライズ回路により本来のイコライズ
が開始されると急峻に電位差が減少し、リード線対ＧＩ
ＯＲ，／ＧＩＯＲ６１のイコライズが終了する。
のチャネル幅は、ＰチャネルＭＯＳトランジスタ３５〜
３７のチャネル幅より狭い。そのため、ＰチャネルＭＯ
Ｓトランジスタ４４〜４６によるプリイコライズの程度
は、ＰチャネルＭＯＳトランジスタ３５〜３７によるイ
コライズの程度より小さい。すなわち、図７を参照し
て、速い列選択信号ＣＳＬＲ１によりリードゲート３
３，３４が開き、リード線対ＧＩＯＲ，／ＧＩＯＲ６１
に出力信号に基づく電位差が生じ始める。そして、出力
信号がプリアンプ４０に入力され、プリアンプイネーブ
ル信号ＰＡＥがＬレベルからＨレベルに切替わると、Ｐ
チャネルＭＯＳトランジスタ３８，３９から成る遮断回
路によりプリアンプ４０とリード線対ＧＩＯＲ，／ＧＩ
ＯＲとが遮断され、プリイコライズ回路８０によりリー
ド線対ＧＩＯＲ，／ＧＩＯＲのプリイコライズが行われ
る。したがって、曲線ｋ５は、タイミングＴ１でプリイ
コライズが開始されると緩やかに電位差が減少し、タイ
ミングＴ２でイコライズ信号ＩＯＥＱがＨレベルからＬ
レベルに切替わり、ＰチャネルＭＯＳトランジスタ３５
〜３７から成るイコライズ回路により本来のイコライズ
が開始されると急峻に電位差が減少し、リード線対ＧＩ
ＯＲ，／ＧＩＯＲ６１のイコライズが終了する。
【００４５】すなわち、本発明の実施の形態２によるリ
ードアンプ回路９０は、プリイコライズ回路８０により
リード線対ＧＩＯＲ，／ＧＩＯＲ６１を所定のレベルま
でプリイコライズした後に、本来のイコライズを行なう
ことを特徴とする。
ードアンプ回路９０は、プリイコライズ回路８０により
リード線対ＧＩＯＲ，／ＧＩＯＲ６１を所定のレベルま
でプリイコライズした後に、本来のイコライズを行なう
ことを特徴とする。
【００４６】上述したように、リード線対ＧＩＯＲ，／
ＧＩＯＲには、速い列選択信号ＣＳＬＲ１により電位差
が速く生じるリード線対６１と、遅い列選択信号ＣＳＬ
Ｒ２により電位差が遅く生じるリード線対６２とがあ
り、リード線対６１には列選択信号ＣＳＬＲ１がＨレベ
ルになるに伴い、曲線ｋ５で示すような電位差が生じ、
リード線対６２には列選択信号ＣＳＬＲ２がＨレベルに
なるに伴い、曲線ｋ６で示すような電位差が生じる。出
力信号をプリアンプ４０が増幅するのに必要な電圧がリ
ード線対６２に生じたタイミングＴ１でプリアンプイネ
ーブル信号ＰＡＥが活性化され、速く電位差が生じたリ
ード線対６１および遅く電位差が生じたリード線対６２
がプリイコライズされる。
ＧＩＯＲには、速い列選択信号ＣＳＬＲ１により電位差
が速く生じるリード線対６１と、遅い列選択信号ＣＳＬ
Ｒ２により電位差が遅く生じるリード線対６２とがあ
り、リード線対６１には列選択信号ＣＳＬＲ１がＨレベ
ルになるに伴い、曲線ｋ５で示すような電位差が生じ、
リード線対６２には列選択信号ＣＳＬＲ２がＨレベルに
なるに伴い、曲線ｋ６で示すような電位差が生じる。出
力信号をプリアンプ４０が増幅するのに必要な電圧がリ
ード線対６２に生じたタイミングＴ１でプリアンプイネ
ーブル信号ＰＡＥが活性化され、速く電位差が生じたリ
ード線対６１および遅く電位差が生じたリード線対６２
がプリイコライズされる。
【００４７】プリイコライズ回路８０がないリードアン
プ回路５０によるリード線対ＧＩＯＲ，／ＧＩＯＲのイ
コライズは、出力信号がプリアンプ４０へ入力され、出
力信号の増幅が終了したタイミングＴ２で開始されるが
（図２および図３参照）、プリイコライズ回路８０を有
するリードアンプ回路９０によるリード線対６１，６２
のプリイコライズは、プリアンプ４０における出力信号
の増幅が開始されたタイミングＴ１で開始される。した
がって、リードアンプ５０を用いた場合より速いタイミ
ングでリード線対６１，６２のプリイコライズを開始で
き、速く電位差が生じ始めたリード線対６１に大きな電
位差が生じる前にプリイコライズを開始できる。その結
果、メモリセルアレイから高速にデータを読出すことが
できる。
プ回路５０によるリード線対ＧＩＯＲ，／ＧＩＯＲのイ
コライズは、出力信号がプリアンプ４０へ入力され、出
力信号の増幅が終了したタイミングＴ２で開始されるが
（図２および図３参照）、プリイコライズ回路８０を有
するリードアンプ回路９０によるリード線対６１，６２
のプリイコライズは、プリアンプ４０における出力信号
の増幅が開始されたタイミングＴ１で開始される。した
がって、リードアンプ５０を用いた場合より速いタイミ
ングでリード線対６１，６２のプリイコライズを開始で
き、速く電位差が生じ始めたリード線対６１に大きな電
位差が生じる前にプリイコライズを開始できる。その結
果、メモリセルアレイから高速にデータを読出すことが
できる。
【００４８】したがって、リードアンプ回路９０による
リード線対ＧＩＯＲ，／ＧＩＯＲのイコライズも、プリ
イコライズを開始した後に、本来のイコライズを開始す
ることにより行われる。
リード線対ＧＩＯＲ，／ＧＩＯＲのイコライズも、プリ
イコライズを開始した後に、本来のイコライズを開始す
ることにより行われる。
【００４９】このように、本発明の実施の形態２によれ
ば、リード線対ＧＩＯＲ，／ＧＩＯＲに入力された出力
信号のプリアンプにおける増幅を開始すると同時にリー
ド線対ＧＩＯＲ，／ＧＩＯＲのプリイコライズを開始で
き、データを高速に読出すことができる。
ば、リード線対ＧＩＯＲ，／ＧＩＯＲに入力された出力
信号のプリアンプにおける増幅を開始すると同時にリー
ド線対ＧＩＯＲ，／ＧＩＯＲのプリイコライズを開始で
き、データを高速に読出すことができる。
【００５０】また、少ない追加回路でデータを高速に読
出すことができる。今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施の形態の説
明ではなくて特許請求の範囲によって示され、特許請求
の範囲と均等の意味および範囲内でのすべての変更が含
まれることが意図される。
出すことができる。今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施の形態の説
明ではなくて特許請求の範囲によって示され、特許請求
の範囲と均等の意味および範囲内でのすべての変更が含
まれることが意図される。
【００５１】
【発明の効果】本発明によるリードアンプ回路は、ビッ
ト線対からセンスアンプにより増幅された出力信号が入
力されるリード線対と、リード線対に接続され、プリア
ンプイネーブル信号に応答して出力信号を増幅するプリ
アンプと、プリアンプイネーブル信号の活性化時にリー
ド線対とプリアンプとを遮断する遮断回路と、活性化時
にリード線対のイコライズを開始するイコライズ回路と
を備えるため、データを高速に読出すことができる。
ト線対からセンスアンプにより増幅された出力信号が入
力されるリード線対と、リード線対に接続され、プリア
ンプイネーブル信号に応答して出力信号を増幅するプリ
アンプと、プリアンプイネーブル信号の活性化時にリー
ド線対とプリアンプとを遮断する遮断回路と、活性化時
にリード線対のイコライズを開始するイコライズ回路と
を備えるため、データを高速に読出すことができる。
【図１】 本発明の実施の形態１による半導体記憶装置
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図２】 リードゲート型のリードアンプ回路の構成を
示す回路図である。
示す回路図である。
【図３】 図２に示すリードアンプ回路の動作を示すタ
イミング図である。
イミング図である。
【図４】 本発明の実施の形態１によるリードアンプ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図５】 図４に示すリードアンプ回路の動作を示すタ
イミング図である。
イミング図である。
【図６】 本発明の実施の形態２によるリードアンプ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図７】 図６に示すリードアンプ回路の動作を示すタ
イミング図である。
イミング図である。
【図８】 従来のリードアンプ回路の構成を示す回路図
である。
である。
【符号の説明】 １ ブロック、２ 行／列デコーダ回路、３ メモリ
部、４ ライトドライバ／リードアンプ帯、５ データ
入出力回路、１０ 行／列アドレスバッファ、１１ ク
ロック発生回路、１２ コマンドデコーダ、ＭＡ，ＭＢ
メモリセルアレイ、ＳＢａ，ＳＢｂ，ＳＢｃ センス
アンプブロック、３０，１１０ センスアンプ、３１，
３２，３３，３４，４１，１１１，１１２，１２６ Ｎ
チャネルＭＯＳトランジスタ、３５，３６，３７，３
８，３９，１２１，１２２，１２３，１２４，１２５
ＰチャネルＭＯＳトランジスタ、４０，１３０ プリア
ンプ、４８，４９，６１，６２ リード線、５０，７
０，９０，１２０ リードアンプ回路、６０ イコライ
ズ開始回路、８０ プリイコライズ回路、１００ 半導
体記憶装置。
部、４ ライトドライバ／リードアンプ帯、５ データ
入出力回路、１０ 行／列アドレスバッファ、１１ ク
ロック発生回路、１２ コマンドデコーダ、ＭＡ，ＭＢ
メモリセルアレイ、ＳＢａ，ＳＢｂ，ＳＢｃ センス
アンプブロック、３０，１１０ センスアンプ、３１，
３２，３３，３４，４１，１１１，１１２，１２６ Ｎ
チャネルＭＯＳトランジスタ、３５，３６，３７，３
８，３９，１２１，１２２，１２３，１２４，１２５
ＰチャネルＭＯＳトランジスタ、４０，１３０ プリア
ンプ、４８，４９，６１，６２ リード線、５０，７
０，９０，１２０ リードアンプ回路、６０ イコライ
ズ開始回路、８０ プリイコライズ回路、１００ 半導
体記憶装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷崎 弘晃 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 Ｆターム(参考） 5B024 AA15 BA07 BA09 BA15 BA29 CA07 CA11
Claims (4)
- 【請求項１】 ビット線対からセンスアンプにより増幅
された出力信号が入力されるリード線対と、 前記リード線対に接続され、プリアンプイネーブル信号
に応答して前記出力信号を増幅するプリアンプと、 前記プリアンプイネーブル信号の活性化時に前記リード
線対と前記プリアンプとを遮断する遮断回路と、 前記活性化時に前記リード線対のイコライズを開始する
イコライズ回路とを備える、リードアンプ回路。 - 【請求項２】 イコライズ信号と、前記プリアンプイネ
ーブル信号とに基づいて、前記リード線対のイコライズ
を前記プリアンプイネーブル信号の活性化時に開始する
ためのイコライズ開始信号を生成し、その生成したイコ
ライズ開始信号を前記イコライズ回路へ出力し、前記プ
リアンプイネーブル信号を前記遮断回路へ出力するイコ
ライズ開始回路をさらに備える、請求項１に記載のリー
ドアンプ回路。 - 【請求項３】 前記プリアンプイネーブル信号の活性化
時に前記リード線対のプリイコライズを開始するプリイ
コライズ回路をさらに備え、 前記イコライズ回路は、前記プリイコライズ回路による
前記リード線対のプリイコライズの開始後に前記リード
線対をイコライズする、請求項１に記載のリードアンプ
回路。 - 【請求項４】 データを記憶したメモリセルアレイと、 前記メモリセルアレイから前記データに基づく出力信号
を受け、その出力信号を増幅して外部に出力するリード
アンプ回路とを備え、 前記リードアンプ回路は、ビット線対からセンスアンプ
により増幅された出力信号が入力されるリード線対と、 前記リード線対に接続され、プリアンプイネーブル信号
に応答して前記出力信号を増幅するプリアンプと、 前記プリアンプイネーブル信号の活性化時に前記リード
線対と前記プリアンプとを遮断する遮断回路と、 前記活性化時に前記リード線対のイコライズを開始する
イコライズ回路とを備える、半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154078A JP2001338491A (ja) | 2000-05-25 | 2000-05-25 | リードアンプ回路およびそれを用いた半導体記憶装置 |
| US09/791,772 US6445633B2 (en) | 2000-05-25 | 2001-02-26 | Read amplifier circuit for high-speed reading and semiconductor memory device employing the read amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154078A JP2001338491A (ja) | 2000-05-25 | 2000-05-25 | リードアンプ回路およびそれを用いた半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001338491A true JP2001338491A (ja) | 2001-12-07 |
Family
ID=18659229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000154078A Withdrawn JP2001338491A (ja) | 2000-05-25 | 2000-05-25 | リードアンプ回路およびそれを用いた半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6445633B2 (ja) |
| JP (1) | JP2001338491A (ja) |
Families Citing this family (2)
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|---|---|---|---|---|
| KR102162804B1 (ko) * | 2014-01-15 | 2020-10-07 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| KR102401873B1 (ko) * | 2017-09-25 | 2022-05-26 | 에스케이하이닉스 주식회사 | 라이트 제어 회로 및 이를 포함하는 반도체 장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5587952A (en) * | 1984-12-17 | 1996-12-24 | Hitachi, Ltd. | Dynamic random access memory including read preamplifiers activated before rewrite amplifiers |
| JPH07130166A (ja) * | 1993-09-13 | 1995-05-19 | Mitsubishi Electric Corp | 半導体記憶装置および同期型半導体記憶装置 |
| JPH08315567A (ja) * | 1995-05-22 | 1996-11-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH09139088A (ja) | 1995-11-17 | 1997-05-27 | Hitachi Ltd | プリチャージ型センスアンプ |
| JPH09147598A (ja) * | 1995-11-28 | 1997-06-06 | Mitsubishi Electric Corp | 半導体記憶装置およびアドレス変化検出回路 |
| US6088278A (en) * | 1998-07-23 | 2000-07-11 | Micron Technology, Inc. | Latching sense amplifier structure with pre-amplifier |
| JP4748828B2 (ja) * | 1999-06-22 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2001067863A (ja) * | 1999-08-31 | 2001-03-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001101895A (ja) * | 1999-09-30 | 2001-04-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP4326127B2 (ja) * | 2000-07-07 | 2009-09-02 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
2000
- 2000-05-25 JP JP2000154078A patent/JP2001338491A/ja not_active Withdrawn
-
2001
- 2001-02-26 US US09/791,772 patent/US6445633B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20010045574A1 (en) | 2001-11-29 |
| US6445633B2 (en) | 2002-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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