JPH09139088A - プリチャージ型センスアンプ - Google Patents
プリチャージ型センスアンプInfo
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- JPH09139088A JPH09139088A JP7299678A JP29967895A JPH09139088A JP H09139088 A JPH09139088 A JP H09139088A JP 7299678 A JP7299678 A JP 7299678A JP 29967895 A JP29967895 A JP 29967895A JP H09139088 A JPH09139088 A JP H09139088A
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- circuit
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Abstract
(57)【要約】
【課題】 プリチャージ型センスアンプでは、データの
読出を高速化するために上記イコライズ期間を短くして
行くと、イコライズ後にも前回読出時の影響が入力線に
電位として残るようになって、入力線のプリチャージレ
ベルが一定レベル（電源電位）に達することができなく
なってしまう。つまり、プリチャージレベルが低下して
しまう。プリチャージレベルの低下はセンスアンプ部の
動作に悪影響し、これによりセンスアンプ部に誤動作が
生じやすくなって、読出動作の信頼性が低下してしま
う。 【解決手段】 一定電位に定常的にプルアップされてい
る一対の入力線に現れる差動電位を検出するセンスアン
プ部と、非読出時に上記一対の入力線を互いに同電位に
等化するイコライズ回路と、読出時に上記センスアンプ
部の出力を２値変換して出力するデータ出力部に加え
て、非読出時に上記入力線に対するプルアップを選択的
に強化する可変プルアップ回路を設ける。
読出を高速化するために上記イコライズ期間を短くして
行くと、イコライズ後にも前回読出時の影響が入力線に
電位として残るようになって、入力線のプリチャージレ
ベルが一定レベル（電源電位）に達することができなく
なってしまう。つまり、プリチャージレベルが低下して
しまう。プリチャージレベルの低下はセンスアンプ部の
動作に悪影響し、これによりセンスアンプ部に誤動作が
生じやすくなって、読出動作の信頼性が低下してしま
う。 【解決手段】 一定電位に定常的にプルアップされてい
る一対の入力線に現れる差動電位を検出するセンスアン
プ部と、非読出時に上記一対の入力線を互いに同電位に
等化するイコライズ回路と、読出時に上記センスアンプ
部の出力を２値変換して出力するデータ出力部に加え
て、非読出時に上記入力線に対するプルアップを選択的
に強化する可変プルアップ回路を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、プリチャージ型セ
ンスアンプ、さらには信号入力線に対してプルアップと
イコライザを行なうプリチャージ型センスアンプに適用
して有効な技術に関するものであって、たとえば大容量
半導体記憶装置に利用して有効な技術に関するものであ
る。
ンスアンプ、さらには信号入力線に対してプルアップと
イコライザを行なうプリチャージ型センスアンプに適用
して有効な技術に関するものであって、たとえば大容量
半導体記憶装置に利用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】プリチャージ型センスアンプは、たとえ
ば半導体記憶装置において選択メモリーセルから差動形
式で取り出される微弱な信号電圧を２値記憶データとし
て読み出すのに使用されている（たとえば、電子情報通
信学会発行「ＢｉＣＭＯＳ技術」１１２ページ参照）。
ば半導体記憶装置において選択メモリーセルから差動形
式で取り出される微弱な信号電圧を２値記憶データとし
て読み出すのに使用されている（たとえば、電子情報通
信学会発行「ＢｉＣＭＯＳ技術」１１２ページ参照）。
【０００３】この種のセンスアンプは、電源電位に定常
的にプルアップされている一対の入力線に現れる差動電
位をセンスアンプ部で検出することによりデータの読出
を行なうが、この読出に際しては、入力線から前回読出
時の痕跡を一掃するために、一対の入力線を互いに同電
位に等化するイコライズを行なう。このイコライズによ
り、電源電位に定常的にプルアップされている入力線は
電源電位付近にプリチャージされる。プリチャージされ
た入力線には入力信号による差動電位が新たに現れる。
この差動電位をセンスアンプ部で検出することにより、
上記入力信号に含まれているデータの読出が行なわれ
る。上記イコライズはデータの非読出期間にて行なわれ
る。半導体記憶装置では、メモリーセル選択を行なうア
ドレスの遷移に合わせて上記イコライズが行なわれる。
的にプルアップされている一対の入力線に現れる差動電
位をセンスアンプ部で検出することによりデータの読出
を行なうが、この読出に際しては、入力線から前回読出
時の痕跡を一掃するために、一対の入力線を互いに同電
位に等化するイコライズを行なう。このイコライズによ
り、電源電位に定常的にプルアップされている入力線は
電源電位付近にプリチャージされる。プリチャージされ
た入力線には入力信号による差動電位が新たに現れる。
この差動電位をセンスアンプ部で検出することにより、
上記入力信号に含まれているデータの読出が行なわれ
る。上記イコライズはデータの非読出期間にて行なわれ
る。半導体記憶装置では、メモリーセル選択を行なうア
ドレスの遷移に合わせて上記イコライズが行なわれる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００５】すなわち、上述したプリチャージ型センス
アンプでは、データの読出を高速化するために上記イコ
ライズ期間を短くして行くと、イコライズ後にも前回読
出時の影響が入力線に電位として残るようになって、入
力線のプリチャージレベルが一定レベル（電源電位）に
達することができなくなってしまう。つまり、プリチャ
ージレベルが低下してしまう。プリチャージレベルの低
下はセンスアンプ部の動作に悪影響し、これによりセン
スアンプ部に誤動作が生じやすくなって、読出動作の信
頼性が低下してしまう、という問題が生じる。
アンプでは、データの読出を高速化するために上記イコ
ライズ期間を短くして行くと、イコライズ後にも前回読
出時の影響が入力線に電位として残るようになって、入
力線のプリチャージレベルが一定レベル（電源電位）に
達することができなくなってしまう。つまり、プリチャ
ージレベルが低下してしまう。プリチャージレベルの低
下はセンスアンプ部の動作に悪影響し、これによりセン
スアンプ部に誤動作が生じやすくなって、読出動作の信
頼性が低下してしまう、という問題が生じる。
【０００６】上述した問題の対策として、本発明者等
は、入力線に対して定常的に行なわれるプルアップを強
化することを検討した。しかし、プルアップを強化する
と、プリチャージレベルの低下は防止できるかも知れな
いが、入力信号による入力線の電位変化が阻害されて、
入力線に現れる差動電位の検出が困難になってしまう、
という別の問題が生じる。
は、入力線に対して定常的に行なわれるプルアップを強
化することを検討した。しかし、プルアップを強化する
と、プリチャージレベルの低下は防止できるかも知れな
いが、入力信号による入力線の電位変化が阻害されて、
入力線に現れる差動電位の検出が困難になってしまう、
という別の問題が生じる。
【０００７】本発明の目的は、データ読出動作の信頼性
を確保しつつ、そのデータ読出の高速化を可能にする、
という技術を提供することにある。
を確保しつつ、そのデータ読出の高速化を可能にする、
という技術を提供することにある。
【０００８】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１０】すなわち、一定電位に定常的にプルアップ
されている一対の入力線に現れる差動電位を検出するセ
ンスアンプ部と、非読出時に上記一対の入力線を互いに
同電位に等化するイコライズ回路と、読出時に上記セン
スアンプ部の出力を２値変換して出力するデータ出力部
に加えて、非読出時に上記入力線に対するプルアップを
選択的に強化する可変プルアップ回路を設ける、という
ものである。
されている一対の入力線に現れる差動電位を検出するセ
ンスアンプ部と、非読出時に上記一対の入力線を互いに
同電位に等化するイコライズ回路と、読出時に上記セン
スアンプ部の出力を２値変換して出力するデータ出力部
に加えて、非読出時に上記入力線に対するプルアップを
選択的に強化する可変プルアップ回路を設ける、という
ものである。
【００１１】上述した手段によれば、データ読出の高速
化に伴ってイコライズ期間が短縮しても、入力信号によ
る入力線の電位変化を阻害することなく、イコライズ後
の入力線のプリチャージレベル低下を防止することがで
きる。
化に伴ってイコライズ期間が短縮しても、入力信号によ
る入力線の電位変化を阻害することなく、イコライズ後
の入力線のプリチャージレベル低下を防止することがで
きる。
【００１２】これにより、データ読出動作の信頼性を確
保しつつ、そのデータ読出の高速化を可能にする、とい
う目的が達成される。
保しつつ、そのデータ読出の高速化を可能にする、とい
う目的が達成される。
【００１３】
【発明の実施の形態】以下、本発明の好適な実施態様を
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１４】なお、図において、同一符号は同一あるい
は相当部分を示すものとする。
は相当部分を示すものとする。
【００１５】図１は本発明の技術が適用されたプリチャ
ージ型センスアンプの一実施態様を示す。
ージ型センスアンプの一実施態様を示す。
【００１６】同図に示すプリチャージ型センスアンプは
半導体ＲＡＭのメインセンスアンプ４として構成された
ものである。このメインセンスアンプ４は、前段センス
アンプ部４１、後段センスアンプ部４２、データ出力部
４３などにより構成される。同図において、Ｌａ，Ｌｂ
は選択メモリーセルからの記憶読出信号が入力されるＩ
／Ｏ線（入力線）、Ｖａ，ＶｂはそのＩ／Ｏ線Ｌａ，Ｌ
ｂに差動形式で現れる信号電位、Ｅｑ，ＭＥｑは記憶デ
ータの非読出時に生成されるイコライズ信号、ＷＤはメ
インセンスアンプ４からのデータ出力タイミングを制御
するメインアンプ出力制御信号、Ｍｏａ，Ｍｏｂはメイ
ンセンスアンプ４の出力データである。
半導体ＲＡＭのメインセンスアンプ４として構成された
ものである。このメインセンスアンプ４は、前段センス
アンプ部４１、後段センスアンプ部４２、データ出力部
４３などにより構成される。同図において、Ｌａ，Ｌｂ
は選択メモリーセルからの記憶読出信号が入力されるＩ
／Ｏ線（入力線）、Ｖａ，ＶｂはそのＩ／Ｏ線Ｌａ，Ｌ
ｂに差動形式で現れる信号電位、Ｅｑ，ＭＥｑは記憶デ
ータの非読出時に生成されるイコライズ信号、ＷＤはメ
インセンスアンプ４からのデータ出力タイミングを制御
するメインアンプ出力制御信号、Ｍｏａ，Ｍｏｂはメイ
ンセンスアンプ４の出力データである。
【００１７】ここで、前段センスアンプ部４１はその主
要部がＭＯＳトランジスタによる差動型の増幅回路で構
成され、一対のＩ／Ｏ線Ｌａ，Ｌｂに現れる差動電位Ｖ
ａ，Ｖｂを検出して差動増幅する。この前段センスアン
プ部４１には、固定プルアップ回路４１１、イコライザ
回路４１２、可変プルアップ回路４１３などが含まれて
いる。
要部がＭＯＳトランジスタによる差動型の増幅回路で構
成され、一対のＩ／Ｏ線Ｌａ，Ｌｂに現れる差動電位Ｖ
ａ，Ｖｂを検出して差動増幅する。この前段センスアン
プ部４１には、固定プルアップ回路４１１、イコライザ
回路４１２、可変プルアップ回路４１３などが含まれて
いる。
【００１８】固定プルアップ回路４１１は常時オン（導
通）状態にあるＭＯＳトランジスタＱ１１，Ｑ１２で構
成され、入力線であるＩ／Ｏ線Ｌａ，Ｌｂを一定電位で
ある電源電位Ｖｃｃに定常的にプルアップする。
通）状態にあるＭＯＳトランジスタＱ１１，Ｑ１２で構
成され、入力線であるＩ／Ｏ線Ｌａ，Ｌｂを一定電位で
ある電源電位Ｖｃｃに定常的にプルアップする。
【００１９】イコライザ回路４１２は、非読出時に能動
化されるイコライズ信号Ｅｑによってオン／オフ制御さ
れるＭＯＳトランジスタＱ３で構成され、非読出時にＩ
／Ｏ線Ｌａ，Ｌｂを互いに同電位に等化するイコライズ
を行なう。イコライズ信号はＥｑは、ＡＴＤ回路（アド
レス遷移検出回路）８１の検出出力を受けて動作するイ
コライズ信号発生回路８２により生成される。このイコ
ライズ信号Ｅｑは記憶データの非読出時に能動化され
る。この信号Ｅｑが能動レベル（Ｌレベル）になると、
Ｉ／Ｏ線Ｌａ，Ｌｂの間を接続するＭＯＳトランジスタ
Ｑ３がオン動作する。このＭＯＳトランジスタＱ３のオ
ン動作によりＩ／Ｏ線Ｌａ，Ｌｂの電位（Ｖａ，Ｖｂ）
が互いに同電位に等化されるようになっている。
化されるイコライズ信号Ｅｑによってオン／オフ制御さ
れるＭＯＳトランジスタＱ３で構成され、非読出時にＩ
／Ｏ線Ｌａ，Ｌｂを互いに同電位に等化するイコライズ
を行なう。イコライズ信号はＥｑは、ＡＴＤ回路（アド
レス遷移検出回路）８１の検出出力を受けて動作するイ
コライズ信号発生回路８２により生成される。このイコ
ライズ信号Ｅｑは記憶データの非読出時に能動化され
る。この信号Ｅｑが能動レベル（Ｌレベル）になると、
Ｉ／Ｏ線Ｌａ，Ｌｂの間を接続するＭＯＳトランジスタ
Ｑ３がオン動作する。このＭＯＳトランジスタＱ３のオ
ン動作によりＩ／Ｏ線Ｌａ，Ｌｂの電位（Ｖａ，Ｖｂ）
が互いに同電位に等化されるようになっている。
【００２０】可変プルアップ回路４１３は、上記イコラ
イズ信号Ｅｑでオン／オフ制御されるＭＯＳトランジス
タＱ２１，Ｑ２２で構成される。このＭＯＳトランジス
タＱ２１，Ｑ２２はＩ／Ｏ線Ｌａ，Ｌｂと電源電位Ｖｃ
ｃの間に接続され、上記イコライズ信号Ｅｑによりオン
駆動されると、各Ｉ／Ｏ線Ｌａ，Ｌｂをそれぞれに電源
電位Ｖｃｃへプルアップする。このとき、各Ｉ／Ｏ線Ｌ
ａ，Ｌｂは固定プルアップ回路４１１により定常的にプ
ルアップされているが、可変プルアップ回路４１３によ
りさらに強力にプルアップされるようになる。
イズ信号Ｅｑでオン／オフ制御されるＭＯＳトランジス
タＱ２１，Ｑ２２で構成される。このＭＯＳトランジス
タＱ２１，Ｑ２２はＩ／Ｏ線Ｌａ，Ｌｂと電源電位Ｖｃ
ｃの間に接続され、上記イコライズ信号Ｅｑによりオン
駆動されると、各Ｉ／Ｏ線Ｌａ，Ｌｂをそれぞれに電源
電位Ｖｃｃへプルアップする。このとき、各Ｉ／Ｏ線Ｌ
ａ，Ｌｂは固定プルアップ回路４１１により定常的にプ
ルアップされているが、可変プルアップ回路４１３によ
りさらに強力にプルアップされるようになる。
【００２１】後段センスアンプ部４２は、前段センスア
ンプ部４１と略同様、その主要部が差動型の増幅回路で
構成され、前段センスアンプ部４１から差動出力される
検出信号をさらに増幅してデータ出力部４３へ与える。
イコライズ信号ＭＥｑは、この後段センスアンプ部４２
の差動入力を非読出期間にて同電位に初期化するために
使用される。
ンプ部４１と略同様、その主要部が差動型の増幅回路で
構成され、前段センスアンプ部４１から差動出力される
検出信号をさらに増幅してデータ出力部４３へ与える。
イコライズ信号ＭＥｑは、この後段センスアンプ部４２
の差動入力を非読出期間にて同電位に初期化するために
使用される。
【００２２】データ出力部４３は、前段センスアンプ部
４１および後段センスアンプ部４２にて検出および増幅
された読出信号を、メインアンプ出力制御信号ＷＤによ
るタイミング制御下にてＨ（高レベル）またはＬ（低レ
ベル）の２値論理データとして保持し、この保持データ
を記憶読出データ（Ｍｏａ，Ｍｏｂ）として出力する。
４１および後段センスアンプ部４２にて検出および増幅
された読出信号を、メインアンプ出力制御信号ＷＤによ
るタイミング制御下にてＨ（高レベル）またはＬ（低レ
ベル）の２値論理データとして保持し、この保持データ
を記憶読出データ（Ｍｏａ，Ｍｏｂ）として出力する。
【００２３】次に、上記プリチャージ型センスアンプの
動作について説明する。
動作について説明する。
【００２４】上述したメインセンスアンプ４では、非読
出期間にて行なわれるイコライズ期間が半導体ＲＡＭの
高速化に伴って短縮されても、そのイコライズ期間だけ
Ｉ／Ｏ線Ｌａ，Ｌｂに対するプルアップを選択的に強化
させることで、イコライズ後のＩ／Ｏ線Ｌａ，Ｌｂを一
定電位（Ｖｃｃ）付近まで確実にプリチャージすること
ができる。
出期間にて行なわれるイコライズ期間が半導体ＲＡＭの
高速化に伴って短縮されても、そのイコライズ期間だけ
Ｉ／Ｏ線Ｌａ，Ｌｂに対するプルアップを選択的に強化
させることで、イコライズ後のＩ／Ｏ線Ｌａ，Ｌｂを一
定電位（Ｖｃｃ）付近まで確実にプリチャージすること
ができる。
【００２５】他方、記憶データの読出期間では、Ｉ／Ｏ
線Ｌａ，Ｌｂに対するプルアップ強化が解除されて定常
のプルアップ状態に戻されることにより、入力信号によ
るＩ／Ｏ線Ｌａ，Ｌｂの電位変化を支障無く生じさせる
ことができる。
線Ｌａ，Ｌｂに対するプルアップ強化が解除されて定常
のプルアップ状態に戻されることにより、入力信号によ
るＩ／Ｏ線Ｌａ，Ｌｂの電位変化を支障無く生じさせる
ことができる。
【００２６】このように、データ読出の高速化に伴って
イコライズ期間が短縮しても、入力信号によるＩ／Ｏ線
の電位変化を阻害することなく、イコライズ後のＩ／Ｏ
線のプリチャージレベル低下を防止することができる。
これにより、データ読出動作の信頼性を確保しつつ、そ
のデータ読出の高速化を可能にすることができる。
イコライズ期間が短縮しても、入力信号によるＩ／Ｏ線
の電位変化を阻害することなく、イコライズ後のＩ／Ｏ
線のプリチャージレベル低下を防止することができる。
これにより、データ読出動作の信頼性を確保しつつ、そ
のデータ読出の高速化を可能にすることができる。
【００２７】図２はＩ／Ｏ線Ｌａ，Ｌｂのプリチャージ
状態を示す波形チャートであって、同図の（Ａ）は定常
的なプルアップだけが行なわれた場合、同図の（Ｂ）は
非読出時に選択的なプルアップ強化が行なわれた場合を
それぞれ示す。
状態を示す波形チャートであって、同図の（Ａ）は定常
的なプルアップだけが行なわれた場合、同図の（Ｂ）は
非読出時に選択的なプルアップ強化が行なわれた場合を
それぞれ示す。
【００２８】同図（Ａ），（Ｂ）に示すように、選択的
なプルアップ強化を行なうことで、イコライズ期間が短
縮しても、そのイコライズ後のＩ／Ｏ線Ｌａ，Ｌｂの電
位を電源電位Ｖｃｃまで確実にプリチャージすることが
できるようになり、これによりセンスアンプ部４１，４
２による検出動作を確実に行なわせて、誤動作の少ない
記憶データの読出を行なわせることができる。
なプルアップ強化を行なうことで、イコライズ期間が短
縮しても、そのイコライズ後のＩ／Ｏ線Ｌａ，Ｌｂの電
位を電源電位Ｖｃｃまで確実にプリチャージすることが
できるようになり、これによりセンスアンプ部４１，４
２による検出動作を確実に行なわせて、誤動作の少ない
記憶データの読出を行なわせることができる。
【００２９】図３は本発明の別の実施態様を示す。
【００３０】図１に示した実施態様との相違点に着目し
て説明すると、図３に示すメインセンスアンプ４では、
可変プルアップ回路４１３によるＩ／Ｏ線Ｌａ，Ｌｂの
プルアップ強化を、イコライズ回路４１２によるＩ／Ｏ
線のイコライズよりも先行させて行なわせるようにして
ある。このために、図３に示す回路では、可変プルアッ
プ回路４１３の制御信号Ｅｐを、イコライズ信号発生回
路８２の手前、すなわちＡＴＤ回路８１の出力側から直
接取り出すようにしてある。
て説明すると、図３に示すメインセンスアンプ４では、
可変プルアップ回路４１３によるＩ／Ｏ線Ｌａ，Ｌｂの
プルアップ強化を、イコライズ回路４１２によるＩ／Ｏ
線のイコライズよりも先行させて行なわせるようにして
ある。このために、図３に示す回路では、可変プルアッ
プ回路４１３の制御信号Ｅｐを、イコライズ信号発生回
路８２の手前、すなわちＡＴＤ回路８１の出力側から直
接取り出すようにしてある。
【００３１】このように、Ｉ／Ｏ線Ｌａ，Ｌｂのプルア
ップ強化を先行させることにより、図２の（Ｃ）に示す
ように、Ｉ／Ｏ線Ｌａ，Ｌｂが電源電位Ｖｃｃまでプリ
チャージされるタイミングがさらに早められ、これによ
りデータ読出の一層の高速化が可能になる。
ップ強化を先行させることにより、図２の（Ｃ）に示す
ように、Ｉ／Ｏ線Ｌａ，Ｌｂが電源電位Ｖｃｃまでプリ
チャージされるタイミングがさらに早められ、これによ
りデータ読出の一層の高速化が可能になる。
【００３２】図４は、図１あるいは図３に示したメイン
センスアンプ４を含む半導体ＲＡＭ全体の概略構成例を
示す。
センスアンプ４を含む半導体ＲＡＭ全体の概略構成例を
示す。
【００３３】同図に示す半導体ＲＡＭは、多数のメモリ
ーセルがマトリックス状に配列されたメモリーマット
１、デコーダやドライバなどのメモリー周辺回路２、Ｙ
セレクタおよびプリセンス部３、共通Ｉ／Ｏ線Ｌａ，Ｌ
ｂ、メインセンスアンプ４、書込回路５、入出力バッフ
ァ６などによって構成され、アドレスに基づいて随時選
択されるメモリーセルからの読出信号はＩ／Ｏ線Ｌａ，
Ｌｂを介してメインセンスアンプ４で検出され、入出力
バッファ６を介して外部へ出力されるようになってい
る。
ーセルがマトリックス状に配列されたメモリーマット
１、デコーダやドライバなどのメモリー周辺回路２、Ｙ
セレクタおよびプリセンス部３、共通Ｉ／Ｏ線Ｌａ，Ｌ
ｂ、メインセンスアンプ４、書込回路５、入出力バッフ
ァ６などによって構成され、アドレスに基づいて随時選
択されるメモリーセルからの読出信号はＩ／Ｏ線Ｌａ，
Ｌｂを介してメインセンスアンプ４で検出され、入出力
バッファ６を介して外部へ出力されるようになってい
る。
【００３４】以上、本発明者によってなされた発明を実
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。た
とえば、入力線となるＩ／Ｏ線Ｌａ，Ｌｂをプリチャー
ジするためのプルアップは、電源電位Ｖｃｃ以外の一定
電位から行なわせるようにしてもよい。
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。た
とえば、入力線となるＩ／Ｏ線Ｌａ，Ｌｂをプリチャー
ジするためのプルアップは、電源電位Ｖｃｃ以外の一定
電位から行なわせるようにしてもよい。
【００３５】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野である半導
体記憶装置に適用した場合について説明したが、それに
限定されるものではなく、たとえば磁気ヘッドなどから
の微小読出信号の検出にも適用できる。
てなされた発明をその背景となった利用分野である半導
体記憶装置に適用した場合について説明したが、それに
限定されるものではなく、たとえば磁気ヘッドなどから
の微小読出信号の検出にも適用できる。
【００３６】
【発明の効果】本願において開示される発明のうち、代
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。
【００３７】すなわち、データ読出動作の信頼性を確保
しつつ、そのデータ読出の高速化を可能にすることがで
きる。
しつつ、そのデータ読出の高速化を可能にすることがで
きる。
【図１】本発明の技術が適用されたセンスアンプの第１
の実施態様を示す回路図
の実施態様を示す回路図
【図２】本発明の技術によるセンスアンプの要部におけ
る動作例を示す波形チャート
る動作例を示す波形チャート
【図３】本発明の技術が適用されたセンスアンプの第２
の実施態様を示す回路図
の実施態様を示す回路図
【図４】本発明の技術によるセンスアンプを用いた半導
体記憶装置の概略構成を示すブロック図である。
体記憶装置の概略構成を示すブロック図である。
１ メモリーマット ２ メモリー周辺回路 ３ Ｙセレクタおよびプリセンス部 ４ メインセンスアンプ ４１ 前段センスアンプ部 ４１１ 固定プルアップ回路 ４１２ イコライザ回路 ４１３ 可変プルアップ回路 ４２ 後段センスアンプ部 ４３ データ出力部４３ ５ 書込回路 ６ 入出力バッファ ７ アドレスバッファ ８１ ＡＴＤ回路（アドレス遷移検出回路） ８２ イコライズ信号発生回路 Ｌａ，Ｌｂ Ｉ／Ｏ線（入力線） Ｖａ，Ｖｂ 信号電位 Ｅｑ，ＭＥｑ イコライズ信号 ＷＤ メインアンプ出力制御信号 Ｍｏａ，Ｍｏｂ 出力データ Ｖｃｃ 電源電位（一定電位）
フロントページの続き (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 永島 靖 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 青木 康伸 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (5)
- 【請求項１】 一定電位に定常的にプルアップされてい
る一対の入力線に現れる差動電位を検出するセンスアン
プ部と、非読出時に上記一対の入力線を互いに同電位に
等化するイコライズ回路と、読出時に上記センスアンプ
部の出力を２値変換して出力するデータ出力部と、非読
出時に上記入力線に対するプルアップを選択的に強化す
る可変プルアップ回路を備えたことを特徴とするプリチ
ャージ型センスアンプ。 - 【請求項２】 イコライズ回路は、非読出時に能動化さ
れるイコライズ信号により導通駆動されて一対の入力線
を相互に接続するトランジスタにより構成されているこ
とを特徴とする請求項１または２に記載のプリチャージ
型センスアンプ。 - 【請求項３】 可変プルアップ回路は、入力線と電源電
位の間に接続されて非読出時に導通駆動されるトランジ
スタによって、上記入力線を電源電位へプルアップする
ことを特徴とする請求項１または２に記載のプリチャー
ジ型センスアンプ。 - 【請求項４】 可変プルアップ回路による入力線のプル
アップ強化を、イコライズ回路による入力線の電位等化
よりも先行させて行なわせることを特徴とする請求項１
から３のいずれかに記載のプリチャージ型センスアン
プ。 - 【請求項５】 アドレスに基づいて選択されたメモリー
セルからの記憶読出信号をプリチャージ型センスアンプ
で検出する半導体記憶装置であって、上記プリチャージ
型センスアンプは、一定電位に定常的にプルアップされ
ている一対の入力線に現れる差動電位を検出するセンス
アンプ部と、非読出時に上記一対の入力線を互いに同電
位に等化するイコライズ回路と、読出時に上記センスア
ンプ部の出力を２値変換して出力するデータ出力部と、
非読出時に上記入力線に対するプルアップを選択的に強
化する可変プルアップ回路を有することを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299678A JPH09139088A (ja) | 1995-11-17 | 1995-11-17 | プリチャージ型センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299678A JPH09139088A (ja) | 1995-11-17 | 1995-11-17 | プリチャージ型センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139088A true JPH09139088A (ja) | 1997-05-27 |
Family
ID=17875656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7299678A Pending JPH09139088A (ja) | 1995-11-17 | 1995-11-17 | プリチャージ型センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139088A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445633B2 (en) | 2000-05-25 | 2002-09-03 | Mitsubishi Kabushiki Kaisha | Read amplifier circuit for high-speed reading and semiconductor memory device employing the read amplifier circuit |
-
1995
- 1995-11-17 JP JP7299678A patent/JPH09139088A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445633B2 (en) | 2000-05-25 | 2002-09-03 | Mitsubishi Kabushiki Kaisha | Read amplifier circuit for high-speed reading and semiconductor memory device employing the read amplifier circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |