KR0167762B1 - 향상된 di/dt 제어가 가능한 집적회로 메모리 - Google Patents

향상된 di/dt 제어가 가능한 집적회로 메모리 Download PDF

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Abstract

향상된 di/dt 제어를 갖는 집적 회로 메모리. 상기 메모리는 워드 라인과 비트 라인 쌍의 교차점에 다수의 데이터 비트를 저정한다. 판독 사이클동안 다수의 어드레스 신호 중 적어도 하나에서의 변화에 응답하여, 출력 버퍼는 데이타 출력 노드를 실질적으로 논리 하이 전압과 논리 로우 전압 사이의 전압으로 예비충전한다. 상기 출력 버퍼는 예비충전 기간동안 데이터 출력 노드 상에서 감지된 전압에 응답해서 데이타 출력 노드 상의 전압을 예비충전한다. 후속하는 데이터 기간 동안, 상기 출력 버퍼는 인에이블된 워드 라인 및 인에이블된 비트 라인 쌍의 교차점에 저장된 데이터 비트를 제공한다. 예비충전된 데이타 출력 신호의 전압은 데이터 기간동안 데이터 비트가 제공될 때 적게 변화되어야만 한다. 따라서 메모리는 소정의 액세스 시간동안 di/dt를 향상시키고, 또는 역으로, 소정의 di/dt동안 감소된 액세스 시간을 허용한다.

Description

향상된 DI/DT 제어가 가능한 집적회로 메모리
제1도는 본 발명의 양호한 실시예에 따른 집적회로 메모리의 블럭도.
제2도는 제1도의 출력 버퍼로의 제어 신호를 발생시키기 위해 사용되는 어드레스 천의 검출회로의 부분 블럭도 및 부분 구성도.
제3도는 제1도의 메모리에서 사용되는 출력 버퍼의 구성도.
제4도는 제2도에서 사용되는 제어 신호의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 12 : 입력부
14 : 메모리 어레이 15 : 행 디코더
16 : 감지 증폭기부 17 : 열 디코더
18 : 출력 버퍼 20 : 본딩 패드
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
[발명의 분야]
본 발명은 일반적으로 집적회로 메모리에 관한 것으로, 특히 어드레스 천이검출(address transition detection)을 사용하는 집적회로 메모리에 관한 것이다.
[발명의 배경]
일반적으로 집적회로에는 전기회로를 포함하며 리드 프레임(lead frame)에 연결되어 있는 다이 또는 침(die or chip)으로 알려진 실리콘 편(piece)이 존재한다. 칩은 작은 도선에 의해 리드 프레임에 연결된 본딩 패드(bonding pads)를 구비한다. 리드 프레임은 더 큰 시스템의 일부로서의 인쇄회로기판에 연결하는데 사용되는 도선(leads)을 구비한다. 리드 프레임의 도선은 특정 양의 용량 및 저항뿐만 아니라 인덕턴스를 갖는다. 본딩 패드로부터 리드 프레임까지 도선에도 역시 얼마간의 인덕턴스가 있다. 그러나, 도선 인덕턴스는 리드 프레임의 인덕턱스에 비해 무척 작다. 리드 프레임을 회로 기판에 연결하는 도선의 연결 역시 인덕턴스를 부가한다. 집적회로의 스위칭 속도가 증가함에 따라, 이 누적된 인덕턴스는 집적회로의 성능에 영향을 주기 시작한다.
물론 속도가 무척 빠른 집적회로를 갖는 것은 바람직하다. 증가된 스위칭 속도는 전류 변화의 속도도 또한 증가시킨다. 증가된 전류 변화의 속도는 인덕턴스 양단의 전압강하를 유발한다. 인덕턴스 양단의 전압은 인덕턴스에 그 인덕턴스를 통과하는 전류의 시간 변화율을 곱한 값과 같다. 이것은 Ldi/dt와 같이 표현되는데, 여기서는 L은 인덕턴스이고, di/dt는 전류의 시간 변화율이다. di/dt가 커짐에 따라, 인덕턴스 양단의 전압도 커지게 된다. 인덕턴스 양단의 이러한 전압강하는 회로기판 상의 도선 위치와 집적회로 상에 연결되어 있는 본딩 패드간에 전압차(voltage differential)를 유발한다. 이것은 대응하는 외부 전원의 전압과는 상이한 전압의 내부 전원을 갖는 문제를 일으킬 수 있다. 이러한 문제는 내부 전원 전압이 그들의 외부 레벨과 크게 다르게 되어 칩으로의 신호 입력이 오인식 되게 할 수 있다.
di/dt를 줄이는 통상적인 방법은 출력 버퍼 그 자체에만 집중되어 있다. (Wang, Karl L. . 등에 의한 『A 21-ns 32K × 8 CMOS Static RMA with a Selectively Pumped p-Well Array IEEE Journal of Solid-State Circuits, vol. SC-22. no. 5. October 1987』 및 Wang 등에 의한 발명의 명칭이 A Low di/dt Output Buffer with Improved Speed인 미국 특허 출원 07/348357을 참조하라.) 집적회로 메모리에 있어서, 액세스 시간과 di/dt 사이에 절충(tradeoff)이 존재한다. 액세스 시간이 단축됨에 따라, 소정의 액세스 시간에 대하여 di/dt를 단축하기 위한 새로운 접근 방법이 발견되어야만 한다.
[발명이 이루고자하는 기술적과제]
[발명의 간단한 설명]
따라서, 본 발명의 목적은 향상된 di/dt 제어가 가능한 집적회로 메모리를 제공하는 것이다.
본 발명의 다른 목적은 수용가능한 di/dt와 향상된 액세스 타임을 제공하는 메모리를 제공하는 것이다.
본 발명의 이들 및 다른 목적을 수행하는데 있어서, 데이터 저장부, 어드레스 천이 검출부, 및 출력 버퍼부를 포함하는 한 형태로서의 메모리가 제공된다. 데이터 저장부는 메모리의 기록 싸이클에 응답하여 복수의 어드레스 각각에 저장되어 있는 소정수의 데이터 비트를 저장하고, 판독 싸이클동안 상기 복수의 어드레스 신호에 응답하여 소정수의 대응하는 데이터 비트를 제공한다. 어드레스 천이 검출부는 복수의 어드레스 신호를 수신하고, 어드레스 신호의 적어도 하나의 논리 상태의 변화에 응답하여 예비충전 신호(precharge signal)를 제공한다. 출력 버퍼부는 데이터 저장부 및 어드레스 천이 검출부에 결합되고, 예비충전 신호 및 소정수의 데이터 출력 신호의 감지된 전압에 응답하여 소정수의 데이터 출력 신호를 예비충전한다.
이들 및 다른 목적, 특징, 및 이점은 첨부된 도면과 연계한 하기의 상세한 설명으로부터 더욱 명확해질 것이다.
[발명의 구성 및 작용]
제1도는 본 발명의 일 실시예에 따른 집적회로 메모리(10)의 블록도이다. 메모리(10)는 입력부(12), 메모리 어레이(14), 행 디코더(15), 감지 증폭기부(16), 열 디코더(17), 출력 버퍼(18) 및 본딩 패드(20)를 포함한다. 메모리 어레이(14) 내부에 도시된 것은 전형적인 메모리 셀, 참 비트 라인(25) 및 상보 비트 라인(26)을 포함하는 비트 라인 쌍(24), 및 워드 라인(28)이다. 메모리 어레이(14)는 128K × 8 비트로 구성되어 있지만, 다른 구성도 가능하다.
입력부(12)는 ADDRESS0-ADDRESS19로 명명된 복수의 어드레스 신호,로 명명된 칩 선택 신호,로 명명된 출력 인에이블 신호(output enable signal). 및로 명명된 기록 인에이블 신호를 수신한다. 입력부(12)는 COLUMN ADDRESS로 명명된 복수의 열 어드레스 신호, ROW ADDRESS로 명명된 복수의 행 어드레스 신호, 및 WEST, OEF, OES, 및로 명명된 제어 신호를 제공한다. 행 디코더(15)는 ROW ADDRESS를 수신하고 메모리 어레이(14)에 연결된다. 메모리 셀(22)은 비트 라인(25 및 26) 및 워드 라인(28)에 연결된다. 메모리 어레이(14)는 BL 및로 명명된 신호를 비트 라인(25 및 26)으로 각각 제공한다. 열 디코더(17)는 COLUMN ADDRESS와, BL 및을 포함하는 복수의 비트 라인인 신호를 수신하고, 감지 증폭기부(16)에 연결된다. 감지 증폭기부(16)는 DATA 및로 명명된 신호를 제공한다. 출력 버퍼(18)는 WEST, OEF, OES,, DATA 및를 수신하고, 본딩 패드(20)에 연결된다.
메모리(10)에서, ROW ADDRESS는 메모리 어레이(14)의 워드 라인을 인에이블 한다. 복수의 비트 라인 쌍 각각의 메모리 셀은 저정된 비트의 논리 상태를 나타내는 차동 신호를 결합한다. 열 디코더(17)에서, COLUMN ADDRESS는 비트 라인 쌍을 감지 증폭기부(16)의 감지 증폭기에 결합함으로써 비트 라인 쌍을 인에이블시키고, 따라서 선택된 메모리 셀은 인에이블된 워드 라인과 인에이블된 비트 라인 쌍의 교점 상에 위치하게 된다.
메모리(10)는 판독 모드와 기록 모드를 갖는다. 기록 모드에서,및는 긍정되고(asserted)는 부정된다(negated). ADDRESS0-ADDRESS19는 유효하게 되고, 인에이블 워드 라인과 인에이블된 비트 라인 쌍의 교점에서 하나의 메모리 셀이 선택된다. 제1도에서, 워드 라인(28) 및 비트 라인 쌍(24)이 인에이블될 때, 메모리 셀(22)이 선택된다. 기록 모드에서 선택되는 경우, 데이터 비트는 본딩 패드(20) 상에서 수신되고, 입력 버퍼(도시되지 않음)을 통해 전달되며, 메모리 셀(22) 내에 저장되도록 비트 라인 쌍(24)에 제공돈다. 판독 모드에서,및는 긍정되고는 부정된다. 판독 모드에서, 메모리 셀(22)이 선택 시 저장된 비트를 비트 라인 상(24)으로 제공하는 점을 제외하면, 메모리 셀은 기록 모드에서와 동일한 방식으로 선택된다.
메모리(10)는 판독 모드에서 액세스 시간을 줄이기 위하여 어드레스 천이 검출을 이용한다. 다른 제어 신호의 논리 상태에서의 변화는에서의 논리 로우에 논리 하이, 그리고에서의 논리 하이에서 논리 로우로의 변화를 포함하여 어드레스 천이 검출을 유발한다. 어드레스 천이는 어드레스 신호 중의 하나가 논리 상태를 변화할 때 검출된다. 입력부(10)는 선택된 메모리 셀의 내용이 DATA 및상에서 구동되는 것에 앞서 출력 버퍼(18)를 예비충전하기 위해, WEST, OEF, OES 및를 제공하기 위해 어드레스 천이 검출을 또한 사용한다.
제2도는 출력 버퍼(18)로의 제어 신호를 발생하기 위해 사용되는 제1도의 입력부(12)의 어드레스 천이 검출 회로(30)의 부분 블록도 및 부분 구성도이다. 상기 회로(30)는 새로운 메모리 액세스를 지시하는 어드레스에서의 천이에 응답하여 신호(및 WEST)를 제공한다. 회로(30)는 본딩 패드(31), 입력버퍼(32), 결합회로(combination circuit : 33), NAND 게이트(35), 인버터(36), NAND 게이트(37), 인버터(38), 인버터(39), NAND 게이트(40), NOR 게이트(41) 및 인버터(42)를 포함한다. 본딩 패드(31)는 ADDRESSO을 AO 및로 명명된 신호를 제공하는 입력버퍼(32)에 결합시키고, 결합 회로(33)에 결합시킨다. 결합 회로(33)는로 명명된 신호를 NAND 게이트(40)에 제공한다. NAND 게이트(35)는로 명명된 신호를 수신하기 위한 제 1의 입력 단자와, CSI로 명명된 신호를 수신하기 위한 제 2의 입력 단자, 및 출력 단자를 구비한다. 인버터(36)는 NAND 게이트(35)의 출력 단자에 연결되어 있는 입력 단자, 및 출력 단자를 구비한다. NAND 게이트(37)는 인버터(36)의 출력 단자에 연결된 제 1의 입력 단자와, 제 2의 입력 단자 및 출력 단자를 구비한다. 인버터(38)는 NAND 게이트(37)의 출력 단자에 연결된 입력 단자, 및 출력 단자를 구비한다. 인버터(39)는 인버터(38)의 출력 단자에 연결된 입력 단자, 및를 제공하는 출력 단자를 구비한다. NAND 게이트(40)는로 명명된 신호를 수신하기 위해 제 1의 입력 단자와,를 수신하기 위한 제 2의 입력 단자와,로 명명된 신호를 수신하기 위한 제 3의 입력 단자, 및 NAND 게이트(37)의 제 2의 입력 단자에 연결되고 ATD로 명명된 신호를 제공하는 출력 단자를 구비한다. NOR 게이트(41)는 NAND 게이트(35)의 출력 단자에 연결된 제 1의 입력 단자와, NAND 게이트(40)의 출력 단자에 연결된 제 2의 입력 단자, 및 출력 단자를 구비한다. 인버터(42)는 NOR 게이트(41)의 출력 단자에 연결된 입력 단자, 및 WEST를 제공하는 출력 단자를 구비한다.
동작에 있어서, 회로(30)는 어드레스 변화에 응답하여 제1도의 출력 버퍼(18)에 신호(, 및 WEST)를 제공한다. 회로(30)에는 ADDRESSO만이 도시되고 나머지가 삭제되어 있지만, 여전히 존재한다는 점을 명심하라. 입력 버퍼(32)는 두 가지 기능을 수행한다. 첫째로, 행 및 열 디코딩을 위하여 참 신호 및 상보 신호를 제공한다. 둘째로, ADDRESSO에서의 천이를 표시하기 위해 결합 회로(33)에 신호를 제공한다. 결합 회로(33)는 그 각각이 대응하는 어드레스 신호의 천이에 응답하여 제공된 복수의 유사한 어드레스 천이 검출 신호를 수신하고, 이들을 하나의 신호()로 논리적으로 결합하는데, 상기 신호()는 복수의 어드레스 신호 중 임의의 신호가 변화되었다는 것을 표시한다. 결합 회로(33)와 유사하게, 다른 결합회로는 신호(및)를 제공하기 위해서 어드레스 천이 검출 신호를 결합하여, 그 결과 임의의 어드레스가 변경되어 메모리로 제공되는 새로운 어드레스를 나타낼 때,,, 및중 하나는 긍정될 것이다. WE에서의 논리 로우로부터 논리 하이로의 변화, 또는에서의 논리 하이에서 논리 로우로의 변화 역시이 긍정되도록 한다.
NAND 게이트(40)는 이들 신호를 결합하고, NAND 게이트(40)의 출력 단자는 이러한 어드레스 천이를 표시하기 우하여 논리 하이가 된다. 신호(및 CSI)는 신호(및)로부터 버퍼되어, CSI 및는 함께 논리 하이 상태로 되어 판독 액세스를 나타낸다. NAND 게이트(35)의 출력은 로우가 되어 판독 싸이클을 나타낸다. 이때, 판독 싸이클이 진행중이고 어드레스 천이가 검출될 때및 WEST는 긍정된다. 이들 신호의 타이밍이 하기에 명백하게 되는 바와 같이 유지되는한,및 WEST를 발생할 때 회로(30)의 기능을 다른 논리 게이트의 결합이 수행할 수 있음을 명백한다.
제3도는 제1도의 메모리에서 사용되는 출력 버퍼(18)를 도시한다. 출력 버퍼(18)는 선택부(52), 예비충전부(54) 및 출력단(output stage; 56)을 포함한다. 본딩 패드(20)가 제1도와 같은 도면 부호로 제2도에 도시된다. 선택부(52)는 N 채널 트랜지스터(60), P 채널 트랜지스터(61), P 채널 트랜지스터(62), N 채널 트랜지스터(63), P 채널 트랜지스터(64), P 채널 트랜지스터(65), N 채널 트랜지스터(66), N 채널 트랜지스터(70), P 채널 트랜지스터(71), P 채널 트랜지스터(72), N 채널 트랜지스터(73), P 채널 트랜지스터(74), P 채널 트랜지스터(75), N 채널 트랜지스터(76), N 채널 트랜지스터(77), N 채널 트랜지스터(78)를 포함한다. 예비충전부(54)는 P 채널 트랜지스터(81), N 채널 트랜지스터(82), N 채널 트랜지스터(83), N 채널 트랜지스터(84), 저항기(85), 저항기(86), P 채널 트랜지스터(87), P 채널 트랜지스터(88), P 채널 트랜지스터(91), N 채널 트랜지스터(92), N 채널 트랜지스터(93), N 채널 트랜지스터(94), 저항기(95), 저항기(96), P 채널 트랜지스터(97), P 채널 트랜지스터(98), NAND 게이트(100), NOR 게이트(101), NAND 게이트(102), 인버터(103), NAND 게이트(104), 인버터(105) 및 저항기(106)를 포함한다. 출력단(56)은 N 채널 트랜지스터(110), P 채널 트랜지스터(111), 인버터(112) 및 N 채널 트랜지스터(113)를 포함한다.
선택부(52)에 있어서, 트팬지스터(60)는 DATA에 연결된 제 1의 전류 전극, WEST를 수신하기 위한 제어 전극, 및 Vssout으로 명명된 전원 전압 단자(power supply voltage terminal)에 연결된 제 2의 전류 전극을 갖는다. VSSOUT는 음의 전원 전압 단자이며 거의 0볼트이다. 트랜지스터(61)는 VDDINT로 명명된 전원 전압 단자에 연결된 제 1의 전류 전극, DATA에 연결된 제어 전극, 및 제 2의 전류 전극을 갖는다. VDDINT는 양의 전원 전압 단자이며 거의 5볼트이다. 트랜지스터(62)는 VDDINT에 연결된 제 1의 전류 전극, OEF로 명명된 신호를 수신하기 위한 제어 전극, 및 트랜지스터(61)의 제 2의 전류 전극에 연결된 제 2의 전류 전극을 갖는다. 트랜지스터(63)는 트랜지스터(61)의 제 2의 전류 전극에 연결된 제 1의 전류 전극, DATA를 수신하기 위한 제어 전극, 및 제 2의 전류 전극에 연결된 제 1의 전류 전극, DATA를 수신하기 위한 제어 전극, 및 제 2의 전류 전극을 갖는다. 트랜지스터(64)는 VDDINT에 연결된 제 1의 전류 전극, DATA를 수신하기 위한 제어 전극, 및 제 2의 전류 전극을 갖는다. 트랜지스터(65)는 VDDINT에 연결된 제 1의 전류 전극, OES로 명명된 신호를 수신하기 위한 제어 전극, 및 트랜지스터(64)의 제 2의 전류 전극에 연결된 제 2의 전류 전극에 연결된 제 2의 전류 전극을 갖는다. 트랜지스터(66)는 트랜지스터(64)의 제 2의 전류 전극에 연결된 제 1의 전류 전극, DATA를 수신하기 위한 제어 전극, 및 제 2의 전류 전극을 갖는다.
트랜지스터(70)는에 연결된 제 1의 전류 전극, WEST를 수신하기 위한 제어 전극, 및 VSSOUT에 연결된 제 2의 전류 전극을 갖는다. 트랜지스터(71)는 VDDINT에 연결된 제 1의 전류 전극, DATA에 연결된 제어 전극, 및 제 2의 전류 전극을 갖는다. 트랜지스터(72)는 VDDINT에 연결되어 있는 제 1의 전류 전극, OEF를 수신하기 위한 제어 전극, 및 트랜지스터(71)의 제 2의 전류 전극에 연결되어 있는 제 2의 전류 전극을 갖는다. 트랜지스터(73)는 트랜지스터(71)의 제 2의 전류 전극에 연결되어 제 1의 전류 전극,를 수신하기 위한 제어 전극, 및 제 2의 전류 전극을 갖는다. 트랜지스터(74)는 VDDINT에 연결되어 있는 제 1의 전류 전극,를 수신하기 위한 제어 전극, 및 제 2의 전류 전극을 갖는다. 트랜지스터(75)는 VDDINT에 연결된 제 1의 전류 전극, OES를 수신하기 위한 제어 전극, 및 트랜지스터(74)의 제 2의 전류 전극에 연결된 제 2의 전류 전극을 갖는다. 트랜지스터(76)는 트랜지스터(74)의 제 2의 전류 전극에 연결된 제 1의 전류 전극,를 수신하기 위한 제어 전극, 및 제 2의 전류 전극을 갖는다.
트랜지스터(77)는 트랜지스터(66)의 제 2의 전류 전극 및 트랜지스터(76)의 제 2의 전류 전극에 연결된 제 1의 전류 전극, OES를 수신하기 위한 제어 전극, 및 VSSOUT에 연결된 제 2의 전류 전극을 갖는다. 트랜지스터(78)는 트랜지스터(63)의 제 2의 전류 전극 및 트랜지스터(73)의 제 2의 전류 전극을 연결된 제 1의 전류 전극, OEF를 수신하기 위한 제어 전극, 및 VSSOUT에 연결된 제 2의 전류 전극을 갖는다.
예비충천부(54)에 있어서, 트랜지스터(81)는 VDDINT에 연결된 제 1의 전류 전극, 트랜지스터(64)의 제 2의 전류 전극에 연결된 제어 전극, 및 N405로 명명된 노드에 연결된 제 2의 전류 전극을 갖는다. 트랜지스터(82)는 트랜지스터(81)의 제 2의 전류 전극에 연결된 제 1의 전류 전극, 트랜지스터(64)의 제 2의 전류 전극에 연결된 제어 전극, 및 제어 전극, 및 제 2의 전류 전극을 갖는다. 트랜지스터(83)는 트랜지스터(82)의 제 2의 전류 전극에 연결된 제 1의 전류 전극, 트랜지스터(61)의 제 2의 전류 전극에 연결된 제어 전극, 및 제 2의 전류 전극을 갖는다. 트랜지스터(84)는 트랜지스터(83)의 제 2의 전류 전극에 연결된 제 1의 전류 전극,로 명명된 신호를 수신하기 위한 제어 전극, 및 제 2의 전류 전극을 갖는다. 저항기(85)는 트랜지스터(84)의 제 2의 전류 전극에 연결된 제 1의 단자, 및 VSSOUT에 연결된 제 2의 단자를 갖는다. 저항기(86)는 VDDINT에 연결된 제 1의 단자, 및 제 2의 단자를 갖는다. 트랜지스터(87)는 저항기(86)의 제 2의 단자에 연결된 제 1의 전류 전극, 트랜지스터(61)의 제 2의 전류 전극에 연결되어 있는 제어 전극, 및 노드(N405)에 연결되어 있는 제 2의 전류 전극을 갖는다. 트랜지스터(88)는 저항기(86)의 제 2의 단자에 연결된 제 1의 전류 전극,를 수신하기 위한 제어 전극, 및 노드(N405)에 연결된 제 2의 전류 전극을 갖는다.
트랜지스터(91)는 VDDINT에 연결된 제 1의 전류 전극, 트랜지스터(74)의 제 2의 전류 전극에 연결된 제어 전극, 및 N406로 명명된 노드에 연결된 제 2의 전류 전극을 갖는다. 트랜지스터(92)는 트랜지스터(91)의 제 2의 전류 전극에 연결된 제 1의 전류 전극, 트랜지스터(74)의 제 2의 전류 전극에 연결된 제어 전극, 및 제어 전극, 및 제 2의 전류 전극을 갖는다. 트랜지스터(93)는 트랜지스터(92)의 제 2의 전류 전극에 연결된 제 1의 전류 전극, 트랜지스터(71)의 제 2의 전류 전극에 연결된 제어 전극, 및 제 2의 전류 전극을 갖는다. 트랜지스터(94)는 트랜지스터(93)의 제 2의 전류 전극에 연결된 제 1의 전류 전극,로 명명된 신호를 수신하기 위한 제어 전극, 및 제 2의 전류 전극을 갖는다. 저항기(95)는 트랜지스터(94)의 제 2의 전류 전극에 연결된 제 1의 단자, 및 VSSOUT에 연결된 제 2의 단자를 갖는다. 저항기(96)는 VDDINT에 연결된 제 1의 단자, 및 제 2의 단자를 갖는다. 트랜지스터(97)는 저항기(96)의 제 2의 단자에 연결된 제 1의 전류 전극, 트랜지스터(71)의 제 2의 전류 전극에 연결 제어 전극, 및 노드(N406)에 연결된 제 2의 전류 전극을 갖는다. 트랜지스터(98)는 저항기(96)의 제 2의 단자에 연결된 제 1의 전류 전극,을 수신하기 위한 제어 전극, 및 노드(N406)에 연결된 제 2의 전류 전극을 갖는다.
NAND 게이트(100)는 제 1의 입력 단자, OES를 수신하기 위한 제 2의 입력 단자, 및를 제공하기 위한 출력 단자를 갖는다. NOR 게이트(101)는 제 1의 입력 단자,를 수신하기 위한 제 2의 입력 단자, 및 NAND 게이트(100)의 제 1의 입력 단자에 연결된 출력 단자를 갖는다. NAND 게이트(102)는 OEF를 수신하기 위한 제 1의 입력 단자와 , 제 2의 입력 단자, 및을 제공하기 위한 출력 단자를 갖는다. 인버터(103)는 입력 단자, 및 NAND 게이트(102)의 제 2의 입력 단자에 연결된 출력 단자를 갖느다. NAND 게이트(104)는 제 1의 입력 단자, 제 2의 입력 단자, 및 NAND 게이트(102)의 입력 단자에 연결된 출력 단자를 갖는다. 인버터(105)는를 수신하기 위한 입력 단자, 및 NAND 게이트(104)의 제 2의 입력 단자에 연결된 출력 단자를 갖는다. 저항기(106)는 DPAD로 명명된 노드 상에서 본딩 패드(20)에 연결된 제 1의 입력 단자, 및 NOR 게이트(101)의 제 1의 입력 단자 및 NAND 게이트(104)의 제 1의 입력 단자에 연결된 제 2의 단자를 갖는다.
출력단(56에 있어서, 트랜지스터(110)는 VDDOUT로 명명된 전원 전압 단자에 연결된 제 1의 전류 전극, 노드(N405)에 연결된 제어 전극, 및 노드(DPAD)에 연결된 제 2의 전류 전극을 갖는다. VDDOUT는 양의 전원 전압 단자이고, 약 5볼트이다. 트랜지스터(111)는 VDDOUT에 연결된 제 1의 전류 전극, 제어 전극, 및 노드(DPAD)에 연결된 제 2의 전류 전극을 갖는다. 인버터(112)는 노드(N405)에 연결된 입력 단자, 및 트랜지스터(111)의 제어 전극에 연결된 출력 단자를 갖는다. 트랜지스터(113)는 노드(DPAD)에 연결된 제 1의 전류 전극, 노드(N406)에 연결된 제어 전극, 및 VSSOUT에 연결된 제 2의 전류 전극을 갖는다.
출력 버퍼(18)의 동작을 이해하기 위해서, 두 개의 양의 전원 전압 단자(VDDINT및 VDDOUT)가 제공됨을 먼저 유의하여야 한다. VDDINT는 내부 회로용으로 사용되는 전원 전압 단자이며, 출력 버퍼에 연결된 전원 전압 단자에 수반하는 과잉 전류로부터 내부 회로를 보호하기 위하여 출력 단자용으로 사용되지는 않는다. 반면에, VDDOUT는 출력 버퍼로 연결된 전원 전압 단자이다.
출력 버퍼(18)는 세 개의 단, 즉, 선택부(52), 예비충전부(54) 및 출력단(56)을 구비한다. 첫째, 출력 버퍼(18)는 WEST가 긍정될 때 디스에이블된다(disabled). WEST가 긍정될 때, 트랜지스터(61, 63, 64, 66, 71, 73, 74 및 76)의 제어 전극은 VSSOUT에 연결되고, DPAD는 하이 임피던스 상태가 된다. OEF는 풀업 트랜지스터(62, 72)를 비전도 상태가 되게 하고, 폴다운 트랜지스터(78)를 전도 상태가 되게 함으로써 출력 버퍼(18)를 인에이블시킨다. OES는 트랜지스터(65 및 75)를 비전도 상태가 되게 하고 트랜지스터(77)를 전도 상태가 되게 함으로써 출력 버퍼(18)를 인에이블시킨다. OEF는가 메모리(10)에 대하여 긍정된 후 제공되는 버퍼된 활성 하이 신호(buffered active-high signal)이다. OES는뒤에 제공되고 OEF로부터 지연되는 버퍼된 활성 하이 신호이다. 두 신호 사이에서 전개하는 차동전압(differential voltage)에 의해 DATA 및가 유효하게될 때, 트랜지스터(64 및 74)의 제 2의 전류 전극은 신호(DATA 및) 각각을 반전한다. 예비충전부(54)의 회로는 트랜지스터(61 및 71)의 제 2의 전류 전극에 의해 역시 인에이블된다.
예비충전부(54)는 두 가지 기능을 수행한다. 첫째, DATA 및가 유효하게 되기 전에, DPAD상의 감지된 전압이 특정 범위 내에 있지 않다면 DPAD 상의 전압이 특정 범위 내에 있음을 보증하기 위하여또는이 제공된다. 메모리(10)가 액세스될 때, 엑세스 싸이클의 시작에서 DPAD의 전압은 이전 싸이클동안 DPAD에 제공된 전압에 의해 결정된다. 이전 싸이클동안, 메모리(10) 또는 메모리(10)와 동일한 데이터 버스를 공유하는 다른 장치는 DPAD 상의 전압을 논리 하이 또는 논리 로우 상태로 구동할 것이다. 출력 버퍼(18)가 이전 싸이클동안 제공된 논리 상태와는 반대의 논리 상태의 DPAD의 전압을 제공해야만 하는 경우에 최악의 조건이 발생한다.
둘째, 예비충전부(54)는 출력단(56)에 대한 프리드라이버(predriver)로서 역전(inversion) 및 레벨 부스팅(level boosting) 기능을 제공한다. 예비충전부(54)는 출력단(56)의 스위칭 잡음이 예비충전부(54)에서 반영(reflect)되는 것을 방지 하기 위하여 내부 전원(VDDINT)을 사용한다. 예비충전부(54)는 예비충전부(54)의 빠른 스위칭을 방지하기 위하여 전원 전압 단자와 직렬 연결된 저항기(85, 86, 95 및 96)를 사용하는데, 이것 역시 di/dt를 향상시킨다.
DPAD상의 감지된 전압이 예비충전 기간 동안 특정한 범위 내에 있지 않으면또는이 긍정된다. 상기 특정 범위는 대략적으로 최대 논리 로우 전압으로부터 최소 논리 하이 전압까지이며, 양호한 실시예에서는 대락 1볼트 내지 2볼트이다. 예비충전 기간은 판독 싸이클 시작 후가 긍정될 때 발생한다. 예비충전 기간이 종료될 때, WEST 및가 부정되고, 차동 전압이 DATA와사이에서 전개하고, 데이터 기간이 시작된다. DPAD상의 전압이 예비충전 기간동안 연속적으로 감지되기 때문에또는의 작용이 DPAD 상의 전압을 특정 범위 내로 가져가면, 더 이상의 예비충전은 정지될 것이다. 신호(OEF)는 NAND 게이트(100 및 102)의 입력 단자 상에 논리 하이를 제공함으로써또는의 발생을 인에이블하며, 이것은 NAND 게이트(100 및 102)의 출력이 나머지 각각의 입력 단자 상의 전압에 의해 결정되는 것을 허용한다.
예비충전 기간동안 약 2볼트의 임계값보다 큰 DPAD상의 감지된 전압은이 논리 로우로서 긍정되도록 한다. 트랜지스터(98)의 제어 전극 상의 논리 로우는 트랜지스터(98)를 도통하게 하고, 트랜지스터(113)의 제어 전극 상에 논리 하이를 제공한다. 트랜지스터(98 및 113)가 도통되고, DPAD를 VSSOUT에 저항적으로 결합한다. DPAD 상의 전압이 감소하는 비율은 본딩 패드(20) 상의 커패시턴스의 크기에 의존한다. 그러나, DPAD 상의 전압이 충분히, 대락 2V 이하로, 낮아졌을 때,은 부정되고, 트랜지스터(113)가 비도통으로 되는 사이에는 지연이 있으므로, DPAD 상의 전압은 예비충전이 멈추기 전에 2V 이하로 떨어진다.
예비충전 기간동안의 약 1볼트의 임계값보다 작은 DPAD 상의 감지된 전압은가 논리 로우로서 긍정되도록 한다. 트랜지스터(88)의 제어 전극의 논리 로우는 트랜지스터(88)가 도통되도록 하고, 이것은 트랜지스터(110)의 제어 전극 상에 논리 하이클, 그리고 트랜지스터(111)의 제어 전극 상에 논리 로우를 제공한다. 트랜지스터(110 및 111)는 도통되고, DPAD를 VDDOUT에 저항적으로 결합시킨다. DPAD상의 전압이 증가하는 비율은 본딩 패드(20) 상의 커패시턴스의 크기로 의존한다. 그러나 DPAD상의 전압이 충분히, 약 1볼트 이상으로, 높아졌을 때,는 부정되고, 트랜지스터(88, 110 및 111)는 비도통으로 된다. DPAD상의 전압이 1볼트가 되고 트랜지스터(110, 및 111)가 비도통으로 되는 사이에는 지연이 있기 때문에, DPAD 상의 전압은 예비충전이 멈추기 전에 1 볼트 이상으로 상승한다.
따라서, 신호(및) 중 하나만이 임의의 주어진 시간에서 긍정될 수 있다. 출력이 특정 범위 내에 있게 되면 어느 것도 긍정되지 않는다. 풀다운 드라이버, 트랜지스터(113), 및 풀업 드라이버, 트랜지스터(110 및 111)는 풀업 및 풀다운 드라이버가 동시에 도통되지 않도록 하면서 출력을 특정 범위 내로 가져가는데 편리하게 사용된다. 고속 스위칭 바로 전에 출력을 중간 전압으로 미리 설정(presetting)하는 이점은 출력에 커패시턴스를 부가하지 않으면서, 그리고 기준 전압에 의해 요구되는 어떠한 정상 상태 전류 유출(drain) 없이도 달성될 수 있다. 또한, 출력이 감지되기 때문에, 만약 출력이 요구되는 전압 범위 내에 있으면 출력으로의 또는 출력으로부터의 어떠한 예비충전 전류도 존재하지 않는다.
데이터 출력이 판독 액세스 동안에 제공될 때, 메모리의 출력 버퍼는 내부 전원 전압 단자와 대응하는 외부 전원 전압 단자 사이에 Ldi/dt 전압 강하를 유발한다. 만일 Ldi/dt 전압 강하가 충분히 크면, 회로 오작용이 발생할 수 있다. 출력 버퍼(18)에 있어서, 예비충전 기간의 종료 시에, DPAD 상의 전압은 실질적으로 논리 로우 전압과 논리 하이 전압사이에 있다. DPAD 상의 전압을 예비충전함으로써, 출력 버퍼(18)는 후속 데이터 기간동안 전압과 di/dt의 변화를 감소시킨다. 저항기(86 및 96)의 값을 예비충전 기간, 그 결과 데이터 기간 동안 Ldi/dt 강하의 크기에 영향을 주고, 최악의 경우의 di/dt가 최소화될 때까지 조정되어야만 한다. 속도와 di/dt 사이에는 절충(tradeoff)이 있는데, di/dt가 메모리의 주어진 속도에 대해서 감소되기 때문에, 속도는 최대의 허용가능한 di/dt가 도달될 때까지 향상될 것이다.
출력단(56)은 예비충전부(54)로부터 노드(N405 및 N406) 상에서 신호를 수신하고, 응답으로 DPAD 상에 전압을 제공한다. DATA가 유효할 때, 전압 레벨이 증가 했다하더라도, 노드(N405)는 DATA와 동일한 논리 상태에 있게 된다.에 대하여 DATA의 전압이 양일 때, 논리 하이 전압이 트랜지스터(110)의 제어 전극에 제공되고, 논리 로우 전압이 트랜지스터(110 및 111)의 제어 전극 상에 제공되어, 트랜지스터(110 및 111) 둘 다를 도통시키고, DPAD를 실질적으로 VDDOUT에 결합시킨다. 노드(N406)는 논리 로우 상태로 제공되고 트랜지스터(113)는 비도통으로 된다. 또한,에 대하여 DATA가 음일 때, 노드(N405)는 논리 로우가 되고 트랜지스터(110 및 111)는 비도통으로 된다. 노드(N406)는 트랜지스터(113)가 도통되게 하고, DPAD를 실질적으로 VSSOUT에 결합시킨다.
제4도는 제1도 및 제2도의 출력 버퍼(18)에 사용되는 제어 신호의 타이밍도이다. 시간(t1)에서, 메모리로 제공되는 어드레스가 변화한다. 잠시 후, t2에서, ATD가 긍정된다. 잠시 후 t3에서, 논리 게이트(41 및 42)를 통한 전송으로 인하여, WEST가 긍정되고, 잠시 후, t4에서,가 긍정된다.가 긍정되고, 메모리의 예비충전 기간을 나타낼 때, 제3도의 예비충전 회로(54)는 DPAD 상에 전압의 샘플링하고, 감지된 전압에 응답하여 DPAD 상에 전압 제공을 시작한다.가 긍정될 때, DPAD 상의 전압은 논리 하이와 논리 로우 사이의 레벨로 구동되기 시작한다. 본원에 나타난 실시예에서, DPAD는 논리 하이이고, DATA 및에 의해 나타내어진 데이터 비트는 논리 로우이다. 논리 로우를 차동적으로 제공하기 전에, DATA 및둘 다는 t5에서 논리 로우로 제공된다. 이것에 응답해서, 노드(N405 및 N406) 둘 다는 t6 에서 논리 로우로 구동된다. 그러나,의 긍정 및 논리 하이로 DPAD 상에서 감지된 전압 때문에, N406 상의 전압은 상승하기 시작한다. 그 후,는 부정되고, 예비충전 기간의 종료 및 데이터 기간의 시작을 통지하며, 마지막으로 t7에서, DATA 및는 분리되기 시작하며 노드(N405 및 N406) 상의 전압, 및 그 후 DPAD 상의 전압은 선택된 메모리 셀에 저장된 비트의 값을 반영하도록 구동된다.
본 발명이 양호한 실시예를 통해 설명되었지만, 본 발명의 분야에 숙련된 사람들은 본 발명이 여러 가지 방법으로 수정될 수 있고, 본원에서 특정하게 설명되고 상술된 것과 다른 많은 실시예를 취할 수 있음을 알 수 있을 것이다. 따라서, 첨부된 특허청구의 범위는 본 발명의 취지 및 범위 내에 있는 본 발명의 모든 수정예를 포괄하는 것으로 의도된 것이다.

Claims (3)

  1. 집적회로 메모리에 있어서, 인에이블된 워드 라인과 인에이블된 비트 라인 쌍에 의해 각각 선택되며, 선택될 때 한 쌍의 상보형 비트 라인 신호를 각각 제공하는, 다수의 워드 라인과 다수의 비트 라인 쌍의 교차점에 위치된 다수의 메모리 셀과; 상기 워드 라인에 연결되고, 다수의 행 어드레스 신호에 응답하여 워드 라인을 인에이블하기 위한 행 디코딩 수단과; 상기 다수의 비트 라인 쌍에 연결되고, 다수의 열 어드레스 신호에 응답하여 비트 라인 쌍을 인에이블 시키기 위한 열 디코딩 수단과; 적어도 상기 다수의 행 어드레스 신호 및 상기 다수의 열 어드레스 신호 중의 하나, 또는 적어도 하나의 제어 신호의 논리 상태에 있어서의 변화에 응답하여 제 1 및 제 2의 예비충전 신호를 제공하기 위한 어드레스 천이 검출 수단으로서, 상기 제 2의 예비충전 신호는 상기 제 1의 예비충전 신호 뒤에 제공되는 어드레스 천이 검출 수단; 및 상기 열 디코딩 수단과 상기 어드레스 천이 검출수단에 연결되고, 상기 제 2의 예비충전 신호에 응답하여 실질적으로 논리 하이 전압과 논리 로우 전압 사이의 전압에서 데이터 출력 신호와, 상기 데이터 출력 신호의 감지된 전압을 제공하고, 상기 제 1의 예비충전 신호의 부정에 응답하여 상기 인에이블된 비트 라인 쌍의 전압에 대응하는 상기 논리 하이 전압 또는 상기 논리 로우 전압에서 상기 데이터 출력 신호를 제공하기 위한 출력 버퍼 수단을 포함하는 집적회로 메모리.
  2. 메모리의 기록 싸이클 동안 다수의 어드레스 신호에 의해 결정된 어드레스에 소정수의 데이터 비트를 저장하고, 메모리의 판독 싸이클 동안 인에이블될 때 상기 어드레스에 응답하여 대응하는 비트 라인 쌍에 상기 소정수의 데이터 비트를 제공하기 위한 데이터 저장 수단과; 상기 다수의 어드레스 신호를 수신하고, 적어도 하나의 상기 어드레스 신호의 논리 상태으 변화에 응답하여 제 1 및 제 2의 예비충전 신호를 제공하기 위한 어드레스 천이 검출 수단으로서, 상기 제 2의 예비충전 신호는 상기 제 1의 예비충전 신호의 뒤에 제공되는 어드레스 천이 검출수단과; 제 1의 출력 인에이블 신호에 응답하여 상기 인에이블된 비트 라인 쌍의 제 1 및 제2의 비트 라인에 각각 응답하는 제 1 및 제 2의 신호를 제공하고, 제 2의 출력 인에이블 신호에 응답하여 상기 인에이블된 비트 라인 쌍의 상기 제 1 및 제 2의 비트 라인에 각각 대응하는 제 3 및 제 4의 신호를 제공하기 위한 선택 회로로서, 상기 제 2의 출력 인에이블 신호는 상기 제 1의 출력 인에이블 신호로부터 지연되는 선택 회로와; 상기 선택 회로에 연결되고, 예비충전 기간동안 상기 데이터 출력 신호의 감지 전압에 응답하고, 그 외의 경우 상기 제 1 및 제 2의 신호에 응답하는 제 5 및 제 6의 신호를 제공하기 위한 예비충전 회로; 및 상기 예비충전 회로에 연결되고, 상기 제 5 및 제 6의 신호에 응답하여 상기 데이터 출력 신호를 제공하기 위한 출력 구동(dirver) 회로를 포함하는 메모리.
  3. 메모리의 출력 버퍼에 있어서, 상기 출력 버퍼는, 제 1의 출력 인에이블 신호에 응답하여 제 1 및 제 2의 데이터 입력 신호에 각각 응답하는 제 1 및 제 2의 신호를 제공하고, 제 2의 출력 인에이블 신호에 응답하여 제 1 및 제 2의 데이터 신호에 각각 응답하는 제 3 및 제 4의 신호를 제공하는 선택 회로로서, 상기 제 2의 출력 인에이블 신호는 상기 제 1의 출력 인에이블 신호로부터 지연되는 선택회로와; 상기 선택 회로에 연결되고, 예비충전 기간동안 상기 데이터 출력 신호의 감지 전압에 응답하고, 그 외의 경우 상기 제 1 및 제 2의 신호에 응답하는 제 5 및 제 6의 신호를 제공하기 위한 예비충전 회로; 및 상기 예비충전 회로에 연결되고, 상기 제 5 및 제 6의 신호에 응답하여 상기 데이터 출력 신호를 제공하기 위한 출력 구동회로를 포함하고, 상기 예비충전 회로는, 상기 데이터 출력 신호에 결합된 제 1의 단자, 및 제 2의 단자를 구비하는 저항기와; 상기 예비충전 신호를 수신하기 위한 입력 단자, 및 출력 단자를 구비하는 제 1의 인버터와; 상기 제 1의 인버터의 상기 출력 단자에 결합된 제 1의 입력 단자와, 상기 저항기의 상기 제 2의 전류 전극에 결합된 제 2의 입력 단자, 및 출력 단자를 구비하는 제 1의 NAND 게이트와; 상기 제 1의 NAND 게이트의 상기 출력 단자에 결합된 제 1의 입력 단자, 및 출력 단자를 구비하는 제 2의 인버터와, 상기 제 2의 인버터의 상기 출력 단자에 결합된 제 1의 입력 단자와, 상기 제어 신호에 결합된 제 2의 입력 단자, 및 상기 제 3의 예비충전 신호를 제공하기 위한 출력 단자를 구비하는 제 2의 NAND 게이트와; 상기 예비충전 신호를 수신하기 위한 제 1의 입력 단자와, 상기 저항기의 상기 제 2의 단자에 결합된 제 2의 입력 단자, 및 출력 단자를 가지는 NOR 게이트; 및 상기 제어 신호를 수신하기 위한 제 1의 입력 단자와, 상기 NOR 게이트의 상기 출력 단자에 결합된 제 2의 입력 단자, 및 상기 제 2의 예비충전 신호를 제공하기 위한 출력 단자를 구비하는 제 3의 NAND 게이트를 포함하는 메모리의 출력 버퍼.
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