JPS58169383A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　　発ｖ４ｏ技術分舒 本尭−は、スタティック廖亭導体記憶装置に１１Ｌ、４
１に請出しデータ０１１Ｅ出しが可能な時間幅を大自く
してデータの請出しを適確に行なうヒとがで自るように
し喪中導体記憶装置に関する。

（匂　技術の背景 一般に、半導体記憶装置にシーて紘、新えなアドレス信
号を入力し九時点すなわちアト、レスの変化点からある
時間後に読出しデータをストローブパルスによって打抜
くことによシ読出しデータの取出しが行なわれる。した
がって、絖出しデータをストローブパルスで取出すこと
ができる時間すなわち、データ読取シが可能な時間幅は
できるだ１大きいことが望ましい。

（３）　　従来技術と間一点 第１図は、従来形のスタティック形半導体記憶装置の概
略的な構成を示す。同図においてＭＣはワード＠ＷＬお
よびビット１ａｓｘ、、ＢＬｔｃｌｌ続されたメモリセ
ルであシ、Ｑｓ　ｅ　Ｑ＠はダット線ＢＬ。

１１ＬとデータバスＤＢ、ＤＢ、との間に接竺されたト
ランスファゲート用のトランジスタである。ＲＢは行ア
ドレスでツファ、ＲＤはワードＩＩＷＬＫ接続された行
デコーダ、ＣＢは列アドレスバッファ、ＣＤはトランク
で夕Ｑ＊　−Ｑｓを駆動する列デコーダ、８ムはデータ
ーバスＤｉｍ、ＤＩｌ　Ｋ接続されたセンスアンプ、そ
してＯＩＢは出力バッファである。

第１Ｗの構成において、メモリセルＭＣから情報を読出
す場合には、行アドレスバッフγＲＢおよび列アドレス
バッファＣＢＫそれぞれ行アドレス人力ＲＡ　ＩＮおよ
び列アドレス入力ＣＡＩＮを入力し、行デコーダＲＤお
上び列デコーダＣＤの出力を高レベルにする。これによ
υ、ワード＠ＷＬの電位が高レベルになシメモリセルＭ
Ｃがビット線ＢＬおよびＢＬに接続されるとともに、ト
ランジスタＱｓ−Ｑ＊が導通し、該ビット線ＢＬおよび
１１がそれぞれデータパスＤＢおよび百１に接続される
。これによりメモリセルＭＣからのデータ信号はセンス
アンプ８ムで検出され出力バッ７アＯＢで増幅されてデ
ータ出力Ｄ　ｏｕｔ　として取出される。

ところが、一般にワードＩＩＷＬＫは複数個のメモリセ
ルが接続されておシしたがりて第２図に示すようにアド
レス入力が蛮化し九〇ち、行デコーダ出力すなわちワー
ド＠ＷＬ、ｐ電位が立上る壕でにかなシの時間を有する
。また、列デコーダＣＤの出力が立上る時間もアドレス
入力の変化時点から若干遅延する。したがって、アドレ
ス入力の変化時点から読出し出力Ｄｏυ！　を初めて取
出すことができる時点までの時間は第２図のｔｄ、がら
ｔｄ。

の範１にばらつく。ここで、時間ｔｄｌはアドレス入力
が変化し九時点から列テコーダＣＤの出方が立上シかつ
トランジスタＱｉ−Ｑ＊　が導通するまでノ時ｆＳａ’
ｌであシ、アドレス入力として、列アドレスのみが変化
し行アドレスが変化しなかった場合におけるデータ読出
し時間に相当する。また、時間ｔｄ、は、行アドレスの
炭化かあった場合におけるデータ読出し時間に相当する
。したがって、第１図の半導体記憶装置においては、入
力アドレスの相ＪＩＩＫよシアドレス入力が変化し九時
点からデータ読出しが初めて可能と表る時点までの時間
すなわちデータ読出し時間がｔｄｌないしｔｄ、の範囲
にｄらつき、読出しデータをストローブパルスで打抜く
ととＫよって取出すことができる時間ｔｌＯＬ１１は第
２１！１に示すようにかなシ短くなるという不都合があ
うえ。

（４）　　発Ｗ１４Ｏｌｉ的 本発明の目的は、前述の従来形における問題点に鑑み、
スタティック形半導体記憶装置において、センスアンプ
の後段にラッチ回路を設はアドレス入力の変化時点また
はアドレス入力の変化時点から所定時間後にセンスアン
プからの読取シデータをラッチに取込むという構想に基
づき、半導体記憶装置から読出しデータを取出すことが
できる時間幅を拡大し、データ読出しが適確に行表われ
るようにすることにある。

（５）　　発明の構成 そしてこの目的は本発明によれば入力アドレス信号の変
化に対応してパルス信号を発生するアドレス変化検出回
路とメモリセルからの読出信号を一時記憶するラッチ回
路を設け、該パルス信号により、または該パルス信号を
遅延した信号によりて、該読出信号を該ラッチ回路にと
シ込み、該ラッチ回路の出力から読取りデータの取出し
を行なうことを特像とする半導体記憶装置を提供するこ
とによつて達成されるう （６）発明の実施例 以下、図面を用いて本発明の１実施例を説明する。第３
ｗ４Ｆｉ本発明の１負り例に係る半導体記憶装置を示す
。同図の記憶装置は第１図の半導体記憶装置に１さらに
、アドレス変化検出回路ＣＮＧ。

遅延回路ＤＬ１およびセンスアンプ８　Ａ　トｔＢカバ
ッファθＢとの間に挿入されたラッチ回路ＬＡを設けえ
ものであり、その他の部分は第１図の半導体記憶装置と
同じである。

第３図の半導体記憶装置においては、前述と同様に行ア
ドレスＲＡｓｓ＋および列アドレス人力Ｉ）ｌ　を入力
することによシメモリセルＭＣからの情報がビットｔｓ
ｓＬ、ｉτ、トランジスタＱｓ−Ｑ諺　およびｆ−）［
１ｌＤＩＩ、ＤＢを介してセンスアンプ８ムチ検出およ
び増幅される。一方、アドレス変化検出回路ＣＮＧは各
アドレス人力ＲＡ　＊＊およびＣムｔの変化を検出し検
出クロックパルスｃｐを発生する。

誼検出クロックパルスＣＰは遅延回路ＤＬＫよって一定
時間遅延され第４ＷＪＫ示すクロックパルスＣＰ４が作
成される。該クロックパルスＣＰｄ　はラッチ回路ＬＡ
Ｋ印加され、該クロックパルスＣＰｄのタイ建ングでセ
ンスアンプ８ムからメ毫すセルＭＣのデータを取込む。

該ラッチ回路ＬＡの出力は出力バッファＯＢを介して読
出しデータＤ　０１１？　として出力される。この場合
、遅延回路ＤＬの遅延時間Ｔは、クロックパルスＣＰｄ
が前述の読出しデータの取出しが可能な時間ｔ　ｌｌ０
ＬＤ内に位置するように選択される。なお、遅延時間Ｔ
の値によっては遅延回路ＤＬが不要となることもある。

このよう々構成により、メモリセルＭＣからの読出しデ
ータ信号はクロックパルスＣＰｄの例えば立上に時点で
ラッチ回路ＬＡＫ取込まれ、骸クロックパルスＣＰｄの
はｆｆ１Ｍ１期に相当する時間だけホールドされる。し
たがりて、第３ｖ４の半導体記憶装置においては、読出
し出力Ｄｏｏｒを取出すことができる時間幅はは埋クロ
ックパルスＣＰｄの１屑期の時間すなわちｌサイクルタ
イムの長さとすることが可能となる。

第５ｖＡ（ａ）および（ｂ）Ｆｉ上述のりａｙクパにス
ｃＰを発生するためのアドレス変化検出回路４Ｄ１例を
示す。第５図（ａ）において０１１にいしＧ、はす／ト
ゲー）、Ｇ、、Ｇ、はノアゲート、Ｇ、はオフゲートで
、これらの各ゲートは図示のごとく接続され、を九ナン
トゲートＧ、およびＧ４の出力と接地間にはそれぞれキ
ャパシタＣ，＄−よびＣ２が接続されている。第５図（
Ｊｌ）の回路は、行アドレスＲＡ　ＩＮおよび列アドレ
スＣＡｗｗを含めたアドレス信号ＡＯないしムｎ−１の
うちの１ビツトのアドレス信号Ａ１をうけ、クロックＣ
Ｋ４ｔｉｆ１力するうｔ九、第５図（ｂ）　Ｋ示すよう
に１この第５図（ａ）の回路ＣＫＧｉはアドレス信号の
各ビットに対して設けられ、そして各回路ＣＫＧ、、Ｃ
ＫＧ、、・・−、ＣＫＧｎ−１の各出力はオアゲートＧ
、で結合されクロックパルスＣＰが作成される。

上述のアドレス変化検出回路の動作を第６図を参照して
説明する。館５図（１）の回路において、アドレス信号
表ｉが第６図に示すように低レベル（Ｌ）から高レベル
（Ｈ）に変化するとナントゲートＧ、の出力すが高レベ
ルから低レベルに変化する。この場合、ナントゲートＧ
、の出力ｄはキャパシタＣ，によシ若干遅延し九反転信
号となシ、し九がりてノアゲートＧ、の出力ｆはアドレ
ス信号表ｉ　の立上夛時に発生する短い時間幅のパルス
となる。また、アドレス信号表ｉが高レベルから低レベ
ルに変化した場合は、ナントゲートＧ、の出力Ｃは同様
に高レベルから低レベルに毅化し、またナントゲートＧ
、の出力ＣはキャパシタＣＩのえめに若干遅延し九反転
信号Ｃとなシ、シ九がってノアゲートＧ、の出力はアド
レス信号表［の立下シ時に発生するパルスとなる。ノア
ゲートＧ。

およびＧ、の出力をオアゲートＧ、で結合させたクロッ
クＣＫ＆は、アドレス信号表ｉの変化時に発生する短い
時間幅のパルスとなる。第５図−）に示されるように、
同様の構成によって作成されるクロνりＣＫｏ’＆いし
ＣＫ、−、をオアゲートＧ、で結合させるととＫよシ、
アドレス信号表０ないしム１−３の内、すなわちアドレ
ス入力の内のいずれかのビｙ）Ｋ変化があった場合に発
生するり四ツクパルスｃｐが得られる。

（７）　　発明の効果 このように、本発明によれば、アドレス入力の変化時点
にあるいはアドレス入力の変化時点から一定時間遅延し
九時点でメモリセルからの読取シデータをラッチ回路に
取込み、該ラッチ回路から読出しデータを取出すので、
アドレ＾、入力の内容によってデータ読出しの可能な時
間幅がばらつくことがなく、半導体記憶装置のほぼｌサ
イクルタイムにわたシ読出しデータの取出しが可能とな
る。したが９て、読出しデータの取出しが可能な峙関輻
が拡大されるとともに適確なデータ読出しが可能となる
。

【図面の簡単な説明】

第１図は、従来形の半導体記憶装置を示す部分的ブロッ
ク回路図、 第２図は、第１図の半導体記憶装置の動作を示す波形図
、 第３図は、本発明の皿爽施例に係る半導体記憶装置を示
す部分的ブロック回路図、 第４図は、第３図の半導体記憶装置の動作を説明すゐた
めＯ波形図、 第５図は、第３図の半導体記憶装置に用いられているア
ドレス変化検出回路の構成を示すプ四ツり回路図、そし
て 第６図、は、第５図の回路の動作を説明する丸めの波形
図である。 ＲＩＢ・・・行アドレスバッファ、ＲＤ・・・行デコー
ダ、ＣＢ・・・列アドレスバッファ、ＣＤ・・・１ｉｌ
Ｊ　ｆ　コ−１、ＭＣ・・・メモリセル、　　Ｓム・・
・センスアンプ、ＯＢ・・・出力バッファ、　ＷＬ・・
・ワードライン、ＢＬｊτ・・・ビット線、ＤＢ、ＤＢ
・・・データバス、Ｑｒ−Ｑｍ・・・トランスファゲー
ト用トランジスタ、ＣＮＧ・・・アドレス変化検出回路
、 ＤＬ・・・遅延回路、　　　Ｌム・・・ラッチ回路、ｃ
、　ｅ　ａ、　ｐ　Ｇ、　＃　Ｇ４・・・ナントゲート
、Ｇ、、Ｇ、・・・ノアゲート、Ｇ、、Ｇ、・・・オア
ゲート。 特許出願人 富士通株式査社 特許出願代理人″′ 弁理士　青　木　　　朗 弁理士西舘和之 弁理士内田幸男 ＊！と良口昭之 第３Ｙ！１　第 ４面 ＤＯＵＴ　　　　　　　’

Claims (1)

【特許請求の範囲】
1. 入力アドレス信号の変化に対応してパルス信号を発生す
   るアドレー変化検出−路とメモリセルからの読出信号を
   一時記憶するうｙｐｆｕ路を設け、諌パルス信号により
   、☆九は鋏パルス信号を遍鷺し九償量によりて、該読出
   信号を鋏ツＶ、チ回路にと〕込与、皺うシチ回路の出力
   から読取〕データＯ］ｌｋ出しを行なうことを轡徽とす
   み半導体記憶装置。