KR100230609B1 - 강유전성메모리디바이스감지증폭기용전치증폭기 - Google Patents

강유전성메모리디바이스감지증폭기용전치증폭기 Download PDF

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Abstract

강유전성 메모리 디바이스는 비트라인을 감지 증폭기에 연결시키는 전치 증폭기를 포함한다. 상기 전치증폭기는 선택된 메모리 셀에 존재하는 강유전성 캐패시터의 완전 스위칭을 할수 있게 하는데 필요한 추가적인 비트라인 캐패시턴스를 제공함과 아울러, 상기 메모리 디바이스가 노화되어서 상기 메모리 셀에 존재하는 강유전성 캐패시터가 비교적 작은 전압신호를 발생시킨후 신뢰할수 있는 데이타 신호를 상기 메모리 셀로 부터 얻는데 필요한 데이타 신호 증폭 동작을 제공한다. 보다 구체적으로는, 본 발명의 전치증폭기는 2개의 구성사이에서 스위칭될수 있는 한세트의 캐패시터이다. 선택된 메모리 셀을 스트로브하는 동안 사용되는 제1구성에서는, 상기 캐패시터가 모두 비트라인에 병렬로 접속됨으로써 상기 선택된 메모리 셀에 존재하는 강유전성 캐패시터의 완전 스위칭을 할수있게 하는데 필요한 비트라인 캐패시턴스를 제공한다. 상기 메모리셀이 스트로브된 후에 사용되는 제2구성에서는, 전치증폭기에 존재하는 캐패시터는 상기 비트 라인으로 부터 단선되고, 상기 메모리 셀이 스트로브되는 동안 상기 캐패시터상에서 전개된 전압을 증배하기 위하여 직렬로 접속된다. 이리하여, 그 결과로 증배되거나 증폭된 전압신호는 감지증폭기에 의해 처리된다.

Description

강유전성 메모리 디바이스 감지 증폭기용 전치 증폭기
제1도는 비트라인에 연결된 단일의 강유전성 메모리 셀을 개략적으로 도시한 도면.
제2도는 강유전성 메모리셀에 대한 히스테리시스 곡선을 도시한 도면.
제3도는 본 발명에 따른 전치 증폭기및 감지 증폭기를 지니는 강유전성 메모리셀 어레이에 대한 블록 다이어그램.
제4도는 본 발명에 따른 전치 증폭기 회로에 대한 바람직한 실시예를 개략적으로 도시한 회로도면.
제5도는 감지증폭기에 대한 블록 다이어 그램.
제6도는 제4도에 도시된 전치증폭기의 사용에 관련된 타이밍 다이어 그램.
[발명의 분야]
본 발명은 일반적으로 반도체 강유전성 메모리 디바이스에 관한 것이며, 보다 상세히는 강유전성 메모리 셀 내에 저장된 데이타를 판독하는 데 사용되는 감지 증폭기에 관한 것이다.
[발명의 배경]
제1도를 참조하면, 강유전성 메모리 셀의 임의의 형태에서, 선택된 메모리 셀에 내재하는 강유전성 캐패시터(100)는 그러한 메모리 셀에 연결된 비트라인의 캐패시턴스를 지닌 용량성 분할기를 형성한다. 제1도에서는, 캐패시터(CB : 102)는 워드라인 엑세스 제어 트랜지스터(104)에 의해, 선택된 메모리 셀에 내재하는 강유전성 캐패시터(100)에 연결된 비트라인을 나타낸다. 상기 셀은 판독 펄스(106)가 스트로브(strobe) 됨으로써 판독된다.
제2도에는 전형적인 강유전성 캐패시터와 연관된 히스테리시스(hysteresis) 곡선(분극(polarizatiom) 및 전계사이의 관계를 나타냄)이 도시되어 있다. 예시를 위한 목적으로, 본 발명자는 셀이 "0" 상태에 있는 경우 상기 강유전성 캐패시터의 분극 상태가 제2도에 도시된 지점(140)에 위치해 있으며 셀이 "1" 상태에 있는 경우 상기 강유전성 캐패시터의 분극 상태가 제2도에 도시된 지점(142)에 위치해 있다고 정의한다. 판독 펄스가 셀구동 라인상에 인가(印加: assert) 될때 셀이 "1" 상태에 있는 경우 강유전성 캐패시터의 분극 상태는 펄스가 첨두치에 있는동안 지점(144)에 대하여 히스테리시스 곡선의 우측을 따라 시계반대 방향으로 이동하고, 다음에 펄스가 종료하는 경우 상기 강유전성 캐패시터의 분극상태는 지점(140)으로 이동한다. 판독펄스가 인가될 경우 셀이 "0"상태에 있다면, 상기 강유전성 캐패시터 양단에 걸린 분극 또는 전하는 다시 지점(144)으로 이동한 다음 펄스가 종료한 후에 다시 지점(140)으로 이동한다.
다시 제1도를 참조하면, 판독 펄스(106)에 의해 야기되는 셀분극 변화는 2개의 캐패스터(100, 102) 양단에서 분할된 전하를 발생시켜서
와 같은 출력 전압(VOUT)을 발생시키는데, 이 경우에 K는 △P를 전하 단위로 변환시키는 변환 상수이고 CB는 비트라인의 캐패시턴스이며 CF는 강유전성 캐패시터의 캐패시턴스이다.
강유전성 캐패시터는 매우 높은 유전상수를 지닌다. 결과적으로 비트라인 캐패시턴스는 초소형 강유전성 캐패시터의 캐패시턴스와 동일하거나 그 보다 작은 것이 전형적이다. 그러나, 상기 강유전성 캐패시터의 적절한 스위칭을 할수 있게 하기위하여는, 비트라인 캐패시턴스가 메모리 셀에 내재하는 강유전성 캐패시터의 캐패시턴스와 같거나, 보다 바람직하게는 그 보다 커야 한다.
반면에, 비트라인 캐패시턴를 보다 크게 하면, 비트라인(212)상에 발생된 전압 신호는 보다 작게 된다. 예를들면, 구동라인의 충분한 스윙전압이 1볼트이며 강유전성 캐패시터의 캐패시턴스의 2배와 동일하도록 비트라인 캐패시턴스가 증가되는 경우에는, 강유전성 캐패시터에 의해 비트라인상에 출력된 전압 신호가 대략 330밀리볼트가 된다. 상기 강유전성 캐패시터가 노화(age)됨에 따라, 상기 강유전성 캐패시터는 보다 작은 스위칭 전압을 발생시키므로 그 결과로 생성된 비트라인 신호는 100밀리볼트보다 작아질수 있는데, 이러한 전압은 감지 증폭기로 정확하게 검출하기에 어려운점이 있을 수 있다.
[발명의 요약]
본 발명은 비트라인을 감지 증폭기에 연결시키는 전치 증폭기를 제공함으로써 강유전성 메모리 디바이스에서 비트라인 캐패시턴스 및 신호강도와 관련된 문제점을 극복한 것이다. 상기 전치 증폭기는 선택된 메모리셀에 존재하는 강유전성 캐패시터의 스위칭을 할수 있게 하는 데 필요한 추가적인 비트라인 캐패시턴스를 제공함과 아울러 메모리 디바이스가 노화되어 상기 메모리 셀에 내재하는 강유전성 캐패시터가 비교적 작은 전압 신호를 발생시킨후에 신뢰할수 있는 데이타 신호를 상기 메모리 셀로부터 얻는 데 필요한 데이타 신호 증폭동작을 제공한다.
보다 구체적으로는, 본 발명의 전치 증폭기가 2개의 형태사이에서 스위칭될 수 있는 한세트의 캐패시터이다. 선택된 메모리 셀을 스트로브 하는 동안에 사용되는 제1형태에서는, 상기 전치 증폭기인 캐패시터가 비트라인에 병렬로 모두 접속됨으로써 상기 선택된 메모리 셀에 존재하는 강유전성 캐패시터의 완전한 스위칭을 할수있게 하는데 필요한 비트라인 캐패시턴스를 제공한다. 상기 메모리 셀이 스트로브되어진 후에 사용되는 제2형태에서는, 전치 증폭기인 캐패시터가 비트라인으로 부터 단선되고, 상기 메모리 셀이 스트로브되는 동안 상기 캐패시터상에 전개된 전압을 증배시키도록 직렬로 접속된다. 이러하여, 그 결과로 증배되거나 증폭된 전압 신호는 감지 증폭기에 의해 처리된다.
본 발명의 부가적인 목적 및 특징은 이하의 상세한 설명 및 첨부된 특허 청구의 범위를 도면과 연관지어 볼때 보다 용이하게 알수 있을 것이다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
제3도를 참조하면, 제3도에는 본 발명에 따른 강유전성 메모리 디바이스가 도시되어 있다. 상기 메모리 디바이스는 강유전성 메모리셀(202) 각각은 강유전성 캐패시터(100) 및 워드라인(206)에 의해 게이트 된 엑세스 제어 트랜지스트(104)를 포함한다. 본 발명의 메모리 어레이(200)를 사용하는 경우, 하나의 셀만이 한 비트의 데이타를 저장하는데 필요하다. 메모리셀(202)은 워드라인(206)을 이네이블시킴으로써 액세스용으로 선택된 다음에 펄스 또는 스트로브 신호를 구동라인(208) 상에 전송시킴으로써 판독된다. 각각의 비트라인(212) 단부에는 전치 증폭기 회로(210)가 있으며 그 다음에는 감지 증폭기(214)가 있다. 상기 전치 증폭기(210)에 의해 발생되는 증폭된 비트라인 신호는 감지 증폭기(214)에 전송된다.
제5도에 도시된 바와 같이, 감지 증폭기(214)는 게이트용 트랜지스터(230,232)를 포함한다. 게이트용 트랜지스터(230)는 전치 증폭기 회로(210)로부터 발생된 출력 전압을 교차 연결된 차동 증폭기(238)의 한 입력 포트에 전송시키는 데, 상기 차동 증폭기(238)는 데이타출력신호를 발생시킨다. 상기 차동 증폭기(238)의 다른 입력 포트는 게이트(232)에 의해 기준전압(222)에 연결된다. 데이타 재생 회로(240)는 셀(202)로 부터 발생된 데이타가 판독되어 파괴된 후에 상기 셀(202) 내로 다시 바꿔 기록하는데 사용된다. 또한, 제3도에 도시된 바와 같이, 메모리 어레이(200)는 착신 어드레스 신호의 일부분을 워드라인 선택 신호로 해독시키는 워드라인 어드레스 데코더(242)를 지니며, 또한 본 발명의 바람직한 실시예를 이루는 메모리 어레이(200), 전치 증폭기 회로(210) 및 감지증폭기(214)를 동작시키는 데 필요한 순차적인 타이밍 신호(본 명세서에서는 데이타 스트로브(DATA STROBE), TX_CLK, SA_CLK, REGEN_CLK, PHASE 1 및 PHASE 2라 칭함)를 발생시키는 제어 회로(244)가 있다. 본 발명의 전치 증폭기와 함께 사용될수 있는 감지증폭기의 또 다른 실시예는 발명의 명칭이 "SENSE AMPLIFIER AND METHOD FOR FERROELECTRIC MEMORY"로서 James M. Jaffe 및 Norman E. Abt의 명의로 본 출원과 동일자 출원되었으며 본 명세서에 참고사항으로 기재된 특허출원 제616,605호에 개시되어 있다.
제4도를 참조하면, 전치 증폭기 회로는 순차적인 N개의 캐패시터단(260-1, 260-2 내지 260-N)으로 구성되는 데, 여기서 N은 단(stage)의 수이다. 각각의 캐패시터단(260)은 이산화 실리콘 캐패시터(262)를 포함한다. 최종단(260-N)을 제외한 각각의 단은 또한 2개의 트랜지스터군을 포함한다. 제1트랜지스터군(264, 266)은 PHASE_1 클록 신호에 의해 이네이블 되는 경우 병렬로 연결된 전치 증폭기 회로의 모든 캐패시터를 비트라인(212)에 접속시킨다. 상기 PHASE_1 클록신호가 디세이블되는 경우, 상기와 동일한 트랜지스터는 상기 전치 증폭기 회로에 존재하는 모든 캐패시터(262)를 비트라인(212)으로 부터 단선시키며, 또한 최종단(260-N)에 존재하는 캐패시터를 제외한 모든 캐패시터를 공통접지 노드로 부터 단선시킨다. 제2트랜지스터군(268)은 PHASE_2 클록 신호에 의해 이네이블되는 경우 모든 캐패시터를 직렬로 연결시킨다. PHASE_1을 스위치 오프시키고 PHASE_2를 스위치 온시킴으로써(상기 PHASE_2 클록 신호는 상기 PHASE_1 클록 신호가 디세이블 되는 경우에만 이네이블된다는 점에 유의해야 함), 전치 증폭기단은 전하 펌프가 되어 상기 전치증폭기의 출력 노드(VOUT: 270)상에 발생된 전압을 부스트(boost)시킨다.
메모리 셀이 우선적으로 스트로브되는 경우, 전치 증폭기에 존재하는 캐패시터는 PHASE_1 클록신호를 이네이블시킴으로써 병렬 구성으로 유지된다. 결과적으로, 비트라인의 캐패시턴스는 CB+NCP인데, 여기서 CB는 전치 증폭기(210)가 없는 비트라인(212)의 캐시턴스이며, N은 전치 증폭기(210)가 존재하는 단(260)의 수이고, CP는 각각의 전치 증폭기단에 존재하는 캐패시터(262)의 캐패시턴스이다. 메모리 셀에 펄스가 가해진 후에 상기 비트라인(212)상에 발생된 전압은
가 되는데, 여기서 VBL은 비트라인(212)상에 발생된 전압이며, △P는 판독 펄스(106)에 의해 야기된 셀분극 변화이고, K는 △P를 전하 단위로 변환시키는 변환상수이다. 다음에 PHASE_1은 디세이블되며 PHASE_2는 이네이블되므로, 현상태에서는 전치 증폭기에 존재하는 캐패시터(262)가 직렬로 접속된다. 그 결과 전치 증폭기(210)의 노드(270)상에 발생된 전압은
가 되는데, 여기서 VOUT는 상기 전치 증폭기(210)의 노드(270)상에 발생된 전압이다. 아뭏든, 상기 전치 증폭기는 N인자 만큼 원래의 비트라인 신호를 증폭시키는데, 여기서 N은 전치증폭기(210) 단의 수이다.
[전치 증폭기단의 수 및 캐패시터의 크기에 대한 선택]
전치 증폭기단의 수, 및 그러한 단에 존재하는 캐패시터의 크기는 다음과 같은 분석을 사용하여 선택된다. 첫번째 분석은, (A) 비트라인으로 부터 얻어진 데이타 신호의 이상적인 진폭(예컨대, 2.5볼트) 대(B) 실제 강유전성 메모리 셀에 의해 상기비트라인상에 실제로 인가(印加)된 데이타 신호의 최대진폭에 대한 비율을 결정하는 것이다. 상기 비트라인상에 발생된 데이타 신호의 진폭은 총체적인 비트라인 캐패시턴스(예컨대, 메모리 셀의 캐패시턴스의 2배)의 함수라는 점에 유의하여야 한다.
상기 전치 증폭기단의 수는 방금 상술한 비율과 거의 동일해야 한다. 전형적으로는, 단의 수는 3과 8개 사이에 있다. 일단 단의 수(N)가 선택되는 경우에는, 각각의 단에 존재하는 캐패시터의 크기를 결정한다. 그런 경우 총체적인 비트라인 캐패시턴스(즉, CB+NCP)는 메모리 셀의 캐패시턴스의 2배(2×CF)와 같은 미리 선택된 값과 동일하다.
본 발명에 따라 전치 증폭기 회로를 설계하기 위한 상술된 과정에 대한 예는 다음과 같다. 메모리 셀이 1 pF(1피코패럿)의 캐패시턴스를 지니며, 비트라인(212) 자신이 0.5pF의 기생 캐패시턴스를 지니고, 이상적인 비트라인은 2pF의 캐패시턴스를 지니며, 2pF 비트라인을 지닌 메모리 셀에 의해 발생된 데이타 신호의 최대 진폭이 0.4볼트이라고 가정하기로 한다. 최대로 필요한 스윙전압이 2.5볼트인 경우에, 비트라인상에 있어 최대로 필요한 스윙 전압대 실제 스윙 전압은 1:6.25이다.
그러므로 상기 증폭기는 6개의 단을 지니며 상기 전치 증폭기에 존재하는 각각의 캐패시터(262)는 0.25pF와 동일한 캐패시턴스(Cp)를 지녀야 한다. 즉, 상기 비트라인상에 필요한 추가적인 캐패시턴스(1.5pF)는 상기 전치 증폭기단의 수(6)에 의해 분할되어 각각의 캐패시터(262)에 대해 0.25pF의 값이된다.
[동작 방법]
제3도, 제4도, 제5도 및 제6도를 참조하면, 선택된 메모리 셀(202)내에 저장되는 데이타를 판독하기 위한 이벤트의 순서는 다음과 같다. 첫째로, 어드레스 데코더(242)는 워드라인(206) 중 한 워드라인상에 워드라인 신호를 발생시킴으로써, 각각의 비트라인(212)상에서 하나의 메모리 셀을 선택한다. 그리고나서, 양(+)으로 되는 펄스인 DATA STROBE는 구동라인(208)상에 인가되지만 PHASE_1 신호는 이네이블된다. 이는 상기 선택된 메모리 셀(202) 내에 저장된 데이타를 나타내는 전압신호를 상기 비트라인(212) 상에 제공한다. 또한, 상기 데이타 전압신호는 전치 증폭기(210)에 존재하는 캐패시터상에 저장된다. 그리고나서, PHASE_1은 디세이블되고 PHASE_2는 이네이블되므로 상기 데이타 전압신호를 미리 증폭시킨다.
이러한 판독동작후에, 선택된 메모리 셀에 존재하는 데이타가 파괴되어서, 어떤 데이타라도 상기 셀내에 미리저장되어 있는 것에 관계없이 상기 셀이 "0" 상태에 있게 된다는 점에 유의해야 한다.
다음에는, TX_CLK이 이네이블되어 미리 증폭된 비트라인 전압을 차동 증폭기(238)의 한 입력 포트에 전송시키고 기준 전압을 차동 증폭기(238)의 다른 입력포트에 전송시킨다. 요약해서 말하면, TX_CLK가 이네이블된 후에는, 감지 증폭기 클록(SA_CLK)이 이네이블되므로 상기 증폭기는 라인(250, 252)상에 발생된 차동전압을 증폭시키고 선택된 셀내에 저장된 데이타를 나타내는 출력신호를 발생시킨다. 마지막으로, REGEN_CLK는 상기 증폭기가 자체 기능을 이행한 후에 이네이블되므로, 데이타 재생회로(240)는 상기 선택된 메모리 셀내에 다시 판독 데이타값을 바꾸어서 기록되게 할수 있다.
바람직한 실시예에서, 증폭기(238)는 라인(250)상에 발생된 전압(즉, 선택된 메모리 셀을 우선적으로 스트로브함으로써 발생된 전압)이 적어도 한계 값만큼 라인(252)상에 발생된 전압을 초과하는 경우 고전압을 발생시키는 비교기로서의 기능을 한다. 상기에 참고사항으로 이미 기재한 특허출원 제 616,605호를 참조하기로 한다.
본 발명이 몇몇의 특정 실시예를 참조하여 기술하였지만, 상기 기술 내용은 본 발명을 예시한 것이므로 본 발명을 한정하려는 것으로 해석해서는 아니된다. 본 기술에 통상의 지식을 지닌 자라면 첨부된 특허청구의 범위에 의해 한정된 바와 같은 본 발명의 진정한 사상 및 범위로 부터 벗어나지 않고서도 여러 형태로 변형할수 있다.

Claims (1)

  1. 각각이 해당 비트라인에 연결된 적어도 하나의 열(column) 메모리 셀로서, 적어도 하나의 열 메모리 셀이 동시에 상기 비트라인에 연결되도록 엑세스 제어 트랜지스터에 의해 상기 해당 비트라인에 선택적으로 연결되는 적어도 하나의 열 메모리 셀, 및 상기 비트라인 중 한 비트라인에 연결된 증폭기로서, 출력노드, 제1캐패시터가 상기 출력 노드에 연결된 복수개의 캐패시터 및 한 상태에서 병렬로 캐패시터를 상기 비트라인에 연결시키고 제2상태에서 상기 캐패시터를 상기 비트라인으로 부터 단선시키며 상기 캐패시터를 직렬로 연결시키는 한세트의 스위치를 지니는 증폭기를 포함하고, 상기 한 세트의 스위치가 상기 캐패시터를 직렬로 연결시키는 경우, 상기 한 세트의 스위치가 상기 캐패시터를 병렬로 접속시키는 동안 상기 캐패시터상에 저장된 전압신호가 상기 출력 노드상에서 증폭되는 것을 특징으로 하는 반도체 메모리 디바이스.
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