JP2748873B2 - 強誘電体メモリ装置およびその動作制御方法 - Google Patents
強誘電体メモリ装置およびその動作制御方法Info
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- JP2748873B2 JP2748873B2 JP7000063A JP6395A JP2748873B2 JP 2748873 B2 JP2748873 B2 JP 2748873B2 JP 7000063 A JP7000063 A JP 7000063A JP 6395 A JP6395 A JP 6395A JP 2748873 B2 JP2748873 B2 JP 2748873B2
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Description
【０００１】
【産業上の利用分野】本発明は、強誘電体を用いたメモ
リ装置およびその動作制御方法に関する。
リ装置およびその動作制御方法に関する。
【０００２】
【従来の技術】近年、ジルコンチタン酸鉛（ＰＺＴ）な
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。このようなメモリ装
置の例をして、特開昭６３−２０１９９８号公報、１９
８８年２月の固体素子回路国際会議（Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ Ｃｏｎｆｅｒｅｎｃｅ，ＩＳＳＣＣ）予稿集１３０
ページから１３１ページ、１９９４年２月の固体素子回
路国際会議予稿集２６８ページから２６９ページに報告
されているものなどがある。
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。このようなメモリ装
置の例をして、特開昭６３−２０１９９８号公報、１９
８８年２月の固体素子回路国際会議（Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ Ｃｏｎｆｅｒｅｎｃｅ，ＩＳＳＣＣ）予稿集１３０
ページから１３１ページ、１９９４年２月の固体素子回
路国際会議予稿集２６８ページから２６９ページに報告
されているものなどがある。
【０００３】これらの報告をもとに、従来の不揮発性強
誘電体メモリ装置の回路構成およびその動作について説
明する。
誘電体メモリ装置の回路構成およびその動作について説
明する。
【０００４】図２１に、特開昭６３−２０１９９８号公
報に記載されている、２つのトランジスタおよび２つの
キャパシタから１つのメモリセルを構成する型（以下、
２Ｔ／２Ｃ型と呼ぶことにする）の、強誘電体メモリセ
ルの回路を示す。図２１において、１１はメモリセルの
選択信号線（以下、単に選択信号線と呼ぶ）、１３はプ
レート線、１２，／１２はデータ信号線、１０１はメモ
リセル、１０２，１０３はメモリセルのスイッチングト
ランジスタ、１０４，１０５は強誘電体キャパシタであ
る。
報に記載されている、２つのトランジスタおよび２つの
キャパシタから１つのメモリセルを構成する型（以下、
２Ｔ／２Ｃ型と呼ぶことにする）の、強誘電体メモリセ
ルの回路を示す。図２１において、１１はメモリセルの
選択信号線（以下、単に選択信号線と呼ぶ）、１３はプ
レート線、１２，／１２はデータ信号線、１０１はメモ
リセル、１０２，１０３はメモリセルのスイッチングト
ランジスタ、１０４，１０５は強誘電体キャパシタであ
る。
【０００５】このような２Ｔ／２Ｃ型メモリセルにおい
ては、強誘電体キャパシタ１０４と１０５に、つねに反
対向きの分極方向を持つようにデータが書き込まれる。
この反対向きの分極を持つキャパシタからの電荷を、そ
れぞれデータ信号線１２，／１２上に読み出すことによ
り、データ信号線対に差電圧を生じさせ、それを差動型
増幅回路であるセンスアンプで増幅する。
ては、強誘電体キャパシタ１０４と１０５に、つねに反
対向きの分極方向を持つようにデータが書き込まれる。
この反対向きの分極を持つキャパシタからの電荷を、そ
れぞれデータ信号線１２，／１２上に読み出すことによ
り、データ信号線対に差電圧を生じさせ、それを差動型
増幅回路であるセンスアンプで増幅する。
【０００６】図２２には、強誘電体キャパシタ１０４，
１０５のヒステリシス特性モデルを示す。強誘電体キャ
パシタの両電極間の電圧Ｖに対する、自発分極電荷Ｑの
関係を示している。例えば強誘電体キャパシタ１０４，
１０５の分極が、それぞれＡ，Ｂの状態にあるときをデ
ータ“１”、逆の場合をデータ“０”に、というように
対応させる。このとき、強誘電体キャパシタの両電極間
にＶｅの電圧をかけると、データ“１”の場合、キャパ
シタ１０４からはＱ1 の電荷が、キャパシタ１０５から
はＱ0 の電荷が、それぞれ対応するデータ信号線１２，
／１２上に出力され、この電荷が上に述べたようなデー
タ信号線対の差電圧を生じさせるのである。
１０５のヒステリシス特性モデルを示す。強誘電体キャ
パシタの両電極間の電圧Ｖに対する、自発分極電荷Ｑの
関係を示している。例えば強誘電体キャパシタ１０４，
１０５の分極が、それぞれＡ，Ｂの状態にあるときをデ
ータ“１”、逆の場合をデータ“０”に、というように
対応させる。このとき、強誘電体キャパシタの両電極間
にＶｅの電圧をかけると、データ“１”の場合、キャパ
シタ１０４からはＱ1 の電荷が、キャパシタ１０５から
はＱ0 の電荷が、それぞれ対応するデータ信号線１２，
／１２上に出力され、この電荷が上に述べたようなデー
タ信号線対の差電圧を生じさせるのである。
【０００７】このような、強誘電体キャパシタを用いた
メモリ装置では、強誘電体キャパシタの両電極間にかか
る外部電圧が０になっても、強誘電体の内部に生じてい
る自発分極が、データを保持しているため、電源が切断
されても記憶を保つ、いわゆる不揮発性記憶動作が実現
される。
メモリ装置では、強誘電体キャパシタの両電極間にかか
る外部電圧が０になっても、強誘電体の内部に生じてい
る自発分極が、データを保持しているため、電源が切断
されても記憶を保つ、いわゆる不揮発性記憶動作が実現
される。
【０００８】図２３に、図２１の型のメモリセルを用い
た強誘電体メモリ装置の、メモリセルアレイの部分回路
例を示す。図２３において、１１ａ〜ｃは選択信号線、
１２ａ，ｂ，／１２ａ，ｂはデータ信号線、１３ａ〜ｃ
はプレート線、１４はデータ信号線プリチャージ制御信
号線、１５はデータ信号線プリチャージ電源線、１６は
センスアンプ制御信号線である。１０１ａ〜ｆはメモリ
セル、１０２ａ，１０３ａはメモリセルのスイッチング
トランジスタ、１０４ａ，１０５ａは強誘電体キャパシ
タ、１０６ａ，ｂはデータ信号線プリチャージ回路、１
０７ａ，ｂはセンスアンプである。
た強誘電体メモリ装置の、メモリセルアレイの部分回路
例を示す。図２３において、１１ａ〜ｃは選択信号線、
１２ａ，ｂ，／１２ａ，ｂはデータ信号線、１３ａ〜ｃ
はプレート線、１４はデータ信号線プリチャージ制御信
号線、１５はデータ信号線プリチャージ電源線、１６は
センスアンプ制御信号線である。１０１ａ〜ｆはメモリ
セル、１０２ａ，１０３ａはメモリセルのスイッチング
トランジスタ、１０４ａ，１０５ａは強誘電体キャパシ
タ、１０６ａ，ｂはデータ信号線プリチャージ回路、１
０７ａ，ｂはセンスアンプである。
【０００９】図２４に、図２３のメモリ装置の動作タイ
ミングチャート例を示す。以下、図２３と図２４を参照
しつつ、メモリセル１０１ａに注目した場合の、強誘電
体メモリ装置の読み出し動作および書き込み動作につい
て説明する。なお、図２４以下、本明細書記載の動作タ
イミングチャートにおいて、特にことわりのない限り、
ハイレベル“Ｈ”に相当するレベルは、メモリ装置外部
から供給される電源電圧、またはメモリ装置内部に設け
た電圧発生回路で発生される電圧のいずれかであり、ロ
ウレベル“Ｌ”に相当するレベルは接地電圧であるとす
る。これらの電圧の値は、場合に応じて、５Ｖや３Ｖな
ど、いろいろな値をとりうる。また、参考として、デー
タ“１”を読み出す場合の、図２４の（１）〜（６）各
期間終了時点での、強誘電体キャパシタ１０４ａ，１０
５ａの分極状態を、タイミングチャートの下に示す。
ミングチャート例を示す。以下、図２３と図２４を参照
しつつ、メモリセル１０１ａに注目した場合の、強誘電
体メモリ装置の読み出し動作および書き込み動作につい
て説明する。なお、図２４以下、本明細書記載の動作タ
イミングチャートにおいて、特にことわりのない限り、
ハイレベル“Ｈ”に相当するレベルは、メモリ装置外部
から供給される電源電圧、またはメモリ装置内部に設け
た電圧発生回路で発生される電圧のいずれかであり、ロ
ウレベル“Ｌ”に相当するレベルは接地電圧であるとす
る。これらの電圧の値は、場合に応じて、５Ｖや３Ｖな
ど、いろいろな値をとりうる。また、参考として、デー
タ“１”を読み出す場合の、図２４の（１）〜（６）各
期間終了時点での、強誘電体キャパシタ１０４ａ，１０
５ａの分極状態を、タイミングチャートの下に示す。
【００１０】図２４中、（１）〜（３）の期間は、メモ
リセルからデータを読み出す動作である。まず、期間
（１）で、データ信号線プリチャージ制御信号１４をロ
ウレベルにすることにより、データ信号線プリチャージ
状態を解除する。ここでは、データ信号線プリチャージ
レベルは接地電圧としている。次に、期間（２）におい
て、選択信号線１１ａとプレート線１３ａをそれぞれハ
イレベルに上げ、メモリセル１０１ａからデータ信号線
１２ａ，／１２ａ上にデータを出力する。このとき出力
されるデータ信号は、強誘電体キャパシタ内部の分極状
態に応じて決まり、図２４では先に述べたように、デー
タ“１”が読み出されている様子を示している。その
後、期間（３）において、センスアンプ制御信号線１６
を活性化し、データ信号線対１２ａと／１２ａとの間の
差電圧をセンス増幅する。
リセルからデータを読み出す動作である。まず、期間
（１）で、データ信号線プリチャージ制御信号１４をロ
ウレベルにすることにより、データ信号線プリチャージ
状態を解除する。ここでは、データ信号線プリチャージ
レベルは接地電圧としている。次に、期間（２）におい
て、選択信号線１１ａとプレート線１３ａをそれぞれハ
イレベルに上げ、メモリセル１０１ａからデータ信号線
１２ａ，／１２ａ上にデータを出力する。このとき出力
されるデータ信号は、強誘電体キャパシタ内部の分極状
態に応じて決まり、図２４では先に述べたように、デー
タ“１”が読み出されている様子を示している。その
後、期間（３）において、センスアンプ制御信号線１６
を活性化し、データ信号線対１２ａと／１２ａとの間の
差電圧をセンス増幅する。
【００１１】続く期間（４）〜（６）は、読み出したデ
ータをメモリセルに再度書き戻す動作である。期間
（２）の時点で、読み出されたメモリセルのデータは破
壊されているので、このように再書き込み動作が必要と
なる。なお、メモリ装置外部から入力されるデータをメ
モリセルに書き込む場合には、（３）の期間に、データ
信号線対１２ａ，／１２ａ上に、所望のデータに対応す
る電圧を設定してから、次の期間（４）以降の動作を行
う。
ータをメモリセルに再度書き戻す動作である。期間
（２）の時点で、読み出されたメモリセルのデータは破
壊されているので、このように再書き込み動作が必要と
なる。なお、メモリ装置外部から入力されるデータをメ
モリセルに書き込む場合には、（３）の期間に、データ
信号線対１２ａ，／１２ａ上に、所望のデータに対応す
る電圧を設定してから、次の期間（４）以降の動作を行
う。
【００１２】期間（４）において、プレート線１３ａを
ロウレベルにする。次の期間（５）において、センスア
ンプ制御信号線１６をロウレベルとすることによりセン
スアンプを非活性とし、さらにプリチャージ制御信号線
１４をハイレベルとして、データ信号線レベルを接地電
圧とする。こうすることにより、メモリキャパシタの分
極を、データ読み出し前の（１）の状態に戻すことがで
きる。最後に期間（６）において、選択信号線１１ａを
ロウレベルに下げ、メモリセルトランジスタを非導通に
して、メモリセルへのアクセス動作を完了する。
ロウレベルにする。次の期間（５）において、センスア
ンプ制御信号線１６をロウレベルとすることによりセン
スアンプを非活性とし、さらにプリチャージ制御信号線
１４をハイレベルとして、データ信号線レベルを接地電
圧とする。こうすることにより、メモリキャパシタの分
極を、データ読み出し前の（１）の状態に戻すことがで
きる。最後に期間（６）において、選択信号線１１ａを
ロウレベルに下げ、メモリセルトランジスタを非導通に
して、メモリセルへのアクセス動作を完了する。
【００１３】ここで、上記の回路動作と、強誘電体キャ
パシタの特性との関係について説明する。例えば、図２
４の（２）の期間で、選択信号線１１ａをハイレベルと
してスイッチングトランジスタ１０２ａ，１０３ａを導
通させ、プレート線１３ａをハイレベルに立ち上げた状
態は、図２１において、強誘電体キャパシタに−Ｖｅの
電圧をかけた状態に相当する。このとき、Ｑ1 またはＱ
0 の電荷がデータ信号線１２ａ上に出力される。ところ
で、このままの状態では、“１”，“０”いずれが記憶
されていた場合でも、強誘電体キャパシタの分極状態
は、図２２に示すｈ点にあって、“１”または“０”の
区別ができない。そこで、読み出された“１”，“０”
データに応じて、強誘電体キャパシタに＋Ｖｅ，０の電
圧をかけて、データを書き戻す動作が必要である。これ
が、図２４の（４）〜（５）の動作に相当する。 この
ように、強誘電体メモリセルを用いて、不揮発性記憶動
作を実現するためには、強誘電体キャパシタの両電極間
に、正負両方向の電圧をかける必要があることに注意す
る。
パシタの特性との関係について説明する。例えば、図２
４の（２）の期間で、選択信号線１１ａをハイレベルと
してスイッチングトランジスタ１０２ａ，１０３ａを導
通させ、プレート線１３ａをハイレベルに立ち上げた状
態は、図２１において、強誘電体キャパシタに−Ｖｅの
電圧をかけた状態に相当する。このとき、Ｑ1 またはＱ
0 の電荷がデータ信号線１２ａ上に出力される。ところ
で、このままの状態では、“１”，“０”いずれが記憶
されていた場合でも、強誘電体キャパシタの分極状態
は、図２２に示すｈ点にあって、“１”または“０”の
区別ができない。そこで、読み出された“１”，“０”
データに応じて、強誘電体キャパシタに＋Ｖｅ，０の電
圧をかけて、データを書き戻す動作が必要である。これ
が、図２４の（４）〜（５）の動作に相当する。 この
ように、強誘電体メモリセルを用いて、不揮発性記憶動
作を実現するためには、強誘電体キャパシタの両電極間
に、正負両方向の電圧をかける必要があることに注意す
る。
【００１４】さらにメモリ記憶容量の高密度化をねら
い、１つのトランジスタと１つの強誘電体キャパシタで
メモリセルを構成するもの（以下、１Ｔ／１Ｃ型と呼
ぶ）もあり、このような強誘電体メモリ装置の例として
は、１９９４年２月の固体素子回路国際会議予稿集２６
８ページから２６９ページに報告されているものがあ
る。
い、１つのトランジスタと１つの強誘電体キャパシタで
メモリセルを構成するもの（以下、１Ｔ／１Ｃ型と呼
ぶ）もあり、このような強誘電体メモリ装置の例として
は、１９９４年２月の固体素子回路国際会議予稿集２６
８ページから２６９ページに報告されているものがあ
る。
【００１５】図２５に１Ｔ／１Ｃ型の強誘電体メモリセ
ル回路を示す。１１は選択信号線、１２はデータ信号
線、１３はプレート線、１０１は強誘電体メモリセル、
１０２はメモリセルスイッチングトランジスタ、１０４
は強誘電体キャパシタである。以後、すでに説明した図
面で用いられた回路要素に対応するものは、同じ記号を
用いて説明を省略する。
ル回路を示す。１１は選択信号線、１２はデータ信号
線、１３はプレート線、１０１は強誘電体メモリセル、
１０２はメモリセルスイッチングトランジスタ、１０４
は強誘電体キャパシタである。以後、すでに説明した図
面で用いられた回路要素に対応するものは、同じ記号を
用いて説明を省略する。
【００１６】図２６には、図２５の強誘電体キャパシタ
１０４のヒステリシス特性モデルを示す。１Ｔ／１Ｃ型
メモリセルでは、２Ｔ／２Ｃ型メモリセルと異なり、強
誘電体の２つの安定状態“Ａ”／“Ｂ”を、それぞれデ
ータ“１”／“０”に対応させる。
１０４のヒステリシス特性モデルを示す。１Ｔ／１Ｃ型
メモリセルでは、２Ｔ／２Ｃ型メモリセルと異なり、強
誘電体の２つの安定状態“Ａ”／“Ｂ”を、それぞれデ
ータ“１”／“０”に対応させる。
【００１７】図２５に示す１Ｔ／１Ｃ型のメモリセルを
用いたメモリセルアレイの部分回路例を図２７に示す。
この場合は、メモリセルからの信号電圧は、例えばメモ
リセル１０１ａが選択された場合には、データ信号線１
２ａ上のみに現れる。このように、１Ｔ／１Ｃ型メモリ
セルを用いるときには、２Ｔ／２Ｃ型の場合と異なり、
センス増幅動作を行う際のリファレンスレベルを、特別
に手段を設けて、対となるデータ信号線／１２ａ上に発
生させる必要がある。図２７では、そのリファレンスレ
ベルを発生する回路１０８ａ〜ｄと、その制御信号線１
７ａ〜ｂが付加されている。リファレンスレベルの具体
的な発生方法は、例えば、前述の文献、１９９４年２月
の固体素子回路国際会議予原稿集２６８ページ記載のも
のがある。リファレンスレベル発生方法の要点は、メモ
リセルから“１”に対応する信号を読み出したときのデ
ータ信号線電圧と、“０”に対応する信号を読み出した
ときのデータ信号線電圧との中間の電圧を発生すること
にある。
用いたメモリセルアレイの部分回路例を図２７に示す。
この場合は、メモリセルからの信号電圧は、例えばメモ
リセル１０１ａが選択された場合には、データ信号線１
２ａ上のみに現れる。このように、１Ｔ／１Ｃ型メモリ
セルを用いるときには、２Ｔ／２Ｃ型の場合と異なり、
センス増幅動作を行う際のリファレンスレベルを、特別
に手段を設けて、対となるデータ信号線／１２ａ上に発
生させる必要がある。図２７では、そのリファレンスレ
ベルを発生する回路１０８ａ〜ｄと、その制御信号線１
７ａ〜ｂが付加されている。リファレンスレベルの具体
的な発生方法は、例えば、前述の文献、１９９４年２月
の固体素子回路国際会議予原稿集２６８ページ記載のも
のがある。リファレンスレベル発生方法の要点は、メモ
リセルから“１”に対応する信号を読み出したときのデ
ータ信号線電圧と、“０”に対応する信号を読み出した
ときのデータ信号線電圧との中間の電圧を発生すること
にある。
【００１８】図２８に、図２７の回路においてメモリセ
ル１０１ａに注目したときの動作タイミングチャート例
を示す。参考として、データ“１”を読み出す場合の、
図２８における（１）〜（６）の各期間終了時点での、
強誘電体キャパシタ１０４ａの分極状態を、タイミング
チャートの下に示す。
ル１０１ａに注目したときの動作タイミングチャート例
を示す。参考として、データ“１”を読み出す場合の、
図２８における（１）〜（６）の各期間終了時点での、
強誘電体キャパシタ１０４ａの分極状態を、タイミング
チャートの下に示す。
【００１９】データ信号線１２ａに信号を読み出す場
合、対となるデータ信号線／１２ａ上にリファレンスレ
ベルを発生させるため、リファレンスレベル発生回路１
０８ｂの制御動作が加わり、回路１０８ｂから発生され
るリファレンスレベルが、データ信号線／１２ａ上に読
み出されている。この点を除くと、動作は図２４に示し
た２Ｔ／２Ｃ型メモリセルの動作と同様である。
合、対となるデータ信号線／１２ａ上にリファレンスレ
ベルを発生させるため、リファレンスレベル発生回路１
０８ｂの制御動作が加わり、回路１０８ｂから発生され
るリファレンスレベルが、データ信号線／１２ａ上に読
み出されている。この点を除くと、動作は図２４に示し
た２Ｔ／２Ｃ型メモリセルの動作と同様である。
【００２０】また、スタティックランダムアクセスメモ
リ（ＳＲＡＭ）に用いられる型のフリップフロップと強
誘電体キャパシタとを組み合わせて、不揮発性メモリ装
置を実現する例（以下、ＳＲＡＭ＋強誘電体メモリセル
と呼ぶ）が、１９８８年２月の固体素子回路国際会議予
稿集１３０ページから１３１ページに報告されている。
リ（ＳＲＡＭ）に用いられる型のフリップフロップと強
誘電体キャパシタとを組み合わせて、不揮発性メモリ装
置を実現する例（以下、ＳＲＡＭ＋強誘電体メモリセル
と呼ぶ）が、１９８８年２月の固体素子回路国際会議予
稿集１３０ページから１３１ページに報告されている。
【００２１】図２９にＳＲＡＭ＋強誘電体型の強誘電体
メモリセル回路を示す。図において、１８はＳＲＡＭ部
に対する選択信号線、１９，／１９はＳＲＡＭ部に対す
るデータ信号線、２０，２１はフリップフロップ電源線
である。また、１０９はフリップフロップ、１１０，１
１１はフリップフロップを構成するＮチャネル型トラン
ジスタ、１１２，１１３はフリップフロップを構成する
Ｐチャネル型トランジスタ、１１４，１１５はメモリセ
ル選択トランジスタである。
メモリセル回路を示す。図において、１８はＳＲＡＭ部
に対する選択信号線、１９，／１９はＳＲＡＭ部に対す
るデータ信号線、２０，２１はフリップフロップ電源線
である。また、１０９はフリップフロップ、１１０，１
１１はフリップフロップを構成するＮチャネル型トラン
ジスタ、１１２，１１３はフリップフロップを構成する
Ｐチャネル型トランジスタ、１１４，１１５はメモリセ
ル選択トランジスタである。
【００２２】この型のメモリセルを用いたメモリ装置
は、主に、電源を立ち上げた後に、強誘電体キャパシタ
からフリップフロップにデータを読み出し、通電中はＳ
ＲＡＭとして使用する。電源を立ち下げる時に、ＳＲＡ
Ｍから強誘電体キャパシタにデータを転送することによ
り、電源を切断した後にも記憶を保持できる機能を持
つ。
は、主に、電源を立ち上げた後に、強誘電体キャパシタ
からフリップフロップにデータを読み出し、通電中はＳ
ＲＡＭとして使用する。電源を立ち下げる時に、ＳＲＡ
Ｍから強誘電体キャパシタにデータを転送することによ
り、電源を切断した後にも記憶を保持できる機能を持
つ。
【００２３】この例において、図２９中の各要素を、図
２１，図２５などと対応づけるとすると、図２９のＳＲ
ＡＭ＋強誘電体型のメモリ装置としてのメモリセル選択
信号線およびデータ信号線は、それぞれ１８，１９，／
１９であるが、強誘電体メモリとしての動作上における
メモリセル選択信号線およびデータ信号線は、それぞれ
図中に示す１１，１２，／１２となり、また、強誘電体
キャパシタからデータ信号線へのデータやりとりを行う
トランスファゲートは１０２，１０３となる。すなわ
ち、図２９では、強誘電体メモリ装置としての動作に基
づいて、図中の各構成要素の番号を、図２１，図２５な
どと対応づけていることに注意する。
２１，図２５などと対応づけるとすると、図２９のＳＲ
ＡＭ＋強誘電体型のメモリ装置としてのメモリセル選択
信号線およびデータ信号線は、それぞれ１８，１９，／
１９であるが、強誘電体メモリとしての動作上における
メモリセル選択信号線およびデータ信号線は、それぞれ
図中に示す１１，１２，／１２となり、また、強誘電体
キャパシタからデータ信号線へのデータやりとりを行う
トランスファゲートは１０２，１０３となる。すなわ
ち、図２９では、強誘電体メモリ装置としての動作に基
づいて、図中の各構成要素の番号を、図２１，図２５な
どと対応づけていることに注意する。
【００２４】図３０に、強誘電体キャパシタ１０４，１
０５へのデータ書き込み時、および、キャパシタ１０
４，１０５からフリップフロップ１０９へのデータ読み
出し時の動作タイミングチャート例を示す。キャパシタ
１０４，１０５の分極状態と、データ“０”，“１”の
対応関係は、図２２と同様であるとする。このとき、デ
ータ“１”の書き込みおよび読み出しの場合の、（１）
〜（１０）の各期間終了時点での、強誘電体キャパシタ
１０４，１０５の分極状態を、タイミングチャートの下
に示す。
０５へのデータ書き込み時、および、キャパシタ１０
４，１０５からフリップフロップ１０９へのデータ読み
出し時の動作タイミングチャート例を示す。キャパシタ
１０４，１０５の分極状態と、データ“０”，“１”の
対応関係は、図２２と同様であるとする。このとき、デ
ータ“１”の書き込みおよび読み出しの場合の、（１）
〜（１０）の各期間終了時点での、強誘電体キャパシタ
１０４，１０５の分極状態を、タイミングチャートの下
に示す。
【００２５】まず、フリップフロップから強誘電体キャ
パシタへのデータ書き込みは、フリップフロップがデー
タを保持している状態（図ではデータ信号線１２が
“Ｈ”、データ信号線／１２が“Ｌ”としている）であ
る（１）の期間に、選択信号線１１をハイレベルとす
る。次に（２）〜（３）の期間で、プレート線１３をロ
ウレベルからハイレベルへ、またハイレベルからロウレ
ベルへと駆動する。その後、（４）の期間にフリップフ
ロップ電源線２１をロウレベルにおとすことで、フリッ
プフロップ１０９の電源を切断し、最後に期間（５）で
選択信号線１１をロウレベルにする。こうして、キャパ
シタ１０４，１０５へ、フリップフロップ１０９に記憶
されていたデータに対応する分極状態が設定され、以
後、メモリ装置の電源を切断しても、記憶を保持でき
る。
パシタへのデータ書き込みは、フリップフロップがデー
タを保持している状態（図ではデータ信号線１２が
“Ｈ”、データ信号線／１２が“Ｌ”としている）であ
る（１）の期間に、選択信号線１１をハイレベルとす
る。次に（２）〜（３）の期間で、プレート線１３をロ
ウレベルからハイレベルへ、またハイレベルからロウレ
ベルへと駆動する。その後、（４）の期間にフリップフ
ロップ電源線２１をロウレベルにおとすことで、フリッ
プフロップ１０９の電源を切断し、最後に期間（５）で
選択信号線１１をロウレベルにする。こうして、キャパ
シタ１０４，１０５へ、フリップフロップ１０９に記憶
されていたデータに対応する分極状態が設定され、以
後、メモリ装置の電源を切断しても、記憶を保持でき
る。
【００２６】強誘電体キャパシタからフリップフロップ
へのデータ読み出しは、まず、期間（６）で、選択信号
線１１をハイレベルとし、次いで期間（７）でプレート
線１３をロウレベルからハイレベルへと駆動することに
より、キャパシタ１０４，１０５の両電極間に電圧をか
けて分極状態に対応する電荷をデータ信号線１２，／１
２上に読み出す。その後、期間（８）で、フリップフロ
ップ電源線２１をハイレベルに立ち上げてフリップフロ
ップ１０９を活性化し、期間（７）で読み出した信号電
圧を増幅する。次に期間（９）でプレート線１３をロウ
レベルに戻し、さらに期間（１０）で選択信号線１１を
ロウレベルに戻して、データ読み出し動作を完了する。
この後、通常のＳＲＡＭとしてメモリ動作を行うことが
可能である。
へのデータ読み出しは、まず、期間（６）で、選択信号
線１１をハイレベルとし、次いで期間（７）でプレート
線１３をロウレベルからハイレベルへと駆動することに
より、キャパシタ１０４，１０５の両電極間に電圧をか
けて分極状態に対応する電荷をデータ信号線１２，／１
２上に読み出す。その後、期間（８）で、フリップフロ
ップ電源線２１をハイレベルに立ち上げてフリップフロ
ップ１０９を活性化し、期間（７）で読み出した信号電
圧を増幅する。次に期間（９）でプレート線１３をロウ
レベルに戻し、さらに期間（１０）で選択信号線１１を
ロウレベルに戻して、データ読み出し動作を完了する。
この後、通常のＳＲＡＭとしてメモリ動作を行うことが
可能である。
【００２７】図３０において、（１）の期間終了時点で
は、キャパシタ１０５の分極状態は不定であるが、期間
（５）が終了した最終時点では分極状態が決定している
ので、差し支えない。また、（１０）の期間終了時点
で、キャパシタ１０４の両電極間には電圧がかかってお
り、分極状態は、電圧０に対応する点にはないが、これ
も、次にデータを書き込む時点で分極状態が決定される
ので問題はない。
は、キャパシタ１０５の分極状態は不定であるが、期間
（５）が終了した最終時点では分極状態が決定している
ので、差し支えない。また、（１０）の期間終了時点
で、キャパシタ１０４の両電極間には電圧がかかってお
り、分極状態は、電圧０に対応する点にはないが、これ
も、次にデータを書き込む時点で分極状態が決定される
ので問題はない。
【００２８】また、本例において、図２９のフリップフ
ロップ１０９内部のＰチャネル型トランジスタ１１２，
１１３の代わりに、抵抗などの受動素子を用いることも
可能である。
ロップ１０９内部のＰチャネル型トランジスタ１１２，
１１３の代わりに、抵抗などの受動素子を用いることも
可能である。
【００２９】以上の例においては、全てプレート線１３
をロウレベルからハイレベルへと駆動することによっ
て、強誘電体キャパシタの両電極間に正負両方向の電圧
をかけ、データを読み出す方式をとっている。一方で、
プレート線をある中間電圧に設定することで強誘電体キ
ャパシタの両電極間に正負両方向の電圧をかけ、データ
を読み出す方式をとることもできる。図３１にそのよう
なメモリ装置のメモリセルアレイ部分回路例を示す。図
３１において、１１６ａ，ｂはデータ信号線プリチャー
ジ・バランス制御回路、２２はデータ信号線バランス制
御信号線、その他は図２７と同様である。
をロウレベルからハイレベルへと駆動することによっ
て、強誘電体キャパシタの両電極間に正負両方向の電圧
をかけ、データを読み出す方式をとっている。一方で、
プレート線をある中間電圧に設定することで強誘電体キ
ャパシタの両電極間に正負両方向の電圧をかけ、データ
を読み出す方式をとることもできる。図３１にそのよう
なメモリ装置のメモリセルアレイ部分回路例を示す。図
３１において、１１６ａ，ｂはデータ信号線プリチャー
ジ・バランス制御回路、２２はデータ信号線バランス制
御信号線、その他は図２７と同様である。
【００３０】図３２は、図３１の動作タイミングチャー
ト例である。プレート線１３がハイレベル電圧とロウレ
ベル電圧との中間の電圧に固定されていることに注意す
る。図３１と図３２を参照しつつ、メモリセル１０１ａ
に注目した場合の、読み出し動作および書き込み動作に
ついて説明する。参考として、（１）〜（７）の各期間
終了時点での、強誘電体キャパシタ１０４ａの分極状態
も動作タイミングチャートの下に示しておく。
ト例である。プレート線１３がハイレベル電圧とロウレ
ベル電圧との中間の電圧に固定されていることに注意す
る。図３１と図３２を参照しつつ、メモリセル１０１ａ
に注目した場合の、読み出し動作および書き込み動作に
ついて説明する。参考として、（１）〜（７）の各期間
終了時点での、強誘電体キャパシタ１０４ａの分極状態
も動作タイミングチャートの下に示しておく。
【００３１】まず、期間（１）で、データ信号線プリチ
ャージ制御信号１４をロウレベルにすることにより、デ
ータ信号線プリチャージ状態を解除する。ここでも、デ
ータ信号線プリチャージレベルは接地電圧としている。
次に、期間（２）において、選択信号線１１ａをハイレ
ベルに上げ、メモリセル１０１ａからデータ信号線１２
ａ上にデータを出力する。ここで、図２８の動作と異な
るところは、プレート線１３を駆動しないことである。
データ信号線プリチャージレベルが接地電圧、プレート
線が中間電圧（Ｖｍとする）であるため、期間（２）で
メモリセルトランジスタ１０２ａが導通状態となったと
きに、強誘電体キャパシタ１０４ａの両電極間には、プ
レート線からデータ信号線への方向を電圧の正の向きと
して、ほぼ−Ｖｍの電圧がかかる。すると、強誘電体キ
ャパシタ１０４ａから分極の状態に応じた信号電圧が、
データ信号線１２ａ上に読み出される。同時に、対とな
るデータ信号線／１２ａ上には、回路１０８ｂによって
リファレンスレベルを発生させる。続く期間（３）にお
いて、センスアンプ制御信号１６を活性化し、データ信
号線対１２ａと／１２ａとの間の差電圧をセンス増幅す
る。
ャージ制御信号１４をロウレベルにすることにより、デ
ータ信号線プリチャージ状態を解除する。ここでも、デ
ータ信号線プリチャージレベルは接地電圧としている。
次に、期間（２）において、選択信号線１１ａをハイレ
ベルに上げ、メモリセル１０１ａからデータ信号線１２
ａ上にデータを出力する。ここで、図２８の動作と異な
るところは、プレート線１３を駆動しないことである。
データ信号線プリチャージレベルが接地電圧、プレート
線が中間電圧（Ｖｍとする）であるため、期間（２）で
メモリセルトランジスタ１０２ａが導通状態となったと
きに、強誘電体キャパシタ１０４ａの両電極間には、プ
レート線からデータ信号線への方向を電圧の正の向きと
して、ほぼ−Ｖｍの電圧がかかる。すると、強誘電体キ
ャパシタ１０４ａから分極の状態に応じた信号電圧が、
データ信号線１２ａ上に読み出される。同時に、対とな
るデータ信号線／１２ａ上には、回路１０８ｂによって
リファレンスレベルを発生させる。続く期間（３）にお
いて、センスアンプ制御信号１６を活性化し、データ信
号線対１２ａと／１２ａとの間の差電圧をセンス増幅す
る。
【００３２】メモリ装置外部から入力したデータをメモ
リセルに書き込む場合には、期間（４）において、所望
のデータに対応する電圧をデータ信号線対１２ａ，／１
２ａに設定しておく。
リセルに書き込む場合には、期間（４）において、所望
のデータに対応する電圧をデータ信号線対１２ａ，／１
２ａに設定しておく。
【００３３】期間（５）において、センスアンプ制御信
号線１６をロウレベルとすることによりセンスアンプを
非活性とし、さらにデータ信号線バランス制御信号線２
２をハイレベルとして、データ信号線レベルをプレート
線と同じ中間電圧Ｖｍとする。こうすることにより、メ
モリセルキャパシタの分極を、データ読み出し前（１）
の状態に戻すことができる。
号線１６をロウレベルとすることによりセンスアンプを
非活性とし、さらにデータ信号線バランス制御信号線２
２をハイレベルとして、データ信号線レベルをプレート
線と同じ中間電圧Ｖｍとする。こうすることにより、メ
モリセルキャパシタの分極を、データ読み出し前（１）
の状態に戻すことができる。
【００３４】期間（６）で選択信号線１１ａをロウレベ
ルに下げ、メモリセルトランジスタを非導通とした後、
期間（７）でデータ信号線対１２ａ，／１２ａを接地電
圧にプリチャージした状態にして、メモリセルへのアク
セス動作の１サイクルを完了する。
ルに下げ、メモリセルトランジスタを非導通とした後、
期間（７）でデータ信号線対１２ａ，／１２ａを接地電
圧にプリチャージした状態にして、メモリセルへのアク
セス動作の１サイクルを完了する。
【００３５】強誘電体キャパシタから読み出される信号
電圧は、強誘電体キャパシタの両電極間にかけられる電
圧値に依存し、一般に、両電極間にかけられる電圧値が
大きいほど信号電圧も大きい。上に述べた例のような強
誘電体メモリ装置の動作では、強誘電体キャパシタの両
電極間にかけられる電圧は、プレート線設定電圧とデー
タ信号線の電圧振幅とに関係する。したがって、プレー
ト線設定電圧およびデータ信号線の電圧振幅は、強誘電
体から読み出される信号電圧を、センスアンプが正常に
データをセンス増幅できる値であるならば、どのように
設定してもよい。例えば、プレート線の設定電圧を、電
源電圧の１／２に、データ信号線の振幅を接地電圧と電
源電圧の間とする方法がある。電源電圧は、メモリ装置
外部から供給されるものでもよいし、メモリ装置内部の
電圧発生回路で発生された電圧でもよい。
電圧は、強誘電体キャパシタの両電極間にかけられる電
圧値に依存し、一般に、両電極間にかけられる電圧値が
大きいほど信号電圧も大きい。上に述べた例のような強
誘電体メモリ装置の動作では、強誘電体キャパシタの両
電極間にかけられる電圧は、プレート線設定電圧とデー
タ信号線の電圧振幅とに関係する。したがって、プレー
ト線設定電圧およびデータ信号線の電圧振幅は、強誘電
体から読み出される信号電圧を、センスアンプが正常に
データをセンス増幅できる値であるならば、どのように
設定してもよい。例えば、プレート線の設定電圧を、電
源電圧の１／２に、データ信号線の振幅を接地電圧と電
源電圧の間とする方法がある。電源電圧は、メモリ装置
外部から供給されるものでもよいし、メモリ装置内部の
電圧発生回路で発生された電圧でもよい。
【００３６】また、上記の例では、データ信号線のプリ
チャージレベルを接地電圧としたが、この電圧は、プレ
ート線設定電圧Ｖｍと異なる電圧であれば、すなわち、
選択信号線１１ａをハイベルとしたときに、強誘電体キ
ャパシタの両電極間にゼロでない電圧がかかれば、どの
ような電圧でもよい。
チャージレベルを接地電圧としたが、この電圧は、プレ
ート線設定電圧Ｖｍと異なる電圧であれば、すなわち、
選択信号線１１ａをハイベルとしたときに、強誘電体キ
ャパシタの両電極間にゼロでない電圧がかかれば、どの
ような電圧でもよい。
【００３７】図３３に、データ信号線プリチャージ・バ
ランス制御回路１１６ａ，ｂの具体的回路を示す。デー
タ信号線プリチャージ用トランジスタ１１７，１１８は
図２３や図２７と同様であり、それに加えて、データ信
号線バランス用トランジスタ１１９が設けられている。
データ信号線対１２，／１２がそれぞれ電源電圧と接地
電圧とになっている状態から、トランジスタ１１９を導
通させると、データ信号線対１２，／１２はほぼ等しい
寄生容量値を持つため、データ信号線電圧は電源電圧の
１／２となる。プレート線設定電圧が電源電圧の１／２
の場合には、このような回路が有効である。
ランス制御回路１１６ａ，ｂの具体的回路を示す。デー
タ信号線プリチャージ用トランジスタ１１７，１１８は
図２３や図２７と同様であり、それに加えて、データ信
号線バランス用トランジスタ１１９が設けられている。
データ信号線対１２，／１２がそれぞれ電源電圧と接地
電圧とになっている状態から、トランジスタ１１９を導
通させると、データ信号線対１２，／１２はほぼ等しい
寄生容量値を持つため、データ信号線電圧は電源電圧の
１／２となる。プレート線設定電圧が電源電圧の１／２
の場合には、このような回路が有効である。
【００３８】図３１では、１Ｔ／１Ｃ型のメモリセルを
用いて説明したが、プレート線を駆動せずに動作させる
強誘電体メモリ装置は、メモリセルの型によらない。上
に述べた２Ｔ／２Ｃ型やＳＲＡＭ＋強誘電体型でも同様
の動作が可能である。
用いて説明したが、プレート線を駆動せずに動作させる
強誘電体メモリ装置は、メモリセルの型によらない。上
に述べた２Ｔ／２Ｃ型やＳＲＡＭ＋強誘電体型でも同様
の動作が可能である。
【００３９】
【発明が解決しようとする課題】しかしながら、従来の
強誘電体メモリ装置では、メモリセルからデータを読み
出す場合に、次に記すような事情により、強誘電体キャ
パシタの両電極間に十分な電圧がかからないという問題
点があった。
強誘電体メモリ装置では、メモリセルからデータを読み
出す場合に、次に記すような事情により、強誘電体キャ
パシタの両電極間に十分な電圧がかからないという問題
点があった。
【００４０】図２４，図２８，図３０で説明したよう
な、プレート線を駆動して動作させる型（以下、プレー
ト駆動型とよぶ）の強誘電体メモリ装置において、メモ
リセルからデータを読み出す時には、ビット線がフロー
テイングである。したがって、プレート線をロウレベル
からハイレベルへと駆動した際に、メモリセルの強誘電
体キャパシタを介したカップリングによってデータ信号
線電圧が変動し、強誘電体キャパシタの両電極間に抗電
界ＥＣに前記強誘電体の膜厚を乗じて電圧に換算した抗
電圧ＶＣ以上の電圧がかからなくなってしまい、強誘電
体の分極反転が起こらなくなってしまう場合が起こりう
る。
な、プレート線を駆動して動作させる型（以下、プレー
ト駆動型とよぶ）の強誘電体メモリ装置において、メモ
リセルからデータを読み出す時には、ビット線がフロー
テイングである。したがって、プレート線をロウレベル
からハイレベルへと駆動した際に、メモリセルの強誘電
体キャパシタを介したカップリングによってデータ信号
線電圧が変動し、強誘電体キャパシタの両電極間に抗電
界ＥＣに前記強誘電体の膜厚を乗じて電圧に換算した抗
電圧ＶＣ以上の電圧がかからなくなってしまい、強誘電
体の分極反転が起こらなくなってしまう場合が起こりう
る。
【００４１】このことを図３４を用いてさらに詳しく説
明する。
明する。
【００４２】データ信号線の寄生容量値をＣＤ、強誘電
体キャパシタの常誘電体成分の容量値をＣＳとする。
体キャパシタの常誘電体成分の容量値をＣＳとする。
【００４３】選択信号線１１を、メモリセルスイッチン
グトランジスタ１０２が非導通、すなわちメモリセル１
０１が非選択となっている状態から、トランジスタ１０
２が導通する電圧ＶＢＯＯＴを選択信号線１１に与えた
状態とする。そして、プレート線１３を初期状態の電圧
ＶＰＬ０から、最終状態の電圧ＶＰＬに駆動したとき、
データ信号線１２の初期電圧をＶＤＬ０、最終電圧をＶ
ＤＬ、トランジスタ１０２と強誘電体キャパシタ１０４
とが接続されている節点２３の初期電圧をＶＳ０、最終
電圧はトランジスタ１０２が導通しているためＶＤＬと
なる、とすると、初期状態の図３４の系の全電荷Ｑｉ
は、 Ｑｉ＝ＣＳ×（ＶＳ０−ＶＰＬ０）＋ＣＤ×ＶＤＬ０ …（１） 最終状態の系の全電荷Ｑｆは、 Ｑｆ＝ＣＳ×（ＶＤＬ−ＶＰＬ）＋ＣＤ×ＶＤＬ …（２） Ｑｉ＝Ｑｆでなければならないという条件から、最終状
態における、強誘電体キャパシタの両電極間にかかる電
圧の絶対値｜ＶＰＬ−ＶＤＬ｜を求めると、
グトランジスタ１０２が非導通、すなわちメモリセル１
０１が非選択となっている状態から、トランジスタ１０
２が導通する電圧ＶＢＯＯＴを選択信号線１１に与えた
状態とする。そして、プレート線１３を初期状態の電圧
ＶＰＬ０から、最終状態の電圧ＶＰＬに駆動したとき、
データ信号線１２の初期電圧をＶＤＬ０、最終電圧をＶ
ＤＬ、トランジスタ１０２と強誘電体キャパシタ１０４
とが接続されている節点２３の初期電圧をＶＳ０、最終
電圧はトランジスタ１０２が導通しているためＶＤＬと
なる、とすると、初期状態の図３４の系の全電荷Ｑｉ
は、 Ｑｉ＝ＣＳ×（ＶＳ０−ＶＰＬ０）＋ＣＤ×ＶＤＬ０ …（１） 最終状態の系の全電荷Ｑｆは、 Ｑｆ＝ＣＳ×（ＶＤＬ−ＶＰＬ）＋ＣＤ×ＶＤＬ …（２） Ｑｉ＝Ｑｆでなければならないという条件から、最終状
態における、強誘電体キャパシタの両電極間にかかる電
圧の絶対値｜ＶＰＬ−ＶＤＬ｜を求めると、
【００４４】
【数１】
【００４５】となる。一方、この｜ＶＰＬ−ＶＤＬ｜
は、強誘電体キャパシタの抗電圧より大きくなければな
らないから、 ｜ＶＰＬ−ＶＤＬ｜≧ＶＣ …（４） ここで、データ信号線を接地電圧ＧＮＤプリチャージ、
すなわちＶＤＬ０＝０、また、ＶＳ０，ＶＰＬ０いずれ
もＧＮＤであったとすると、（３），（４）式は次のよ
うになる。
は、強誘電体キャパシタの抗電圧より大きくなければな
らないから、 ｜ＶＰＬ−ＶＤＬ｜≧ＶＣ …（４） ここで、データ信号線を接地電圧ＧＮＤプリチャージ、
すなわちＶＤＬ０＝０、また、ＶＳ０，ＶＰＬ０いずれ
もＧＮＤであったとすると、（３），（４）式は次のよ
うになる。
【００４６】
【数２】
【００４７】仮に、ＶＣ＝１．５Ｖ、ＶＰＬ＝３．３Ｖ
とすると、（５）式は ＣＤ ≧ ０．８３３…×ＣＳ …（６） となる。
とすると、（５）式は ＣＤ ≧ ０．８３３…×ＣＳ …（６） となる。
【００４８】（６）式は、データ信号線の寄生容量値Ｃ
Ｄに下限があり、ＣＤがその下限値以上でないと、強誘
電体キャパシタの両電極間にＶＣ以上の電圧がかからな
いことを示している。このように、プレート線を駆動す
ることによって、強誘電体キャパシタを介したカップリ
ングによってデータ信号線の電圧が変動するため、一般
的に、（３），（４）式に示す条件を満たさないと、メ
モリセルから十分な読み出し信号電圧が得られない。
Ｄに下限があり、ＣＤがその下限値以上でないと、強誘
電体キャパシタの両電極間にＶＣ以上の電圧がかからな
いことを示している。このように、プレート線を駆動す
ることによって、強誘電体キャパシタを介したカップリ
ングによってデータ信号線の電圧が変動するため、一般
的に、（３），（４）式に示す条件を満たさないと、メ
モリセルから十分な読み出し信号電圧が得られない。
【００４９】一方、図３２で説明したような、プレート
線を駆動せずに動作させる型（以下、プレート非駆動型
とよぶ）の強誘電体メモリ装置においても、メカニズム
は上記のプレート駆動型と異なるが、その場合と同様の
問題が生じる。
線を駆動せずに動作させる型（以下、プレート非駆動型
とよぶ）の強誘電体メモリ装置においても、メカニズム
は上記のプレート駆動型と異なるが、その場合と同様の
問題が生じる。
【００５０】プレート非駆動型の強誘電体メモリ装置に
おいては、メモリセルにアクセスしていない状態では、
記憶データを破壊しないために、強誘電体キャパシタの
両電極間にかかる電圧をゼロにしておく必要がある。す
なわち、プレート線を中間電圧に設定してあると、強誘
電体キャパシタの対極の節点、つまりメモリセルスイッ
チングトランジスタと強誘電体キャパシタとを接続した
節点も同じ中間電圧になっている。この状態から、メモ
リセルよりデータを読み出すために、選択信号線をハイ
レベルに上げると、まず、データ信号線上に、強誘電体
キャパシタとメモリセルのスイッチングトランジスタと
の接続節点に蓄えられている電荷が、データ信号線上に
出力されるために、データ信号線電圧がそのプリチャー
ジレベルから変動する。このため、強誘電体キャパシタ
の両電極間に抗電圧ＶＣ以上の電圧がかからなくなって
しまい、強誘電体の分極反転が起こらなくなってしまう
場合が起こりうる。
おいては、メモリセルにアクセスしていない状態では、
記憶データを破壊しないために、強誘電体キャパシタの
両電極間にかかる電圧をゼロにしておく必要がある。す
なわち、プレート線を中間電圧に設定してあると、強誘
電体キャパシタの対極の節点、つまりメモリセルスイッ
チングトランジスタと強誘電体キャパシタとを接続した
節点も同じ中間電圧になっている。この状態から、メモ
リセルよりデータを読み出すために、選択信号線をハイ
レベルに上げると、まず、データ信号線上に、強誘電体
キャパシタとメモリセルのスイッチングトランジスタと
の接続節点に蓄えられている電荷が、データ信号線上に
出力されるために、データ信号線電圧がそのプリチャー
ジレベルから変動する。このため、強誘電体キャパシタ
の両電極間に抗電圧ＶＣ以上の電圧がかからなくなって
しまい、強誘電体の分極反転が起こらなくなってしまう
場合が起こりうる。
【００５１】図３４と同様に、図３５を用いてこの問題
について詳しく説明する。図３５が図３４と異なる点
は、プレート線１３の電圧が一定値ＶＰＬＣであること
である。
について詳しく説明する。図３５が図３４と異なる点
は、プレート線１３の電圧が一定値ＶＰＬＣであること
である。
【００５２】ここで、選択信号線１１を、メモリセルス
イッチングトランジスタ１０２が非導通、すなわちメモ
リセル１０１が非選択となっている初期状態から、１０
２が導通する電圧ＶＢＯＯＴを選択信号線１１に与えた
最終状態へ移る場合について考える。
イッチングトランジスタ１０２が非導通、すなわちメモ
リセル１０１が非選択となっている初期状態から、１０
２が導通する電圧ＶＢＯＯＴを選択信号線１１に与えた
最終状態へ移る場合について考える。
【００５３】図３４と同様の記号を用いると、初期状態
の図３５の系の全電荷Ｑｉは、 Ｑｉ＝ＣＳ×（ＶＳ０−ＶＰＬＣ）＋ＣＤ×ＶＤＬ０ …（７） 最終状態の系の全電荷Ｑｆは、 Ｑｆ＝ＣＳ×（ＶＤＬ−ＶＰＬＣ）＋ＣＤ×ＶＤＬ …（８） Ｑｉ＝Ｑｆでなければならないという条件から、最終状
態における、強誘電体キャパシタの両電極間にかかる電
圧の絶対値｜ＶＰＬＣ−ＶＤＬ｜を求めると、
の図３５の系の全電荷Ｑｉは、 Ｑｉ＝ＣＳ×（ＶＳ０−ＶＰＬＣ）＋ＣＤ×ＶＤＬ０ …（７） 最終状態の系の全電荷Ｑｆは、 Ｑｆ＝ＣＳ×（ＶＤＬ−ＶＰＬＣ）＋ＣＤ×ＶＤＬ …（８） Ｑｉ＝Ｑｆでなければならないという条件から、最終状
態における、強誘電体キャパシタの両電極間にかかる電
圧の絶対値｜ＶＰＬＣ−ＶＤＬ｜を求めると、
【００５４】
【数３】
【００５５】となる。プレート駆動型の場合と同様、こ
の｜ＶＰＬＣ−ＶＤＬ｜は、強誘電体キャパシタの抗電
圧より大きくなければならないから、 ｜ＶＰＬＣ−ＶＤＬ｜≧ＶＣ …（１０） ここでまた、データ信号線を接地電圧ＧＮＤプリチャー
ジ、すなわちＶＤＬ０＝０、また、ＶＳ０，ＶＰＬＣい
ずれも電源電圧ＶＣＣの１／２であったとすると、（１
０），（１１）式は次のようになる。
の｜ＶＰＬＣ−ＶＤＬ｜は、強誘電体キャパシタの抗電
圧より大きくなければならないから、 ｜ＶＰＬＣ−ＶＤＬ｜≧ＶＣ …（１０） ここでまた、データ信号線を接地電圧ＧＮＤプリチャー
ジ、すなわちＶＤＬ０＝０、また、ＶＳ０，ＶＰＬＣい
ずれも電源電圧ＶＣＣの１／２であったとすると、（１
０），（１１）式は次のようになる。
【００５６】
【数４】
【００５７】仮に、ＶＣ＝１．５Ｖ、ＶＣＣ＝３．３Ｖ
とすると、（１１）式は ＣＤ ≧ １０×ＣＳ …（１２） となる。
とすると、（１１）式は ＣＤ ≧ １０×ＣＳ …（１２） となる。
【００５８】（１２）式も（６）式と同様、データ信号
線の寄生容量値ＣＤに下限値があることを示している。
このように、プレート線非駆動型の強誘電体メモリ装置
においても、一般的に（９），（１０）式に示す条件を
満たさないと、メモリセルから十分な読み出し信号電圧
が得られないことがわかる。
線の寄生容量値ＣＤに下限値があることを示している。
このように、プレート線非駆動型の強誘電体メモリ装置
においても、一般的に（９），（１０）式に示す条件を
満たさないと、メモリセルから十分な読み出し信号電圧
が得られないことがわかる。
【００５９】以上のことは、データ信号線の寄生容量値
ＣＤの下限値についての議論であった。ところで、メモ
リセルから読み出される信号電荷をデータ信号線上に出
力して信号電圧とする読み出し方式の場合には、信号電
圧ＶＳＩＧは、例えば、１Ｔ／１Ｃ型メモリセルを用い
た場合、図２６における電荷Ｑ0 およびＱ1 、または電
荷Ｑｒを用いて、
ＣＤの下限値についての議論であった。ところで、メモ
リセルから読み出される信号電荷をデータ信号線上に出
力して信号電圧とする読み出し方式の場合には、信号電
圧ＶＳＩＧは、例えば、１Ｔ／１Ｃ型メモリセルを用い
た場合、図２６における電荷Ｑ0 およびＱ1 、または電
荷Ｑｒを用いて、
【００６０】
【数５】
【００６１】となる。因子１／２は、リファレンスレベ
ルが、データ“０”読み出し時のデータ信号線の電圧
と、データ“１”読み出し時のデータ信号線の電圧の、
ちょうど中間の電圧に設定された場合を意味している。
リファレンスレベルがその中間の値からずれるときに
は、因子１／２でなく、０より大きく１より小さい、あ
る値になる。
ルが、データ“０”読み出し時のデータ信号線の電圧
と、データ“１”読み出し時のデータ信号線の電圧の、
ちょうど中間の電圧に設定された場合を意味している。
リファレンスレベルがその中間の値からずれるときに
は、因子１／２でなく、０より大きく１より小さい、あ
る値になる。
【００６２】ＶＳＩＧは、センスアンプが正常にデータ
増幅できる最小電圧値ＶＳＥを上回らなければならない
から、 ＶＳＩＧ ≧ ＶＳＥ …（１４） すなわち、（１３），（１４）式は、寄生容量値ＣＤが
ある程度以上になると、ＶＳＩＧが小さくなりすぎ、セ
ンスアンプが正常にデータを増幅可能な最小電圧値を下
回ってしまい、動作不可能になることを意味している。
このことから、寄生容量値ＣＤには上限値もあることが
わかる。
増幅できる最小電圧値ＶＳＥを上回らなければならない
から、 ＶＳＩＧ ≧ ＶＳＥ …（１４） すなわち、（１３），（１４）式は、寄生容量値ＣＤが
ある程度以上になると、ＶＳＩＧが小さくなりすぎ、セ
ンスアンプが正常にデータを増幅可能な最小電圧値を下
回ってしまい、動作不可能になることを意味している。
このことから、寄生容量値ＣＤには上限値もあることが
わかる。
【００６３】ここまで述べてきたことから、一般に、強
誘電体メモリ装置においては、寄生容量値ＣＤと容量値
ＣＳとの関係について、図３６に示すような関係があ
る。図３６で、一点鎖線がプレート駆動型強誘電体メモ
リ装置における寄生容量値ＣＤの下限値を、点線がプレ
ート非駆動型強誘電体メモリ装置における寄生容量値Ｃ
Ｄの下限値を、それぞれ示し、また、実線は、センスア
ンプが正常にデータ増幅可能となる読み出し信号電圧を
メモリセルから得るために必要な寄生容量値ＣＤ上限値
を示している。ハッチングのかかった部分が、プレート
駆動型および非駆動型それぞれの動作モードにおける、
動作可能範囲となる。
誘電体メモリ装置においては、寄生容量値ＣＤと容量値
ＣＳとの関係について、図３６に示すような関係があ
る。図３６で、一点鎖線がプレート駆動型強誘電体メモ
リ装置における寄生容量値ＣＤの下限値を、点線がプレ
ート非駆動型強誘電体メモリ装置における寄生容量値Ｃ
Ｄの下限値を、それぞれ示し、また、実線は、センスア
ンプが正常にデータ増幅可能となる読み出し信号電圧を
メモリセルから得るために必要な寄生容量値ＣＤ上限値
を示している。ハッチングのかかった部分が、プレート
駆動型および非駆動型それぞれの動作モードにおける、
動作可能範囲となる。
【００６４】以上述べたように、強誘電体メモリ装置に
おいては、メモリセルからデータを読み出す際に、その
動作方式によってメカニズムの違いはあるにせよ、デー
タ信号線の電圧変動が起こるために、ある条件のもとで
は、強誘電体キャパシタの両電極間に、分極が反転する
電圧である抗電圧がかからず、正常なデータ読み出し動
作が行われないという問題点があった。
おいては、メモリセルからデータを読み出す際に、その
動作方式によってメカニズムの違いはあるにせよ、デー
タ信号線の電圧変動が起こるために、ある条件のもとで
は、強誘電体キャパシタの両電極間に、分極が反転する
電圧である抗電圧がかからず、正常なデータ読み出し動
作が行われないという問題点があった。
【００６５】本発明の目的は、上記問題点を解決し、安
定した動作が可能な強誘電体メモリ装置およびその動作
制御方法を提供することにある。
定した動作が可能な強誘電体メモリ装置およびその動作
制御方法を提供することにある。
【００６６】
【課題を解決するための手段】本発明の強誘電体メモリ
装置は、強誘電体材料を用いた強誘電体キャパシタ、デ
ータの入出力を行うデータ信号線、アドレス信号に対応
して選択される選択信号線、前記強誘電体キャパシタと
前記データ信号線との間に設けられ、かつ前記選択信号
線により選択制御されるスイッチ手段とからなり、前記
強誘電体の分極状態を記憶データに対応させ、前記強誘
電体キャパシタの両電極間にゼロでない第１の電圧をか
けたときに、前記強誘電体キャパシタと前記データ信号
線との間に流れる電流が前記強誘電体キャパシタの分極
の状態により異なることを利用し、前記電流の前記記憶
データによる差異を検知する、ないしは前記電流の差異
により前記データ信号線上に現れる電圧の違いを検知す
ることで、記憶されていたデータの読み出しを行うメモ
リセル、前記複数のメモリセルが接続された前記データ
信号線を、前記記憶されていたデータによる電流の差異
を検知する回路である電流型センスアンプまたは前記電
圧の差異を検知する回路である電圧型センスアンプに入
力した単位メモリセルアレイ、前記単位メモリセルアレ
イを複数配列したメモリセルアレイを有し、前記選択信
号線を、前記メモリセルが選択状態となる第２の電圧に
設定し、前記メモリセルからデータをデータ信号線上に
読み出す際に、前記強誘電体キャパシタの分極による電
流以外の要因によって前記データ信号線に対して流れ込
む電荷を吸収する手段を具備し、前記強誘電体キャパシ
タの両電極間に前記強誘電体キャパシタの抗電界以上の
電界をかけることを特徴とする。
装置は、強誘電体材料を用いた強誘電体キャパシタ、デ
ータの入出力を行うデータ信号線、アドレス信号に対応
して選択される選択信号線、前記強誘電体キャパシタと
前記データ信号線との間に設けられ、かつ前記選択信号
線により選択制御されるスイッチ手段とからなり、前記
強誘電体の分極状態を記憶データに対応させ、前記強誘
電体キャパシタの両電極間にゼロでない第１の電圧をか
けたときに、前記強誘電体キャパシタと前記データ信号
線との間に流れる電流が前記強誘電体キャパシタの分極
の状態により異なることを利用し、前記電流の前記記憶
データによる差異を検知する、ないしは前記電流の差異
により前記データ信号線上に現れる電圧の違いを検知す
ることで、記憶されていたデータの読み出しを行うメモ
リセル、前記複数のメモリセルが接続された前記データ
信号線を、前記記憶されていたデータによる電流の差異
を検知する回路である電流型センスアンプまたは前記電
圧の差異を検知する回路である電圧型センスアンプに入
力した単位メモリセルアレイ、前記単位メモリセルアレ
イを複数配列したメモリセルアレイを有し、前記選択信
号線を、前記メモリセルが選択状態となる第２の電圧に
設定し、前記メモリセルからデータをデータ信号線上に
読み出す際に、前記強誘電体キャパシタの分極による電
流以外の要因によって前記データ信号線に対して流れ込
む電荷を吸収する手段を具備し、前記強誘電体キャパシ
タの両電極間に前記強誘電体キャパシタの抗電界以上の
電界をかけることを特徴とする。
【００６７】また本発明は、前記強誘電体メモリ装置の
動作制御方法において、前記強誘電体キャパシタに記憶
されているデータを読み出す際に、データ信号線の電圧
を第３の電圧に設定し、プレート線の電圧を、データ読
み出し動作前の電圧である第４の電圧から、第３の電圧
と異なる第５の電圧に駆動し、選択信号線の電圧をメモ
リセルが選択状態となる第２の電圧に設定して、強誘電
体キャパシタの第１と第２の端子間に電圧差を生じさせ
ることにより、前記データ信号線上に、前記メモリセル
が記憶しているデータに対応する信号を出力させること
を特徴とする。
動作制御方法において、前記強誘電体キャパシタに記憶
されているデータを読み出す際に、データ信号線の電圧
を第３の電圧に設定し、プレート線の電圧を、データ読
み出し動作前の電圧である第４の電圧から、第３の電圧
と異なる第５の電圧に駆動し、選択信号線の電圧をメモ
リセルが選択状態となる第２の電圧に設定して、強誘電
体キャパシタの第１と第２の端子間に電圧差を生じさせ
ることにより、前記データ信号線上に、前記メモリセル
が記憶しているデータに対応する信号を出力させること
を特徴とする。
【００６８】また本発明は、前記強誘電体メモリ装置の
動作制御方法において、前記メモリセルに記憶されてい
るデータを読み出す際に、データ信号線の電圧を第３の
電圧に設定し、プレート線の電圧を一定電圧でありかつ
第３の電圧と異なる第６の電圧に設定し、選択信号線の
電圧を前記メモリセルが選択状態となる第２の電圧に設
定して、強誘電体キャパシタの第１と第２の端子間に電
圧差を生じさせることにより、前記データ信号線上に、
前記メモリセルが記憶しているデータに対応する信号を
出力させることを特徴とする。
動作制御方法において、前記メモリセルに記憶されてい
るデータを読み出す際に、データ信号線の電圧を第３の
電圧に設定し、プレート線の電圧を一定電圧でありかつ
第３の電圧と異なる第６の電圧に設定し、選択信号線の
電圧を前記メモリセルが選択状態となる第２の電圧に設
定して、強誘電体キャパシタの第１と第２の端子間に電
圧差を生じさせることにより、前記データ信号線上に、
前記メモリセルが記憶しているデータに対応する信号を
出力させることを特徴とする。
【００６９】
【作用】本発明では、メモリセルからデータを読み出す
際に、データ信号線の電圧変動を抑制し、強誘電体キャ
パシタの両電極間に確実に抗電圧以上の電圧をかける手
段を具備することにより、強誘電体メモリ装置を安定に
動作させることを特徴とする。
際に、データ信号線の電圧変動を抑制し、強誘電体キャ
パシタの両電極間に確実に抗電圧以上の電圧をかける手
段を具備することにより、強誘電体メモリ装置を安定に
動作させることを特徴とする。
【００７０】
【実施例】本発明の実施例について、図面を用いて説明
する。
する。
【００７１】図１に本発明の第１の実施例を示す。本実
施例は、例えば図３１に示されるような強誘電体メモリ
装置のデータ信号線に、データ信号線電圧変動抑制手段
制御信号線２４で制御される電圧変動抑制手段１２０ａ
〜ｄを備えたものである。メモリセル１０１ａ〜ｆから
データを読み出す際の、データ信号線１２ａ，／１２
ａ，１２ｂ，／１２ｂの電圧変動を抑える手段として、
メモリセルから出される、強誘電体の分極反転による電
荷以外のノイズ分の電荷を吸収する手段が、電圧変動抑
制手段１２０ａ〜ｄに相当する。
施例は、例えば図３１に示されるような強誘電体メモリ
装置のデータ信号線に、データ信号線電圧変動抑制手段
制御信号線２４で制御される電圧変動抑制手段１２０ａ
〜ｄを備えたものである。メモリセル１０１ａ〜ｆから
データを読み出す際の、データ信号線１２ａ，／１２
ａ，１２ｂ，／１２ｂの電圧変動を抑える手段として、
メモリセルから出される、強誘電体の分極反転による電
荷以外のノイズ分の電荷を吸収する手段が、電圧変動抑
制手段１２０ａ〜ｄに相当する。
【００７２】図２に、図２７および図２８に示したプレ
ート駆動型強誘電体メモリ装置のデータ信号線１２ａ，
ｂ、／１２ａ，ｂに、ノイズ吸収手段１２５ａ〜ｄ、具
体的には、データ信号線電圧変動抑制回路制御信号線２
８ａ，ｂを一方の端子に接続したキャパシタを接続し
た、本発明の第２の実施例を示す。その動作タイミング
チャートを図３に示す。信号線２８ａ，ｂは、待機時に
はハイレベルとなっており、選択信号線１１ａ，１３ａ
を立ち上げる前ないしは同時にロウレベルに下げ、メモ
リセルから出力されるノイズに対して逆カップリングさ
せることで、ノイズを吸収している。前記キャパシタの
サイズの調節、または、信号線２８ａ，ｂのロウレベル
とハイレベルの電圧値の調節により、吸収されるノイズ
電荷量を変えることができ、メモリセルからのノイズの
大きさに応じて、それらを適当な値に設定するとよい。
信号線２８ａの立ち上げのタイミングは、センスアンプ
活性化前（図中実線で示した）から、読み出し動作サイ
クルの終了時（図中、一点鎖線で示した）のいつでもよ
い。ここでは、メモリセル１０１ａが選択されている場
合についての動作が示されているが、メモリセル１０１
ｂ，ｅなどが選択される場合には、信号線２８ａ，２８
ｂの動作が逆になる。本実施例において、前記キャパシ
タとして、メモリセルに用いる強誘電体キャパシタを用
いることも可能であり、また、場合に応じてキャパシタ
を複数用いることも可能である。
ート駆動型強誘電体メモリ装置のデータ信号線１２ａ，
ｂ、／１２ａ，ｂに、ノイズ吸収手段１２５ａ〜ｄ、具
体的には、データ信号線電圧変動抑制回路制御信号線２
８ａ，ｂを一方の端子に接続したキャパシタを接続し
た、本発明の第２の実施例を示す。その動作タイミング
チャートを図３に示す。信号線２８ａ，ｂは、待機時に
はハイレベルとなっており、選択信号線１１ａ，１３ａ
を立ち上げる前ないしは同時にロウレベルに下げ、メモ
リセルから出力されるノイズに対して逆カップリングさ
せることで、ノイズを吸収している。前記キャパシタの
サイズの調節、または、信号線２８ａ，ｂのロウレベル
とハイレベルの電圧値の調節により、吸収されるノイズ
電荷量を変えることができ、メモリセルからのノイズの
大きさに応じて、それらを適当な値に設定するとよい。
信号線２８ａの立ち上げのタイミングは、センスアンプ
活性化前（図中実線で示した）から、読み出し動作サイ
クルの終了時（図中、一点鎖線で示した）のいつでもよ
い。ここでは、メモリセル１０１ａが選択されている場
合についての動作が示されているが、メモリセル１０１
ｂ，ｅなどが選択される場合には、信号線２８ａ，２８
ｂの動作が逆になる。本実施例において、前記キャパシ
タとして、メモリセルに用いる強誘電体キャパシタを用
いることも可能であり、また、場合に応じてキャパシタ
を複数用いることも可能である。
【００７３】図４および図５は、図３１および図３２に
示したプレート非駆動型強誘電体メモリ装置に図２のデ
ータ信号線電圧変動抑制回路１２５ａ〜ｄを適用した、
本発明の第３の実施例の回路と動作タイミングチャート
である。データ信号線電圧変動抑制回路制御信号線２８
ａ，ｂの制御方法など、図３と同様である。
示したプレート非駆動型強誘電体メモリ装置に図２のデ
ータ信号線電圧変動抑制回路１２５ａ〜ｄを適用した、
本発明の第３の実施例の回路と動作タイミングチャート
である。データ信号線電圧変動抑制回路制御信号線２８
ａ，ｂの制御方法など、図３と同様である。
【００７４】図２または図４のノイズ吸収手段１２５ａ
〜ｄとして、図６に示すような、トランジスタとキャパ
シタとからなる回路を用いることも可能である。図６の
回路を、図４のプレート非駆動型強誘電体メモリ装置に
適用した、本発明の第４の実施例の動作タイミングチャ
ート例を図７に示す。制御信号線２８ａの制御の方式は
図３，図５と同様である。さらにそれに、前記トランジ
スタのゲート端子にデータ信号線電圧変動抑制回路ゲー
ト制御信号線２９を接続し、この制御信号線２９によっ
て、キャパシタとデータ信号線とを接続／切断する動作
が加わることになる。図中、信号線２８ａおよび２９の
実線と一点鎖線は、それぞれの信号と立ち上がりおよび
立ち下がりが、実線と一点鎖線の間のタイミングにあれ
ばよいことを示している。
〜ｄとして、図６に示すような、トランジスタとキャパ
シタとからなる回路を用いることも可能である。図６の
回路を、図４のプレート非駆動型強誘電体メモリ装置に
適用した、本発明の第４の実施例の動作タイミングチャ
ート例を図７に示す。制御信号線２８ａの制御の方式は
図３，図５と同様である。さらにそれに、前記トランジ
スタのゲート端子にデータ信号線電圧変動抑制回路ゲー
ト制御信号線２９を接続し、この制御信号線２９によっ
て、キャパシタとデータ信号線とを接続／切断する動作
が加わることになる。図中、信号線２８ａおよび２９の
実線と一点鎖線は、それぞれの信号と立ち上がりおよび
立ち下がりが、実線と一点鎖線の間のタイミングにあれ
ばよいことを示している。
【００７５】図６のキャパシタとして、強誘電体キャパ
シタを用いることが可能である。また、ノイズ吸収手段
１２５として、１つまたは複数のメモリセルを用いるこ
とが可能である。
シタを用いることが可能である。また、ノイズ吸収手段
１２５として、１つまたは複数のメモリセルを用いるこ
とが可能である。
【００７６】本発明における、ノイズ吸収手段１２５の
動作は、メモリセルからデータを読み出すときに必要な
ものであり、データ書き込みの際には特に必要でない。
したがって、書き込み動作を行う場合には、本発明の第
５の実施例である図８に示すように、制御信号２９をロ
ウレベルとしたまま、ノイズ吸収手段１２５を非活性と
しておいてもよい。この場合、図の（２）の期間で、デ
ータの読み出し動作が行われており、このときの読み出
しデータは、正常でない可能性があるが、その読み出し
データは使わず、そのメモリセルに対してはその後デー
タを書き込むので差し支えない。または、本発明の第６
の実施例である図９に示すように、動作サイクルの最初
に、データ信号線１２ａ，／１２ａに対して、書き込み
データに対応する電圧を設定しておいてもよい。
動作は、メモリセルからデータを読み出すときに必要な
ものであり、データ書き込みの際には特に必要でない。
したがって、書き込み動作を行う場合には、本発明の第
５の実施例である図８に示すように、制御信号２９をロ
ウレベルとしたまま、ノイズ吸収手段１２５を非活性と
しておいてもよい。この場合、図の（２）の期間で、デ
ータの読み出し動作が行われており、このときの読み出
しデータは、正常でない可能性があるが、その読み出し
データは使わず、そのメモリセルに対してはその後デー
タを書き込むので差し支えない。または、本発明の第６
の実施例である図９に示すように、動作サイクルの最初
に、データ信号線１２ａ，／１２ａに対して、書き込み
データに対応する電圧を設定しておいてもよい。
【００７７】図１０は、図６のトランジスタとキャパシ
タとの接続節点の電圧を、データ信号線電圧変動抑制回
路プリチャージ制御信号線３０をゲートに接続したトラ
ンジスタによって、データ信号線電圧変動抑制回路プリ
チャージ電源線３１の電圧にプリセット可能にした形式
の回路である。これにより、接続節点の電圧を待機時に
設定しておくことができ、吸収可能なノイズ電圧の可変
性が増すことになる。図１１は図１０の回路を用いた本
発明の第７の実施例の動作タイミングチャートである。
図７の場合に加え、さらに信号線３０の制御動作が加わ
っている。
タとの接続節点の電圧を、データ信号線電圧変動抑制回
路プリチャージ制御信号線３０をゲートに接続したトラ
ンジスタによって、データ信号線電圧変動抑制回路プリ
チャージ電源線３１の電圧にプリセット可能にした形式
の回路である。これにより、接続節点の電圧を待機時に
設定しておくことができ、吸収可能なノイズ電圧の可変
性が増すことになる。図１１は図１０の回路を用いた本
発明の第７の実施例の動作タイミングチャートである。
図７の場合に加え、さらに信号線３０の制御動作が加わ
っている。
【００７８】図２，図５，図６，図１０で用いたキャパ
シタの代わりに、ダイオード素子を用いてもよい。図１
２（ａ），（ｂ）に上記ノイズ吸収手段１２５としてダ
イオードを用いる、本発明の第８の実施例の回路を示
す。
シタの代わりに、ダイオード素子を用いてもよい。図１
２（ａ），（ｂ）に上記ノイズ吸収手段１２５としてダ
イオードを用いる、本発明の第８の実施例の回路を示
す。
【００７９】さらに一般的には、図１３に示すように、
データ信号線１２ａ，ｂ、／１２ａ，ｂにデータ信号線
電圧変動抑制回路ゲート制御信号線２９ａ，ｂで制御さ
れ、定電圧源ないしは定電流源線３２ａ，ｂを接続し
て、前記ノイズを吸収する、本発明の第９の実施例の方
法がある。その動作タイミングチャートを図１４に示
す。図７の信号線２９などと同様に、定電圧源または定
電流源１２６ａ〜ｄを信号線２９ａ，ｂで制御する。
データ信号線１２ａ，ｂ、／１２ａ，ｂにデータ信号線
電圧変動抑制回路ゲート制御信号線２９ａ，ｂで制御さ
れ、定電圧源ないしは定電流源線３２ａ，ｂを接続し
て、前記ノイズを吸収する、本発明の第９の実施例の方
法がある。その動作タイミングチャートを図１４に示
す。図７の信号線２９などと同様に、定電圧源または定
電流源１２６ａ〜ｄを信号線２９ａ，ｂで制御する。
【００８０】また、本発明の第１０の実施例として図１
５に示すように、図１３の回路を用い、定電圧源または
定電流源１２６ａ〜ｄの活性化されている時間を、制御
信号２９ａのハイレベルの期間△ｔで調節することによ
り、ちょうどデータ信号線に出力されるノイズ電荷を吸
収するように設定することもできる。
５に示すように、図１３の回路を用い、定電圧源または
定電流源１２６ａ〜ｄの活性化されている時間を、制御
信号２９ａのハイレベルの期間△ｔで調節することによ
り、ちょうどデータ信号線に出力されるノイズ電荷を吸
収するように設定することもできる。
【００８１】図１６には、ＳＲＡＭ＋強誘電体型メモリ
セルに対して本発明を適用した、第１１の実施例を示
す。メモリセル内の節点１２，／１２に、図６と同様
に、トランジスタ１２２ａ，ｂとキャパシタ１２３ａ，
ｂとからなるノイズ吸収手段１２１を接続した例であ
る。ノイズ吸収手段１２１は、本発明の第１２の実施例
において図１７に示すような端子に接続してもよい。
セルに対して本発明を適用した、第１１の実施例を示
す。メモリセル内の節点１２，／１２に、図６と同様
に、トランジスタ１２２ａ，ｂとキャパシタ１２３ａ，
ｂとからなるノイズ吸収手段１２１を接続した例であ
る。ノイズ吸収手段１２１は、本発明の第１２の実施例
において図１７に示すような端子に接続してもよい。
【００８２】図１６または図１７の回路の動作タイミン
グチャート例を図１８に示す。図２９および図３０に説
明した、従来のＳＲＡＭ＋強誘電体型メモリセルの動作
に、ノイズ吸収手段１２１の制御信号端子２５，２６の
動作が加わる。この２５，２６の動作タイミングについ
ては、図７と同様である。
グチャート例を図１８に示す。図２９および図３０に説
明した、従来のＳＲＡＭ＋強誘電体型メモリセルの動作
に、ノイズ吸収手段１２１の制御信号端子２５，２６の
動作が加わる。この２５，２６の動作タイミングについ
ては、図７と同様である。
【００８３】ノイズ吸収手段１２１を各メモリセルごと
に接続するのでなく、本発明の第１３の実施例である図
１９に示すように、ＳＲＡＭとしてのデータ信号線１
９，／１９に接続することも可能である。こうすること
により、省面積化がはかれる。その動作タイミングチャ
ートを図２０に示す。強誘電体キャパシタ１０４，１０
５からフリップフロップ１０９にデータを読み出す際
に、ＳＲＡＭ部に対する選択信号線１８をハイレベルに
立ち上げ、かつデータ信号線容量値調節回路制御信号線
２５，データ信号線容量値調節回路内部キャパシタ端子
線２６とをこれまで説明してきたような動作をさせるこ
とにより、ノイズを吸収できる。
に接続するのでなく、本発明の第１３の実施例である図
１９に示すように、ＳＲＡＭとしてのデータ信号線１
９，／１９に接続することも可能である。こうすること
により、省面積化がはかれる。その動作タイミングチャ
ートを図２０に示す。強誘電体キャパシタ１０４，１０
５からフリップフロップ１０９にデータを読み出す際
に、ＳＲＡＭ部に対する選択信号線１８をハイレベルに
立ち上げ、かつデータ信号線容量値調節回路制御信号線
２５，データ信号線容量値調節回路内部キャパシタ端子
線２６とをこれまで説明してきたような動作をさせるこ
とにより、ノイズを吸収できる。
【００８４】以上説明してきた本発明の実施例では、メ
モリセルとして主に１Ｔ／１Ｃ型とＳＲＡＭ＋強誘電体
型のものを例にとって説明してきたが、本発明の適用は
それらのメモリセルに限るものではない。データを読み
出す時に強誘電体キャパシタの両電極間に電圧をかける
際、強誘電体キャパシタの両電極に接続される節点の電
圧変動が問題となるような動作方式をとる強誘電体メモ
リ装置全てに、本発明は上記の実施例と同様にして適用
可能である。また、以上に述べた各々の実施例同士を組
み合わせて本発明のメモリ装置を実現することも可能で
ある。
モリセルとして主に１Ｔ／１Ｃ型とＳＲＡＭ＋強誘電体
型のものを例にとって説明してきたが、本発明の適用は
それらのメモリセルに限るものではない。データを読み
出す時に強誘電体キャパシタの両電極間に電圧をかける
際、強誘電体キャパシタの両電極に接続される節点の電
圧変動が問題となるような動作方式をとる強誘電体メモ
リ装置全てに、本発明は上記の実施例と同様にして適用
可能である。また、以上に述べた各々の実施例同士を組
み合わせて本発明のメモリ装置を実現することも可能で
ある。
【００８５】
【発明の効果】本発明の強誘電体メモリ装置を用いるこ
とにより、データ読み出し時のデータ信号線の電圧変動
によって、強誘電体キャパシタの両電極間に抗電圧以上
の電圧がかからずに、十分な読み出し信号電圧を得るこ
とができない、という事態を回避でき、安定した強誘電
体メモリ装置動作を行うことができる。
とにより、データ読み出し時のデータ信号線の電圧変動
によって、強誘電体キャパシタの両電極間に抗電圧以上
の電圧がかからずに、十分な読み出し信号電圧を得るこ
とができない、という事態を回避でき、安定した強誘電
体メモリ装置動作を行うことができる。
【図１】本発明の第１の実施例である、データ信号線の
電圧変動抑制手段を付加した強誘電体メモリ装置の回路
図である。
電圧変動抑制手段を付加した強誘電体メモリ装置の回路
図である。
【図２】本発明の第２の実施例である、データ信号線に
カップリングキャパシタを接続した強誘電体メモリ装置
の回路図である。
カップリングキャパシタを接続した強誘電体メモリ装置
の回路図である。
【図３】図２の動作タイミングチャートである。
【図４】本発明の第３の実施例である、データ信号線に
カップリングキャパシタを接続した強誘電体メモリ装置
の回路図である。
カップリングキャパシタを接続した強誘電体メモリ装置
の回路図である。
【図５】図４の動作タイングチャートである。
【図６】本発明の第４の実施例である、データ信号線電
圧変動抑制回路として、トランジスタとキャパシタとを
組み合わせた回路を用いた強誘電体メモリ装置の回路図
である。
圧変動抑制回路として、トランジスタとキャパシタとを
組み合わせた回路を用いた強誘電体メモリ装置の回路図
である。
【図７】図６の回路を用いた強誘電体メモリ装置の動作
タイングチャートである。
タイングチャートである。
【図８】本発明の第５の実施例である、強誘電体メモリ
装置の動作タイングチャートである。
装置の動作タイングチャートである。
【図９】本発明の第６の実施例である、強誘電体メモリ
装置の動作タイングチャートである。
装置の動作タイングチャートである。
【図１０】本発明の第７の実施例である、図６のトラン
ジスタとキャパシタとを組み合わせた回路に、プリチャ
ージトランジスタを付加した回路を示す図である。
ジスタとキャパシタとを組み合わせた回路に、プリチャ
ージトランジスタを付加した回路を示す図である。
【図１１】図１０の回路を用いた強誘電体メモリ装置の
動作タイングチャートである。
動作タイングチャートである。
【図１２】本発明の第８の実施例である、データ信号線
電圧変動抑制回路として、トランジスタとダイオードと
を組み合わせた回路を用いた強誘電体メモリ装置の回路
図である。
電圧変動抑制回路として、トランジスタとダイオードと
を組み合わせた回路を用いた強誘電体メモリ装置の回路
図である。
【図１３】本発明の第９の実施例である、データ信号線
に定電圧源または定電流源を接続した強誘電体メモリ装
置の回路図である。
に定電圧源または定電流源を接続した強誘電体メモリ装
置の回路図である。
【図１４】図１３の動作タイミングタートである。
【図１５】本発明の第１０の実施例を示す図１３の動作
タイミングチャートである。
タイミングチャートである。
【図１６】本発明の第１１の実施例である、ＳＲＡＭ＋
強誘電体メモリ装置の回路図である。
強誘電体メモリ装置の回路図である。
【図１７】本発明の第１２の実施例である、ＳＲＡＭ＋
強誘電体メモリ装置の回路図である。
強誘電体メモリ装置の回路図である。
【図１８】図１６または図１７の動作タイミングチャー
トである。
トである。
【図１９】本発明の第１３の実施例である、ＳＲＡＭ＋
強誘電体メモリ装置の回路図である。
強誘電体メモリ装置の回路図である。
【図２０】図１９の動作タイミングチャートである。
【図２１】２つのトランジスタと２つの強誘電体キャパ
シタとからなるメモリセル回路例を示す図である。
シタとからなるメモリセル回路例を示す図である。
【図２２】図２１の強誘電体キャパシタの両電極間にか
かる電圧Ｖと自発分極電荷Ｑとの関係を示す図である。
かる電圧Ｖと自発分極電荷Ｑとの関係を示す図である。
【図２３】図２１のメモリセルを用いた強誘電体メモリ
装置のメモリセルアレイ回路例を示す図である。
装置のメモリセルアレイ回路例を示す図である。
【図２４】図２３の動作タイミングチャートである。
【図２５】１つのトランジスタと１つの強誘電体キャパ
シタとからなるメモリセル回路例を示す図である。
シタとからなるメモリセル回路例を示す図である。
【図２６】図２５の強誘電体キャパシタの両電極間にか
かる電圧Ｖと自発分極電荷Ｑとの関係を示す図である。
かる電圧Ｖと自発分極電荷Ｑとの関係を示す図である。
【図２７】図２５のメモリセルを用いた強誘電体メモリ
装置のメモリセルアレイ回路例を示す図である。
装置のメモリセルアレイ回路例を示す図である。
【図２８】図２７の動作タイミングチャートである。
【図２９】ＳＲＡＭと強誘電体キャパシタとからなるメ
モリセル回路例を示す図である。
モリセル回路例を示す図である。
【図３０】図２９の動作タイミングチャートである。
【図３１】プレート非駆動型強誘電体メモリ装置のメモ
リセルアレイ回路例を示す図である。
リセルアレイ回路例を示す図である。
【図３２】図３１の動作タイミングチャートである。
【図３３】データ信号線プリチャージ・バランス制御回
路例を示す図である。
路例を示す図である。
【図３４】プレート駆動型強誘電体メモリ装置におい
て、メモリセルからデータを読み出す時の、データ信号
線の電圧変動を示す図である。
て、メモリセルからデータを読み出す時の、データ信号
線の電圧変動を示す図である。
【図３５】プレート非駆動型強誘電体メモリ装置におい
て、メモリセルからデータを読み出す時の、データ信号
線の電圧変動を示す図である。
て、メモリセルからデータを読み出す時の、データ信号
線の電圧変動を示す図である。
【図３６】データ信号線寄生容量値および強誘電体キャ
パシタの常誘電体成分容量値と、強誘電体メモリ装置の
動作可能範囲との関係を示す図である。
パシタの常誘電体成分容量値と、強誘電体メモリ装置の
動作可能範囲との関係を示す図である。
１１，１１ａ，１１ｂ，１１ｃ 選択信号線 １２，１２ａ，１２ｂ，／１２，／１２ａ，／１２ｂ
データ信号線 １３，１３ａ，１３ｂ，１３ｃ プレート線 １４ データ信号線プリチャージ制御信号線 １５ データ信号線プリチャージ電源線 １６ センスアンプ制御信号線 １７ａ，１７ｂ リファレンスレベル発生回路制御信号
線 １８ ＳＲＡＭ＋強誘電体型メモリ装置において、ＳＲ
ＡＭ部に対する選択信号線 １９，／１９ ＳＲＡＭ＋強誘電体型メモリ装置におい
て、ＳＲＡＭ部に対するデータ信号線 ２０，２１ フリップフロップ電源線 ２２ データ信号線バランス制御信号線 ２３ メモリセル内部節点 ２４ データ信号線電圧変動抑制手段制御信号線 ２５，２５ａ，２５ｂ データ信号線容量値調節回路制
御信号線 ２６，２６ａ，２６ｂ データ信号線容量値調節回路内
部キャパシタ端子線 ２７ａ，２７ｂ データ信号線接続用トランスファゲー
ト制御信号線 ２８ａ，２８ｂ データ信号線電圧変動抑制回路制御信
号線 ２９ データ信号線電圧変動抑制回路ゲート制御信号線 ３０ データ信号線電圧変動抑制回路プリチャージ制御
信号線 ３１ データ信号線電圧変動抑制回路プリチャージ電源
線 ３２ａ，３２ｂ 定電圧源または定電流源用電源線 １０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１
０１ｅ，１０１ｆ 強誘電体メモリセル １０２，１０２ａ，１０３，１０３ａ メモリセルスイ
ッチングトランジスタ １０４，１０４ａ，１０５，１０５ａ 強誘電体キャパ
シタ １０６ａ，１０６ｂ データ信号線プリチャージ回路 １０７ａ，１０７ｂ センスアンプ回路 １０８ａ，１０８ｂ，１０８ｃ，１０８ｄ リファレン
スレベル発生回路 １０９ フリップフロップ １１０，１１１ フリップフロップを構成するＮチャネ
ル型トランジスタ １１２，１１３ フリップフロップを構成するＰチャネ
ル型トランジスタ １１４，１１５ メモリセル選択トランジスタ １１６，１１６ａ，１１６ｂ データ信号線プリチャー
ジ・バランス制御回路 １１７，１１８ データ信号線プリチャージ用トランジ
スタ １１９ データ信号線バランス用トランジスタ １２０ａ，１２０ｂ，１２０ｃ，１２０ｄ データ信号
線電圧変動抑制手段 １２１，１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ デ
ータ信号線容量値調節回路 １２２ａ トランジスタ １２３ａ キャパシタ １２４ａ，１２４ｂ，１２４ｃ，１２４ｄ，１２４ｅ，
１２４ｆ，１２４ｇ，１２４ｈ データ信号線接続用ト
ランスファゲート １２５ａ，１２５ｂ，１２５ｃ，１２５ｄ データ信号
線電圧変動抑制回路 １２６ａ，１２６ｂ，１２６ｃ，１２６ｄ 定電圧源ま
たは定電流源 Ｑ 強誘電体分極電荷量 Ｖ 電圧 Ｖｅ 強誘電体キャパシタ電極間にかかる電圧 Ｑ0 ，Ｑ1 強誘電体キャパシタから出力される電荷量 ＶＤＬ０ データ信号線電圧初期値 ＶＤＬ データ信号線電圧最終値 ＶＳ０ メモリセル内部節点電圧初期値 ＶＰＬ０ プレート線電圧初期値 ＶＰＬ プレート線電圧最終値 Ｑｉ メモリセルアレイ系の初期総電荷量 Ｑｆ メモリセルアレイ系の最終総電荷量 ＥＣ 強誘電体の抗電界 ＶＣ 強誘電体の抗電圧 Ｖｍ プレート線中間電圧設定値 ＶＳＩＧ メモリセルから読み出される信号電圧値 ＶＳＥ センスアンプが正常にデータ増幅可能な最小信
号電圧値 ＣＤ データ信号線寄生容量値 ＣＳ 強誘電体キャパシタの常誘電体成分容量値 ＶＣＣ 電源電圧 ＶＢＯＯＴ 電源電圧 ＧＮＤ 接地電圧
データ信号線 １３，１３ａ，１３ｂ，１３ｃ プレート線 １４ データ信号線プリチャージ制御信号線 １５ データ信号線プリチャージ電源線 １６ センスアンプ制御信号線 １７ａ，１７ｂ リファレンスレベル発生回路制御信号
線 １８ ＳＲＡＭ＋強誘電体型メモリ装置において、ＳＲ
ＡＭ部に対する選択信号線 １９，／１９ ＳＲＡＭ＋強誘電体型メモリ装置におい
て、ＳＲＡＭ部に対するデータ信号線 ２０，２１ フリップフロップ電源線 ２２ データ信号線バランス制御信号線 ２３ メモリセル内部節点 ２４ データ信号線電圧変動抑制手段制御信号線 ２５，２５ａ，２５ｂ データ信号線容量値調節回路制
御信号線 ２６，２６ａ，２６ｂ データ信号線容量値調節回路内
部キャパシタ端子線 ２７ａ，２７ｂ データ信号線接続用トランスファゲー
ト制御信号線 ２８ａ，２８ｂ データ信号線電圧変動抑制回路制御信
号線 ２９ データ信号線電圧変動抑制回路ゲート制御信号線 ３０ データ信号線電圧変動抑制回路プリチャージ制御
信号線 ３１ データ信号線電圧変動抑制回路プリチャージ電源
線 ３２ａ，３２ｂ 定電圧源または定電流源用電源線 １０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１
０１ｅ，１０１ｆ 強誘電体メモリセル １０２，１０２ａ，１０３，１０３ａ メモリセルスイ
ッチングトランジスタ １０４，１０４ａ，１０５，１０５ａ 強誘電体キャパ
シタ １０６ａ，１０６ｂ データ信号線プリチャージ回路 １０７ａ，１０７ｂ センスアンプ回路 １０８ａ，１０８ｂ，１０８ｃ，１０８ｄ リファレン
スレベル発生回路 １０９ フリップフロップ １１０，１１１ フリップフロップを構成するＮチャネ
ル型トランジスタ １１２，１１３ フリップフロップを構成するＰチャネ
ル型トランジスタ １１４，１１５ メモリセル選択トランジスタ １１６，１１６ａ，１１６ｂ データ信号線プリチャー
ジ・バランス制御回路 １１７，１１８ データ信号線プリチャージ用トランジ
スタ １１９ データ信号線バランス用トランジスタ １２０ａ，１２０ｂ，１２０ｃ，１２０ｄ データ信号
線電圧変動抑制手段 １２１，１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ デ
ータ信号線容量値調節回路 １２２ａ トランジスタ １２３ａ キャパシタ １２４ａ，１２４ｂ，１２４ｃ，１２４ｄ，１２４ｅ，
１２４ｆ，１２４ｇ，１２４ｈ データ信号線接続用ト
ランスファゲート １２５ａ，１２５ｂ，１２５ｃ，１２５ｄ データ信号
線電圧変動抑制回路 １２６ａ，１２６ｂ，１２６ｃ，１２６ｄ 定電圧源ま
たは定電流源 Ｑ 強誘電体分極電荷量 Ｖ 電圧 Ｖｅ 強誘電体キャパシタ電極間にかかる電圧 Ｑ0 ，Ｑ1 強誘電体キャパシタから出力される電荷量 ＶＤＬ０ データ信号線電圧初期値 ＶＤＬ データ信号線電圧最終値 ＶＳ０ メモリセル内部節点電圧初期値 ＶＰＬ０ プレート線電圧初期値 ＶＰＬ プレート線電圧最終値 Ｑｉ メモリセルアレイ系の初期総電荷量 Ｑｆ メモリセルアレイ系の最終総電荷量 ＥＣ 強誘電体の抗電界 ＶＣ 強誘電体の抗電圧 Ｖｍ プレート線中間電圧設定値 ＶＳＩＧ メモリセルから読み出される信号電圧値 ＶＳＥ センスアンプが正常にデータ増幅可能な最小信
号電圧値 ＣＤ データ信号線寄生容量値 ＣＳ 強誘電体キャパシタの常誘電体成分容量値 ＶＣＣ 電源電圧 ＶＢＯＯＴ 電源電圧 ＧＮＤ 接地電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高田 正日出 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平８−185694（ＪＰ，Ａ) 特開 平８−185697（ＪＰ，Ａ)
Claims (23)
- 【請求項１】強誘電体材料を用いた強誘電体キャパシ
タ、データの入出力を行うデータ信号線、アドレス信号
に対応して選択される選択信号線、前記強誘電体キャパ
シタと前記データ信号線との間に設けられ、かつ前記選
択信号線により選択制御されるスイッチ手段とからな
り、前記強誘電体キャパシタの分極状態を記憶データに
対応させ、前記強誘電体キャパシタの両電極間にゼロで
ない第１の電圧をかけたときに、前記強誘電体キャパシ
タと前記データ信号線との間に流れる電流が前記強誘電
体キャパシタの分極の状態により異なることを利用し、
前記電流の前記記憶データによる差異を検知する、ない
しは前記電流の差異により前記データ信号線上に現れる
電圧の差異を検知することで、記憶されていたデータの
読み出しを行うメモリセル、前記複数のメモリセルが接
続された前記データ信号線を、前記記憶されていたデー
タによる電流の差異を検知する回路である電流型センス
アンプまたは前記電圧の差異を検知する回路である電圧
型センスアンプに入力した単位メモリセルアレイ、前記
単位メモリセルアレイを複数配列したメモリセルアレイ
を有し、 前記選択信号線を、前記メモリセルが選択状態となる第
２の電圧に設定し、前記メモリセルからデータをデータ
信号線上に読み出す際に、前記強誘電体キャパシタの分
極による電流以外の要因によって前記データ信号線に対
して流れ込む電荷を吸収する手段を具備し、前記強誘電
体キャパシタの両電極間に前記強誘電体キャパシタの抗
電界以上の電界をかけることを特徴とする強誘電体メモ
リ装置。 - 【請求項２】前記メモリセルが、１つ以上の強誘電体キ
ャパシタと１つ以上のトランジスタとからなることを特
徴とする請求項１記載の強誘電体メモリ装置。 - 【請求項３】前記メモリセルが、１つの強誘電体キャパ
シタと１つのトランジスタとからなり、前記強誘電体キ
ャパシタの第１および第２の端子を、それぞれ前記トラ
ンジスタのソース端子およびプレート線に接続し、前記
トランジスタのドレイン端子をデータ信号線に接続し、
前記トランジスタのゲート端子を選択信号線に接続した
ことを特徴とする請求項２記載の強誘電体メモリ装置。 - 【請求項４】前記メモリセルが、２つの強誘電体キャパ
シタと２つのトランジスタとからなり、第１の強誘電体
キャパシタの第１および第２の端子を、それぞれ第１の
トランジスタのソース端子およびプレート線に接続し、
前記第１のトランジスタのドレイン端子を第１のデータ
信号線に、ゲート端子を選択信号線にそれぞれ接続し、
第２の強誘電体キャパシタの第１および第２の端子を、
それぞれ第２のトランジスタのソース端子およびプレー
ト線に接続し、前記第２のトランジスタのドレイン端子
を第２のデータ信号線に、ゲート端子を選択信号線にそ
れぞれ接続したことを特徴とする請求項２記載の強誘電
体メモリ装置。 - 【請求項５】前記メモリセルが、１つの強誘電体キャパ
シタと２つのトランジスタとからなり、前記強誘電体キ
ャパシタの第１および第２の端子を、それぞれ第１およ
び第２のトランジスタのソース端子に接続し、前記第１
のトランジスタのドレイン端子を第１のデータ信号線
に、ゲート端子を選択信号線にそれぞれ接続し、前記第
２のトランジスタのドレイン端子を第２のデータ信号線
に、ゲート端子を選択信号線にそれぞれ接続したことを
特徴とする請求項２記載の強誘電体メモリ装置。 - 【請求項６】前記メモリセルが、複数のトランジスタま
たは複数のトランジスタと受動素子との組み合わせでな
るフリップフロップ回路と、１つまたは複数の強誘電体
キャパシタとからなることを特徴とする請求項１記載の
強誘電体メモリ装置。 - 【請求項７】前記メモリセルが、複数のトランジスタま
たは複数のトランジスタと受動素子との組み合わせでな
るフリップフロップ回路と、２つの強誘電体キャパシタ
とからなり、前記フリップフロップ回路の２つの端子で
あるデータ信号線を、前記電流型センスアンプないしは
電圧型センスアンプへつながる信号線対にそれぞれ第
１，第２のトランスファゲートを介して接続し、前記デ
ータ信号線をそれぞれ第３，第４のトランスファゲート
を介して前記２つの強誘電体キャパシタのそれぞれの第
１の端子と接続し、前記第１，第２のトランスファゲー
トのゲート制御信号端子を選択信号線に接続し、前記第
３，第４のトランスファゲートのゲート制御信号端子を
制御信号線に接続し、前記２つの強誘電体キャパシタの
それぞれの第２の端子をプレート線に接続したことを特
徴とする請求項６記載の強誘電体メモリ装置。 - 【請求項８】請求項１〜７のいずれかに記載の強誘電体
メモリ装置の動作を制御する方法において、前記強誘電
体キャパシタに記憶されているデータを読み出す際に、
データ信号線の電圧を第３の電圧に設定し、プレート線
の電圧を、データ読み出し動作前の電圧である第４の電
圧から、第３の電圧と異なる第５の電圧に駆動し、選択
信号線の電圧をメモリセルが選択状態となる第２の電圧
に設定して、強誘電体キャパシタの第１と第２の端子間
に電圧差を生じさせることにより、前記データ信号線上
に、前記メモリセルが記憶しているデータに対応する信
号を出力させることを特徴とする強誘電体メモリ装置の
動作制御方法。 - 【請求項９】請求項１〜７のいずれかに記載の強誘電体
メモリ装置の動作を制御する方法において、前記メモリ
セルに記憶されているデータを読み出す際に、データ信
号線の電圧を第３の電圧に設定し、プレート線の電圧を
一定電圧でありかつ第３の電圧と異なる第６の電圧に設
定し、選択信号線の電圧を前記メモリセルが選択状態と
なる第２の電圧に設定して、強誘電体キャパシタの第１
と第２の端子間に電圧差を生じさせることにより、前記
データ信号線上に、前記メモリセルが記憶しているデー
タに対応する信号を出力させることを特徴とする強誘電
体メモリ装置の動作制御方法。 - 【請求項１０】前記データ信号線に、キャパシタの第１
の端子を接続し、前記キャパシタの第２の端子を制御信
号線に接続し、前記メモリセルからデータを読み出す時
に、前記制御信号線を駆動することにより、データ読み
出し時のデータ信号線電圧変動を抑制し、前記強誘電体
キャパシタの両電極間に抗電界以上の電界をかけること
を特徴とする請求項８または９記載の強誘電体メモリ装
置の動作制御方法。 - 【請求項１１】前記制御信号線を、前記プレート線と逆
の電圧方向に駆動することを特徴とする請求項１０記載
の強誘電体メモリ装置の動作制御方法。 - 【請求項１２】前記制御信号線を、前記第５の電圧から
前記第４の電圧に駆動することを特徴とする請求項１０
記載の強誘電体メモリ装置の動作制御方法。 - 【請求項１３】前記キャパシタとして、１つまたは複数
の前記強誘電体キャパシタを用いることを特徴とする請
求項１０記載の強誘電体メモリ装置の動作制御方法。 - 【請求項１４】前記データ信号線に、第１の制御信号線
により選択制御されるスイッチ手段にキャパシタの第１
の端子を接続した回路を接続し、前記キャパシタの第２
の端子を第２の制御信号線に接続し、前記メモリセルか
らデータを読み出す時に、前記第１の制御信号を前記ス
イッチ手段が選択状態となる電圧に設定し、前記第２の
制御信号線を駆動することにより、データ読み出し時の
データ信号線電圧変動を抑制し、前記強誘電体キャパシ
タの両電極間に抗電界以上の電界をかけることを特徴と
する請求項８または９記載の強誘電体メモリ装置の動作
制御方法。 - 【請求項１５】前記第２の制御信号線を、前記プレート
線と逆の電圧方向に駆動することをを特徴とする請求項
１４記載の強誘電体メモリ装置の動作制御方法。 - 【請求項１６】前記第２の制御信号線を、前記第５の電
圧から前記第４の電圧に駆動することを特徴とする請求
項１４記載の強誘電体メモリ装置の動作制御方法。 - 【請求項１７】前記キャパシタとして、１つまたは複数
の前記強誘電体キャパシタを用いることを特徴とする請
求項１４記載の強誘電体メモリ装置の動作制御方法。 - 【請求項１８】前記スイッチ手段にキャパシタの第１の
端子を接続した回路として、１つまたは複数の前記メモ
リセルを用いることを特徴とする請求項１４記載の強誘
電体メモリ装置の動作制御方法。 - 【請求項１９】前記データ信号線に、第１の制御信号線
により選択制御されるスイッチ手段にキャパシタの第１
の端子を接続した回路を接続し、前記キャパシタの第２
の端子を、一定電圧である第７の電圧に保たれた第２の
制御信号線に接続し、前記メモリセルからデータを読み
出す時に、前記第１の制御信号を前記スイッチ手段が選
択状態となる電圧に設定し、前記データ信号線から前記
スイッチ手段と前記キャパシタの第１の端子を接続した
節点に電流を流し込む、または前記スイッチ手段と前記
キャパシタの第１の端子を接続した節点から前記データ
信号線へ電流を流し込むことで、データ読み出し時のデ
ータ信号線電圧変動を抑制し、前記強誘電体キャパシタ
の両電極間に抗電界以上の電界をかけることを特徴とす
る請求項８または９記載の強誘電体メモリ装置の動作制
御方法。 - 【請求項２０】前記キャパシタとして、１つまたは複数
の前記強誘電体キャパシタを用いることを特徴とする請
求項１９記載の強誘電体メモリ装置の動作制御方法。 - 【請求項２１】前記スイッチ手段にキャパシタの第１の
端子を接続した回路として、１つまたは複数の前記メモ
リセルを用いることを特徴とする請求項１９記載の強誘
電体メモリ装置の動作制御方法。 - 【請求項２２】前記データ信号線に、制御信号線により
選択制御されるスイッチ手段に定電流源または定電圧源
を接続し、前記メモリセルからデータを読み出す時に、
前記スイッチ手段を選択状態に設定することによってデ
ータ信号線電圧変動を抑制し、前記強誘電体キャパシタ
の両電極間に抗電界以上の電界をかけることを特徴とす
る請求項８または９記載の強誘電体メモリ装置の動作制
御方法。 - 【請求項２３】選択されたメモリセルからデータを読み
出した後、電流型センスアンプまたは電圧型センスアン
プを活性化して、前記読み出したデータの増幅動作を行
う前ないしは増幅動作を行っている間ないしは増幅動作
完了後に、前記スイッチ手段を非選択状態とし、複数の
データ信号線同士を非接続状態とすることを特徴とする
請求項２２記載の強誘電体メモリ装置の動作制御方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000063A JP2748873B2 (ja) | 1995-01-04 | 1995-01-04 | 強誘電体メモリ装置およびその動作制御方法 |
| TW084114117A TW305997B (ja) | 1995-01-04 | 1995-12-29 | |
| EP96100076A EP0721190B1 (en) | 1995-01-04 | 1996-01-04 | Ferroelectric memory and method for controlling operation of the same |
| DE69620654T DE69620654T2 (de) | 1995-01-04 | 1996-01-04 | Ferroelektrischer Speicher und Verfahren für seine Betriebswirkung |
| KR1019960000022A KR100237267B1 (ko) | 1995-01-04 | 1996-01-04 | 강유전체 메모리 장치 및 그 동작 제어 방법 |
| US08/582,619 US5610852A (en) | 1995-01-04 | 1996-01-04 | Ferroelectric memory and method for controlling operation of the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000063A JP2748873B2 (ja) | 1995-01-04 | 1995-01-04 | 強誘電体メモリ装置およびその動作制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08185693A JPH08185693A (ja) | 1996-07-16 |
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