JPH097376A

JPH097376A - 強誘電体メモリ

Info

Publication number: JPH097376A
Application number: JP7152946A
Authority: JP
Inventors: Miki Takeuchi; 幹竹内; Keiko Kushida; 恵子櫛田; Toru Kaga; 徹加賀; Masahiro Shigeniwa; 昌弘茂庭; Yoshinobu Nakagome; 儀延中込
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-06-20
Filing date: 1995-06-20
Publication date: 1997-01-10
Anticipated expiration: 2019-10-13
Also published as: JP3576271B2

Abstract

(57)【要約】【目的】本発明は、低電圧動作に適した高集積の不揮
発性強誘電体メモリを提供するものである。【構成】メモリセルに強誘電体キャパシタを有する強
誘電体メモリにおいて、強誘電体キャパシタの分極を検
知し情報読み出す際のデータ線プリチャージ電位Ｖｈｐ
を、プレート電位ＶｐとＶｈｐとの差の絶対値が、Ｖｐ
とＶｃｃ（またはＶｓｓ）との差の絶対値より大きくな
るように設定する。ここで、Ｖｃｃは、ハイレベルのデ
ータを再書き込みする際の電位であり、Ｖｓｓは、ロウ
レベルのデータを再書き込みする際の電位である。【効果】Ｖｃｃを小さくして消費電力を小さくする一
方、情報読み出し時に強誘電体キャパシタに印加される
電圧を大きく設定出来、分極反転により発生する信号量
を安定して確保できる。特に、強誘電体膜の比誘電率が
大きい場合に上記印加電圧が減少しても、分極反転を誘
起し信号を発生することが出来る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電体を用いた不揮
発性半導体メモリに係わり、特に低電圧動作に好適なメ
モリのアレー構成及びその動作方法に関するものであ
る。

【０００２】

【従来の技術】強誘電体を用いたメモリ、フェロ・エレ
クトリック・ランダム・アクセス・メモリ（ＦＥＲＡ
Ｍ）は、強誘電体の分極方向で記憶を行う不揮発メモリ
である。強誘電体メモリは、たとえば１つの強誘電体キ
ャパシタと１つのスイッチングトランジスタとでメモリ
セルを構成することが出来る。記憶情報の読み出しは、
強誘電体キャパシタの分極方向を一方向に揃えることに
より、分極が反転したか否かを判定して行なう。この
際、強誘電体キャパシタの一方のノードに接続するプレ
ート線を電位変動させて読出す方法と、Ｖｃｃ／２（Ｖ
ｃｃは電源電圧）の電位に固定して読出す方法とが提案
されている。後者の例は、たとえば特開平３−２８３１
７６号公報に記載されている。すなわち、図１６に示す
アレーにおいて、データ線をＶｃｃにプリチャージした
後、ワード線をオンする。プレート電位はＶｃｃ／２な
ので、強誘電体キャパシタの分極方向は一方向に揃う。
この時、分極が反転したか否かにより、フローティング
状態にあるデータ線の電位が異なる。これを検知して、
一方向に揃う前の分極方向を知り、情報を読出す。

【０００３】

【発明が解決しようとする課題】上記読み出し方法で
は、強誘電体キャパシタにＶｃｃ／２−Ｖｃｃ＝−Ｖｃ
ｃ／２の電圧を印加することにより、分極が一方向に揃
うと暗黙に仮定されていた。ところが、分極を反転させ
るには、一般に一定値以上の電界Ｅｃを印加することが
必要であるが、弱い電界では、分極反転量が強誘電体キ
ャパシタごとに大きくばらつき、安定した読み出し動作
およびそのための設計が困難となる点にまったく注意が
払われていなかった。特に、強誘電体メモリを低電圧で
動作させようとすると、Ｅｃが比較的大きな強誘電体材
料、たとえば特定の混晶比でのＰＺＴ（Ｐｂ，Ｚｒ，Ｔ
ｉ，Ｏからなる）などで、この問題が顕著となる。

【０００４】また、強誘電体膜は、ＰＺＴに代表される
ように、一般に高い比誘電率を有している。このこと
が、読み出し動作時に強誘電体キャパシタに印加される
電圧を、実際にはＶｃｃ／２−Ｖｃｃよりもかなり小さ
くしてしまい、状況をさらに悪化させるという点にもま
ったく注意が払われていなかった。

【０００５】例えば、図１７は図１６のアレー構成にお
いて、分極方向読み出し動作時のデータ線電位の変化を
示すものである。該図に示すように、分極方向読み出し
のために強誘電体キャパシタに印加される電圧は、Ｖｃ
ｃ／２−Ｖｃｃよりかなり小さくなる。すなわち、図５
（ａ）はデータ線をＶｃｃにプリチャージした場合のワ
ード線活性化後のキャパシタノードの電位変化を示す波
形であり、図５（ａ）において、ワード線活性化により
分極方向が反転しない’０’信号の場合、電荷分割によ
りデータ線電位はＶｃｃから(Vcc-Vcc/2)・Cs/(Cd+Cs)だ
け下がった電位となる。ここで、Ｃｓとは分極反転しな
い電位関係での強誘電体キャパシタの容量値であり、Ｃ
ｄとはデータ線の容量値である。強誘電体は、たとえば
ＰＺＴのようにその比誘電率が一般に大きく、Ｖｃｃか
らの上記下降量が大きくなる。この結果、強誘電体キャ
パシタに印加される電圧は（プレートはＶｃｃ／２）、
(Vcc-Vcc/2)・Cd/(Cd+Cs)であり、これはＶｃｃ−Ｖｃｃ
／２よりかなり小さくなってしまう。この電圧が、分極
開始電圧と同等か小さい場合、’１’信号においても分
極反転が起こらず、’１’及び’０’信号の電圧差が生
じない。

【０００６】本発明の目的は、低電圧動作に適した高集
積の不揮発性強誘電体メモリを提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の強誘電体メモリでは、メモリセルの強誘電
体キャパシタの分極方向として保持された情報を読み出
す際、データ線のプリチャージ電位をＶｃｃより高い電
位Ｖｈｐ（図１）、あるいはＶｓｓ（接地電位）より低
い電位Ｖｌｐ（図７）とした。

【０００８】上記目的を達成するために、本発明の別の
強誘電体メモリでは、データ線のプリチャージ電位をＶ
ｃｃとし、データ線の電位を昇圧するための強誘電体キ
ャパシタを設けた（第８図）。

【０００９】上記目的を達成するために、本発明の別の
強誘電体メモリでは、データ線のプリチャージ電位をＶ
ｃｃ（またはＶｓｓ）とするとともにプレート電位を制
御する手段を設け、メモリセルの強誘電体キャパシタの
分極方向として保持された情報を読み出す際、メモリセ
ルの強誘電体キャパシタのプレート電位をＶｓｓ（また
はＶｃｃ）とする読み出し方法を採用した（第１２
図）。

【００１０】

【作用】メモリセルの強誘電体キャパシタの分極方向と
して保持された情報を読み出す際、データ線のプリチャ
ージ電位をＶｃｃより高い電位Ｖｈｐ、あるいはＶｓｓ
（接地電位）より低い電位Ｖｌｐとすることにより、電
荷分割が起こっても強誘電体キャパシタに印加される電
圧は１／２Ｖｃｃ程度に保てるので分極が十分行われ
る。すなわち、読み出し動作時に強誘電体キャパシタに
十分な電圧を印加することができるので、電源電圧が低
い場合でも安定した読み出し動作が行われる。

【００１１】メモリセルの強誘電体キャパシタの分極方
向として保持された情報を読み出す際、データ線のプリ
チャージ電位をＶｃｃとし、データ線の電位を昇圧する
ための強誘電体キャパシタによりデータ線の電位をＶｃ
ｃより高い電圧に昇圧する。これにより、電荷分割が起
こっても強誘電体キャパシタに印加される電圧は１／２
Ｖｃｃ程度に保てるので分極が十分行われる。すなわ
ち、読み出し動作時に強誘電体キャパシタに十分な電圧
を印加することができるので、電源電圧が低い場合でも
安定した読み出し動作が行われる。

【００１２】メモリセルの強誘電体キャパシタの分極方
向として保持された情報を読み出す際、メモリセルの強
誘電体キャパシタのプレート電位をＶｓｓ（またはＶｃ
ｃ）とすることにより、電荷分割が起こっても強誘電体
キャパシタに印加される電圧は１／２Ｖｃｃ程度に保て
るので分極が十分行われる。読み出し動作時に強誘電体
キャパシタに十分な電圧を印加することができるので、
電源電圧が低い場合でも安定した読み出し動作が行われ
る。

【００１３】

【実施例】図１（ａ）は、強誘電体メモリアレー構成を
示す、本発明の一実施例である。アレー構成は、ＤＲＡ
Ｍのそれに類似している。メモリセルは少なくとも１つ
の強誘電体キャパシタと１つのスイッチングトランジス
タとからなる。ここでは、ＤＲＡＭ類似の２つのセルで
１ビット記憶単位を構成している。プレートはたとえば
Ｖｃｃ／２に固定される。強誘電体キャパシタの分極が
待機時に意図せず反転するのを防ぐために、ノードＳＮ
１（ｉ，ｊ）、ＳＮ１（ｉ，ｊ）ＢなどをＶｃｃ／２付
近に保持する手段、たとえば一端をＳＮ１（ｉ，ｊ）
に、他端をＶｃｃ／２電位に接続する高抵抗などが設け
られる（図示せず）。データ線対をＶｃｃより高い電位
Ｖｈｐにプリチャージするためのプリチャージ回路ＰＣ
ＶＨ１（ｊ）などが設けられる。データ線プリチャージ
レベルがＶｃｃより高いことに対応して、センスアンプ
ＮＳＡ１（ｊ）などはｎチャネルトランジスタで構成さ
れる。センスアンプの駆動線ＳＡＮ１は、非活性時には
Ｖｈｐに設定され、活性時にはＶｓｓに設定される。セ
ンスアンプで増幅された情報は、Ｙ選択線ＹＳ１（ｊ）
などにより選択され入出力線対ＩＯ１、ＩＯ１Ｂに送ら
れる。

【００１４】図１（ｂ）は、図１（ａ）のアレーにおけ
る別のセンス回路構成例を示す、本発明の一実施例であ
る。（ａ）において、センス回路動作時にｎチャネルト
ランジスタのソース電位をＶｈｐからＶｓｓに高速に変
化させると、増幅後の相補データ線の電位は、一方がＶ
ｓｓに、他方がＶｓｓより高いがＶｈｐより低い電位と
なる。後者の電位を確定させるため、（ｂ）においては
リストア回路ＲＳＣ１（ｊ）などが設けられている。本
回路を設けることにより、センス回路が高速に動作し高
電位側のデータ線電位が低下した場合でも、データ線に
一定の高電位を再び与え、再書き込みするための電圧を
確実に強誘電体キャパシタに印加することができる。

【００１５】図２は、図１（ｂ）のリストア回路ＲＳＣ
１（ｊ）などの具体例を示すものである。図２（ａ）に
おいては、センス回路による増幅後に、信号線Φｃに正
のパルスを与える。データ線がＶｓｓであった場合に
は、ノードＮ１（ｊ）の電位は昇圧されず、データ線電
位は変化しない。一方、データ線が高電位であった場合
には、Ｎ１（ｊ）の電位が昇圧され、データ線にＶｃｃ
の電位が与えられる。図２（ｂ）においては、ｐチャネ
ルトランジスタで構成されるＲＳＣ１（ｊ）のソース電
位をＶｓｓからＶｃｃに変化させる。この結果、相補デ
ータ線対のうちＶｓｓでない方へ、Ｖｃｃの電位が与え
られる。

【００１６】図３は、図１のプリチャージ回路ＰＣＶＨ
１（ｊ）の具体的回路例を示すものである。高電位Ｖｈ
ｐを高速にプリチャージするために、ｐチャネルトラン
ジスタで構成されている。

【００１７】図４は、図１のアレーにおける読み出し動
作を示す、本発明の動作波形である。例として、図１
（ｂ）のセンス回路で、ＲＳＣ１（ｊ）として図２
（ｂ）の回路を適用し、プリチャージ回路ＰＣＶＨ１
（ｊ）として図３の回路を適用した場合について説明す
る。まず、ＰＣＬ１バーがハイレベルとなりデータ線対
はＶｈｐのフローティング状態となる。ワード線たとえ
ばＷＬ１（ｉ）を活性化すると、データ線電位はプリチ
ャージレベルＶｈｐとキャパシタノードたとえばＳＮ１
（ｉ，ｊ）の電位Ｖｃｃ／２との中間値となる。強誘電
体キャパシタの分極方向はプレート側をロウレベルとし
た方向に揃うが、ワード線活性化前の強誘電体キャパシ
タの方向に依存して、分極が反転する場合と反転しない
場合とがある。分極が反転する場合には、強誘電体キャ
パシタの実効的な容量が大きくなり、ワード線活性化後
のデータ線電位は分極非反転の場合よりＶｃｃ／２に近
づく。この理由により、一対のキャパシタの分極方向を
反対に設定しておけば、データ線対に電位差が生じる。
ここでＳＡＰ１、ＳＡＮ１を駆動しセンスアンプを活性
化することにより、記憶情報に対応してデータ線電位が
ＶｃｃまたはＶｓｓに増幅される。この時、一方向に揃
った一対のキャパシタの分極方向は、再び記憶情報に対
応して反対方向に設定される。ワード線、センスアンプ
を順次非活性として読み出し動作を終了する。なお、上
述した、キャパシタノードＳＮ（ｉ，ｊ）などに接続す
る手段、たとえば他端をＶｃｃ／２電位とする高抵抗の
作用により、キャパシタノードの電位は読み出し動作終
了後、Ｖｃｃ／２にゆるやかに近づいていく。

【００１８】図１から図４で説明した本発明の実施例に
よれば、データ線プリチャージ電位をＶｃｃより高くし
た効果として、情報読み出し時に強誘電体キャパシタに
十分な電圧を印加することが可能となり、特に低電圧動
作時にも安定して読み出し動作の行われる強誘電体メモ
リが得られる。

【００１９】図５（ｂ）は、本発明の実施例のワード線
活性化後のキャパシタノードＳＮ１（ｉ，ｊ）の電位変
化を示す波形である。図５（ｂ）は本発明の実施例に示
すようにＶｃｃより高いＶｈｐにプリチャージした場合
である。図５（ｂ）により、図１から図４に示した本実
施例の効果をより詳細に説明する。図５（ｂ）において
は、ワード線活性化により分極方向が反転しない’０’
信号の場合、(Vhp-Vcc/2)・Cd/(Cd+Cs)の電圧が印加され
る。すなわち、印加電圧をＶｃｃプリチャージの場合の
(Vhp-Vcc/2)/(Vcc-Vcc/2)倍にすることができる。この
電圧で分極反転が十分起きるようにＶｈｐを設定すれ
ば、’１’および’０’信号の電圧差を発生させ、これ
をセンスアンプで検知、増幅することが可能となる。本
発明の実施例によれば、データ線プリチャージ電位をＶ
ｃｃより高く設定した効果として、ワード線活性化後
に、強誘電体膜の比誘電率が高いことに起因してデータ
線電位が大きく降下した場合でも、強誘電体キャパシタ
に十分な電圧を印加することが出来る。この結果、一対
のキャパシタの一方の分極を反転させ、データ線に信号
電位を発生させることができる。すなわち、本発明の実
施例によれば、特に低電圧動作時においても安定して動
作する強誘電体メモリが得られる効果がある。

【００２０】図１８は、実際の強誘電体キャパシタの電
圧−電荷特性に基づいて、図５で説明した効果を具体的
に示すものである。強誘電体キャパシタの特性例とし
て、アプライド・フィジックス・レター第６４巻１５８
９頁図１(Appl.Phys.Lett.,vol.64,p.1589,Fig.1)に示
された、Pb-La-Zr-Ti-Oに対する測定結果を引用する
が、他の材料についても以下に述べるのと同様な結果が
得られる。強誘電体キャパシタの特性として、横軸にデ
ータ線電圧とプレート電圧との差を、縦軸にキャパシタ
の電荷量を取ったときのヒステリシス曲線を示す。ここ
では、実際のメモリとしての妥当な値、すなわち膜厚
０．２μｍ、面積１０μｍを仮定して、データを改変
している。図１８（ａ）は、図５（ａ）に対応して、デ
ータ線を５Ｖにプリチャージした場合の信号量を示すも
のである。ここで、電源電圧は５Ｖ、データ線容量２５
０ｆＦである。ワード線をオンした後のデータ線電位と
プレート電圧との差は、図１８（ａ）中の白丸の横軸の
値となる。２つの白丸の横軸の値の差が、’１’およ
び’０’信号の電圧差となるが、図１８（ａ）ではほと
んど０である。一方、図１８（ｂ）は、図５（ｂ）に対
応して、データ線を７．５Ｖ（電源電圧５Ｖの１．５
倍）にプリチャージした場合の信号量を示すものであ
る。’１’および’０’信号の電圧差は２００ｍＶ以上
であり、センスアンプで十分検知可能な値である。この
ように、データ線のプリチャージ電位を昇圧する本発明
の実施例によれば、安定して動作する強誘電体メモリが
得られる。

【００２１】図６は、図１から５で説明した本発明の強
誘電体メモリアレー方式を、メモリチップに適用したと
きの、周辺回路の動作電圧との関係を示す本発明の実施
例である。データ線のプリチャージ電圧Ｖｈｐに対し
て、周辺回路はそれより低い電圧Ｖｃｃで動作する。図
６（ａ）においては、チップに供給される外部電圧Ｖｃ
ｃに対して、データ線のプリチャージ電圧Ｖｈｐを発生
するための昇圧回路が設けられる。昇圧回路は、ＤＲＡ
Ｍにおけるワード線電圧を発生する昇圧回路と同様な回
路を用いることができる。周辺回路は、外部電圧Ｖｃｃ
がそのまま用いられる。場合によっては、Ｖｃｃを降圧
して用いても良い。図６（ｂ）においては、外部電圧Ｖ
ｈｐが供給され、これがそのままデータ線のプリチャー
ジ電圧となる。周辺回路は、これを降圧した電圧Ｖｃｃ
で動作する。本発明の実施例によれば、メモリアレーに
対しては、強誘電体キャパシタが分極反転を起こすに十
分な高電圧Ｖｈｐを供給するので、安定した情報読み出
し動作を行うことができる一方、周辺回路に対しては、
Ｖｈｐより低い電圧Ｖｃｃで動作させるので消費電力を
低減する効果が得られる。

【００２２】図７は、強誘電体メモリアレー構成を示
す、本発明の一実施例である。データ線のプリチャージ
電位をＶｓｓより低いＶｌｐとすることに特長がある。
センス回路はｐチャネルトランジスタで構成できるが、
図２（ｂ）の場合と同様に、ｎチャネルトランジスタに
よるリストア回路が合わせて設けられている。またプリ
チャージ回路ＰＣＶＬ１（ｊ）などはｎチャネルトラン
ジスタで構成されている。ＶｌｐとＶｓｓとの差の絶対
値は、ｎチャネルトランジスタのしきい電圧Ｖｔｈｎと
同等かそれより小さい。これは、ＰＣＬ１およびＷＬｉ
が０Ｖの時、各ｎチャネルトランジスタがオフ状態にな
るようにするためである。動作方法は、図４と同様であ
る。本発明の実施例によれば、図１から５で説明したの
と同様な効果が得られる。また、データ線を高く昇圧す
る必要が無いので、消費電流がより小さく、また動作速
度がより向上する。

【００２３】図８は、強誘電体メモリアレー構成を示
す、本発明の一実施例である。データ線の昇圧を、強誘
電体キャパシタを介して駆動線ＰＭＰ１によりおこな
う。

【００２４】図９は、図８のアレーにおける読み出し動
作波形である。ＰＣＬ１バー信号によりデータ線をＶｃ
ｃのフローティング状態にした後、ＰＭＰ１をＶｓｓか
らＶｃｃに昇圧する。これに伴って、データ線電位は、
Ｖｃｃより高い電位に昇圧される。この後は、図４と同
様な手順で読み出し動作を行なう。本発明の実施例によ
れば、図１から５で説明したのと同様な効果が得られ
る。また、データ線にＶｈｐ電位を供給するための昇圧
回路が不要となる利点がある。また、昇圧用キャパシタ
として強誘電体キャパシタを用いた効果として、比誘電
率が大きいので大きな昇圧効果が得られる。特に、図５
で説明したように、強誘電体キャパシタの比誘電率が大
きく、Ｃｓが大きい場合に、情報読み出し時の強誘電体
キャパシタへの印加電圧が小さくなる問題が発生するの
で、昇圧用キャパシタとして強誘電体キャパシタを用い
ることにより上記問題点を相殺することができる。

【００２５】図１０は、不揮発メモリのアレー構成を示
す、本発明の一実施例である。本メモリでは、電源オン
時に強誘電体キャパシタの分極方向を読み出し、該キャ
パシタの蓄積電位に変換して、その後はＤＲＡＭとして
の動作を行なう。ただし、プレート電位をＶｃｃ／２と
することにより、ＤＲＡＭとしての情報書き換え動作に
伴い、分極方向も書き換えられるようにする。これによ
り、電源をオフした時、情報は強誘電体キャパシタの分
極方向として保持される。ただし、電源オフ時に強誘電
体キャパシタに不用意な電界がかからないようにする。
上記強誘電体メモリモード、ＤＲＡＭモードの切り換え
に対応して、プリチャージ回路を、強誘電体メモリモー
ド用のＰＣＶＨ１（ｊ）などとＤＲＡＭモード用のＰＣ
ＨＤ１（ｊ）などとの間で切り替える。図１０のアレー
構成では、ＰＣＶＨ１（ｊ）として、図３と同様な構成
を用いている。

【００２６】図１０のアレー構成において、電源オン時
には、まずワード線が非活性化された状態でプレートを
０からＶｃｃ／２に昇圧する。これにともない、蓄積電
位ＳＮ１（ｉ，ｊ）なども強誘電体キャパシタを介して
ほぼＶｃｃ／２に昇圧される。この後は、ＰＣＶＨ１
（ｊ）をプリチャージ回路として図４と同様な動作を行
なうことにより、強誘電体キャパシタの分極方向を検知
し、蓄積電位に変換することが出来る。

【００２７】尚、ｎチャンネルトランジスタで構成され
たセンスアンプの駆動線ＳＡＮ１は、強誘電体メモリモ
ードでは非活性時にＶｈｐ、活性時にＶｓｓに設定さ
れ、ＤＲＡＭモードでは非活性時にＶｃｃ、活性時にＶ
ｓｓに設定される。

【００２８】図１１は、上記変換動作を所望のメモリセ
ルに対して行なった後の、ＤＲＡＭとしての動作方法を
示す動作波形である。上記変換動作が終了したら、蓄積
電位としての記憶情報が失われる前に、ＤＲＡＭ動作に
移行する。プリチャージ回路は、通常のＤＲＡＭと同様
な回路ＰＣＨＤ（ｊ）などに切り替えられ、データ線は
Ｖｃｃ／２にプリチャージされる。記憶情報を読出すに
は、データ線をフローティング状態にした後、ワード線
たとえばＷＬ１（ｉ）を活性化する。これにより、デー
タ線ＤＬ１（ｊ）の電位は、記憶情報に対応してＶｃｃ
／２から上昇または下降する。センスアンプを活性化す
ると、データ線電位は０またはＶｃｃに増幅される。入
出力線対ＩＯ１、ＩＯ１Ｂから情報を読み出した後、ワ
ード線、センスアンプが順に非活性化され、データ線は
プリチャージ回路により再びＶｃｃ／２にプリチャージ
される。

【００２９】以上図１０および１１で説明した本発明の
実施例によれば、たとえば図１のメモリと異なり、ＳＮ
１（ｉ，ｊ）などの電位をＶｃｃ／２に保持するための
手段が不要となる効果がある。なぜなら、電源オン時に
強誘電体メモリとして動作させた後、たとえばＶｃｃの
蓄積電位がリークでＶｃｃ／２以下になり意図せぬ分極
反転が起きる前に、ＤＲＡＭモードに移行するからであ
る。一方、ＤＲＡＭモードでは、たとえばＶｃｃの蓄積
電位がリークでＶｃｃ／２以下になる前にリフレッシュ
動作が行なわれ、強誘電体キャパシタに分極情報を破壊
する方向の電界がかかることはない。また、プレート電
位およびデータ線プリチャージ電位をＶｃｃ／２とする
効果として、読み出し動作時にも分極情報を破壊する方
向の電界がかかることはない。さらに、強誘電体メモリ
動作時のデータ線プリチャージ電位をＶｃｃより高くし
た効果として、強誘電体メモリ動作時の情報読み出しの
時に強誘電体キャパシタにＶｃｃ／２の電圧を印加する
ことが出来、信号を十分発生することが出来る。すなわ
ち、図５で説明したように、強誘電体膜の比誘電率が高
い場合には、データ線Ｖｃｃプリチャージでは情報読み
出し時の膜への印加電圧はＶｃｃ／２よりかなり小さく
なってしまう。本発明の実施例においては、強誘電体メ
モリモードではデータ線をＶｃｃより高いＶｈｐにプリ
チャージするので、情報読み出し時の強誘電体キャパシ
タへの印加電圧をＶｃｃ／２またはそれ以上に設計する
ことが出来る。さらに別の効果として、データ線をＶｈ
ｐにプリチャージするのは電源オン時に限られるので、
消費電流を低減し、あるいはプリチャージに要する時間
を低減して高速動作が可能となる効果がある。また、情
報読み出し時の分極反転も、強誘電体メモリとして動作
させる電源オン時に限られるので、分極反転による膜疲
労を回避でき、高信頼のメモリが得られる効果もある。

【００３０】図１２は、不揮発メモリのアレー構成を示
す、本発明の別の実施例である。ＤＲＡＭと同様なプリ
チャージ回路ＰＣＨＤ１（ｊ）が設けられ、プリチャー
ジ電位はＶｃｃまたはＶｃｃ／２のいずれかに切り換え
られる。本メモリにおいても、電源オン時に強誘電体キ
ャパシタの分極方向を読み出し、該キャパシタの蓄積電
位に変換して、その後はＤＲＡＭとしての動作を行な
う。ただし、図１０の実施例と異なり、強誘電体メモリ
モードでのデータ線のプリチャージ電位はＶｃｃであ
る。しかしながら、以下に示す動作により、情報読み出
し時の強誘電体キャパシタへの印加電圧を十分高くする
ことができる。

【００３１】図１３は、図１２のアレーにおける電源オ
ン時の情報読み出し動作を示す動作波形である。プレー
ト電位をＶｓｓにしたままで、データ線プリチャージ電
位をＶｃｃフローティングとする。ワード線たとえばＷ
Ｌ１（ｉ）を活性化すると、これまでに述べたのと同様
にして、強誘電体キャパシタの分極方向に対応した信号
が、データ線に発生する。これをセンスアンプにより検
知、増幅する。この蓄積電位への変換動作を、所望のメ
モリセルすべてについて行なう。変換動作終了後、ワー
ド線を非活性にした状態で、プレート電位をＶｃｃ／２
に昇圧する。これにともない、蓄積電位は０およびＶｃ
ｃから、それぞれＶｃｃ／２および３Ｖｃｃ／２程度と
なる。次に、再びデータ線プリチャージ電位をＶｃｃと
して、ＤＲＡＭのリフレッシュと同様な動作を行なう。
ワード線を活性化すると、記憶情報に対応して、データ
線電位はＶｃｃから上昇または下降する。ここでセンス
アンプを活性化すると、最初のうちはセンスアンプのｐ
チャネルトランジスタがほぼオフの状態にあり、データ
線電位は下降する。しかし、データ線対の電位差に対応
して、一方のｐチャネルトランジスタがオンし、記憶情
報がＶｃｃまたは０に増幅される。増幅動作が終了した
ら、ワード線を非活性にした後、センスアンプを非活性
化し、データ線を再びＶｃｃにプリチャージする。以上
の動作を所望のメモリセルすべてについて行ない、すべ
て終了したら以降のデータ線プリチャージ電位をＶｃｃ
／２に変える。上記一連の動作により、電源オン時の強
誘電体キャパシタの分極方向としての情報が、蓄積電位
としての情報に変換される。また、上記一連の動作終了
時には、Ｖｃｃ／２プレートの通常のＤＲＡＭと同じ状
態にあるので、そのままＤＲＡＭ動作に移行することが
できる。本発明の実施例によれば、電源オン時に強誘電
体キャパシタの分極方向を検知する際、プレート電位は
Ｖｓｓ、データ線プリチャージ電位はＶｃｃである。し
たがって、図１の実施例におけるプレート電位Ｖｃｃ／
２、データ線プリチャージ電位Ｖｈｐ＝３・Ｖｃｃ／２
と同じ電位関係であり、強誘電体キャパシタに十分な電
圧を印加し、信号を発生させることが可能となる。ま
た、プリチャージ電位を昇圧する必要がなく、安定して
高速にプリチャージできる効果がある。また、強誘電体
メモリモードとＶｃｃ／２プレートのＤＲＡＭモードと
に切り換えて用いることにより、図１０で述べたのと同
様な効果も合わせて得られることは言うまでもない。な
お、本発明の実施例では、強誘電体メモリモードでのプ
リチャージ電位をＶｃｃとする場合について述べたが、
Ｖｓｓとしてもよい。この場合は、最初に、ワード線を
非活性としたままプレート電位をＶｃｃに昇圧する。こ
の後は、図１３で説明したのと同様な変換動作を、Ｖｃ
ｃプリチャージのかわりにＶｓｓプリチャージとして行
なえば良い。ただし、プレート電位をＶｃｃからＶｃｃ
／２に降圧する際、０Ｖの蓄積電位が、−Ｖｃｃ／２ま
で下がらない場合がある。すなわち、基板電圧を−Ｖｃ
ｃ／２以下に設定したとしても、メモリセルのスイッチ
ングトランジスタがオンし、蓄積電位は−Ｖｔｈｎ（Ｖ
ｔｈｎはスイッチングトランジスタのしきい電圧）にク
ランプされる。この場合には、蓄積電位−Ｖｔｈｎおよ
びＶｃｃ／２に対してセンスアンプによる増幅動作が正
しく行なわれるように設計する。

【００３２】図１９は、不揮発メモリの動作波形を示
す、本発明の別の実施例である。対応するアレー構成
は、図１２と類似であるが、プレート電位としてＶｃｃ
／２ではなく、それより高い電圧、たとえばＶｃｃを供
給する手段を有するようにする。本発明の実施例によれ
ば、以下に示すように、分極方向読み出しだけでなく、
分極方向書換えに対しても、強誘電体キャパシタに電源
電圧Ｖｃｃまたはそれに近い電圧を印加して行うことが
できる。すなわち、図１７により既に説明したように、
従来の強誘電体メモリでは、分極方向読み出し時の強誘
電体キャパシタ印加電圧が、分極方向書換え時の強誘電
体キャパシタ印加電圧より小さくなる。このため、低電
圧で動作させると、書換えはできても読みだしはでき
ず、正常に動作しないという問題があった。これに対し
て、図１３までで説明した本発明の実施例によれば、読
み出し時にも書換え時と少なくとも同等の電圧を印加
し、低電圧で動作させることができた。たとえば、図１
の実施例では、強誘電体キャパシタへのＶｃｃ／２の印
加電圧で分極反転が行えれば、読み出し、書換えともに
正常に動作する。図１９に示す本発明の実施例は、さら
なる低電圧動作を可能にするものであり、より消費電流
の小さな不揮発メモリを実現するものである。図１９に
おいて、電源オン後の分極方向検知は、たとえばプレー
ト電位をＶｓｓにしたままで、データ線プリチャージ電
位をＶｃｃとして、図１３で説明したのと同様な方法で
行う。これにより、図１３の場合と同様に、Ｖｃｃが低
い場合でも強誘電体キャパシタに十分な電圧を印加する
ことができ、安定した読み出し動作が行われる。上記リ
コール動作により、所望のメモリセルに対して分極方向
としての情報を、蓄積電位としての情報に変換した後に
は、データ線プリチャージ電位をＶｃｃ／２として通常
のＤＲＡＭ動作を行う。プリチャージ電位をＶｃｃにし
たままで、ＤＲＡＭ動作を行うことも可能であるが、該
電位をＶｃｃ／２とすることにより、動作電流を低減
し、また高速動作を行うことができる。なぜなら、Ｖｃ
ｃ／２へのプリチャージは基本的にデータ線対を短絡す
ることにより行えるからである。上記通常動作中には、
分極方向はプレート側を低電位とする方向に揃ってお
り、蓄積電位としての揮発情報と対応していない。そこ
で、不揮発情報へ変換する場合には、リストア命令によ
り、以下のリストア動作を行う。すなわち、リストア命
令により、ワード線を非活性とした状態で、共通プレー
トをＶｓｓからＶｃｃに昇圧する。これに伴い、０Ｖま
たはＶｃｃにあった蓄積電位は、それぞれＶｃｃおよび
２・Ｖｃｃ近くに昇圧される。次にデータ線プリチャー
ジ電位をＶｃｃとして、ＤＲＡＭのリフレッシュ動作と
同様な動作を、所望のメモリセルに対して行う。この
時、通常動作時に０Ｖにあった蓄積電位は、Ｖｃｃ付近
から０Ｖに増幅され、プレート電位がＶｃｃであること
に対応して、分極方向が反転する。一方、通常動作時に
Ｖｃｃにあった蓄積電位は、２・Ｖｃｃ付近からＶｃｃ
に増幅され、通常動作中の分極方向が保持される。この
ようなリストア動作により、通常動作中の蓄積電位が０
Ｖであった場合には、プレート電位Ｖｃｃ、蓄積電位０
Ｖの印加電圧で分極方向が書換えられる。一方、通常動
作中の蓄積電位がＶｃｃであった場合には、通常動作中
にプレート電位Ｖｓｓ（＝０Ｖ）、蓄積電位Ｖｃｃの印
加電圧で設定されていた分極方向が、リストア動作中も
保持される。すなわち、強誘電体キャパシタへＶｃｃの
電位を印加して、不揮発情報を書き込むことができる。
リストア動作終了後には、プレート電位をＶｓｓへ戻
す。本発明の実施例によれば、低電圧で動作する、低消
費電流かつ高信頼性の不揮発メモリが得られる効果があ
る。

【００３３】以上述べてきた本発明の実施例では、２つ
のキャパシタおよび２つのスイッチングトランジスタに
より１ビット記憶単位を構成していた。これを１つのキ
ャパシタおよび１つのスイッチングトランジスタで構成
することも可能である。たとえば、図１４は、図４で説
明した本発明の実施例を１つのキャパシタおよび１つの
スイッチングトランジスタで構成した例である。情報読
み出し時の参照電位を発生するために、ダミーセルＤＣ
（ｊ）などが設けられる。ダミーセルはメモリセルと同
じであるが、そのプレートＤＰＬ１はＶｃｃ／２ではな
くＶｓｓに設定される。また、そのキャパシタノードＳ
ＮＤ１（ｊ）をＶＤＭ１の電位、たとえばＶｓｓにリセ
ットするため、信号線ＤＲＳ１で制御されるリセット用
のトランジスタが設けられる。

【００３４】図１５は、図１４のアレー構成における、
情報読み出し動作を示す動作波形である。まず、データ
線をＶｃｃより高いＶｈｐのフローティング状態とす
る。一方、ＤＲＳ１の制御により、ダミーセルのノード
ＳＮＤ１（ｊ）などをＶＤＭ１の電位、たとえばＶｓｓ
のフローティング状態とする。ワード線たとえばＷＬ１
（ｉ）を活性化すると、データ線ＤＬ１（ｊ）には、強
誘電体キャパシタの分極方向に対応した信号が生じる。
一方、ワード線ＤＷ１の活性化により、データ線ＤＬ１
（ｊ）Ｂに参照電位が生じる。ＳＮＤ１（ｊ）およびダ
ミーセルのプレートをともにＶｓｓに設定しているの
で、参照電位は分極反転を生じないメモリセルの場合の
データ線電位より低い。しかし、分極反転が生じる場合
のデータ線電位より高く設定することが出来る。すなわ
ち、ＶＤＭ１の電位がＶｓｓではこの条件を満たさない
場合、Ｖｓｓ以上Ｖｃｃ／２以下の適当な値に設定す
る。このようにして、参照電位を基準として１キャパシ
タ１トランジスタからなるメモリセルからの信号を、検
知、増幅する。ワード線及びダミーワード線を非活性化
した後、センスアンプを非活性化し、データ線をＶｃｃ
に、ダミーセルのノードＳＮＤ１（ｊ）をＶｓｓに再プ
リチャージする。本発明の実施例におけるダミーセルを
用いた情報読み出し動作は、図７から図１２までの他の
実施例に対しても適用できる。本発明の実施例によれ
ば、メモリセルを１つのキャパシタおよび１つのトラン
ジスタから構成できるので、高集積の不揮発メモリが実
現できる効果がある。

【００３５】

【発明の効果】本発明によれば、安定した低電圧動作が
可能な、強誘電体を用いた不揮発メモリが得られる。

【００３６】

【図面の簡単な説明】

【図１】本発明の強誘電体メモリアレー構成を示す一実
施例。

【図２】図１のメモリのリストア回路の例。

【図３】図１のメモリのプリチャージ回路の例。

【図４】図１のメモリの情報読み出し動作波形。

【図５】情報読み出し時のデータ線側キャパシタノード
の電位変化。

【図６】本発明の強誘電体メモリの一実施例。

【図７】本発明の強誘電体メモリアレー構成を示す一実
施例。

【図８】本発明の強誘電体メモリアレー構成を示す一実
施例。

【図９】図８のメモリの情報読み出し動作波形。

【図１０】本発明の強誘電体メモリアレー構成を示す一
実施例。

【図１１】図１０のメモリのＤＲＡＭ動作時の情報読み
出し動作波形。

【図１２】本発明の強誘電体メモリアレー構成を示す一
実施例。

【図１３】図１２のメモリの電源オン時の情報読み出し
動作波形。

【図１４】本発明の強誘電体メモリアレー構成を示す一
実施例。

【図１５】図１４のメモリの情報読み出し動作波形。

【図１６】従来の強誘電体メモリアレー。

【図１７】従来の強誘電体メモリの情報読み出し時の動
作波形。

【図１８】強誘電体キャパシタの電圧−電荷特性の一
例。

【図１９】本発明の強誘電体メモリの情報読み出し及び
書き込み時の動作波形。

【符号の説明】

DL1(j)、DL1(j)B…データ線対、WL1(i)…ワード線、MC1
(i,j)…メモリセル、SN1(i,j)…データ線側キャパシタ
ノード、PL1…プレート、PCVH1(j)…ハイレベルプリチ
ャージ回路、PCVL1(j)…ロウレベルプリチャージ回路、
PCHD1(j)…Vcc/2レベルプリチャージ回路、PCL1、PCL1
バー…プリチャージ制御線、Vhp…ハイレベルプリチャ
ージ電位、SAP1…pチャネルトランジスタ側センスアン
プ駆動線、SAN1…nチャネルトランジスタ側センスアン
プ駆動線、SAPW1…SAP1用スイッチ、SANW1…SAN1用スイ
ッチ、IO1、IO1B…入出力線対、YS1(j)…Y選択線、RSC1
(j)…リストア回路、Cd…データ線容量、Cs…分極反転
を伴わない強誘電体キャパシタの容量、PMP1…データ線
昇圧制御線、DC(j)…ダミーセル、SND1(j)…ダミーセル
のデータ線側キャパシタノード、VDM1…ダミーセルへの
プリチャージ電位供給線、DRS1…ダミーセルへのプリチ
ャージリセット線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 (72)発明者茂庭昌弘東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者中込儀延東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】ワード線と、上記ワード線と交差するよう
に設けられたデータ線と、上記ワード線と上記データ線
との交点に配置され、強誘電体を絶縁膜とする強誘電体
キャパシタと電界効果トランジスタとを有するメモリセ
ルと、第１の電位と上記第１の電位より低い第２の電位
との略中間の第３の電位を上記強誘電体キャパシタの一
方の電極に供給する手段とを有し、上記第１の電位若し
くは上記第２の電位を上記強誘電体キャパシタの他方の
電極に印加することにより情報を保持する強誘電体メモ
リにおいて、上記データ線に上記第１の電位より高い第１のプリチャ
ージ電位を供給する第１のプリチャージ回路を有するこ
とを特徴とする強誘電体メモリ。
【請求項２】上記データ線に上記第３の電位に略等しい
第２のプリチャージ電位を供給する第２のプリチャージ
回路と、上記第１のプリチャージ回路と上記第２のプリ
チャージ回路とを上記データ線に選択的に接続する切り
替え回路とを有することを特徴とする請求項１に記載の
強誘電体メモリ。
【請求項３】ＮＭＯＳトランジスタで構成され、上記強
誘電体キャパシタに分極方向として保持されている情報
を読み出す際に上記第１のプリチャージ電位と上記第２
の電位との間で動作する第１のセンスアンプを有するこ
とを特徴とする請求項１又は請求項２の何れかに記載の
強誘電体メモリ。
【請求項４】ＰＭＯＳトランジスタで構成され、上記強
誘電体キャパシタに分極方向として保持された情報を読
み出す際に上記第１の電位と上記第２の電位との間で動
作する第２のセンスアンプを有することを特徴とする請
求項３に記載の強誘電体メモリ。
【請求項５】上記第１の電位はチップ外部から供給され
る電位を基準として生成され、上記強誘電体メモリは、
上記第１の電位を上記第１のプリチャージ電位に昇圧す
る昇圧回路を更に有することを特徴とする請求項１乃至
請求項４の何れかに記載の強誘電体メモリ。
【請求項６】上記第１のプリチャージ電位はチップ外部
から供給される電位を基準として生成され、上記強誘電
体メモリは、上記第１のプリチャージ電位を上記第１の
電位に降圧する降圧回路を更に有することを特徴とする
請求項１乃至請求項４の何れかに記載の強誘電体メモ
リ。
【請求項７】ワード線と、上記ワード線と交差するよう
に設けられたデータ線と、上記ワード線と上記データ線
との交点に配置され、強誘電体を絶縁膜とする強誘電体
キャパシタと、電界効果トランジスタとを有するメモリ
セルと、第１の電位と上記第１の電位より低い第２の電
位との略中間の第３の電位を上記強誘電体キャパシタの
一方の電極に供給する手段と、上記データ線に上記第１
の電位と略等しいプリチャージ電位を供給するプリチャ
ージ回路とを有し、上記第１の電位若しくは上記第２の
電位を上記強誘電体キャパシタの他方の電極に印加する
ことにより情報を保持する強誘電体メモリにおいて、上記データ線に接続され、上記データ線を上記プリチャ
ージ電位より高い第４の電位に昇圧する強誘電体を絶縁
膜とするキャパシタとを有することを特徴とする強誘電
体メモリ。
【請求項８】ＮＭＯＳトランジスタで構成され、上記強
誘電体キャパシタに分極方向として保持されている情報
を読み出す際に上記第４の電位と上記第２の電位との間
で動作する第１のセンスアンプを有することを特徴とす
る請求項７に記載の強誘電体メモリ。
【請求項９】ＰＭＯＳトランジスタで構成され、上記強
誘電体キャパシタに分極方向として保持された情報を読
み出す際に上記第１の電位と上記第２の電位との間で動
作する第２のセンスアンプを有することを特徴とする請
求項８に記載の強誘電体メモリ。
【請求項１０】ワード線と、上記ワード線と交差するよ
うに設けられたデータ線と、上記ワード線と上記データ
線との交点に配置され、強誘電体を絶縁膜とする強誘電
体キャパシタと、電界効果トランジスタとを有するメモ
リセルと、第１の電位と上記第１の電位より低い第２の
電位との略中間の第３の電位を上記強誘電体キャパシタ
の一方の電極に供給する手段とを有し、上記第１の電位
若しくは上記第２の電位を上記強誘電体キャパシタの他
方の電極に印加することにより情報を保持する強誘電体
メモリにおいて、上記データ線に上記第２の電位より低いプリチャージ電
位を供給するプリチャージ回路を有することを特徴とす
る強誘電体メモリ。
【請求項１１】ＮＭＯＳトランジスタで構成され、上記
第１の電位と上記第２の電位との間で動作する第１のセ
ンスアンプを有することを特徴とする請求項１０に記載
の強誘電体メモリ。
【請求項１２】ＰＭＯＳトランジスタで構成され、上記
第１の電位と上記第２の電位との間で動作する第２のセ
ンスアンプを有することを特徴とする請求項１１に記載
の強誘電体メモリ。
【請求項１３】ワード線と、上記ワード線と交差するよ
うに設けられたデータ線と、上記ワード線と上記データ
線との交点に配置され、強誘電体を絶縁膜とする強誘電
体キャパシタと、電界効果トランジスタとを有するメモ
リセルと、上記強誘電体キャパシタの一方の電極の電位
を制御する手段と、上記データ線に第１のプリチャージ
電位を供給する第１のプリチャージ回路とを有し、上記
第１のプリチャージ電位と略等しい第１の電位若しくは
上記第１の電位と異なる第２の電位を上記強誘電体キャ
パシタの他方の電極に印加することにより情報を保持す
る強誘電体メモリにおいて、上記強誘電体キャパシタに分極方向として記憶されてい
る情報を読み出す際に、上記強誘電体キャパシタの上記
一方の電極の電位を上記第２の電位と略等しくし、上記
強誘電体キャパシタの上記他方の電極の電位を上記第１
の電位と略等しくすることを特徴とする強誘電体メモ
リ。
【請求項１４】上記強誘電体キャパシタの上記他方の電
極に蓄積電位として保持された情報に対応した情報を上
記強誘電体キャパシタの分極方向として記憶する際に、
上記強誘電体キャパシタの上記一方の電極の電位を上記
第１の電位と略等しくし、上記強誘電体キャパシタの上
記他方の電極の電位を上記第２の電位と略等しくするこ
とを特徴とする請求項１３に記載の強誘電体メモリ。
【請求項１５】上記データ線に上記第１の電位と上記第
２の電位との中間電位に略等しい第２のプリチャージ電
位をを供給する第２のプリチャージ回路と、上記第１の
プリチャージ回路と上記第２のプリチャージ回路とを上
記データ線に選択的に接続する切り替え回路とを有し、上記強誘電体キャパシタに分極方向として保持された情
報を上記蓄積電荷に変換後、上記第１のプリチャージ回
路と上記第２のプリチャージ回路とを切り替えることを
特徴とする請求項１３に記載の強誘電体メモリ。
【請求項１６】ＮＭＯＳトランジスタで構成され、上記
第１の電位と上記第２の電位との間で動作する第１のセ
ンスアンプを有することを特徴とする請求項１３乃至請
求項１５の何れかに記載の強誘電体メモリ。
【請求項１７】ＰＭＯＳトランジスタで構成され、上記
第１の電位と上記第２の電位との間で動作する第２のセ
ンスアンプを有することを特徴とする請求項１６に記載
の強誘電体メモリ。
【請求項１８】上記第１の電位は上記第２の電位より高
いことを特徴とする請求項１３乃至請求項１７の何れか
に記載の強誘電体メモリ。