JP2005182978A - 強誘電体メモリ装置及びその駆動方法 - Google Patents
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Abstract
【解決手段】強誘電体メモリ装置において、ワードラインイネーブル信号により動作される一つのアクセストランジスタ、及び、ビットラインと前記アクセストランジスタとの間に連結される一つの強誘電体キャパシタからなるメモリセルを少なくとも一つ具備する。
【選択図】図7
19
Description
C101:強誘電体キャパシタ
N101:アクセストランジスタ
BLi、BLi+1:ビットライン
WLi、WLi+1:ワードライン
SAEN:センスアンプイネーブル信号
Claims (27)
- 強誘電体メモリ装置において、
ワードラインイネーブル信号により制御される一つのアクセストランジスタ、及び、ビットラインと前記アクセストランジスタとの間に連結された一つの強誘電体キャパシタを含む少なくとも一つのメモリセルを具備することを特徴とする強誘電体メモリ装置。 - 前記アクセストランジスタは、第1端子、第2端子及びゲートを有し、前記第1端子は前記ビットラインに第1電極が連結された強誘電体キャパシタの第2電極に連結され、前記第2端子はプレートラインに連結され、前記ゲートはワードラインに連結されていることを特徴とする請求項1に記載の強誘電体メモリ装置。
- 前記プレートラインには、電源電圧の1/2倍の固定電圧が印加されることを特徴とする請求項2に記載の強誘電体メモリ装置。
- 複数の前記メモリセルが一つの共通プレートラインを共有することを特徴とする請求項3に記載の強誘電体メモリ装置。
- 複数のアレイユニットを備え、前記複数のアレイユニットが行と列に配列されてマトリックス構造をなすメモリセルアレイを有する強誘電体装置において、
前記アレイユニットは、
第1ワードラインイネーブル信号により制御される第1アクセストランジスタ、及び、第1ビットラインと前記第1アクセストランジスタとの間に連結された第1強誘電体キャパシタを含む第1メモリセルと、
第2ワードラインイネーブル信号により制御される第2アクセストランジスタ、及び、第2ビットラインと前記第2アクセストランジスタとの間に連結された第2強誘電体キャパシタを含み、前記第1メモリセルと隣接した第2メモリセルと、を具備することを特徴とする強誘電体メモリ装置。 - 前記第1メモリセル及び前記第2メモリセルは、一つのプレートラインに連結されていることを特徴とする請求項5に記載の強誘電体メモリ装置。
- 前記第1アクセストランジスタの第1端子は、前記第1ビットラインに第1電極が連結された第1強誘電体キャパシタの第2電極に連結され、前記第2アクセストランジスタの第1端子は、前記第2ビットラインに第1電極が連結された第2強誘電体キャパシタの第2電極に連結され、前記第1アクセストランジスタの第2端子と前記第2アクセストランジスタの第2端子がともに前記プレートラインに連結されていることを特徴とする請求項6に記載の強誘電体メモリ装置。
- 前記プレートラインには、電源電圧の1/2倍の固定電圧が印加されることを特徴とする請求項7に記載の強誘電体メモリ装置。
- 複数のアレイユニットを備え、前記複数のアレイユニットが行と列に配列されてマトリックス構造をなすメモリセルアレイを有する強誘電体メモリ装置において、
前記アレイユニットは、
第1ワードラインイネーブル信号により制御される第1アクセストランジスタ、及び、一つのビットラインと前記第1アクセストランジスタとの間に連結された第1強誘電体キャパシタを含む第1メモリセルと、
第2ワードラインイネーブル信号により制御される第2アクセストランジスタ、及び、前記第1メモリセルが連結された前記一つのビットラインと前記第2アクセストランジスタとの間に連結された第2強誘電体キャパシタを含み、前記第1メモリセルと隣接した第2メモリセルと、
を有することを特徴とする強誘電体メモリ装置。 - 前記第1メモリセル及び前記第2メモリセルは、一つのプレートラインに連結されていることを特徴とする請求項9に記載の強誘電体メモリ装置。
- 前記第1メモリセル及び前記第2メモリセルは、互いに独立したプレートラインに連結されていることを特徴とする請求項9に記載の強誘電体メモリ装置。
- 前記第1アクセストランジスタの第1端子は、前記一つのビットラインに第1電極が連結された第1強誘電体キャパシタの第2電極に連結され、前記第2アクセストランジスタの第1端子は、前記一つのビットラインに第1電極が連結された第2強誘電体キャパシタの第2電極に連結され、前記第1アクセストランジスタの第2端子と前記第2アクセストランジスタの第2端子がともに前記プレートラインに連結されていることを特徴とする請求項10に記載の強誘電体メモリ装置。
- 前記プレートラインには、電源電圧の1/2倍の固定電圧が印加されることを特徴とする請求項11または12に記載の強誘電体メモリ装置。
- 複数のアレイユニットを備え、前記複数のアレイユニットが行と列に配列されてマトリックス構造をなすメモリセルアレイを有する強誘電体メモリ装置において、
前記アレイユニットは、
第1ワードラインイネーブル信号により制御される第1アクセストランジスタ、及び、第1ビットラインと前記アクセストランジスタとの間に連結された第1強誘電体キャパシタを含む第1メモリセルと、
前記第1ワードラインイネーブル信号により制御される第2アクセストランジスタ、及び、第2ビットラインと前記第2アクセストランジスタとの間に連結された第2強誘電体キャパシタを含み、前記第1メモリセルと隣接した第2メモリセルと、
第2ワードラインイネーブル信号により制御される第3アクセストランジスタ、及び、前記第1ビットラインと前記第3アクセストランジスタとの間に連結された第3強誘電体キャパシタを含み、前記第1メモリセル及び前記第2メモリセルと隣接した第3メモリセルと、
前記第2ワードラインイネーブル信号により制御される第4アクセストランジスタ、及び、前記第2ビットラインと前記第4アクセストランジスタとの間に連結された第4強誘電体キャパシタを含み、前記第1メモリセル乃至第3メモリセルと隣接した第4メモリセルと、
を有することを特徴とする強誘電体メモリ装置。 - 前記第1メモリセル乃至前記第4メモリセルは、一つのプレートラインに連結されていることを特徴とする請求項14に記載の強誘電体メモリ装置。
- 前記プレートラインには、電源電圧の1/2倍の固定電圧が印加されることを特徴とする請求項15に記載の強誘電体メモリ装置。
- 強誘電体メモリ装置において、
ワードラインにゲートが連結されたアクセストランジスタ、及び、前記アクセストランジスタとビットラインとの間に連結された強誘電体キャパシタを含む少なくとも一つのメモリセルと、
印加されるワードラインイネーブル信号に応答するスイッチング素子を通じてメインワードライン電圧を前記ワードラインに伝達することにより前記メモリセルのアクセストランジスタを動作させるワードラインドライバと、
を備えることを特徴とする強誘電体メモリ装置。 - 前記ワードラインには、ワードラインディスエーブル信号に応じて前記ワードラインを放電させてディスエーブルさせるための放電用素子がさらに連結されていることを特徴とする請求項17に記載の強誘電体メモリ装置。
- 前記メインワードライン電圧及び前記ワードラインの電圧は、電源電圧VCCレベルを有することを特徴とする請求項18に記載の強誘電体メモリ装置。
- 前記メモリセルを構成する前記アクセストランジスタは、第1端子及び第2端子を有し、前記第1端子は、前記ビットラインに第1電極が連結された前記強誘電体キャパシタの第2電極に連結され、前記第2端子は、前記プレートラインに連結されていることを特徴とする請求項19に記載の強誘電体メモリ装置。
- 前記ワードラインイネーブル信号は、外部電源電圧レベルを有することを特徴とする請求項20に記載の強誘電体メモリ装置。
- 複数のメモリセルがマトリックス構造で配列されたメモリセルアレイを有する強誘電体メモリ装置においてデータをライトするための駆動方法であって、
ワードラインイネーブル信号により選択されたアクセストランジスタの第1端子に印加される固定電圧がビットラインと前記アクセストランジスタの第2端子との間に連結された強誘電体キャパシタに印加されるようにして、前記ビットライン上に前記強誘電体キャパシタに保持されたデータに対応する電圧が印加される段階と、
前記ビットライン上に印加された電圧をセンスアンプで感知増幅する段階と、
ライトしようとするデータに対応する電圧を前記ビットライン上に印加することによりデータを前記強誘電体キャパシタに保持させる段階と、
前記ワードラインをディスエーブルさせてビットラインを接地電圧に設定する段階と、を含むことを特徴とする駆動方法。 - 前記固定電圧は、前記アクセストランジスタの第1端子に連結されたプレートラインを通じて印加されることを特徴とする請求項22に記載の駆動方法。
- 前記プレートラインに印加される固定電圧は、電源電圧の1/2倍のレベルを有することを特徴とする請求項23に記載の駆動方法。
- 複数個のメモリセルがマトリックス構造で配列されたメモリセルアレイを有する強誘電体メモリ装置において保持されたデータをリードするための駆動方法であって、
ワードラインイネーブル信号により選択されたアクセストランジスタの第1端子に印加される固定電圧がビットラインと前記アクセストランジスタの第2端子との間に連結された強誘電体キャパシタに印加されるようにして、前記ビットライン上に前記強誘電体キャパシタに保持されたデータに対応する電圧が印加される段階と、
前記ビットライン上に印加された電圧をセンスアンプで感知増幅して出力する段階と、
前記ワードラインをディスエーブルさせてビットラインを接地電圧に設定する段階と、を含むことを特徴とする駆動方法。 - 前記固定電圧は、プレートラインを通じて印加されることを特徴とする請求項25に記載の駆動方法。
- 前記プレートラインに印加される固定電圧は、電源電圧の1/2倍のレベルを有することを特徴とする請求項25に記載の駆動方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010146678A (ja) * | 2008-12-22 | 2010-07-01 | Toshiba Corp | 強誘電体メモリ |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100745902B1 (ko) * | 2005-10-24 | 2007-08-02 | 주식회사 하이닉스반도체 | 비휘발성 강유전체 메모리 장치 |
CN100390901C (zh) * | 2006-04-21 | 2008-05-28 | 北京大学深圳研究生院 | 铁电动态随机存储器单管单元阵列的编程方法 |
US7667997B2 (en) * | 2007-12-27 | 2010-02-23 | Texas Instruments Incorporated | Method to improve ferroelectronic memory performance and reliability |
KR20090090597A (ko) * | 2008-02-21 | 2009-08-26 | 삼성전자주식회사 | 강유전체 메모리 소자 및 그 제조 방법 |
US8717800B2 (en) * | 2010-12-30 | 2014-05-06 | Texas Instruments Incorporated | Method and apparatus pertaining to a ferroelectric random access memory |
US8724367B2 (en) * | 2010-12-30 | 2014-05-13 | Texas Instruments Incorporated | Method and apparatus pertaining to a ferroelectric random access memory |
US9767879B2 (en) * | 2015-02-17 | 2017-09-19 | Texas Instruments Incorporated | Setting of reference voltage for data sensing in ferroelectric memories |
US10373665B2 (en) | 2016-03-10 | 2019-08-06 | Micron Technology, Inc. | Parallel access techniques within memory sections through section independence |
US10636471B2 (en) * | 2016-04-20 | 2020-04-28 | Micron Technology, Inc. | Memory arrays, ferroelectric transistors, and methods of reading and writing relative to memory cells of memory arrays |
KR102506791B1 (ko) * | 2016-09-05 | 2023-03-08 | 에스케이하이닉스 주식회사 | 파워 분배 네트워크 개선을 위한 반도체 장치 |
US10504909B2 (en) * | 2017-05-10 | 2019-12-10 | Micron Technology, Inc. | Plate node configurations and operations for a memory array |
US10074422B1 (en) * | 2017-06-13 | 2018-09-11 | Cypress Semiconductor Corporation | 2T1C ferro-electric random access memory cell |
CN109087674A (zh) * | 2017-06-14 | 2018-12-25 | 萨摩亚商费洛储存科技股份有限公司 | 铁电内存及其数据读取、写入与制造方法和电容结构 |
CN107946461B (zh) * | 2017-11-17 | 2021-10-19 | 南方科技大学 | 一种铁电阻变存储器及其写入方法、读取方法和制备方法 |
US10529410B2 (en) | 2017-12-18 | 2020-01-07 | Micron Technology, Inc. | Techniques for accessing an array of memory cells to reduce parasitic coupling |
US10818334B2 (en) * | 2018-06-26 | 2020-10-27 | AUCMOS Technologies USA, Inc. | Ferroelectric memory array with variable plate-line architecture |
US11232838B2 (en) * | 2020-01-24 | 2022-01-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ferroelectric FET-based content addressable memory |
US11309034B2 (en) * | 2020-07-15 | 2022-04-19 | Ferroelectric Memory Gmbh | Memory cell arrangement and methods thereof |
US11688457B2 (en) | 2020-12-26 | 2023-06-27 | International Business Machines Corporation | Using ferroelectric field-effect transistors (FeFETs) as capacitive processing units for in-memory computing |
US11527277B1 (en) | 2021-06-04 | 2022-12-13 | Kepler Computing Inc. | High-density low voltage ferroelectric memory bit-cell |
US11705185B2 (en) * | 2021-06-29 | 2023-07-18 | Micron Technology, Inc. | Apparatus for differential memory cells |
US11735249B2 (en) * | 2021-06-29 | 2023-08-22 | Micron Technology, Inc. | Sensing techniques for differential memory cells |
US11482270B1 (en) | 2021-11-17 | 2022-10-25 | Kepler Computing Inc. | Pulsing scheme for a ferroelectric memory bit-cell to minimize read or write disturb effect and refresh logic |
US11837268B1 (en) | 2022-03-07 | 2023-12-05 | Kepler Computing Inc. | Multi-element ferroelectric gain memory bit-cell having stacked and folded planar capacitors with lateral offset |
US11749329B1 (en) * | 2022-05-20 | 2023-09-05 | Micron Technology, Inc. | Off-state word line voltage control for fixed plate voltage operation |
US11741428B1 (en) | 2022-12-23 | 2023-08-29 | Kepler Computing Inc. | Iterative monetization of process development of non-linear polar material and devices |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08203266A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 強誘電体メモリ装置 |
JPH09500475A (ja) * | 1993-07-15 | 1997-01-14 | シメトリックス・コーポレーション | 不揮発メモリ |
JPH1011977A (ja) * | 1996-06-26 | 1998-01-16 | Hitachi Ltd | 半導体記憶装置 |
JP2001076480A (ja) * | 1999-08-16 | 2001-03-23 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ素子の駆動回路 |
JP2002260379A (ja) * | 2001-01-08 | 2002-09-13 | Samsung Electronics Co Ltd | 異なるプレートラインに連結された行のメモリセルを有する強誘電体メモリ装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4873664A (en) | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
US5774392A (en) * | 1996-03-28 | 1998-06-30 | Ramtron International Corporation | Bootstrapping circuit utilizing a ferroelectric capacitor |
US5724283A (en) * | 1996-06-14 | 1998-03-03 | Motorola, Inc. | Data storage element and method for restoring data |
KR100224673B1 (ko) * | 1996-12-13 | 1999-10-15 | 윤종용 | 불휘발성 강유전체 메모리장치 및 그의 구동방법 |
US5978251A (en) | 1997-11-14 | 1999-11-02 | Ramtron International Corporation | Plate line driver circuit for a 1T/1C ferroelectric memory |
KR100291182B1 (ko) | 1998-10-28 | 2001-07-12 | 박종섭 | 강유전체메모리장치 |
KR100363104B1 (ko) * | 1998-10-28 | 2003-02-19 | 주식회사 하이닉스반도체 | 강유전체 기억소자의 셀 구조 |
JP2000187990A (ja) | 1998-12-24 | 2000-07-04 | Nec Corp | センスアンプ回路及びそれを用いた記憶装置並びにそれに用いる読出し方法 |
JP4421009B2 (ja) | 1999-06-02 | 2010-02-24 | 株式会社東芝 | 強誘電体メモリ |
JP3319437B2 (ja) * | 1999-06-04 | 2002-09-03 | ソニー株式会社 | 強誘電体メモリおよびそのアクセス方法 |
US6137711A (en) | 1999-06-17 | 2000-10-24 | Agilent Technologies Inc. | Ferroelectric random access memory device including shared bit lines and fragmented plate lines |
KR100314472B1 (ko) * | 1999-09-04 | 2001-11-22 | 한신혁 | 강유전체 메모리 |
US6330180B2 (en) * | 2000-03-24 | 2001-12-11 | Fujitsu Limited | Semiconductor memory device with reduced power consumption and with reduced test time |
KR100434317B1 (ko) * | 2001-06-30 | 2004-06-04 | 주식회사 하이닉스반도체 | 강유전체 메모리 및 그의 구동 방법 |
US6574134B1 (en) * | 2002-01-18 | 2003-06-03 | Macronix International Co., Ltd. | Non-volatile ferroelectric capacitor memory circuit having nondestructive read capability |
-
2003
- 2003-12-22 KR KR1020030094383A patent/KR100597629B1/ko not_active IP Right Cessation
-
2004
- 2004-06-24 JP JP2004186459A patent/JP2005182978A/ja active Pending
- 2004-12-16 US US11/015,428 patent/US7426130B2/en not_active Expired - Fee Related
- 2004-12-22 CN CN2004100820257A patent/CN1637929B/zh not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09500475A (ja) * | 1993-07-15 | 1997-01-14 | シメトリックス・コーポレーション | 不揮発メモリ |
JPH08203266A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 強誘電体メモリ装置 |
JPH1011977A (ja) * | 1996-06-26 | 1998-01-16 | Hitachi Ltd | 半導体記憶装置 |
JP2001076480A (ja) * | 1999-08-16 | 2001-03-23 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ素子の駆動回路 |
JP2002260379A (ja) * | 2001-01-08 | 2002-09-13 | Samsung Electronics Co Ltd | 異なるプレートラインに連結された行のメモリセルを有する強誘電体メモリ装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010146678A (ja) * | 2008-12-22 | 2010-07-01 | Toshiba Corp | 強誘電体メモリ |
Also Published As
Publication number | Publication date |
---|---|
CN1637929A (zh) | 2005-07-13 |
KR20050062716A (ko) | 2005-06-27 |
US20050135143A1 (en) | 2005-06-23 |
KR100597629B1 (ko) | 2006-07-07 |
CN1637929B (zh) | 2011-03-16 |
US7426130B2 (en) | 2008-09-16 |
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US6487104B2 (en) | Semiconductor memory device | |
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US7233536B2 (en) | Semiconductor memory device having memory cells to store cell data and reference data | |
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