JPH1011976A - 半導体記憶装置及びそのデータ読出方法 - Google Patents
半導体記憶装置及びそのデータ読出方法Info
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- JPH1011976A JPH1011976A JP8164773A JP16477396A JPH1011976A JP H1011976 A JPH1011976 A JP H1011976A JP 8164773 A JP8164773 A JP 8164773A JP 16477396 A JP16477396 A JP 16477396A JP H1011976 A JPH1011976 A JP H1011976A
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- sense amplifier
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- potential
- line
- data
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Abstract
(57)【要約】
【課題】 データ読出時にリファレンスセルを用いない
ことから、タイミング設計が容易で、大きなキャパシタ
の充放電に時間や電力を費やすことがない結果、高速読
出しができ低消費電力化が容易な半導体記憶装置を提供
する。 【解決手段】 強誘電体メモリ４のメモリセルＭＣ1,Ｍ
Ｃ2 自体は、いわゆる１Ｔｒ−１Ｃａｐ方式であり、プ
レート線ＰＬの電位を変えたときに強誘電体キャパシタ
ＦＣ1,ＦＣ2 の分極方向に応じて異なる大きさで現れる
ビット線ＢＬ1,ＢＬ2 の電位変化を記憶データとして検
出するセンスアンプＳＡには、これに基準電圧Ｖref を
（例えば、電位変化量の中間値をとる電圧を短い時間だ
け）供給する定電圧発生手段１０が、選択信号φSE1,φ
SE2 の印加に応じて何れか一方の入力ノードＮＤ1,ＮＤ
2 をビット線から電気的に切り離し定電圧発生手段側に
結線させる入力切換手段１２を介して、接続されてい
る。
ことから、タイミング設計が容易で、大きなキャパシタ
の充放電に時間や電力を費やすことがない結果、高速読
出しができ低消費電力化が容易な半導体記憶装置を提供
する。 【解決手段】 強誘電体メモリ４のメモリセルＭＣ1,Ｍ
Ｃ2 自体は、いわゆる１Ｔｒ−１Ｃａｐ方式であり、プ
レート線ＰＬの電位を変えたときに強誘電体キャパシタ
ＦＣ1,ＦＣ2 の分極方向に応じて異なる大きさで現れる
ビット線ＢＬ1,ＢＬ2 の電位変化を記憶データとして検
出するセンスアンプＳＡには、これに基準電圧Ｖref を
（例えば、電位変化量の中間値をとる電圧を短い時間だ
け）供給する定電圧発生手段１０が、選択信号φSE1,φ
SE2 の印加に応じて何れか一方の入力ノードＮＤ1,ＮＤ
2 をビット線から電気的に切り離し定電圧発生手段側に
結線させる入力切換手段１２を介して、接続されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルが１個
の選択トランジスタと１個のキャパシタとにより構成さ
れ、このキャパシタに２値データを記憶する半導体記憶
装置及びそのデータ読出方法に関する。
の選択トランジスタと１個のキャパシタとにより構成さ
れ、このキャパシタに２値データを記憶する半導体記憶
装置及びそのデータ読出方法に関する。
【０００２】
【従来の技術】近年、ペロブスカイト構造をなす酸化物
強誘電体材料を、キャパシタ絶縁膜として強誘電体キャ
パシタを構成し、当該強誘電体キャパシタの分極方向に
よってデータを記憶する強誘電体記憶装置（強誘電体メ
モリ）の開発が盛んに推進されている。
強誘電体材料を、キャパシタ絶縁膜として強誘電体キャ
パシタを構成し、当該強誘電体キャパシタの分極方向に
よってデータを記憶する強誘電体記憶装置（強誘電体メ
モリ）の開発が盛んに推進されている。
【０００３】強誘電体キャパシタは、その構成膜材のヒ
ステリシス特性を利用してデータの記憶が行われ、この
意味でＤＲＡＭなどのメモリキャパシタに比べ線形性が
悪い。また、ＤＲＡＭなどのキャパシタでは、電源又は
接地電位に近いレベルで記憶された２値データがそのま
ま読み出されるのに対し、強誘電体キャパシタでは、そ
の分極方向によって生じるビット線電位差を読み出すこ
ととしており、これが現時点では余り大きなものでない
ことから、特にデータ読出動作がプロセスや膜特性のバ
ラツキの影響を受けやすいとされる。このため、強誘電
体メモリの開発当初から、如何にしてデータ読出時のマ
ージンを確保するかが重要な課題であり、このため、メ
モリセルを用いてデータ読出時の基準を設定するセル形
式が広く採用されている。
ステリシス特性を利用してデータの記憶が行われ、この
意味でＤＲＡＭなどのメモリキャパシタに比べ線形性が
悪い。また、ＤＲＡＭなどのキャパシタでは、電源又は
接地電位に近いレベルで記憶された２値データがそのま
ま読み出されるのに対し、強誘電体キャパシタでは、そ
の分極方向によって生じるビット線電位差を読み出すこ
ととしており、これが現時点では余り大きなものでない
ことから、特にデータ読出動作がプロセスや膜特性のバ
ラツキの影響を受けやすいとされる。このため、強誘電
体メモリの開発当初から、如何にしてデータ読出時のマ
ージンを確保するかが重要な課題であり、このため、メ
モリセルを用いてデータ読出時の基準を設定するセル形
式が広く採用されている。
【０００４】具体的に、従来の強誘電体メモリのセル形
式として、代表的なものでは、２個の選択トランジスタ
と２個の強誘電体キャパシタとにより１ビットを構成す
るもの（２Ｔｒ−２Ｃａｐ方式）と、１個の選択トラン
ジスタと１個の強誘電体キャパシタとにより１ビットを
構成するもの（１Ｔｒ−１Ｃａｐ方式）との２種類が提
案されている。このうち、２Ｔｒ−２Ｃａｐ方式は、デ
ータ読出時の基準をセル内部で設定でき、データ読出動
作がプロセスバラツキ等の影響を受けにくい、また、低
電圧動作が可能であるといった利点を有する。これに対
し、１Ｔｒ−１Ｃａｐ方式では、高集積化に適したもの
とするために、データ読出の基準となるメモリセル（以
下、リファレンスセルという）をビット線対ごとに共有
させて、メモリセル自体は簡素化されている。
式として、代表的なものでは、２個の選択トランジスタ
と２個の強誘電体キャパシタとにより１ビットを構成す
るもの（２Ｔｒ−２Ｃａｐ方式）と、１個の選択トラン
ジスタと１個の強誘電体キャパシタとにより１ビットを
構成するもの（１Ｔｒ−１Ｃａｐ方式）との２種類が提
案されている。このうち、２Ｔｒ−２Ｃａｐ方式は、デ
ータ読出時の基準をセル内部で設定でき、データ読出動
作がプロセスバラツキ等の影響を受けにくい、また、低
電圧動作が可能であるといった利点を有する。これに対
し、１Ｔｒ−１Ｃａｐ方式では、高集積化に適したもの
とするために、データ読出の基準となるメモリセル（以
下、リファレンスセルという）をビット線対ごとに共有
させて、メモリセル自体は簡素化されている。
【０００５】図３は、１Ｔｒ−１Ｃａｐ方式のメモリセ
ルを有する従来の強誘電体記憶装置のメモリセルアレイ
構成を示す回路図である。このメモリセルアレイ２は、
いわゆる折り返しビット線構造を有しており、図中、Ｍ
Ｃ1 ，ＭＣ2 はメモリセル、ＷＬ1 ，ＷＬ2 はワード
線、ＢＬ1 ，ＢＬ2はビット線対、ＰＬは共通プレート
電極線をそれぞれ示している。そして、図では簡略化の
ため特に示していないが、これらが縦横に繰り返し接続
されてメモリセルアレイ２が構成されている。また、各
ビット線対ＢＬ1 ，ＢＬ2 には、図示のように、各ビッ
ト線対ごとに２個のリファレンスセルＲＭＣ1 ，ＲＭＣ
2 が接続されている。ここで、ＲＷＬ1 ，ＲＷＬ2 はリ
ファレンスセル用のワード線、ＲＰＬはリファレンスセ
ル用の共通プレート電極線を示している。その他、ビッ
ト線対ＢＬ1 ，ＢＬ2 には、負荷容量ＣL およびセンス
アンプＳＡが接続されている。
ルを有する従来の強誘電体記憶装置のメモリセルアレイ
構成を示す回路図である。このメモリセルアレイ２は、
いわゆる折り返しビット線構造を有しており、図中、Ｍ
Ｃ1 ，ＭＣ2 はメモリセル、ＷＬ1 ，ＷＬ2 はワード
線、ＢＬ1 ，ＢＬ2はビット線対、ＰＬは共通プレート
電極線をそれぞれ示している。そして、図では簡略化の
ため特に示していないが、これらが縦横に繰り返し接続
されてメモリセルアレイ２が構成されている。また、各
ビット線対ＢＬ1 ，ＢＬ2 には、図示のように、各ビッ
ト線対ごとに２個のリファレンスセルＲＭＣ1 ，ＲＭＣ
2 が接続されている。ここで、ＲＷＬ1 ，ＲＷＬ2 はリ
ファレンスセル用のワード線、ＲＰＬはリファレンスセ
ル用の共通プレート電極線を示している。その他、ビッ
ト線対ＢＬ1 ，ＢＬ2 には、負荷容量ＣL およびセンス
アンプＳＡが接続されている。
【０００６】メモリセルＭＣ1 は、選択トランジスタＴ
ｒ1 および強誘電体キャパシタＦＣ1 により構成され、
メモリセルＭＣ2 は、選択トランジスタＴｒ2 および強
誘電体キャパシタＦＣ2 により構成されている。同様
に、リファレンスセルＲＭＣ1 は、選択トランジスタＲ
Ｔｒ1 および強誘電体キャパシタＲＦＣ1 により構成さ
れ、リファレンスセルＲＭＣ2 は、選択トランジスタＲ
Ｔｒ2 および強誘電体キャパシタＲＦＣ2 により構成さ
れている。
ｒ1 および強誘電体キャパシタＦＣ1 により構成され、
メモリセルＭＣ2 は、選択トランジスタＴｒ2 および強
誘電体キャパシタＦＣ2 により構成されている。同様
に、リファレンスセルＲＭＣ1 は、選択トランジスタＲ
Ｔｒ1 および強誘電体キャパシタＲＦＣ1 により構成さ
れ、リファレンスセルＲＭＣ2 は、選択トランジスタＲ
Ｔｒ2 および強誘電体キャパシタＲＦＣ2 により構成さ
れている。
【０００７】このような構成の強誘電体メモリにおい
て、例えばメモリセルＭＣ1 にデータを書き込む場合、
ワード線ＷＬ1 を励起させて選択トランジスタＴｒ1 を
導通させ、この状態で共通プレート電極線ＰＬの電位を
変えて強誘電体キャパシタＦＣ1 を分極させると、その
分極方向に応じて異なる極性の電荷（残留分極電荷）が
２値の記憶データとして強誘電体キャパシタＦＣ1 に保
持、記憶される。
て、例えばメモリセルＭＣ1 にデータを書き込む場合、
ワード線ＷＬ1 を励起させて選択トランジスタＴｒ1 を
導通させ、この状態で共通プレート電極線ＰＬの電位を
変えて強誘電体キャパシタＦＣ1 を分極させると、その
分極方向に応じて異なる極性の電荷（残留分極電荷）が
２値の記憶データとして強誘電体キャパシタＦＣ1 に保
持、記憶される。
【０００８】また、このメモリセルＭＣ1 のデータ読出
しは、同様にワード線ＷＬ1 を選択し共通プレート電極
線ＰＬの電位を変化させると、このとき分極方向に応じ
た大きさでビット線ＢＬ1 の電位が変化するので、この
電位変化の大小をセンスアンプＳＡで読みとることによ
り行う。また、記憶データ復元化のため、続けて再書込
みがかけられる。
しは、同様にワード線ＷＬ1 を選択し共通プレート電極
線ＰＬの電位を変化させると、このとき分極方向に応じ
た大きさでビット線ＢＬ1 の電位が変化するので、この
電位変化の大小をセンスアンプＳＡで読みとることによ
り行う。また、記憶データ復元化のため、続けて再書込
みがかけられる。
【０００９】このセンシング動作は、データを読み出そ
うとするメモリセルＭＣ1 を、その折り返し方向のビッ
ト線に接続させたリファレンスセルＲＭＣ2 と比較する
ことにより行われる。すなわち、メモリセルＭＣ1 のデ
ータ読出しと同時に、リファレンスセルＲＭＣ2 に予め
書き込んでおいたデータ（以下、リファレンスデータと
いう）をビット線ＢＬ2 側から読み出し、このビット線
ＢＬ2 電位を基準としてビット線ＢＬ1 の電位変化がセ
ンスアンプＳＡで増幅され、その大小によりデータの判
定がなされる。これとは逆に、メモリセルＭＣ2 の記憶
データを読み出す場合では、リファレンスセルＲＭＣ1
から読み出したリファレンスデータとの比較により、ビ
ット線ＢＬ2 の電位変化がセンスアンプＳＡで増幅さ
れ、データの判定がなされる。
うとするメモリセルＭＣ1 を、その折り返し方向のビッ
ト線に接続させたリファレンスセルＲＭＣ2 と比較する
ことにより行われる。すなわち、メモリセルＭＣ1 のデ
ータ読出しと同時に、リファレンスセルＲＭＣ2 に予め
書き込んでおいたデータ（以下、リファレンスデータと
いう）をビット線ＢＬ2 側から読み出し、このビット線
ＢＬ2 電位を基準としてビット線ＢＬ1 の電位変化がセ
ンスアンプＳＡで増幅され、その大小によりデータの判
定がなされる。これとは逆に、メモリセルＭＣ2 の記憶
データを読み出す場合では、リファレンスセルＲＭＣ1
から読み出したリファレンスデータとの比較により、ビ
ット線ＢＬ2 の電位変化がセンスアンプＳＡで増幅さ
れ、データの判定がなされる。
【００１０】このようなリファレンスセルを用いてデー
タ読出基準を設定する方式においては、プロセスや膜特
性のバラツキによってメモリセルの記憶データがばらつ
くような場合でも、同様にリファレンスデータもばらつ
くことが多いので、それらの差動をとって増幅した後の
センスアンプ出力は、プロセスバラツキ等の影響が低減
されたものとなる。したがって、この従来方式の強誘電
体メモリは、データ読出時のマージン確保が容易であ
り、データ読出時のビット線電位差が余り大きくなくて
も誤動作し難いといった利点を有している。
タ読出基準を設定する方式においては、プロセスや膜特
性のバラツキによってメモリセルの記憶データがばらつ
くような場合でも、同様にリファレンスデータもばらつ
くことが多いので、それらの差動をとって増幅した後の
センスアンプ出力は、プロセスバラツキ等の影響が低減
されたものとなる。したがって、この従来方式の強誘電
体メモリは、データ読出時のマージン確保が容易であ
り、データ読出時のビット線電位差が余り大きくなくて
も誤動作し難いといった利点を有している。
【００１１】以上は、１Ｔｒ−１Ｃａｐ方式の説明であ
るが、２Ｔｒ−２Ｃａｐ方式においては、各メモリセル
が２組のトランジスタとキャパシタとから構成され、そ
の一方からデータ読出しを行う際、隣接した他方側をリ
ファレンスセルとして機能させるもので、その基本的な
動作は上記と同様である。この２Ｔｒ−２Ｃａｐ方式
は、データ読出時のリファレンスセルとして最も特性が
揃った隣接のトランジスタとキャパシタとを用いること
から、更に読出マージンが小さくて済むといった特長を
有している。
るが、２Ｔｒ−２Ｃａｐ方式においては、各メモリセル
が２組のトランジスタとキャパシタとから構成され、そ
の一方からデータ読出しを行う際、隣接した他方側をリ
ファレンスセルとして機能させるもので、その基本的な
動作は上記と同様である。この２Ｔｒ−２Ｃａｐ方式
は、データ読出時のリファレンスセルとして最も特性が
揃った隣接のトランジスタとキャパシタとを用いること
から、更に読出マージンが小さくて済むといった特長を
有している。
【００１２】これに対し、先に説明した１Ｔｒ−１Ｃａ
ｐ方式は、データ読出時のマージン確保の面では２Ｔｒ
−２Ｃａｐ方式に一歩譲るものの、リファレンスセルの
数を大幅に減らせることができるので、この方式が登場
してからは高集積化が大きく進展した。
ｐ方式は、データ読出時のマージン確保の面では２Ｔｒ
−２Ｃａｐ方式に一歩譲るものの、リファレンスセルの
数を大幅に減らせることができるので、この方式が登場
してからは高集積化が大きく進展した。
【００１３】
【発明が解決しようとする課題】しかし、更なる高集積
化に加えて、今後、より高速で低消費電力なメモリの開
発が要求されるようになると、これら従来の強誘電体メ
モリでは、上記した利点よりも、むしろリファレンスセ
ルを有することによるマイナス面が大きな問題となって
くると予想される。
化に加えて、今後、より高速で低消費電力なメモリの開
発が要求されるようになると、これら従来の強誘電体メ
モリでは、上記した利点よりも、むしろリファレンスセ
ルを有することによるマイナス面が大きな問題となって
くると予想される。
【００１４】たとえば、この従来のセル形式では、前記
したようにリファレンスセルのデータをメモリセルのデ
ータ読出基準として用いているが、強誘電体膜は反転分
極により特性が劣化することから、リファレンスデータ
として、例えば「０」を常に書き込んでおき、これを読
出すたびに、反転分極しないようにタイミングをとって
再書込みしなければならない。すなわち、従来のセル形
式では、メモリセルに加え、このリファレンスセルにつ
いてもデータの読出し及び再書込みを行う必要があるこ
とから、データ読出サイクルのタイミング設計が複雑と
なり、これが高速化を図る上で障害の一つとなってい
る。
したようにリファレンスセルのデータをメモリセルのデ
ータ読出基準として用いているが、強誘電体膜は反転分
極により特性が劣化することから、リファレンスデータ
として、例えば「０」を常に書き込んでおき、これを読
出すたびに、反転分極しないようにタイミングをとって
再書込みしなければならない。すなわち、従来のセル形
式では、メモリセルに加え、このリファレンスセルにつ
いてもデータの読出し及び再書込みを行う必要があるこ
とから、データ読出サイクルのタイミング設計が複雑と
なり、これが高速化を図る上で障害の一つとなってい
る。
【００１５】また、リファレンスセルは、通常、そのサ
イズがメモリセルに比べ大きいので充放電するのに時間
がかかり、これが、高速読出しのタイミング設計を更に
困難にするだけでなく、データ読出速度の律束要因とな
ってしまうことも問題であった。
イズがメモリセルに比べ大きいので充放電するのに時間
がかかり、これが、高速読出しのタイミング設計を更に
困難にするだけでなく、データ読出速度の律束要因とな
ってしまうことも問題であった。
【００１６】このセルサイズの相違は、データの読出基
準のとり方と深く関係している。すなわち、リファレン
スデータの読出し時に、その値をメモリセルデータ
「１」および「０」の中間状態になるように設定する
と、センスアンプからは分極方向に応じて逆極性の読出
データが得られ好ましいが、その設定時においては、一
般に、リファレンスセルのキャパシタ面積を変えて最適
値の調整が行われる。具体例を述べると、強誘電体キャ
パシタサイズは、メモリセル側の２倍程度に大きくする
のが一般的である（例えば、ISSCC94 FA16.2:256K Nonv
olatile Ferroelectric Memory at 3V 100ns参照）。共
通プレート電極線には、このように大きな容量のキャパ
シタが多数接続されており、データ読出速度を短縮しよ
うとすれば、この共通プレート電極線の負荷容量を如何
に低減させるかが問題となる。
準のとり方と深く関係している。すなわち、リファレン
スデータの読出し時に、その値をメモリセルデータ
「１」および「０」の中間状態になるように設定する
と、センスアンプからは分極方向に応じて逆極性の読出
データが得られ好ましいが、その設定時においては、一
般に、リファレンスセルのキャパシタ面積を変えて最適
値の調整が行われる。具体例を述べると、強誘電体キャ
パシタサイズは、メモリセル側の２倍程度に大きくする
のが一般的である（例えば、ISSCC94 FA16.2:256K Nonv
olatile Ferroelectric Memory at 3V 100ns参照）。共
通プレート電極線には、このように大きな容量のキャパ
シタが多数接続されており、データ読出速度を短縮しよ
うとすれば、この共通プレート電極線の負荷容量を如何
に低減させるかが問題となる。
【００１７】また、上記資料によれば、データ読出時は
３Ｖ駆動でアクセスタイムが１００ｎＳであるが、サイ
クルタイムは２００ｎＳと比較的に長い。これは、その
時間差１００ｎＳが、リファレンスセルの充放電、或い
は複雑なタイミング設定による時間的なマージン確保に
費やされているものと考えられる。したがって、このよ
うにリファレンスセルを基準として用いている限り、読
出サイクルタイムの短縮化には自ずと限界がある。
３Ｖ駆動でアクセスタイムが１００ｎＳであるが、サイ
クルタイムは２００ｎＳと比較的に長い。これは、その
時間差１００ｎＳが、リファレンスセルの充放電、或い
は複雑なタイミング設定による時間的なマージン確保に
費やされているものと考えられる。したがって、このよ
うにリファレンスセルを基準として用いている限り、読
出サイクルタイムの短縮化には自ずと限界がある。
【００１８】さらに、このリファレンスセルの充放電に
時間がかかることによって、消費電力の増加が問題とな
るので、この従来の強誘電体メモリでは、これを避ける
ために一度に読み出すセル数を制限しており、ＤＲＡＭ
等で高速化のために行われているバースト読出しが難し
かった。
時間がかかることによって、消費電力の増加が問題とな
るので、この従来の強誘電体メモリでは、これを避ける
ために一度に読み出すセル数を制限しており、ＤＲＡＭ
等で高速化のために行われているバースト読出しが難し
かった。
【００１９】なお、以上のタイミング設計やセルの充放
電時間については、今までは余り問題とならなかった
が、今後は、記憶データの高速読出しを阻害する要因と
して問題視され、読出動作の高速化及び低消費電力化を
十分に考慮した強誘電体メモリの開発が、今まで以上に
一層強く求められるようになると考えられる。
電時間については、今までは余り問題とならなかった
が、今後は、記憶データの高速読出しを阻害する要因と
して問題視され、読出動作の高速化及び低消費電力化を
十分に考慮した強誘電体メモリの開発が、今まで以上に
一層強く求められるようになると考えられる。
【００２０】本発明は、かかる実情に鑑みてなされたも
のであり、キャパシタに記憶したデータを高速で効率よ
く読み出すことができる半導体記憶装置を提供すること
にある。
のであり、キャパシタに記憶したデータを高速で効率よ
く読み出すことができる半導体記憶装置を提供すること
にある。
【００２１】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体記憶装置では、メモリセル形式自体は従来と同様に１
Ｔｒ−１Ｃａｐ方式であるが、そのデータ読出時の基準
設定を、リファレンスセルではなく、センスアンプ側か
ら基準電圧を供給することにより行い、この基準電圧を
供給すべきセンスアンプ入力を選択信号により切り換え
ることとした。本発明の半導体記憶装置におけるセンス
アンプには、当該センスアンプに基準電圧を供給する定
電圧発生手段が、選択信号の印加に応じてセンスアンプ
の何れか一方の入力ノードをビット線から電気的に切り
離し定電圧発生手段側に結線させる入力切換手段を介し
て、接続されている。とくに、本発明は、強誘電体記憶
装置、即ち、一対のビット線とプレート線との間に、ゲ
ートがワード線に接続された選択トランジスタと強誘電
体キャパシタとを直列に接続させてメモリセルが構成さ
れ、強誘電体キャパシタの分極方向に応じて記憶された
２値の記憶データを読み出す際、プレート線の電位を変
えて分極方向に応じて異なる大きさでビット線の電位を
変化させ、そのビット線電位の変化量をセンスアンプで
検出する半導体記憶装置に好適である。
点を解決し、上記目的を達成するために、本発明の半導
体記憶装置では、メモリセル形式自体は従来と同様に１
Ｔｒ−１Ｃａｐ方式であるが、そのデータ読出時の基準
設定を、リファレンスセルではなく、センスアンプ側か
ら基準電圧を供給することにより行い、この基準電圧を
供給すべきセンスアンプ入力を選択信号により切り換え
ることとした。本発明の半導体記憶装置におけるセンス
アンプには、当該センスアンプに基準電圧を供給する定
電圧発生手段が、選択信号の印加に応じてセンスアンプ
の何れか一方の入力ノードをビット線から電気的に切り
離し定電圧発生手段側に結線させる入力切換手段を介し
て、接続されている。とくに、本発明は、強誘電体記憶
装置、即ち、一対のビット線とプレート線との間に、ゲ
ートがワード線に接続された選択トランジスタと強誘電
体キャパシタとを直列に接続させてメモリセルが構成さ
れ、強誘電体キャパシタの分極方向に応じて記憶された
２値の記憶データを読み出す際、プレート線の電位を変
えて分極方向に応じて異なる大きさでビット線の電位を
変化させ、そのビット線電位の変化量をセンスアンプで
検出する半導体記憶装置に好適である。
【００２２】従来は、サイズの大きなリファレンスセル
が多数接続され、負荷容量が大きなプレート線等を駆動
して、データ読出時の基準電圧（リファレンスデータ読
出時の変動電圧）が生成されていた。これに対し、本発
明では、基準電圧（固定バイアス）が、その入力ポイン
トを入力切換手段により切り換えながら定電圧発生手段
から供給されることから、高速なデータ読出しができ、
また、サイズの大きなリファレンスセルを充放電する必
要もないことから、消費電力の低減も可能である。な
お、基準電圧を固定バイアスで供給すると、データ読出
時のマージン低下が心配されるが、近年、プロセスの均
一性向上や強誘電体膜の特性改善等が進み、今後も高集
積化とともに改善される方向にあることから、この読出
マージンの低下は、今や本質的な問題ではなくなりつつ
あると言える。
が多数接続され、負荷容量が大きなプレート線等を駆動
して、データ読出時の基準電圧（リファレンスデータ読
出時の変動電圧）が生成されていた。これに対し、本発
明では、基準電圧（固定バイアス）が、その入力ポイン
トを入力切換手段により切り換えながら定電圧発生手段
から供給されることから、高速なデータ読出しができ、
また、サイズの大きなリファレンスセルを充放電する必
要もないことから、消費電力の低減も可能である。な
お、基準電圧を固定バイアスで供給すると、データ読出
時のマージン低下が心配されるが、近年、プロセスの均
一性向上や強誘電体膜の特性改善等が進み、今後も高集
積化とともに改善される方向にあることから、この読出
マージンの低下は、今や本質的な問題ではなくなりつつ
あると言える。
【００２３】具体的に、基準電圧は、プレート線の電位
が変化した際にビット線の何れか一方に分極方向により
異なる大きさで現れる２種類の電位に対し、その略中間
の電位に設定するとよい。このように基準電圧を設定す
ると、強誘電体キャパシタの分極方向に応じて逆極性の
センスアンプ出力が得られ、好ましい。また、低消費電
力の面では、定電圧発生手段により、センスアンプが記
憶データを検出するのに必要な短い時間だけ基準電圧を
発生させるとよい。
が変化した際にビット線の何れか一方に分極方向により
異なる大きさで現れる２種類の電位に対し、その略中間
の電位に設定するとよい。このように基準電圧を設定す
ると、強誘電体キャパシタの分極方向に応じて逆極性の
センスアンプ出力が得られ、好ましい。また、低消費電
力の面では、定電圧発生手段により、センスアンプが記
憶データを検出するのに必要な短い時間だけ基準電圧を
発生させるとよい。
【００２４】本発明の半導体記憶装置のデータ読出方法
では、一対のビット線に、ゲートがワード線に接続され
た選択トランジスタとキャパシタとを直列に接続させて
構成されたメモリセルについて、キャパシタに記憶され
た２値の記憶データを読み出す際、まず、ワード線を選
択し、記憶データに応じて異なる大きさでビット線の電
位を変化させる。つぎに、このビット線に一方の入力ノ
ードを接続させたセンスアンプについて、その他方の入
力ノードを他のビット線から電気的に切り離した後、こ
の他方の入力ノードに基準電圧を印加させる。そして、
印加した基準電圧と前記ビット線との電位差が、センス
アンプにより増幅されて読み出される。
では、一対のビット線に、ゲートがワード線に接続され
た選択トランジスタとキャパシタとを直列に接続させて
構成されたメモリセルについて、キャパシタに記憶され
た２値の記憶データを読み出す際、まず、ワード線を選
択し、記憶データに応じて異なる大きさでビット線の電
位を変化させる。つぎに、このビット線に一方の入力ノ
ードを接続させたセンスアンプについて、その他方の入
力ノードを他のビット線から電気的に切り離した後、こ
の他方の入力ノードに基準電圧を印加させる。そして、
印加した基準電圧と前記ビット線との電位差が、センス
アンプにより増幅されて読み出される。
【００２５】
【発明の実施の形態】以下、本発明に係わる半導体記憶
装置を、強誘電体記憶装置（強誘電体メモリ）を例とし
て、図面にもとづいて詳細に説明する。図１は、強誘電
体メモリの一例を示す概略構成図である。この図示例の
強誘電体メモリ４は、図３の従来例と同様、折り返しビ
ット線構造を有し、メモリセルＭＣ1 ，ＭＣ2 が縦横に
繰り返し接続されてメモリセルアレイが構成されてい
る。ここで、Ｔｒ1 ，Ｔｒ2 とＦＣ1 ，ＦＣ2 は、それ
ぞれメモリセルＭＣ1 ，ＭＣ2 を構成する選択トランジ
スタと強誘電体キャパシタを示している。また、ＷＬ1
，ＷＬ2 はワード線、ＢＬ1 ，ＢＬ2 はビット線、Ｐ
Ｌは共通プレート電極線をそれぞれ示している。
装置を、強誘電体記憶装置（強誘電体メモリ）を例とし
て、図面にもとづいて詳細に説明する。図１は、強誘電
体メモリの一例を示す概略構成図である。この図示例の
強誘電体メモリ４は、図３の従来例と同様、折り返しビ
ット線構造を有し、メモリセルＭＣ1 ，ＭＣ2 が縦横に
繰り返し接続されてメモリセルアレイが構成されてい
る。ここで、Ｔｒ1 ，Ｔｒ2 とＦＣ1 ，ＦＣ2 は、それ
ぞれメモリセルＭＣ1 ，ＭＣ2 を構成する選択トランジ
スタと強誘電体キャパシタを示している。また、ＷＬ1
，ＷＬ2 はワード線、ＢＬ1 ，ＢＬ2 はビット線、Ｐ
Ｌは共通プレート電極線をそれぞれ示している。
【００２６】ワード線ＷＬ1 ，ＷＬ2 および共通プレー
ト電極線ＰＬは、ローデコーダを含む行制御回路６に接
続されている。また、ビット線ＢＬ1 ，ＢＬ2 には、セ
ンスアンプＳＡと、カラムデコーダを含む列制御回路
（不図示）からのカラム制御信号SEcol に応じて、セン
スアンプＳＡにより増幅した後の記憶データを出力する
出力回路８と、が接続されている。
ト電極線ＰＬは、ローデコーダを含む行制御回路６に接
続されている。また、ビット線ＢＬ1 ，ＢＬ2 には、セ
ンスアンプＳＡと、カラムデコーダを含む列制御回路
（不図示）からのカラム制御信号SEcol に応じて、セン
スアンプＳＡにより増幅した後の記憶データを出力する
出力回路８と、が接続されている。
【００２７】本発明において、センスアンプＳＡには、
基準電圧Ｖref を供給する定電圧発生手段（定電圧発生
回路１０）が、入力切換手段１２を介して接続されてい
る。入力切換手段１２には、選択信号φSE1 又はφSE2
の印加に応じてセンスアンプＳＡの何れか一方の入力ノ
ードＮＤ1 又はＮＤ2 をビット線ＢＬ1 ，ＢＬ2 から電
気的に切り離し、定電圧発生回路１０側に接続させる働
きがある。
基準電圧Ｖref を供給する定電圧発生手段（定電圧発生
回路１０）が、入力切換手段１２を介して接続されてい
る。入力切換手段１２には、選択信号φSE1 又はφSE2
の印加に応じてセンスアンプＳＡの何れか一方の入力ノ
ードＮＤ1 又はＮＤ2 をビット線ＢＬ1 ，ＢＬ2 から電
気的に切り離し、定電圧発生回路１０側に接続させる働
きがある。
【００２８】本実施形態では、入力切換手段１２が、４
つのゲートにより構成されている。すなわち、センスア
ンプＳＡの入力ノードＮＤ1 には、第１の選択信号φ
SE1の入力を受けて、当該入力ノードＮＤ1 をビット線
ＢＬ1 に選択的に接続させ、第１のゲート制御信号Ｓ1
を出力するゲートＧ1 が接続されている。同様に、セン
スアンプＳＡの入力ノードＮＤ2 には、第２の選択信号
φSE2 の入力を受けて、当該入力ノードＮＤ2 をビット
線ＢＬ2 に選択的に接続させ、第２のゲート制御信号Ｓ
2 を出力する第３のゲートＧ3 が接続されている。ま
た、入力ノードＮＤ1 には、第２の選択信号φSE2 の入
力を受けて、当該入力ノードＮＤ1 に基準電圧Ｖref を
印加する際に定電圧発生回路１０を選択的に接続させる
第２のゲートＧ2 が接続され、入力ノードＮＤ2 には、
第１の選択信号φSE1 の入力を受けて、当該入力ノード
ＮＤ2 に基準電圧Ｖref を印加する際に定電圧発生回路
１０を選択的に接続させる第４のゲートＧ4 が接続され
ている。
つのゲートにより構成されている。すなわち、センスア
ンプＳＡの入力ノードＮＤ1 には、第１の選択信号φ
SE1の入力を受けて、当該入力ノードＮＤ1 をビット線
ＢＬ1 に選択的に接続させ、第１のゲート制御信号Ｓ1
を出力するゲートＧ1 が接続されている。同様に、セン
スアンプＳＡの入力ノードＮＤ2 には、第２の選択信号
φSE2 の入力を受けて、当該入力ノードＮＤ2 をビット
線ＢＬ2 に選択的に接続させ、第２のゲート制御信号Ｓ
2 を出力する第３のゲートＧ3 が接続されている。ま
た、入力ノードＮＤ1 には、第２の選択信号φSE2 の入
力を受けて、当該入力ノードＮＤ1 に基準電圧Ｖref を
印加する際に定電圧発生回路１０を選択的に接続させる
第２のゲートＧ2 が接続され、入力ノードＮＤ2 には、
第１の選択信号φSE1 の入力を受けて、当該入力ノード
ＮＤ2 に基準電圧Ｖref を印加する際に定電圧発生回路
１０を選択的に接続させる第４のゲートＧ4 が接続され
ている。
【００２９】本実施形態では、出力回路８も選択信号φ
SE1 ，φSE2 により制御される。すなわち、出力回路８
は、図１に例示したように、選択信号φSE1 又はφSE2
とカラム選択信号SEcol とにより制御され、データを出
力するビット線ＢＬ1 ，ＢＬ2 をそれぞれ選択するゲー
トＧ5 ，Ｇ6 と、ドレインにデータ線を各々接続させた
出力用トランジスタＴｒ3 ，Ｔｒ4 と、ゲートにカラム
選択信号SEcol が入力された駆動用トランジスタＴｒ5
とから構成される。
SE1 ，φSE2 により制御される。すなわち、出力回路８
は、図１に例示したように、選択信号φSE1 又はφSE2
とカラム選択信号SEcol とにより制御され、データを出
力するビット線ＢＬ1 ，ＢＬ2 をそれぞれ選択するゲー
トＧ5 ，Ｇ6 と、ドレインにデータ線を各々接続させた
出力用トランジスタＴｒ3 ，Ｔｒ4 と、ゲートにカラム
選択信号SEcol が入力された駆動用トランジスタＴｒ5
とから構成される。
【００３０】つぎに、このように構成された強誘電体メ
モリ４の動作について説明する。本発明は、同期型およ
び非同期型の両タイプの強誘電体メモリに適用できる。
両者には、動作サイクルの制御が外部クロック信号によ
るかアドレス信号によるかの違いがあり、他の内部動作
は基本的に同じである。したがって、以下の説明は、図
１の強誘電体メモリ４が非同期型であることを前提とし
て行う。ここで、非同期型とは、アドレス信号にしたが
って内部の動作を行うタイプのものをいう。また、図１
のメモリセルＭＣ1 について、その強誘電体キャパシタ
ＦＣ1 に書き込んだ記憶データを読み出す場合を例に説
明する。
モリ４の動作について説明する。本発明は、同期型およ
び非同期型の両タイプの強誘電体メモリに適用できる。
両者には、動作サイクルの制御が外部クロック信号によ
るかアドレス信号によるかの違いがあり、他の内部動作
は基本的に同じである。したがって、以下の説明は、図
１の強誘電体メモリ４が非同期型であることを前提とし
て行う。ここで、非同期型とは、アドレス信号にしたが
って内部の動作を行うタイプのものをいう。また、図１
のメモリセルＭＣ1 について、その強誘電体キャパシタ
ＦＣ1 に書き込んだ記憶データを読み出す場合を例に説
明する。
【００３１】最初に、データ書込みについて簡単に触れ
ておくと、まず、図１の行制御回路６によりワード線Ｗ
Ｌ1 を励起させて選択トランジスタＴｒ1 を導通させ、
つぎに、この状態で共通プレート電極線ＰＬの電位を変
えて強誘電体キャパシタＦＣ1 を分極させると、その分
極方向に応じて異なる極性の電荷（残留分極電荷）が２
値の記憶データとして強誘電体キャパシタＦＣ1 に保
持、記憶される。
ておくと、まず、図１の行制御回路６によりワード線Ｗ
Ｌ1 を励起させて選択トランジスタＴｒ1 を導通させ、
つぎに、この状態で共通プレート電極線ＰＬの電位を変
えて強誘電体キャパシタＦＣ1 を分極させると、その分
極方向に応じて異なる極性の電荷（残留分極電荷）が２
値の記憶データとして強誘電体キャパシタＦＣ1 に保
持、記憶される。
【００３２】以下、この記憶データの読出動作を、図２
のタイミングチャートを参照しながら詳しく説明する。
まず、行制御回路６に行アドレス信号が入力され、所定
幅の内部信号が生成される。この内部信号は、これが発
生している間にビット線をディスチャージする時間を確
保するためのものである。すなわち、図２では、この間
にビット線ＢＬ1 が強制的に接地レベルまで引き落とさ
れる。行制御回路６内では、入力した行アドレス信号が
デコードされてワード線ＷＬ1 を選択し、これを内部信
号の立ち下がりで活性化、即ち図２でワード線ＷＬ1を
立ち上げる。ワード線ＷＬ1 の活性化により、図１の選
択トランジスタＴｒ1 が導通し、強誘電体キャパシタＦ
Ｃ1 がビット線ＢＬ1 に接続される。また、内部信号の
立ち下がりにより、図２に示すように、共通プレート線
ＰＬに所定の電圧（プレート電圧）が印加され、同時
に、選択信号φSE1 が立ち上げられる。この選択信号φ
SE1 （及びφSE2 ）は、例えば行制御回路６等の内部
で、アドレスの下位ビットによりつくられる。
のタイミングチャートを参照しながら詳しく説明する。
まず、行制御回路６に行アドレス信号が入力され、所定
幅の内部信号が生成される。この内部信号は、これが発
生している間にビット線をディスチャージする時間を確
保するためのものである。すなわち、図２では、この間
にビット線ＢＬ1 が強制的に接地レベルまで引き落とさ
れる。行制御回路６内では、入力した行アドレス信号が
デコードされてワード線ＷＬ1 を選択し、これを内部信
号の立ち下がりで活性化、即ち図２でワード線ＷＬ1を
立ち上げる。ワード線ＷＬ1 の活性化により、図１の選
択トランジスタＴｒ1 が導通し、強誘電体キャパシタＦ
Ｃ1 がビット線ＢＬ1 に接続される。また、内部信号の
立ち下がりにより、図２に示すように、共通プレート線
ＰＬに所定の電圧（プレート電圧）が印加され、同時
に、選択信号φSE1 が立ち上げられる。この選択信号φ
SE1 （及びφSE2 ）は、例えば行制御回路６等の内部
で、アドレスの下位ビットによりつくられる。
【００３３】共通プレート線ＰＬには、多数の強誘電体
キャパシタＦＣ1 ，ＦＣ2 ，…が接続され負荷容量が大
きいので、図２に示すように、電圧印加時より多少遅れ
て立ち上がる。すると、図１の強誘電体キャパシタＦＣ
1 の分極方向（この分極方向は、記憶データが「１」で
あるか「０」であるかで異なる）に応じた大きさで、ビ
ット線ＢＬ1 の電位が変化する。これは、プレート電圧
の印加により、それ以前の分極方向に応じて強誘電体キ
ャパシタＦＣ1 が分極反転する場合と、しない場合があ
り、両場合では強誘電体キャパシタＦＣ1 とビット線Ｂ
Ｌ1 の電荷移動量が異なる結果である。この電荷移動
は、強誘電体キャパシタＦＣ1 の蓄積電荷量が、ビット
線ＢＬ1 の配線容量に蓄積される電荷量と等しくなるま
で行われる。この電位変化は、図２において、プレート
線ＰＬの立上げ後に、ビット線ＢＬ1 電位が小さく上昇
した部分に相当する。
キャパシタＦＣ1 ，ＦＣ2 ，…が接続され負荷容量が大
きいので、図２に示すように、電圧印加時より多少遅れ
て立ち上がる。すると、図１の強誘電体キャパシタＦＣ
1 の分極方向（この分極方向は、記憶データが「１」で
あるか「０」であるかで異なる）に応じた大きさで、ビ
ット線ＢＬ1 の電位が変化する。これは、プレート電圧
の印加により、それ以前の分極方向に応じて強誘電体キ
ャパシタＦＣ1 が分極反転する場合と、しない場合があ
り、両場合では強誘電体キャパシタＦＣ1 とビット線Ｂ
Ｌ1 の電荷移動量が異なる結果である。この電荷移動
は、強誘電体キャパシタＦＣ1 の蓄積電荷量が、ビット
線ＢＬ1 の配線容量に蓄積される電荷量と等しくなるま
で行われる。この電位変化は、図２において、プレート
線ＰＬの立上げ後に、ビット線ＢＬ1 電位が小さく上昇
した部分に相当する。
【００３４】一方、選択信号φSE1 が立上げられ、これ
が図１の入力切換手段１２の第１のゲートに印加される
と、センスアンプＳＡのノードＮＤ1 がビット線ＢＬ1
に接続され、第１のゲート制御信号Ｓ1 を立ち上げ（図
２）、これを第４のゲートＧ4 と、出力回路８内の第５
のゲートＧ5 とに出力する。また、図２に示すように、
第１のゲート制御信号Ｓ1 の立ち上げと同時に、定電圧
発生手段１０から基準電圧Ｖref が出力され、第４のゲ
ートＧ4 が開いて、基準電圧Ｖref がセンスアンプＳＡ
の他の入力ノードＮＤ2 に印加される。ここで、記憶デ
ータ「０」のときのビット線ＢＬ1 電位をＶB0，記憶デ
ータ「１」のときのビット線ＢＬ1 電位をＶB1とする
と、基準電圧Ｖref は、Ｖref ＝（ＶB0＋ＶB1）／２と
なるように設定される。
が図１の入力切換手段１２の第１のゲートに印加される
と、センスアンプＳＡのノードＮＤ1 がビット線ＢＬ1
に接続され、第１のゲート制御信号Ｓ1 を立ち上げ（図
２）、これを第４のゲートＧ4 と、出力回路８内の第５
のゲートＧ5 とに出力する。また、図２に示すように、
第１のゲート制御信号Ｓ1 の立ち上げと同時に、定電圧
発生手段１０から基準電圧Ｖref が出力され、第４のゲ
ートＧ4 が開いて、基準電圧Ｖref がセンスアンプＳＡ
の他の入力ノードＮＤ2 に印加される。ここで、記憶デ
ータ「０」のときのビット線ＢＬ1 電位をＶB0，記憶デ
ータ「１」のときのビット線ＢＬ1 電位をＶB1とする
と、基準電圧Ｖref は、Ｖref ＝（ＶB0＋ＶB1）／２と
なるように設定される。
【００３５】同時に、センスアンプ活性化信号Ｓact が
センスアンプＳＡに供給されて、センシング動作が開始
される。すると、センスアンプＳＡによりビット線ＢＬ
1 の電位変化が増幅され、図２に示すように、ビット線
ＢＬ1 が大きく変化する。一方、タイミングは特に図示
しないが、第１のゲート制御信号Ｓ1 の立上げに相前後
して、カラム選択信号SEcol が第５のゲートＧ5 及び駆
動用トランジスタＴｒ5 に入力されている。図１でビッ
ト線ＢＬ１をＴｒ３のゲートに入力することにより、プ
レート信号によるセルデータ読出しの際、回路が自動的
にオープンになっていることを保証できるからである。
読みだしたデータ増幅後のビット線ＢＬ1 の電位変化
は、第５のゲートＧ5 を介して増幅用トランジスタＴｒ
3 で更に増幅され、データ線から記憶データとして出力
される。
センスアンプＳＡに供給されて、センシング動作が開始
される。すると、センスアンプＳＡによりビット線ＢＬ
1 の電位変化が増幅され、図２に示すように、ビット線
ＢＬ1 が大きく変化する。一方、タイミングは特に図示
しないが、第１のゲート制御信号Ｓ1 の立上げに相前後
して、カラム選択信号SEcol が第５のゲートＧ5 及び駆
動用トランジスタＴｒ5 に入力されている。図１でビッ
ト線ＢＬ１をＴｒ３のゲートに入力することにより、プ
レート信号によるセルデータ読出しの際、回路が自動的
にオープンになっていることを保証できるからである。
読みだしたデータ増幅後のビット線ＢＬ1 の電位変化
は、第５のゲートＧ5 を介して増幅用トランジスタＴｒ
3 で更に増幅され、データ線から記憶データとして出力
される。
【００３６】その後は、従来と同様に記憶データをメモ
リセルＭＣ1 内で復元するため再書込みを行い、また、
ゲート制御信号Ｓ1 ，基準電圧Ｖref ，センスアンプ活
性化信号Ｓact を順次立ち下げて、当該記憶データの読
出動作が終了する。なお、本発明では、基準電圧Ｖref
の印加時間を、センスアンプＳＡが記憶データを検出す
るのに必要な短い時間だけにして、消費電力の低減を図
っている。
リセルＭＣ1 内で復元するため再書込みを行い、また、
ゲート制御信号Ｓ1 ，基準電圧Ｖref ，センスアンプ活
性化信号Ｓact を順次立ち下げて、当該記憶データの読
出動作が終了する。なお、本発明では、基準電圧Ｖref
の印加時間を、センスアンプＳＡが記憶データを検出す
るのに必要な短い時間だけにして、消費電力の低減を図
っている。
【００３７】なお、以上は、ビット線ＢＬ1 から記憶デ
ータを読み出す場合を例にして説明したが、メモリセル
ＭＣ2 の記憶データをビット線ＢＬ2 から読み出す場
合、メモリセルからのデータ読出やセンシング等の基本
的な動作そのものは、上記と同様である。ただし、セン
スアンプＳＡのノード切替えやデータ線の選択等の制御
動作は、上記では使われなかったゲートＧ2 ，Ｇ3 ，Ｇ
6 を用いて行う。すなわち、第２の選択信号φSE2 を受
けて第３のゲートＧ3 を開き、センスアンプＳＡの他の
入力ノードＮＤ2 をビット線ＢＬ2 に接続させる。ま
た、第２のゲート制御信号Ｓ2 を生成して、これにより
開いた第２のゲートＧ2 を介して基準電圧Ｖref を入力
ノードＮＤ1 に印加するとともに、ビット線ＢＬ2 が小
さく電位変化する間は、そのオープン状態を保証してい
た第６のゲートＧ6 を開けて、記憶データがデータ線か
ら読出し可能な状態を整える。
ータを読み出す場合を例にして説明したが、メモリセル
ＭＣ2 の記憶データをビット線ＢＬ2 から読み出す場
合、メモリセルからのデータ読出やセンシング等の基本
的な動作そのものは、上記と同様である。ただし、セン
スアンプＳＡのノード切替えやデータ線の選択等の制御
動作は、上記では使われなかったゲートＧ2 ，Ｇ3 ，Ｇ
6 を用いて行う。すなわち、第２の選択信号φSE2 を受
けて第３のゲートＧ3 を開き、センスアンプＳＡの他の
入力ノードＮＤ2 をビット線ＢＬ2 に接続させる。ま
た、第２のゲート制御信号Ｓ2 を生成して、これにより
開いた第２のゲートＧ2 を介して基準電圧Ｖref を入力
ノードＮＤ1 に印加するとともに、ビット線ＢＬ2 が小
さく電位変化する間は、そのオープン状態を保証してい
た第６のゲートＧ6 を開けて、記憶データがデータ線か
ら読出し可能な状態を整える。
【００３８】また、以上は、強誘電体メモリについて説
明したが、本発明は、これに限らず、例えばＤＲＡＭ等
において、センスアンプの入力ノードを切り換えて一方
側にのみ基準電圧を印加したい場合に適用することもで
きる。
明したが、本発明は、これに限らず、例えばＤＲＡＭ等
において、センスアンプの入力ノードを切り換えて一方
側にのみ基準電圧を印加したい場合に適用することもで
きる。
【００３９】
【発明の効果】以上説明してきたように、本発明に係わ
る半導体記憶装置によれば、入力切換手段と選択信号と
を組み合わせて使うことにより、従来のようにリファレ
ンスセルを使わずに、同様な記憶データの読出制御が行
える。したがって、従来、メモリセルに加えてリファレ
ンスセルを動作させるために複雑であったデータ読出動
作のタイミング設計が容易となる。これに加え、リファ
レンスセルは、通常、大きな面積とすることが多いため
充放電に時間がかかるが、これをなくしたことで高速化
でき、また、ＤＲＡＭ等で高速化のため行っているバー
スト読出しも可能となる。
る半導体記憶装置によれば、入力切換手段と選択信号と
を組み合わせて使うことにより、従来のようにリファレ
ンスセルを使わずに、同様な記憶データの読出制御が行
える。したがって、従来、メモリセルに加えてリファレ
ンスセルを動作させるために複雑であったデータ読出動
作のタイミング設計が容易となる。これに加え、リファ
レンスセルは、通常、大きな面積とすることが多いため
充放電に時間がかかるが、これをなくしたことで高速化
でき、また、ＤＲＡＭ等で高速化のため行っているバー
スト読出しも可能となる。
【００４０】さらに、入力切換手段は、例えば本実施形
態に例示したように複数のゲートにより構成でき、ま
た、定電圧発生手段を電圧値の調整だけで済む場合も考
えられることから、大きな容量のリファレンス用キャパ
シタンスを充放電する従来の場合に比べ、低消費電力化
も図りやすい。
態に例示したように複数のゲートにより構成でき、ま
た、定電圧発生手段を電圧値の調整だけで済む場合も考
えられることから、大きな容量のリファレンス用キャパ
シタンスを充放電する従来の場合に比べ、低消費電力化
も図りやすい。
【００４１】以上より、電力消費を抑えながら記憶デー
タの高速読出しが可能な半導体記憶装置を提供すること
でき、これにより、半導体メモリの性能向上や用途拡大
が大きく進展するものと期待される。
タの高速読出しが可能な半導体記憶装置を提供すること
でき、これにより、半導体メモリの性能向上や用途拡大
が大きく進展するものと期待される。
【図１】図１は、本発明の本実施形態に係わる強誘電体
メモリの概略構成図である。
メモリの概略構成図である。
【図２】図２は、図１の強誘電体メモリであって非同期
型のデータ読出動作例を示すタイミングチャートであ
る。
型のデータ読出動作例を示すタイミングチャートであ
る。
【図３】図３は、従来の強誘電体メモリのメモリセルア
レイ構成を示す回路図である。
レイ構成を示す回路図である。
４…強誘電体メモリ（半導体記憶装置，強誘電体記憶装
置）、６…行制御回路、８…出力回路、１０…定電圧発
生回路（定電圧発生手段）、１２…入力切換手段、ＢＬ
1 ，ＢＬ2 …ビット線、ＦＣ1 ，ＦＣ2 …強誘電体キャ
パシタ（キャパシタ）、Ｇ1 〜Ｇ6 …ゲート、ＭＣ1 ，
ＭＣ2 …メモリセル、ＮＤ1 ，ＮＤ2 …センスアンプの
入力ノード、ＰＬ…共通プレート電極線（プレート
線）、ＳＡ…センスアンプ、Ｔｒ1 ，Ｔｒ2 …選択トラ
ンジスタ、Ｔｒ3 ，Ｔｒ4 …出力用トランジスタ、Ｔｒ
5 …駆動用トランジスタ、ＷＬ1 ，ＷＬ2 …ワード線、
Ｖref…基準電圧、Ｓ1 ，Ｓ2 …ゲート制御信号、Ｓact
…センスアンプ活性化信号、SEcol …カラム選択信
号、φSE1 ，φSE2 …選択信号。
置）、６…行制御回路、８…出力回路、１０…定電圧発
生回路（定電圧発生手段）、１２…入力切換手段、ＢＬ
1 ，ＢＬ2 …ビット線、ＦＣ1 ，ＦＣ2 …強誘電体キャ
パシタ（キャパシタ）、Ｇ1 〜Ｇ6 …ゲート、ＭＣ1 ，
ＭＣ2 …メモリセル、ＮＤ1 ，ＮＤ2 …センスアンプの
入力ノード、ＰＬ…共通プレート電極線（プレート
線）、ＳＡ…センスアンプ、Ｔｒ1 ，Ｔｒ2 …選択トラ
ンジスタ、Ｔｒ3 ，Ｔｒ4 …出力用トランジスタ、Ｔｒ
5 …駆動用トランジスタ、ＷＬ1 ，ＷＬ2 …ワード線、
Ｖref…基準電圧、Ｓ1 ，Ｓ2 …ゲート制御信号、Ｓact
…センスアンプ活性化信号、SEcol …カラム選択信
号、φSE1 ，φSE2 …選択信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (7)
- 【請求項１】 一対のビット線に、ゲートがワード線に
接続された選択トランジスタとキャパシタとを直列に接
続させてメモリセルが構成され、キャパシタに記憶され
た２値の記憶データを読み出す際、ワード線を選択し記
憶データに応じて異なる大きさでビット線の電位を変化
させ、そのビット線電位の変化量をセンスアンプで検出
する半導体記憶装置であって、 前記センスアンプには、当該センスアンプに基準電圧を
供給する定電圧発生手段が、選択信号の印加に応じてセ
ンスアンプの何れか一方の入力ノードをビット線から電
気的に切り離し定電圧発生手段側に結線させる入力切換
手段を介して、接続されている半導体記憶装置。 - 【請求項２】 一対のビット線とプレート線との間に、
ゲートがワード線に接続された選択トランジスタと強誘
電体キャパシタとを直列に接続させてメモリセルが構成
され、強誘電体キャパシタの分極方向に応じて記憶され
た２値の記憶データを読み出す際、プレート線の電位を
変えて前記分極方向に応じて異なる大きさでビット線の
電位を変化させ、そのビット線電位の変化量をセンスア
ンプで検出する半導体記憶装置であって、 前記センスアンプには、当該センスアンプに基準電圧を
供給する定電圧発生手段が、選択信号の印加に応じてセ
ンスアンプの何れか一方の入力ノードをビット線から電
気的に切り離し定電圧発生手段側に結線させる入力切換
手段を介して、接続されている半導体記憶装置。 - 【請求項３】 前記基準電圧は、前記ワード線を選択し
た際に前記ビット線の何れか一方に記憶データに応じて
異なる大きさで現れる２種類の電位に対し、その略中間
の電位に設定される請求項１に記載の半導体記憶装置。 - 【請求項４】 前記基準電圧は、前記プレート線の電位
が変化した際に前記ビット線の何れか一方に前記分極方
向により異なる大きさで現れる２種類の電位に対し、そ
の略中間の電位に設定される請求項２に記載の半導体記
憶装置。 - 【請求項５】 前記定電圧発生手段は、前記センスアン
プが記憶データを検出するのに必要な短い時間だけ、前
記基準電圧を発生させる請求項１に記載の半導体記憶装
置。 - 【請求項６】 前記定電圧発生手段は、前記センスアン
プが記憶データを検出するのに必要な短い時間だけ、前
記基準電圧を発生させる請求項２に記載の半導体記憶装
置。 - 【請求項７】 一対のビット線に、ゲートがワード線に
接続された選択トランジスタとキャパシタとを直列に接
続させて構成されたメモリセルについて、キャパシタに
記憶された２値の記憶データを読み出す方法であって、 前記ワード線を選択し、前記記憶データに応じて異なる
大きさで前記ビット線の電位を変化させ、 当該ビット線に一方の入力ノードを接続させたセンスア
ンプについて、その他方の入力ノードを他のビット線か
ら電気的に切り離した後、この他方の入力ノードに基準
電圧を印加させ、 印加した基準電圧と前記ビット線との電位差を、センス
アンプにより増幅して読み出す半導体記憶装置のデータ
読出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8164773A JPH1011976A (ja) | 1996-06-25 | 1996-06-25 | 半導体記憶装置及びそのデータ読出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8164773A JPH1011976A (ja) | 1996-06-25 | 1996-06-25 | 半導体記憶装置及びそのデータ読出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011976A true JPH1011976A (ja) | 1998-01-16 |
Family
ID=15799671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8164773A Pending JPH1011976A (ja) | 1996-06-25 | 1996-06-25 | 半導体記憶装置及びそのデータ読出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011976A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288931B1 (en) | 1999-06-28 | 2001-09-11 | Hyundai Electronics Industries Co., Ltd. | Ferroelectric memory device having cell groups containing capacitors commonly coupled to transistor |
| KR100333702B1 (ko) * | 1999-06-28 | 2002-04-24 | 박종섭 | 강유전체 메모리 장치 |
| US6438020B1 (en) | 1999-09-03 | 2002-08-20 | Nec Corporation | Ferroelectric memory device having an internal supply voltage, which is lower than the external supply voltage, supplied to the memory cells |
| US6778423B2 (en) | 2002-09-06 | 2004-08-17 | Hynix Semiconductor, Inc. | Nonvolatile ferroelectric memory device |
| KR100609037B1 (ko) * | 1999-12-28 | 2006-08-03 | 주식회사 하이닉스반도체 | 강유전체 메모리 장치에서의 기준전압발생장치 |
-
1996
- 1996-06-25 JP JP8164773A patent/JPH1011976A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288931B1 (en) | 1999-06-28 | 2001-09-11 | Hyundai Electronics Industries Co., Ltd. | Ferroelectric memory device having cell groups containing capacitors commonly coupled to transistor |
| KR100333702B1 (ko) * | 1999-06-28 | 2002-04-24 | 박종섭 | 강유전체 메모리 장치 |
| US6438020B1 (en) | 1999-09-03 | 2002-08-20 | Nec Corporation | Ferroelectric memory device having an internal supply voltage, which is lower than the external supply voltage, supplied to the memory cells |
| KR100609037B1 (ko) * | 1999-12-28 | 2006-08-03 | 주식회사 하이닉스반도체 | 강유전체 메모리 장치에서의 기준전압발생장치 |
| US6778423B2 (en) | 2002-09-06 | 2004-08-17 | Hynix Semiconductor, Inc. | Nonvolatile ferroelectric memory device |
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