JP2000011665A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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Abstract
(57)【要約】
【課題】ＦＲＡＭのメモリセルに対するリフレッシュ動
作を導入することにより、ＦＲＡＭセルのインプリント
を抑制し、ソフトエラーの発生を防止する。 【解決手段】ＦＲＡＭにおいて、外部制御信号（／ＷＥ
ビフォア／ＣＥ）に基づいたタイミングで、メモリセル
アレイ１０における任意のメモリセルを選択して当該選
択セルから二値データを読み出すデータ読み出し動作、
読み出された二値データとは論理レベルが反対のデータ
を選択セルに書き込む反対データ書き込み動作、読み出
されたデータと同じ論理レベルの二値データを選択セル
に再び書き込む同一データ書き込み動作を一連として行
うリフレッシュ動作を制御するリフレッシュ制御回路系
（２３、２４、２５、２６）を具備する。
作を導入することにより、ＦＲＡＭセルのインプリント
を抑制し、ソフトエラーの発生を防止する。 【解決手段】ＦＲＡＭにおいて、外部制御信号（／ＷＥ
ビフォア／ＣＥ）に基づいたタイミングで、メモリセル
アレイ１０における任意のメモリセルを選択して当該選
択セルから二値データを読み出すデータ読み出し動作、
読み出された二値データとは論理レベルが反対のデータ
を選択セルに書き込む反対データ書き込み動作、読み出
されたデータと同じ論理レベルの二値データを選択セル
に再び書き込む同一データ書き込み動作を一連として行
うリフレッシュ動作を制御するリフレッシュ制御回路系
（２３、２４、２５、２６）を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係り、特に強誘電体メモリセルのアレイを有す
る強誘電体メモリ（ＦＲＡＭ）のリフレッシュ制御回路
に関するものである。
憶装置に係り、特に強誘電体メモリセルのアレイを有す
る強誘電体メモリ（ＦＲＡＭ）のリフレッシュ制御回路
に関するものである。
【０００２】
【従来の技術】ＦＲＡＭは、強誘電体を電極間に用いた
二値データ記憶用のキャパシタに直列にスイッチ用のＭ
ＯＳトランジスタが接続されてなるデータ破壊読み出し
型の強誘電体メモリセル（ＦＲＡＭセル）を行列状に配
置してなるメモリセルアレイを有する。
二値データ記憶用のキャパシタに直列にスイッチ用のＭ
ＯＳトランジスタが接続されてなるデータ破壊読み出し
型の強誘電体メモリセル（ＦＲＡＭセル）を行列状に配
置してなるメモリセルアレイを有する。
【０００３】このようなＦＲＡＭは、低消費電力の半導
体記憶装置として近年盛んに研究開発がなされており、
例えば米国特許4,873,664(Eaton,Jr.)や、S.S.Eaton,J
r. etal. "A Ferroelectric DRAM Cell for High Densi
ty NVRAMs", ISSCC Digest of Technical Papers, pp.1
30-131,Feb.1988 等に詳細に記載されている。
体記憶装置として近年盛んに研究開発がなされており、
例えば米国特許4,873,664(Eaton,Jr.)や、S.S.Eaton,J
r. etal. "A Ferroelectric DRAM Cell for High Densi
ty NVRAMs", ISSCC Digest of Technical Papers, pp.1
30-131,Feb.1988 等に詳細に記載されている。
【０００４】ＦＲＡＭは、不揮発性のみならず、低消費
電力、高速動作、高書換え回数を実現できるメモリであ
ることから、汎用メモリの他、無電源ＩＤ装置用のカー
ド用メモリとしても期待されている。
電力、高速動作、高書換え回数を実現できるメモリであ
ることから、汎用メモリの他、無電源ＩＤ装置用のカー
ド用メモリとしても期待されている。
【０００５】ＦＲＡＭセルの情報記憶用キャパシタの電
極間には、チタン酸バリウムストロンチウム（(Ba,Sr)T
iO3 ）、チタン酸ジルコン酸鉛（Pb(Zr,Ti)O3 ；ＰＺ
Ｔ）、ランタンドープチタン酸ジルコン酸鉛（ (Pb,La)
(Zr,Ti)O3 ；ＰＬＺＴ）、ニオブ酸リチウム（ LiNbO
3 ）、ビスマス層状化合物であるストロンチウムタンタ
レート（SrBi2 Ta2 O 9 ；ＳＢＴ）、ビスマス層状化合
物であるストロンチウムタンタルナイオベート（SrBi2
(Ta,Nb) 2 O 9 ；ＳＢＮＴ）などから構成された強誘電
体膜が用いられている。
極間には、チタン酸バリウムストロンチウム（(Ba,Sr)T
iO3 ）、チタン酸ジルコン酸鉛（Pb(Zr,Ti)O3 ；ＰＺ
Ｔ）、ランタンドープチタン酸ジルコン酸鉛（ (Pb,La)
(Zr,Ti)O3 ；ＰＬＺＴ）、ニオブ酸リチウム（ LiNbO
3 ）、ビスマス層状化合物であるストロンチウムタンタ
レート（SrBi2 Ta2 O 9 ；ＳＢＴ）、ビスマス層状化合
物であるストロンチウムタンタルナイオベート（SrBi2
(Ta,Nb) 2 O 9 ；ＳＢＮＴ）などから構成された強誘電
体膜が用いられている。
【０００６】これらの強誘電体膜は、電界を印加するこ
とによって分極が生じ、印加電圧と分極量との関係はい
わゆるヒステリシス特性を呈するものであり、その成膜
方法には、ＭＯＤ法、ゾルゲル法、スパッタ法、ＣＶＤ
法、反応性蒸着法などがある。
とによって分極が生じ、印加電圧と分極量との関係はい
わゆるヒステリシス特性を呈するものであり、その成膜
方法には、ＭＯＤ法、ゾルゲル法、スパッタ法、ＣＶＤ
法、反応性蒸着法などがある。
【０００７】ＦＲＡＭの信頼性確保上の問題点は、書換
え回数、長時間記録保持、耐環境性などが挙げられる
が、改善が難しい点の一つにＦＲＡＭセルのインプリン
トという問題がある。このインプリントは、あるデータ
の書き込み後に、長時間にわたって放置され、または、
高温にさらされた場合に、前記データとは分極が反対方
向のデータの書き込みが正しく行われないというエラー
が生じる現象である。
え回数、長時間記録保持、耐環境性などが挙げられる
が、改善が難しい点の一つにＦＲＡＭセルのインプリン
トという問題がある。このインプリントは、あるデータ
の書き込み後に、長時間にわたって放置され、または、
高温にさらされた場合に、前記データとは分極が反対方
向のデータの書き込みが正しく行われないというエラー
が生じる現象である。
【０００８】このインプリントは、強誘電体膜が長時間
にわたって放置され、または高温にさらされると、分極
ドメインの周りに分極を安定させる方向で可動性の電荷
が集まり、結果的に強誘電体膜に内部電界が発生したよ
うな状態になることにより起因する。
にわたって放置され、または高温にさらされると、分極
ドメインの周りに分極を安定させる方向で可動性の電荷
が集まり、結果的に強誘電体膜に内部電界が発生したよ
うな状態になることにより起因する。
【０００９】この強誘電体膜に発生した内部電界は一時
的に固定されたものであるので、インプリントは素子の
破壊や老朽化といったハードエラーに至る現象ではない
が、ＦＲＡＭ特有のソフトエラーとして大きな問題にな
っている。
的に固定されたものであるので、インプリントは素子の
破壊や老朽化といったハードエラーに至る現象ではない
が、ＦＲＡＭ特有のソフトエラーとして大きな問題にな
っている。
【００１０】
【発明が解決しようとする課題】上記したように従来の
ＦＲＡＭは、強誘電体膜が長時間にわたって放置され、
または高温にさらされると、分極ドメインの周りに分極
を安定させる方向で可動性の電荷が集まり、結果的に強
誘電体膜に内部電界が発生したような状態になることに
より起因するインプリントによってソフトエラーが発生
するという問題があった。
ＦＲＡＭは、強誘電体膜が長時間にわたって放置され、
または高温にさらされると、分極ドメインの周りに分極
を安定させる方向で可動性の電荷が集まり、結果的に強
誘電体膜に内部電界が発生したような状態になることに
より起因するインプリントによってソフトエラーが発生
するという問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、メモリセルに対するリフレッシュ動作を導入
することにより、インプリントを抑制し、ソフトエラー
の発生を防止し得る強誘電体メモリを提供することを目
的とする。
たもので、メモリセルに対するリフレッシュ動作を導入
することにより、インプリントを抑制し、ソフトエラー
の発生を防止し得る強誘電体メモリを提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明の強誘電体メモリ
は、強誘電体メモリセルを行列状に配置してなるメモリ
セルアレイを備えた強誘電体メモリにおいて、所定のタ
イミングに前記メモリセルアレイにおける任意のメモリ
セルを選択して、当該選択セルから二値データを読み出
すデータ読み出し動作、読み出された二値データとは論
理レベルが反対のデータを前記選択セルに書き込む反対
データ書き込み動作、前記読み出されたデータと同じ論
理レベルの二値データを前記選択セルに再び書き込む同
一データ書き込み動作を一連のリフレッシュ動作として
行うように制御するリフレッシュ制御回路を具備してい
る。
は、強誘電体メモリセルを行列状に配置してなるメモリ
セルアレイを備えた強誘電体メモリにおいて、所定のタ
イミングに前記メモリセルアレイにおける任意のメモリ
セルを選択して、当該選択セルから二値データを読み出
すデータ読み出し動作、読み出された二値データとは論
理レベルが反対のデータを前記選択セルに書き込む反対
データ書き込み動作、前記読み出されたデータと同じ論
理レベルの二値データを前記選択セルに再び書き込む同
一データ書き込み動作を一連のリフレッシュ動作として
行うように制御するリフレッシュ制御回路を具備してい
る。
【００１３】本発明の強誘電体メモリは、強誘電体を電
極間に用いた二値データ記憶用のキャパシタに直列にス
イッチ用トランジスタが接続されてなる強誘電体メモリ
セルを行列状に配置してなるメモリセルアレイと、前記
メモリセルアレイにおける同一行のメモリセルのスイッ
チ用トランジスタのゲートに共通接続されたワード線
と、前記メモリセルアレイにおける同一行のメモリセル
のキャパシタのプレート電極に共通接続されたプレート
線と、前記メモリセルアレイにおける同一列のメモリセ
ルのスイッチ用トランジスタの一端に共通接続されたビ
ット線と、前記ワード線を選択して駆動するロウデコー
ダと、前記プレート線を選択して駆動するプレート線駆
動回路と、前記メモリセルアレイの各カラムに対応して
設けられたセンスアンプと、前記ビット線に接続された
カラム選択ゲートと、カラムアドレス信号をデコードし
て前記カラム選択ゲートを選択して駆動するカラムデコ
ーダと、所定のタイミングに、前記メモリセルアレイに
おける任意のメモリセルを選択して当該選択セルから二
値データを読み出すデータ読み出し動作、読み出された
二値データとは論理レベルが反対のデータを前記選択セ
ルに書き込む反対データ書き込み動作、前記読み出され
たデータと同じ論理レベルの二値データを前記選択セル
に再び書き込む同一データ書き込み動作を一連として行
うリフレッシュ動作を選択列を変えて繰り返すように制
御するリフレッシュ制御回路とを具備している。
極間に用いた二値データ記憶用のキャパシタに直列にス
イッチ用トランジスタが接続されてなる強誘電体メモリ
セルを行列状に配置してなるメモリセルアレイと、前記
メモリセルアレイにおける同一行のメモリセルのスイッ
チ用トランジスタのゲートに共通接続されたワード線
と、前記メモリセルアレイにおける同一行のメモリセル
のキャパシタのプレート電極に共通接続されたプレート
線と、前記メモリセルアレイにおける同一列のメモリセ
ルのスイッチ用トランジスタの一端に共通接続されたビ
ット線と、前記ワード線を選択して駆動するロウデコー
ダと、前記プレート線を選択して駆動するプレート線駆
動回路と、前記メモリセルアレイの各カラムに対応して
設けられたセンスアンプと、前記ビット線に接続された
カラム選択ゲートと、カラムアドレス信号をデコードし
て前記カラム選択ゲートを選択して駆動するカラムデコ
ーダと、所定のタイミングに、前記メモリセルアレイに
おける任意のメモリセルを選択して当該選択セルから二
値データを読み出すデータ読み出し動作、読み出された
二値データとは論理レベルが反対のデータを前記選択セ
ルに書き込む反対データ書き込み動作、前記読み出され
たデータと同じ論理レベルの二値データを前記選択セル
に再び書き込む同一データ書き込み動作を一連として行
うリフレッシュ動作を選択列を変えて繰り返すように制
御するリフレッシュ制御回路とを具備している。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。まず、ＦＲＡＭセルの基本
的な構成、特性、書き込み／読み出し原理について説明
しておく。
施の形態を詳細に説明する。まず、ＦＲＡＭセルの基本
的な構成、特性、書き込み／読み出し原理について説明
しておく。
【００１５】図１は、ＦＲＡＭセルの強誘電体キャパシ
タの電極対間に挟まれたＰＺＴ膜等の強誘電体薄膜の印
加電界（印加電圧Ｖ）と分極量Ｐとの関係（ヒステリシ
ス曲線）を示す特性図である。
タの電極対間に挟まれたＰＺＴ膜等の強誘電体薄膜の印
加電界（印加電圧Ｖ）と分極量Ｐとの関係（ヒステリシ
ス曲線）を示す特性図である。
【００１６】図１に示すヒステリシス特性から分かるよ
うに、ＦＲＡＭセルの強誘電体キャパシタの強誘電体薄
膜に電界を印加しない状態、即ち、キャパシタ電極対間
の印加電圧Ｖ＝０（Ｖ）の状態での強誘電体薄膜の残留
分極Ｐｒが「正」であるか「負」であるかによって、Ｆ
ＲＡＭセルは二値データを記憶することができ、このよ
うなＦＲＡＭセルのアレイを用いて不揮発性のＦＲＡＭ
を実現している。
うに、ＦＲＡＭセルの強誘電体キャパシタの強誘電体薄
膜に電界を印加しない状態、即ち、キャパシタ電極対間
の印加電圧Ｖ＝０（Ｖ）の状態での強誘電体薄膜の残留
分極Ｐｒが「正」であるか「負」であるかによって、Ｆ
ＲＡＭセルは二値データを記憶することができ、このよ
うなＦＲＡＭセルのアレイを用いて不揮発性のＦＲＡＭ
を実現している。
【００１７】図２（ａ）は、強誘電体キャパシタに残留
分極Ｐｒが「正」の状態にデータが書き込まれた後、長
時間にわたって放置され、または高温にさらされた場合
のヒステリシス特性、図２（ｂ）は強誘電体キャパシタ
に残留分極Ｐｒが「負」の状態にデータが書き込まれた
後、長時間にわたって放置され、または高温にさらされ
た場合のヒステリシス特性をそれぞれ示している。
分極Ｐｒが「正」の状態にデータが書き込まれた後、長
時間にわたって放置され、または高温にさらされた場合
のヒステリシス特性、図２（ｂ）は強誘電体キャパシタ
に残留分極Ｐｒが「負」の状態にデータが書き込まれた
後、長時間にわたって放置され、または高温にさらされ
た場合のヒステリシス特性をそれぞれ示している。
【００１８】これらのヒステリシス特性は、バイアス電
位がかかったかのように中心位置がずれ、かつ、分極方
向にもずれを生じている。これは、強誘電体キャパシタ
がインプリント状態に変化したためである。ＦＲＡＭセ
ルの通常動作中は、このようなヒステリシス特性のシフ
トは見られない。
位がかかったかのように中心位置がずれ、かつ、分極方
向にもずれを生じている。これは、強誘電体キャパシタ
がインプリント状態に変化したためである。ＦＲＡＭセ
ルの通常動作中は、このようなヒステリシス特性のシフ
トは見られない。
【００１９】ＦＲＡＭセルには、１トランジスタ・１キ
ャパシタからなる１Ｔ／１Ｃ型の構成と、２トランジス
タ・２キャパシタからなる２Ｔ／２Ｃ型の構成がある。
図１５（ａ）は、１Ｔ／１Ｃ型のＦＲＡＭセルの等価回
路を示している。
ャパシタからなる１Ｔ／１Ｃ型の構成と、２トランジス
タ・２キャパシタからなる２Ｔ／２Ｃ型の構成がある。
図１５（ａ）は、１Ｔ／１Ｃ型のＦＲＡＭセルの等価回
路を示している。
【００２０】この１Ｔ／１Ｃ型のＦＲＡＭセルは、１つ
のスイッチ用のＭＯＳトランジスタＱと１つのデータ記
憶用の強誘電体キャパシタＣとからなり、上記ＭＯＳト
ランジスタＱのゲートにワード線ＷＬが接続され、上記
ＭＯＳトランジスタＱの一端（ドレイン）にビット線Ｂ
Ｌが接続され、上記キャパシタＣの一端（プレート）に
プレート線ＰＬが接続されている。
のスイッチ用のＭＯＳトランジスタＱと１つのデータ記
憶用の強誘電体キャパシタＣとからなり、上記ＭＯＳト
ランジスタＱのゲートにワード線ＷＬが接続され、上記
ＭＯＳトランジスタＱの一端（ドレイン）にビット線Ｂ
Ｌが接続され、上記キャパシタＣの一端（プレート）に
プレート線ＰＬが接続されている。
【００２１】図１５（ｂ）は、２Ｔ／２Ｃ型のＦＲＡＭ
セルの等価回路を示している。この２Ｔ／２Ｃ型のＦＲ
ＡＭセルは、図１５（ａ）のメモリセルを２個用いたも
のであり、第１のセルのトランジスタＱ１の一端に第１
のビット線ＢＬが接続され、第２のセルのトランジスタ
Ｑ２の一端に前記ビット線ＢＬと対をなす第２のビット
線／ＢＬ（「／」は反転信号を表わす、以下同じ）が接
続される。そして、各トランジスタＱ１、Ｑ２のゲート
に共通にワード線ＷＬが接続され、各キャパシタＣ１、
Ｃ２のプレート電極に共通にプレート線ＰＬが接続され
る。
セルの等価回路を示している。この２Ｔ／２Ｃ型のＦＲ
ＡＭセルは、図１５（ａ）のメモリセルを２個用いたも
のであり、第１のセルのトランジスタＱ１の一端に第１
のビット線ＢＬが接続され、第２のセルのトランジスタ
Ｑ２の一端に前記ビット線ＢＬと対をなす第２のビット
線／ＢＬ（「／」は反転信号を表わす、以下同じ）が接
続される。そして、各トランジスタＱ１、Ｑ２のゲート
に共通にワード線ＷＬが接続され、各キャパシタＣ１、
Ｃ２のプレート電極に共通にプレート線ＰＬが接続され
る。
【００２２】上記２本のビット線ＢＬ、／ＢＬには、ビ
ット線電位センス増幅用のセンスアンプ（図示せず）、
プリチャージ・イコライズ回路（図示せず）などが接続
されている。
ット線電位センス増幅用のセンスアンプ（図示せず）、
プリチャージ・イコライズ回路（図示せず）などが接続
されている。
【００２３】図３（ａ）および図３（ｂ）は、２Ｔ／２
Ｃ型のＦＲＡＭセルに二値データの相異なるデータが書
き込まれている状態における強誘電体キャパシタの分極
の向きを示している。
Ｃ型のＦＲＡＭセルに二値データの相異なるデータが書
き込まれている状態における強誘電体キャパシタの分極
の向きを示している。
【００２４】図４（ａ）は、２Ｔ／２Ｃ型のＦＲＡＭセ
ルに対する通常のデータ書き込み時／データ読み出し動
作時におけるプレート線印加電圧ＶＰＬの波形を示して
いる。
ルに対する通常のデータ書き込み時／データ読み出し動
作時におけるプレート線印加電圧ＶＰＬの波形を示して
いる。
【００２５】ＦＲＡＭセルに対するデータの書き込み、
読み出しに際して、例えば０Ｖ→３Ｖ→０Ｖと変化する
ようなパルスを選択されたメモリセルのプレート線ＰＬ
に印加することにより誘電分極の向きを制御する。
読み出しに際して、例えば０Ｖ→３Ｖ→０Ｖと変化する
ようなパルスを選択されたメモリセルのプレート線ＰＬ
に印加することにより誘電分極の向きを制御する。
【００２６】次に、図３（ａ）、（ｂ）および図４
（ａ）を参照しながら、前記２Ｔ／２Ｃ型のＦＲＡＭセ
ルのデータ書き込み動作の原理およびデータ読み出し動
作の原理について説明する。
（ａ）を参照しながら、前記２Ｔ／２Ｃ型のＦＲＡＭセ
ルのデータ書き込み動作の原理およびデータ読み出し動
作の原理について説明する。
【００２７】ここで、図３（ａ）に示すように、キャパ
シタＣ１に図中上向きの分極（プレート電極からビット
線に向かう方向の分極、以下、正分極と記す）、キャパ
シタＣ２に図中下向きの分極（ビット線からプレート電
極に向かう方向の分極、以下、負分極と記す）が現れて
いる状態をデータ“０”と定義する。
シタＣ１に図中上向きの分極（プレート電極からビット
線に向かう方向の分極、以下、正分極と記す）、キャパ
シタＣ２に図中下向きの分極（ビット線からプレート電
極に向かう方向の分極、以下、負分極と記す）が現れて
いる状態をデータ“０”と定義する。
【００２８】また、図３（ｂ）に示すように、キャパシ
タＣ１に負分極、キャパシタＣ２に正分極が現れている
状態をデータ“１”と定義する。 ＜データの書き込み＞２Ｔ／２Ｃ型のＦＲＡＭセルのデ
ータの書き込み動作に際しては、初期状態では、プレー
ト線ＰＬを接地電位Ｖss（０Ｖ）に設定し、２本のビッ
ト線ＢＬ、／ＢＬをそれぞれ０Ｖにプリチャージしてお
く。
タＣ１に負分極、キャパシタＣ２に正分極が現れている
状態をデータ“１”と定義する。 ＜データの書き込み＞２Ｔ／２Ｃ型のＦＲＡＭセルのデ
ータの書き込み動作に際しては、初期状態では、プレー
ト線ＰＬを接地電位Ｖss（０Ｖ）に設定し、２本のビッ
ト線ＢＬ、／ＢＬをそれぞれ０Ｖにプリチャージしてお
く。
【００２９】（“１”書き込み）まず、２本のビット線
ＢＬ、／ＢＬのうちの第１のビット線ＢＬを３Ｖに設定
し、ワード線ＷＬに３Ｖを印加して２個のトランジスタ
Ｑ１、Ｑ２をオン状態にする。
ＢＬ、／ＢＬのうちの第１のビット線ＢＬを３Ｖに設定
し、ワード線ＷＬに３Ｖを印加して２個のトランジスタ
Ｑ１、Ｑ２をオン状態にする。
【００３０】これにより、第１のキャパシタＣ１は、両
端間に電位差が生じ、その分極は図１中ａ点の状態にな
り、図３（ｂ）に示すように、図中下向きの分極（負分
極）が発生する。これに対して、第２のキャパシタＣ２
は、両端間に電位差が生じることがなく、その分極は図
１中ｂ点の状態にある。
端間に電位差が生じ、その分極は図１中ａ点の状態にな
り、図３（ｂ）に示すように、図中下向きの分極（負分
極）が発生する。これに対して、第２のキャパシタＣ２
は、両端間に電位差が生じることがなく、その分極は図
１中ｂ点の状態にある。
【００３１】次に、プレート線ＰＬを３Ｖに設定にする
と、第１のキャパシタＣ１は、両端間の電位差が０Ｖに
なり、その分極は図１中ｂ点の状態になる。これに対し
て、第２のキャパシタＣ２は、両端間に電位差が生じ、
その分極は図１中ｃ点の状態になり、図３（ｂ）に示す
ように、図中上向きの分極（正分極）が発生する。
と、第１のキャパシタＣ１は、両端間の電位差が０Ｖに
なり、その分極は図１中ｂ点の状態になる。これに対し
て、第２のキャパシタＣ２は、両端間に電位差が生じ、
その分極は図１中ｃ点の状態になり、図３（ｂ）に示す
ように、図中上向きの分極（正分極）が発生する。
【００３２】次に、プレート線ＰＬを０Ｖに設定する
と、第１のキャパシタＣ１は、両端間に電位差が生じ、
その分極は図１中ａ点の状態になり、第２のキャパシタ
Ｃ２は両端間に電位差が０Ｖになり、その分極は図１中
ｄ点の状態になる。この後、ワード線ＷＬを０Ｖにして
２個のトランジスタＱ１、Ｑ２をオフ状態にする。
と、第１のキャパシタＣ１は、両端間に電位差が生じ、
その分極は図１中ａ点の状態になり、第２のキャパシタ
Ｃ２は両端間に電位差が０Ｖになり、その分極は図１中
ｄ点の状態になる。この後、ワード線ＷＬを０Ｖにして
２個のトランジスタＱ１、Ｑ２をオフ状態にする。
【００３３】以上の動作により、２個のキャパシタＣ
１、Ｃ２に互いに逆向きの分極（Ｃ１に負分極、Ｃ２に
正分極）が発生した状態になり、“１”書き込みが実現
される。
１、Ｃ２に互いに逆向きの分極（Ｃ１に負分極、Ｃ２に
正分極）が発生した状態になり、“１”書き込みが実現
される。
【００３４】（“０”書き込み）上記“１”書き込みと
は逆に、まず、２本のビット線ＢＬ、／ＢＬのうちの第
２のビット線ＢＬを３Ｖに設定し、ワード線ＷＬに３Ｖ
を印加して２個のトランジスタＱ１、Ｑ２をオン状態に
する。
は逆に、まず、２本のビット線ＢＬ、／ＢＬのうちの第
２のビット線ＢＬを３Ｖに設定し、ワード線ＷＬに３Ｖ
を印加して２個のトランジスタＱ１、Ｑ２をオン状態に
する。
【００３５】これにより、第２のキャパシタＣ２は、両
端間に電位差が生じ、その分極は図１中ａ点の状態にな
り、図３（ａ）に示すように、図中下向きの分極（負分
極）が発生する。これに対して、第１のキャパシタＣ１
は、両端間に電位差が生じることがなく、その分極は図
１中ｂ点の状態にある。
端間に電位差が生じ、その分極は図１中ａ点の状態にな
り、図３（ａ）に示すように、図中下向きの分極（負分
極）が発生する。これに対して、第１のキャパシタＣ１
は、両端間に電位差が生じることがなく、その分極は図
１中ｂ点の状態にある。
【００３６】次に、プレート線ＰＬを３Ｖに設定にする
と、第２のキャパシタＣ２は、両端間の電位差が０Ｖに
なり、その分極は図１中ｂ点の状態になる。これに対し
て、第１のキャパシタＣ１は、両端間に電位差が生じ、
その分極は図１中ｃ点の状態になり、図３（ａ）に示す
ように、図中上向きの分極（正分極）が発生する。
と、第２のキャパシタＣ２は、両端間の電位差が０Ｖに
なり、その分極は図１中ｂ点の状態になる。これに対し
て、第１のキャパシタＣ１は、両端間に電位差が生じ、
その分極は図１中ｃ点の状態になり、図３（ａ）に示す
ように、図中上向きの分極（正分極）が発生する。
【００３７】次に、プレート線ＰＬを０Ｖに設定する
と、第２のキャパシタＣ２は、両端間に電位差が生じ、
その分極は図１中ａ点の状態になり、第１のキャパシタ
Ｃ１は両端間に電位差が０Ｖになり、その分極は図１中
ｄ点の状態になる。この後、ワード線ＷＬを０Ｖにして
２個のトランジスタＱ１、Ｑ２をオフ状態にする。
と、第２のキャパシタＣ２は、両端間に電位差が生じ、
その分極は図１中ａ点の状態になり、第１のキャパシタ
Ｃ１は両端間に電位差が０Ｖになり、その分極は図１中
ｄ点の状態になる。この後、ワード線ＷＬを０Ｖにして
２個のトランジスタＱ１、Ｑ２をオフ状態にする。
【００３８】以上の動作により、２個のキャパシタＣ
１、Ｃ２に互いに逆向きの分極（Ｃ１に正分極、Ｃ２に
負分極）が発生した状態になり、“０”書き込みが実現
される。
１、Ｃ２に互いに逆向きの分極（Ｃ１に正分極、Ｃ２に
負分極）が発生した状態になり、“０”書き込みが実現
される。
【００３９】＜データの読み出し＞２Ｔ／２Ｃ型のＦＲ
ＡＭセルのデータの読み出し動作に際しては、２つの強
誘電体キャパシタＣ１、Ｃ２に互いに反対方向になった
状態で保持されている分極の向きを読み出し、両者の向
きの関係から読み出しデータの“１”、“０”を判別す
る。
ＡＭセルのデータの読み出し動作に際しては、２つの強
誘電体キャパシタＣ１、Ｃ２に互いに反対方向になった
状態で保持されている分極の向きを読み出し、両者の向
きの関係から読み出しデータの“１”、“０”を判別す
る。
【００４０】即ち、初期状態では、プレート線ＰＬを０
Ｖに設定し、２本のビット線ＢＬ、／ＢＬを０Ｖにプリ
チャージしておく。ここで、２個のキャパシタＣ１、Ｃ
２には例えば図３（ａ）に示すように互いに逆向きの分
極が発生した状態のデータが書き込まれている場合を想
定する。
Ｖに設定し、２本のビット線ＢＬ、／ＢＬを０Ｖにプリ
チャージしておく。ここで、２個のキャパシタＣ１、Ｃ
２には例えば図３（ａ）に示すように互いに逆向きの分
極が発生した状態のデータが書き込まれている場合を想
定する。
【００４１】まず、プレート線ＰＬを３Ｖに設定し、ワ
ード線ＷＬに例えば３Ｖを印加して２個のトランジスタ
Ｑ１、Ｑ２をオン状態にすると、第２のキャパシタＣ２
の両端間に電位差が生じてその分極の向きが反転する
が、第１のキャパシタＣ１の分極の向きは反転しない。
この２個のキャパシタＣ１、Ｃ２からの読み出し電位が
センスアンプによりセンス増幅されることによって２本
のビット線ＢＬ、／ＢＬは対応して０Ｖ、３Ｖに設定さ
れ、上記センスアンプの出力に基づいて読み出しデータ
の“１”、“０”を判別する。
ード線ＷＬに例えば３Ｖを印加して２個のトランジスタ
Ｑ１、Ｑ２をオン状態にすると、第２のキャパシタＣ２
の両端間に電位差が生じてその分極の向きが反転する
が、第１のキャパシタＣ１の分極の向きは反転しない。
この２個のキャパシタＣ１、Ｃ２からの読み出し電位が
センスアンプによりセンス増幅されることによって２本
のビット線ＢＬ、／ＢＬは対応して０Ｖ、３Ｖに設定さ
れ、上記センスアンプの出力に基づいて読み出しデータ
の“１”、“０”を判別する。
【００４２】続いて、プレート線ＰＬを０Ｖに設定する
と、第２のキャパシタＣ２の両端間に電位差が生じてそ
の分極の向きが反転し、第１のキャパシタＣ１の分極の
向きは反転しないので、初期状態に戻る。
と、第２のキャパシタＣ２の両端間に電位差が生じてそ
の分極の向きが反転し、第１のキャパシタＣ１の分極の
向きは反転しないので、初期状態に戻る。
【００４３】即ち、データ読み出し動作が終わると、Ｆ
ＲＡＭセルのデータは破壊されたままになるので、読み
出しデータと同じデータを書き込む動作（再書込み）を
行う。
ＲＡＭセルのデータは破壊されたままになるので、読み
出しデータと同じデータを書き込む動作（再書込み）を
行う。
【００４４】なお、前記１Ｔ／１Ｃ型のＦＲＡＭセルに
対する書き込み／読み出しは、前述した２Ｔ／２Ｃ型の
ＦＲＡＭセルに対する書き込み／読み出しと基本的には
同様に行われる。１Ｔ／１Ｃ型のＦＲＡＭセルは、１つ
の強誘電体キャパシタＣ１の分極の向きに応じて読み出
された信号電圧を、例えばレファレンス用のセルから発
生される参照電圧と比較することによってデータを得る
ことができる。
対する書き込み／読み出しは、前述した２Ｔ／２Ｃ型の
ＦＲＡＭセルに対する書き込み／読み出しと基本的には
同様に行われる。１Ｔ／１Ｃ型のＦＲＡＭセルは、１つ
の強誘電体キャパシタＣ１の分極の向きに応じて読み出
された信号電圧を、例えばレファレンス用のセルから発
生される参照電圧と比較することによってデータを得る
ことができる。
【００４５】次に、本発明の第１の実施の形態に係るＦ
ＲＡＭおよびそのリフレッシュ制御方法について説明す
る。図５および図６は、第１の実施の形態に係るＦＲＡ
Ｍのカラム系およびロウ系、リフレッシュ制御回路系を
概略的に示すブロック図である。
ＲＡＭおよびそのリフレッシュ制御方法について説明す
る。図５および図６は、第１の実施の形態に係るＦＲＡ
Ｍのカラム系およびロウ系、リフレッシュ制御回路系を
概略的に示すブロック図である。
【００４６】図７（ａ）は、図５および図６におけるＦ
ＲＡＭリフレッシュ動作モードの設定動作を示すタイミ
ング波形図である。図７（ｂ）は、図５および図６にお
けるＦＲＡＭリフレッシュ動作モード時の内部信号を示
すタイミング波形図である。
ＲＡＭリフレッシュ動作モードの設定動作を示すタイミ
ング波形図である。図７（ｂ）は、図５および図６にお
けるＦＲＡＭリフレッシュ動作モード時の内部信号を示
すタイミング波形図である。
【００４７】図５において、１０はデータ破壊読み出し
型のＦＲＡＭセルを行列状に配置してなるメモリセルア
レイ、１１は前記メモリセルアレイの各カラムに対応し
て設けられたセンスアンプ（Ｓ／Ａ）、１２はカラムデ
コーダ（ＣＤ）、１３は前記カラムデコーダ１２からの
デコード信号により前記メモリセルアレイ１０のカラム
選択を行うカラム選択ゲート（ＣＧ）、ＤＱはデータ線
である。
型のＦＲＡＭセルを行列状に配置してなるメモリセルア
レイ、１１は前記メモリセルアレイの各カラムに対応し
て設けられたセンスアンプ（Ｓ／Ａ）、１２はカラムデ
コーダ（ＣＤ）、１３は前記カラムデコーダ１２からの
デコード信号により前記メモリセルアレイ１０のカラム
選択を行うカラム選択ゲート（ＣＧ）、ＤＱはデータ線
である。
【００４８】１４はカラムアドレス信号が入力するカラ
ムアドレスバッファ、１５は前記カラムアドレスバッフ
ァ１４からのカラムアドレス信号をプリデコードして前
記カラムデコーダ１２に入力するカラムプリデコーダ、
１６は前記カラムアドレスバッファ１４からのカラムア
ドレス信号の遷移を検知するためのカラムアドレス遷移
検知（ＡＴＤ）回路、／ＣＥＮＢは前記ＡＴＤ回路１６
の動作の可否を制御する制御信号（カラムイネーブル信
号）、１７は前記ＡＴＤ回路１６の検知出力信号により
動作の可否が制御され、前記データ線ＤＱおよび前記カ
ラム選択ゲート１３を介して前記センスアンプ１１との
間でデータを授受するデータ線バッファ、ＲＷＤは前記
データ線バッファ１７に接続されている読み出し・書込
みデータ線、１８は前記読み出し・書込みデータ線ＲＷ
Ｄに接続された入出力（Ｉ／Ｏ）回路、１９は前記読み
出し・書込みデータ線ＲＷＤに接続された逆データ転送
回路、２０は前記読み出し・書込みデータ線ＲＷＤのう
ちの書込みデータ線に接続された元データ転送回路であ
る。
ムアドレスバッファ、１５は前記カラムアドレスバッフ
ァ１４からのカラムアドレス信号をプリデコードして前
記カラムデコーダ１２に入力するカラムプリデコーダ、
１６は前記カラムアドレスバッファ１４からのカラムア
ドレス信号の遷移を検知するためのカラムアドレス遷移
検知（ＡＴＤ）回路、／ＣＥＮＢは前記ＡＴＤ回路１６
の動作の可否を制御する制御信号（カラムイネーブル信
号）、１７は前記ＡＴＤ回路１６の検知出力信号により
動作の可否が制御され、前記データ線ＤＱおよび前記カ
ラム選択ゲート１３を介して前記センスアンプ１１との
間でデータを授受するデータ線バッファ、ＲＷＤは前記
データ線バッファ１７に接続されている読み出し・書込
みデータ線、１８は前記読み出し・書込みデータ線ＲＷ
Ｄに接続された入出力（Ｉ／Ｏ）回路、１９は前記読み
出し・書込みデータ線ＲＷＤに接続された逆データ転送
回路、２０は前記読み出し・書込みデータ線ＲＷＤのう
ちの書込みデータ線に接続された元データ転送回路であ
る。
【００４９】前記逆データ転送回路１９は、リフレッシ
ュ制御信号ＦＲＥＦにより動作が制御され、前記メモリ
セルアレイ１０から前記読み出し・書込みデータ線ＲＷ
Ｄのうちの読み出しデータ線に読み出されたセルデータ
を取り込み、その二値レベルとは逆レベルを持つ逆デー
タを前記読み出し・書込みデータ線ＲＷＤのうちの書込
みデータ線に転送するように構成されている。
ュ制御信号ＦＲＥＦにより動作が制御され、前記メモリ
セルアレイ１０から前記読み出し・書込みデータ線ＲＷ
Ｄのうちの読み出しデータ線に読み出されたセルデータ
を取り込み、その二値レベルとは逆レベルを持つ逆デー
タを前記読み出し・書込みデータ線ＲＷＤのうちの書込
みデータ線に転送するように構成されている。
【００５０】また、前記元データ転送回路２０は、前記
逆データ転送回路１９の動作に続いて動作が制御され、
前記逆データの二値レベルとは逆レベル（つまり、前記
読み出しデータ線に読み出されたセルデータと同じレベ
ル）を持つ元データを前記読み出し・書込みデータ線Ｒ
ＷＤのうちの書込みデータ線に転送するように構成され
ている。
逆データ転送回路１９の動作に続いて動作が制御され、
前記逆データの二値レベルとは逆レベル（つまり、前記
読み出しデータ線に読み出されたセルデータと同じレベ
ル）を持つ元データを前記読み出し・書込みデータ線Ｒ
ＷＤのうちの書込みデータ線に転送するように構成され
ている。
【００５１】図６において、２１は書込み動作を許可す
るための制御信号入力／ＷＥ（ライトイネーブル）を受
けて内部信号ＷＩＮＴを生成する／ＷＥ入力バッファ回
路である。
るための制御信号入力／ＷＥ（ライトイネーブル）を受
けて内部信号ＷＩＮＴを生成する／ＷＥ入力バッファ回
路である。
【００５２】２２はＦＲＡＭチップの動作を許可するた
めの制御信号入力／ＣＥ（チップイネーブル）を受けて
内部信号ＣＩＮＴを生成する／ＣＥ入力バッファ回路で
ある。
めの制御信号入力／ＣＥ（チップイネーブル）を受けて
内部信号ＣＩＮＴを生成する／ＣＥ入力バッファ回路で
ある。
【００５３】リフレッシュ制御信号発生回路２３は、前
記信号ＷＩＮＴおよびＣＩＮＴを受け、それらが所定の
順序で活性化したことを検知すると、リフレッシュ動作
を開始させるためのリフレッシュ制御信号ＦＲＥＦを発
生（活性化）する。
記信号ＷＩＮＴおよびＣＩＮＴを受け、それらが所定の
順序で活性化したことを検知すると、リフレッシュ動作
を開始させるためのリフレッシュ制御信号ＦＲＥＦを発
生（活性化）する。
【００５４】カウンタアドレス転送回路２４は、前記Ｆ
ＲＥＦが入力すると、短時間のパルス信号ＦＴＲＳを生
成してアドレスカウンタ２５に出力する。アドレスカウ
ンタ２５は、ＦＴＲＳを受けてカウント動作を開始し、
リフレッシュアドレス信号を発生する。
ＲＥＦが入力すると、短時間のパルス信号ＦＴＲＳを生
成してアドレスカウンタ２５に出力する。アドレスカウ
ンタ２５は、ＦＴＲＳを受けてカウント動作を開始し、
リフレッシュアドレス信号を発生する。
【００５５】このリフレッシュアドレス信号のうちのロ
ウアドレス信号は、メモリセルアレイ（図５の１０）の
行を選択するためのロウデコーダ２６に入力し、前記リ
フレッシュアドレス信号のうちのカラムアドレス信号は
前記カラムアドレスバッファ（図５の１４）に入力す
る。
ウアドレス信号は、メモリセルアレイ（図５の１０）の
行を選択するためのロウデコーダ２６に入力し、前記リ
フレッシュアドレス信号のうちのカラムアドレス信号は
前記カラムアドレスバッファ（図５の１４）に入力す
る。
【００５６】これにより、メモリセルアレイ１０は、ロ
ウデコーダ２６の出力信号（ワード線駆動信号）により
行が順次指定され、ある行が選択されている期間（／Ｃ
Ｅが活性状態である限り選択される）に前記カラムデコ
ーダ（図５の１２）により列（カラム）が高速に順次指
定されることになる。
ウデコーダ２６の出力信号（ワード線駆動信号）により
行が順次指定され、ある行が選択されている期間（／Ｃ
Ｅが活性状態である限り選択される）に前記カラムデコ
ーダ（図５の１２）により列（カラム）が高速に順次指
定されることになる。
【００５７】換言すれば、カラムデコーダ（図５の１
２）は、前記メモリセルアレイ１０における列方向のカ
ラムアドレスを高速にアクセスするためのカラムアクセ
ス制御回路としての機能を有する。
２）は、前記メモリセルアレイ１０における列方向のカ
ラムアドレスを高速にアクセスするためのカラムアクセ
ス制御回路としての機能を有する。
【００５８】また、図５および図６において、前記リフ
レッシュ制御信号発生回路２３と、カウンタアドレス転
送回路２４と、アドレスカウンタ２５と、カラムアドレ
ス遷移検知回路１６と、データ線バッファ１７と、読み
出し・書込みデータ線ＲＷＤと、逆データ転送回路１９
と、元データ転送回路２０は、所定のタイミングに前記
セルアレイ１０における任意行を選択して当該選択行の
メモリセルから二値データを読み出すデータ読み出し動
作、読み出された二値データとは論理レベルが反対のデ
ータを前記メモリセルに書き込む反対データ書き込み動
作、前記読み出されたデータと同じ論理レベルの二値デ
ータを再び書き込む同一データ書き込み動作を一連とし
て順次行うリフレッシュ動作を選択行を変えて繰り返す
リフレッシュ制御回路系を構成している。
レッシュ制御信号発生回路２３と、カウンタアドレス転
送回路２４と、アドレスカウンタ２５と、カラムアドレ
ス遷移検知回路１６と、データ線バッファ１７と、読み
出し・書込みデータ線ＲＷＤと、逆データ転送回路１９
と、元データ転送回路２０は、所定のタイミングに前記
セルアレイ１０における任意行を選択して当該選択行の
メモリセルから二値データを読み出すデータ読み出し動
作、読み出された二値データとは論理レベルが反対のデ
ータを前記メモリセルに書き込む反対データ書き込み動
作、前記読み出されたデータと同じ論理レベルの二値デ
ータを再び書き込む同一データ書き込み動作を一連とし
て順次行うリフレッシュ動作を選択行を変えて繰り返す
リフレッシュ制御回路系を構成している。
【００５９】図８は、図５および図６の一部を取り出し
て詳細に示す回路図である。メモリセルアレイは、例え
ば４個のセルアレイ３１、３２、３３、３４に区分さ
れ、これらは並列に配置されている。これらのセルアレ
イ３１、３２、３３、３４では、前述したように電極間
に強誘電体膜を用いた二値データ記憶用のキャパシタに
直列にスイッチ用のＭＯＳトランジスタが接続されてな
るデータ破壊読み出し型のＦＲＡＭセルを行列状に配置
してなる。
て詳細に示す回路図である。メモリセルアレイは、例え
ば４個のセルアレイ３１、３２、３３、３４に区分さ
れ、これらは並列に配置されている。これらのセルアレ
イ３１、３２、３３、３４では、前述したように電極間
に強誘電体膜を用いた二値データ記憶用のキャパシタに
直列にスイッチ用のＭＯＳトランジスタが接続されてな
るデータ破壊読み出し型のＦＲＡＭセルを行列状に配置
してなる。
【００６０】ＷＬは前記セルアレイ３１、３２、３３、
３４における同一行のメモリセルのスイッチ用トランジ
スタのゲートに共通接続されたワード線（例えばポリシ
リコン配線）であり、本例では代表的に１本のみ示して
いる。
３４における同一行のメモリセルのスイッチ用トランジ
スタのゲートに共通接続されたワード線（例えばポリシ
リコン配線）であり、本例では代表的に１本のみ示して
いる。
【００６１】ＰＬは前記各セルアレイ３１、３２、３
３、３４毎に分割して設けられており、同一行のメモリ
セルのキャパシタのプレート電極に共通接続されたプレ
ート線であり、本例では代表的に１本のみ示している。
３、３４毎に分割して設けられており、同一行のメモリ
セルのキャパシタのプレート電極に共通接続されたプレ
ート線であり、本例では代表的に１本のみ示している。
【００６２】ＢＬは前記各メモリセルアレイ３１、３
２、３３、３４における同一列のメモリセルのスイッチ
用トランジスタの一端に共通接続されたビット線であ
り、本例では各セルアレイ３１、３２、３３、３４毎に
代表的に１本のみ示している。
２、３３、３４における同一列のメモリセルのスイッチ
用トランジスタの一端に共通接続されたビット線であ
り、本例では各セルアレイ３１、３２、３３、３４毎に
代表的に１本のみ示している。
【００６３】４０は外部から入力されたアドレス信号に
応じて複数本のワード線ＷＬのうちの一部を選択してワ
ード線電圧を供給（ワード線を駆動）するロウデコーダ
（ＲＤ）であり、前記４個のセルアレイ３１、３２、３
３、３４に共用されている。
応じて複数本のワード線ＷＬのうちの一部を選択してワ
ード線電圧を供給（ワード線を駆動）するロウデコーダ
（ＲＤ）であり、前記４個のセルアレイ３１、３２、３
３、３４に共用されている。
【００６４】３５、３６、３７、３８は前記各セルアレ
イ３１、３２、３３、３４毎に対応して行方向一端側に
配置され、前記各メモリセルアレイ３１、３２、３３、
３４毎に複数本のプレート線ＰＬのうちの一部を選択駆
動するプレート線駆動回路（プレートデコーダＰＤ）で
ある。
イ３１、３２、３３、３４毎に対応して行方向一端側に
配置され、前記各メモリセルアレイ３１、３２、３３、
３４毎に複数本のプレート線ＰＬのうちの一部を選択駆
動するプレート線駆動回路（プレートデコーダＰＤ）で
ある。
【００６５】４１、４２、４３、４４は各セルアレイ３
１、３２、３３、３４毎に対応して列方向一端側に配置
され、各セルアレイ３１、３２、３３、３４毎にビット
線ＢＬに接続され、読み出し時にビット線に現れた微小
電位差を増幅するセンスアンプ（ＳＡ）回路である。
１、３２、３３、３４毎に対応して列方向一端側に配置
され、各セルアレイ３１、３２、３３、３４毎にビット
線ＢＬに接続され、読み出し時にビット線に現れた微小
電位差を増幅するセンスアンプ（ＳＡ）回路である。
【００６６】５１、５２、５３、５４は前記各セルアレ
イ３１、３２、３３、３４毎にビット線ＢＬに接続さ
れ、カラム選択線ＣＳＬによりスイッチング制御され、
ビット線とデータ線５５とを選択的に接続するカラム選
択ゲート（ＣＧ）回路である。
イ３１、３２、３３、３４毎にビット線ＢＬに接続さ
れ、カラム選択線ＣＳＬによりスイッチング制御され、
ビット線とデータ線５５とを選択的に接続するカラム選
択ゲート（ＣＧ）回路である。
【００６７】５６は外部から入力されたアドレス信号に
応じて前記カラム選択ゲート回路５１、５２、５３、５
４を選択し、前記カラム選択線ＣＳＬを駆動するカラム
デコーダ（ＣＤ）である。
応じて前記カラム選択ゲート回路５１、５２、５３、５
４を選択し、前記カラム選択線ＣＳＬを駆動するカラム
デコーダ（ＣＤ）である。
【００６８】５７はデータ線５５上のデータを増幅する
データ線センスアンプ回路である。図９は、図８中のセ
ルアレイ３１、３２、３３、３４と周辺回路の一部を取
り出して示す回路図である。
データ線センスアンプ回路である。図９は、図８中のセ
ルアレイ３１、３２、３３、３４と周辺回路の一部を取
り出して示す回路図である。
【００６９】各プレート線駆動回路３５、３６、３７、
３８は、二入力のナンド回路とインバータ回路から構成
され、各プレート線駆動回路３５、３６、３７、３８の
インバータ回路は対応するセルアレイ３１、３２、３
３、３４のプレート線ＣＰＬ１、ＣＰＬ２、ＣＰＬ３、
ＣＰＬ４に電源電圧を供給する。
３８は、二入力のナンド回路とインバータ回路から構成
され、各プレート線駆動回路３５、３６、３７、３８の
インバータ回路は対応するセルアレイ３１、３２、３
３、３４のプレート線ＣＰＬ１、ＣＰＬ２、ＣＰＬ３、
ＣＰＬ４に電源電圧を供給する。
【００７０】各プレート線駆動回路３５、３６、３７、
３８にそれぞれ対応して列方向にプレート制御線ＰＬＣ
１〜ＰＬＣ４が配列されており、この各プレート制御線
ＰＬＣ１〜ＰＬＣ４は、それぞれ対応してプレート制御
線駆動回路６２、６３、６４、６５により駆動される。
３８にそれぞれ対応して列方向にプレート制御線ＰＬＣ
１〜ＰＬＣ４が配列されており、この各プレート制御線
ＰＬＣ１〜ＰＬＣ４は、それぞれ対応してプレート制御
線駆動回路６２、６３、６４、６５により駆動される。
【００７１】そして、前記各プレート線駆動回路３５、
３６、３７、３８の二入力のナンド回路の一方の入力端
に前記プレート制御線駆動回路６２、６３、６４、６５
が対応して接続され、二入力のナンド回路の他方の入力
端にワード線ＷＬが共通に接続されている。
３６、３７、３８の二入力のナンド回路の一方の入力端
に前記プレート制御線駆動回路６２、６３、６４、６５
が対応して接続され、二入力のナンド回路の他方の入力
端にワード線ＷＬが共通に接続されている。
【００７２】前記プレート制御線駆動回路６２、６３、
６４、６５は、二入力のナンド回路とインバータ回路か
ら構成され、上記二入力のナンド回路の一方の入力端に
はプレート線駆動イネーブル制御信号ＰＬＣが入力し、
他方の入力端にはプレート線駆動タイミング信号φおよ
びそれが遅延ゲート６６、６７、６８により所定の遅延
時間Ｄ１、Ｄ２、Ｄ３だけ遅延された信号が対応して入
力する。
６４、６５は、二入力のナンド回路とインバータ回路か
ら構成され、上記二入力のナンド回路の一方の入力端に
はプレート線駆動イネーブル制御信号ＰＬＣが入力し、
他方の入力端にはプレート線駆動タイミング信号φおよ
びそれが遅延ゲート６６、６７、６８により所定の遅延
時間Ｄ１、Ｄ２、Ｄ３だけ遅延された信号が対応して入
力する。
【００７３】これにより、前記プレート制御線駆動回路
６２、６３、６４、６５は、対応するプレート線駆動回
路３５、３６、３７、３８を順次駆動して前記セルアレ
イ３１、３２、３３、３４を順次駆動するようになって
いる。
６２、６３、６４、６５は、対応するプレート線駆動回
路３５、３６、３７、３８を順次駆動して前記セルアレ
イ３１、３２、３３、３４を順次駆動するようになって
いる。
【００７４】図１０は、図６中のリフレッシュ制御信号
発生回路２３の一具体例を示す。図１０において、１０
１は前記／ＷＥ入力バッファ２１から入力する信号ＷＩ
ＮＴを反転させる第１のインバータ、１０２は前記／Ｃ
Ｅ入力バッファ２２から入力する信号ＣＩＮＴを反転さ
せる第２のインバータ、１０３は上記第２のインバータ
１０２の出力を反転させる第３のインバータ、１０４は
前記第１のインバータ１０１の出力が一端に入力し、前
記第２のインバータ１０２、第３のインバータ１０３か
ら出力する相補信号によりスイッチ制御されるＣＭＯＳ
トランスファゲート、１０５は上記ＣＭＯＳトランスフ
ァゲート１０４の他端の信号をラッチするラッチ回路、
１０６は上記ラッチ回路１０５の出力および前記第３の
インバータ１０３の出力が入力するナンド回路、１０７
は上記ナンド回路１０６の出力を反転させて前記リフレ
ッシュ制御信号ＦＲＥＦを出力する第４のインバータで
ある。
発生回路２３の一具体例を示す。図１０において、１０
１は前記／ＷＥ入力バッファ２１から入力する信号ＷＩ
ＮＴを反転させる第１のインバータ、１０２は前記／Ｃ
Ｅ入力バッファ２２から入力する信号ＣＩＮＴを反転さ
せる第２のインバータ、１０３は上記第２のインバータ
１０２の出力を反転させる第３のインバータ、１０４は
前記第１のインバータ１０１の出力が一端に入力し、前
記第２のインバータ１０２、第３のインバータ１０３か
ら出力する相補信号によりスイッチ制御されるＣＭＯＳ
トランスファゲート、１０５は上記ＣＭＯＳトランスフ
ァゲート１０４の他端の信号をラッチするラッチ回路、
１０６は上記ラッチ回路１０５の出力および前記第３の
インバータ１０３の出力が入力するナンド回路、１０７
は上記ナンド回路１０６の出力を反転させて前記リフレ
ッシュ制御信号ＦＲＥＦを出力する第４のインバータで
ある。
【００７５】図１１は、図６中のカウンタアドレス転送
回路２４の一具体例を示す。図１１において、１１１は
前記リフレッシュ制御信号発生回路２３から入力する信
号ＦＲＥＦを遅延させるとともに反転させて反転遅延信
号を生成する奇数段の遅延回路、１１２は前記信号ＦＲ
ＥＦおよび反転遅延信号が入力するナンド回路、１１３
は上記ナンド回路１１２の出力を反転させて前記パルス
信号ＦＴＲＳを出力する第１のインバータ、１１４は前
記第１のインバータ１１３の出力を反転させて反転信号
／ＦＴＲＳを出力する第２のインバータである。
回路２４の一具体例を示す。図１１において、１１１は
前記リフレッシュ制御信号発生回路２３から入力する信
号ＦＲＥＦを遅延させるとともに反転させて反転遅延信
号を生成する奇数段の遅延回路、１１２は前記信号ＦＲ
ＥＦおよび反転遅延信号が入力するナンド回路、１１３
は上記ナンド回路１１２の出力を反転させて前記パルス
信号ＦＴＲＳを出力する第１のインバータ、１１４は前
記第１のインバータ１１３の出力を反転させて反転信号
／ＦＴＲＳを出力する第２のインバータである。
【００７６】図１２は、図６中のアドレスカウンタ回路
２５の１段分の一具体例を示す。図１２において、１２
１〜１２２は相補信号Ｃj-1 、／Ｃj-1 が対応して活性
／非活性状態のときに駆動されるクロックトインバー
タ、１２３〜１２４は前記相補信号Ｃj-1 、／Ｃj-1 お
よびクロック信号Ｃj-1 により動作が制御されるクロッ
クトインバータ、１２５〜１２７はインバータであり、
これらはマスタースレーブ型のフリップフロップ（Ｆ／
Ｆ）を構成しており、次段回路へ相補信号Ｃj 、／Ｃj
を出力する。
２５の１段分の一具体例を示す。図１２において、１２
１〜１２２は相補信号Ｃj-1 、／Ｃj-1 が対応して活性
／非活性状態のときに駆動されるクロックトインバー
タ、１２３〜１２４は前記相補信号Ｃj-1 、／Ｃj-1 お
よびクロック信号Ｃj-1 により動作が制御されるクロッ
クトインバータ、１２５〜１２７はインバータであり、
これらはマスタースレーブ型のフリップフロップ（Ｆ／
Ｆ）を構成しており、次段回路へ相補信号Ｃj 、／Ｃj
を出力する。
【００７７】図１３は、図５中の逆データ転送回路１９
の一具体例を示す。図１３において、１３１はビット線
ＢＬの充放電などが終了したことを知らせる前記カラム
イネーブル信号／ＣＥＮＢを反転させる第１のインバー
タ、１３２は前記第１のインバータの出力および前記リ
フレッシュ制御信号発生回路２３からの信号ＦＲＥＦが
入力する第１のナンド回路、１３３は上記第１のナンド
回路１３２の出力を反転させて信号ＤＤＷを出力する第
２のインバータ、１３４は前記第２のインバータ１３３
の出力を遅延させるとともに反転させて反転遅延信号を
生成する奇数段の遅延回路、１３５は前記第２のインバ
ータ１３３の出力および反転遅延信号が入力する第２の
ナンド回路、１３６は上記第２のナンド回路１３５の出
力を反転させて逆データ転送制御信号ＤＷを出力する第
３のインバータ、１３７は前記第３のインバータ１３６
の出力を反転させて反転信号／ＤＷを出力する第４のイ
ンバータである。
の一具体例を示す。図１３において、１３１はビット線
ＢＬの充放電などが終了したことを知らせる前記カラム
イネーブル信号／ＣＥＮＢを反転させる第１のインバー
タ、１３２は前記第１のインバータの出力および前記リ
フレッシュ制御信号発生回路２３からの信号ＦＲＥＦが
入力する第１のナンド回路、１３３は上記第１のナンド
回路１３２の出力を反転させて信号ＤＤＷを出力する第
２のインバータ、１３４は前記第２のインバータ１３３
の出力を遅延させるとともに反転させて反転遅延信号を
生成する奇数段の遅延回路、１３５は前記第２のインバ
ータ１３３の出力および反転遅延信号が入力する第２の
ナンド回路、１３６は上記第２のナンド回路１３５の出
力を反転させて逆データ転送制御信号ＤＷを出力する第
３のインバータ、１３７は前記第３のインバータ１３６
の出力を反転させて反転信号／ＤＷを出力する第４のイ
ンバータである。
【００７８】上記相補信号ＤＷ、／ＤＷは、前記読み出
し・書込みデータ線ＲＷＤおよびそれと相補対をなす読
み出し・書込みデータ線／ＲＷＤにそれぞれ挿入された
逆データ転送ゲート用のクロックトインバータ１３８お
よび１３９をそれぞれスイッチ制御するために用いられ
る。
し・書込みデータ線ＲＷＤおよびそれと相補対をなす読
み出し・書込みデータ線／ＲＷＤにそれぞれ挿入された
逆データ転送ゲート用のクロックトインバータ１３８お
よび１３９をそれぞれスイッチ制御するために用いられ
る。
【００７９】図１４は、図５中の元データ転送回路２０
の一具体例を示す回路である。図１４において、１４１
は前記逆データ転送回路１９から入力する前記信号ＤＤ
Ｗを遅延させる偶数段の遅延回路、１４２は前記遅延回
路１４１の出力を遅延させるとともに反転させて反転遅
延信号を生成する奇数段の遅延回路、１４３は前記遅延
回路１４１の出力および反転遅延信号が入力するナンド
回路、１４４は上記ナンド回路１４３の出力を反転させ
て同一データ転送制御信号ＭＷを出力する第１のインバ
ータ、１４５は前記第１のインバータ１４４の出力を反
転させて反転信号／ＭＷを出力する第２のインバータで
ある。
の一具体例を示す回路である。図１４において、１４１
は前記逆データ転送回路１９から入力する前記信号ＤＤ
Ｗを遅延させる偶数段の遅延回路、１４２は前記遅延回
路１４１の出力を遅延させるとともに反転させて反転遅
延信号を生成する奇数段の遅延回路、１４３は前記遅延
回路１４１の出力および反転遅延信号が入力するナンド
回路、１４４は上記ナンド回路１４３の出力を反転させ
て同一データ転送制御信号ＭＷを出力する第１のインバ
ータ、１４５は前記第１のインバータ１４４の出力を反
転させて反転信号／ＭＷを出力する第２のインバータで
ある。
【００８０】上記相補信号ＭＷ、／ＭＷは、前記読み出
し・書込みデータ線ＲＷＤおよびそれと相補対をなす読
み出し・書込みデータ線／ＲＷＤにそれぞれ挿入された
元データ転送ゲート用のクロックトインバータ１４６お
よび１４７をそれぞれスイッチ制御するために用いられ
る。
し・書込みデータ線ＲＷＤおよびそれと相補対をなす読
み出し・書込みデータ線／ＲＷＤにそれぞれ挿入された
元データ転送ゲート用のクロックトインバータ１４６お
よび１４７をそれぞれスイッチ制御するために用いられ
る。
【００８１】次に、図５乃至図１４に示した第１の実施
の形態に係るＦＲＡＭのリフレッシュ制御動作を図１７
を参照して説明する。第１の実施の形態では、ＦＲＡＭ
外部から入力される制御信号に基づいたタイミングでリ
フレッシュ動作を開始するように制御を行なう。
の形態に係るＦＲＡＭのリフレッシュ制御動作を図１７
を参照して説明する。第１の実施の形態では、ＦＲＡＭ
外部から入力される制御信号に基づいたタイミングでリ
フレッシュ動作を開始するように制御を行なう。
【００８２】つまり、図７に示すように、／ＷＥが活性
状態（本例では“Ｌ”レベル）になった後に／ＣＥが活
性状態（本例では“Ｌ”レベル）になる動作モード（／
ＷＥビフォア／ＣＥ）に入ると、図１０に示すリフレッ
シュ制御信号発生回路２３がリフレッシュ制御信号ＦＲ
ＥＦを出力することによってリフレッシュ動作を開始す
る。
状態（本例では“Ｌ”レベル）になった後に／ＣＥが活
性状態（本例では“Ｌ”レベル）になる動作モード（／
ＷＥビフォア／ＣＥ）に入ると、図１０に示すリフレッ
シュ制御信号発生回路２３がリフレッシュ制御信号ＦＲ
ＥＦを出力することによってリフレッシュ動作を開始す
る。
【００８３】これにより、図１１に示すカウンタアドレ
ス転送回路２４がパルス信号ＦＴＲＳを出力し、図６中
のアドレスカウンタ回路２５がカウント動作を開始す
る。そして、あるロウアドレスが指定された状態でメモ
リセルアレイ１０の行選択が行われた状態でカラムアド
レスがＣ0 、Ｃ1 、Ｃ2 、Ｃ3 、…、Ｃn と遷移して選
択セルが切り替っていく。
ス転送回路２４がパルス信号ＦＴＲＳを出力し、図６中
のアドレスカウンタ回路２５がカウント動作を開始す
る。そして、あるロウアドレスが指定された状態でメモ
リセルアレイ１０の行選択が行われた状態でカラムアド
レスがＣ0 、Ｃ1 、Ｃ2 、Ｃ3 、…、Ｃn と遷移して選
択セルが切り替っていく。
【００８４】この過程で、選択セルに対して、まず、二
値データの読み出し動作を行なう。この場合、ビット線
ＢＬの充放電などが終了したことを知らせる前記カラム
イネーブル信号／ＣＥＮＢを図５中のＡＴＤ回路１６が
受けることにカラム系の回路が動作し、カラムアドレス
がラッチされる。
値データの読み出し動作を行なう。この場合、ビット線
ＢＬの充放電などが終了したことを知らせる前記カラム
イネーブル信号／ＣＥＮＢを図５中のＡＴＤ回路１６が
受けることにカラム系の回路が動作し、カラムアドレス
がラッチされる。
【００８５】そして、最初のカラムアドレスＣ0 の選択
セルのデータがデータ線ＤＱに読み出され、さらにデー
タ線バッファ１７を経て読み出し・書込みデータ線ＲＷ
Ｄのうちの読み出しデータ線に転送される。
セルのデータがデータ線ＤＱに読み出され、さらにデー
タ線バッファ１７を経て読み出し・書込みデータ線ＲＷ
Ｄのうちの読み出しデータ線に転送される。
【００８６】このとき、図１３に示す逆データ転送回路
１９は、前記ＡＴＤ回路１６からのカラムイネーブル信
号／ＣＥＮＢおよびリフレッシュ制御信号発生回路２３
からの信号ＦＲＥＦに基づいて逆データ転送制御信号Ｄ
Ｗを出力し、前記読み出しデータ線に読み出された二値
データとは論理レベルが反対のデータを書込みデータ線
に送り出す。これにより、選択セルに対する書き込み動
作が行なわれる。この時点でデータのインプリント状
態、即ち、図２（ａ）または（ｂ）の状態を、元に戻す
かまたは軽減する、即ち、図１の状態に戻すことができ
る。
１９は、前記ＡＴＤ回路１６からのカラムイネーブル信
号／ＣＥＮＢおよびリフレッシュ制御信号発生回路２３
からの信号ＦＲＥＦに基づいて逆データ転送制御信号Ｄ
Ｗを出力し、前記読み出しデータ線に読み出された二値
データとは論理レベルが反対のデータを書込みデータ線
に送り出す。これにより、選択セルに対する書き込み動
作が行なわれる。この時点でデータのインプリント状
態、即ち、図２（ａ）または（ｂ）の状態を、元に戻す
かまたは軽減する、即ち、図１の状態に戻すことができ
る。
【００８７】さらに、図１４に示す元データ書込み回路
２０は、前記逆データ書込み回路１９からの信号ＤＤＷ
に基づいて同一データ転送制御信号ＭＷを出力し、前記
読み出しデータ線に読み出されたデータと同じ論理レベ
ルの二値データを書込みデータ線に送り出す。これによ
り、選択セルに対する書き込み動作が行なわれる（前記
読み出し動作と同じ動作により再書き込みが行なわれ
る）。
２０は、前記逆データ書込み回路１９からの信号ＤＤＷ
に基づいて同一データ転送制御信号ＭＷを出力し、前記
読み出しデータ線に読み出されたデータと同じ論理レベ
ルの二値データを書込みデータ線に送り出す。これによ
り、選択セルに対する書き込み動作が行なわれる（前記
読み出し動作と同じ動作により再書き込みが行なわれ
る）。
【００８８】このような一連の動作（リフレッシュ動
作）を、前記カラムアドレスＣ0 、Ｃ1 、Ｃ2 、Ｃ3 、
…、Ｃn により選択列を変え、さらに、ロウアドレスに
より選択行を変えて繰り返す。
作）を、前記カラムアドレスＣ0 、Ｃ1 、Ｃ2 、Ｃ3 、
…、Ｃn により選択列を変え、さらに、ロウアドレスに
より選択行を変えて繰り返す。
【００８９】次に、本発明の第２の実施の形態に係るＦ
ＲＡＭのリフレッシュ制御方法の複数の実施例を説明す
る。 ＜第１実施例＞第１実施例においては、選択されたメモ
リセルに対する通常のデータ書き込み動作毎に書き込み
動作の完了時点から所定の時間経過後にリフレッシュ動
作を行うようにリフレッシュ制御回路により制御を行
う。
ＲＡＭのリフレッシュ制御方法の複数の実施例を説明す
る。 ＜第１実施例＞第１実施例においては、選択されたメモ
リセルに対する通常のデータ書き込み動作毎に書き込み
動作の完了時点から所定の時間経過後にリフレッシュ動
作を行うようにリフレッシュ制御回路により制御を行
う。
【００９０】つまり、ＦＲＡＭセルを選択し、選択セル
に対して、まず、データの読み出し動作を行ない、元の
データの書き込み状況を調べる。その結果に基づいて、
反対データの書き込み動作を行なう。この時点でデータ
のインプリント状態、即ち、図２（ａ）または（ｂ）の
状態を、元に戻すかまたは軽減する、即ち、図１の状態
に戻すことができる。さらに、元のデータの再書き込み
動作を行ない、一連の動作（リフレッシュ動作）を終了
する。
に対して、まず、データの読み出し動作を行ない、元の
データの書き込み状況を調べる。その結果に基づいて、
反対データの書き込み動作を行なう。この時点でデータ
のインプリント状態、即ち、図２（ａ）または（ｂ）の
状態を、元に戻すかまたは軽減する、即ち、図１の状態
に戻すことができる。さらに、元のデータの再書き込み
動作を行ない、一連の動作（リフレッシュ動作）を終了
する。
【００９１】＜第２実施例＞第２実施例においては、Ｆ
ＲＡＭを搭載している機器がバックアップ機能を持たな
い場合を想定し、機器の電源電圧の立ち上げ時（つま
り、ＦＲＡＭの動作電源の立ち上げ時）に前記リフレッ
シュ動作を行うように前記リフレッシュ制御回路系によ
り制御を行なう。
ＲＡＭを搭載している機器がバックアップ機能を持たな
い場合を想定し、機器の電源電圧の立ち上げ時（つま
り、ＦＲＡＭの動作電源の立ち上げ時）に前記リフレッ
シュ動作を行うように前記リフレッシュ制御回路系によ
り制御を行なう。
【００９２】ＦＲＡＭセルに対するデータ書き込み後に
そのまま放置される時間として最も長いのは、ＦＲＡＭ
を搭載している機器の電源がオフになっている時間であ
ることが多いことを考慮すると、第２実施例は有効であ
る。
そのまま放置される時間として最も長いのは、ＦＲＡＭ
を搭載している機器の電源がオフになっている時間であ
ることが多いことを考慮すると、第２実施例は有効であ
る。
【００９３】＜第３実施例＞第３実施例においては、Ｆ
ＲＡＭを搭載している機器がバックアップ機能を持たな
い場合を想定し、機器の電源電圧の立ち下げ時（つま
り、ＦＲＡＭの動作電源の立ち下げ時）に前記一連の動
作（リフレッシュ動作）を行なうように前記リフレッシ
ュ制御回路により制御を行なう。
ＲＡＭを搭載している機器がバックアップ機能を持たな
い場合を想定し、機器の電源電圧の立ち下げ時（つま
り、ＦＲＡＭの動作電源の立ち下げ時）に前記一連の動
作（リフレッシュ動作）を行なうように前記リフレッシ
ュ制御回路により制御を行なう。
【００９４】これによって、それまでの操作中のインプ
リント状態を元に戻すかまたは軽減することができ、Ｆ
ＲＡＭセルに対するデータ書き込み後にそのまま放置さ
れる時間を、次回の電源電圧の立ち上げ時までの時間以
内、即ち、最短にできるので、第３実施例は有効であ
る。
リント状態を元に戻すかまたは軽減することができ、Ｆ
ＲＡＭセルに対するデータ書き込み後にそのまま放置さ
れる時間を、次回の電源電圧の立ち上げ時までの時間以
内、即ち、最短にできるので、第３実施例は有効であ
る。
【００９５】＜第４実施例＞第４実施例においては、前
記第１実施例乃至第３実施例におけるリフレッシュ動作
に際して、前記リフレッシュ動作におけるデータ読み出
し動作と反対データ書き込み動作を、互いに相異なるパ
ルス幅のパルスをプレート線ＰＬに印加して行なうよう
に前記リフレッシュ制御回路により制御を行なう。
記第１実施例乃至第３実施例におけるリフレッシュ動作
に際して、前記リフレッシュ動作におけるデータ読み出
し動作と反対データ書き込み動作を、互いに相異なるパ
ルス幅のパルスをプレート線ＰＬに印加して行なうよう
に前記リフレッシュ制御回路により制御を行なう。
【００９６】＜第５実施例＞第５実施例においては、前
記第１実施例乃至第３実施例におけるリフレッシュ動作
に際して、前記リフレッシュ動作におけるデータ読み出
し動作よりも反対データ書き込み動作を、パルス幅の長
いパルスをプレート線ＰＬに印加して行なうように前記
リフレッシュ制御回路により制御を行なう。これによ
り、データのインプリント状態の軽減効果を高めること
ができる。
記第１実施例乃至第３実施例におけるリフレッシュ動作
に際して、前記リフレッシュ動作におけるデータ読み出
し動作よりも反対データ書き込み動作を、パルス幅の長
いパルスをプレート線ＰＬに印加して行なうように前記
リフレッシュ制御回路により制御を行なう。これによ
り、データのインプリント状態の軽減効果を高めること
ができる。
【００９７】＜第６実施例＞第６実施例においては、前
記第１実施例乃至第３実施例におけるリフレッシュ動作
に際して、前記リフレッシュ動作における反対データ書
き込み動作よりも同一データ書き込み動作を、パルス幅
の長いパルスをプレート線ＰＬに印加して行なうように
前記リフレッシュ制御回路により制御を行なう。これに
より、データのインプリント状態の軽減効果を高めるこ
とができる。
記第１実施例乃至第３実施例におけるリフレッシュ動作
に際して、前記リフレッシュ動作における反対データ書
き込み動作よりも同一データ書き込み動作を、パルス幅
の長いパルスをプレート線ＰＬに印加して行なうように
前記リフレッシュ制御回路により制御を行なう。これに
より、データのインプリント状態の軽減効果を高めるこ
とができる。
【００９８】＜第７実施例＞第７実施例においては、前
記第１実施例乃至第３実施例におけるリフレッシュ動作
に際して、前記リフレッシュ動作におけるデータ読み出
し動作と反対データ書き込み動作を、通常のデータ書き
込み動作よりパルス幅が長いパルスをプレート線ＰＬに
印加して行なうように前記リフレッシュ制御回路により
制御を行なう。
記第１実施例乃至第３実施例におけるリフレッシュ動作
に際して、前記リフレッシュ動作におけるデータ読み出
し動作と反対データ書き込み動作を、通常のデータ書き
込み動作よりパルス幅が長いパルスをプレート線ＰＬに
印加して行なうように前記リフレッシュ制御回路により
制御を行なう。
【００９９】＜第８実施例＞第８実施例においては、前
記第１実施例乃至第３実施例におけるリフレッシュ動作
に際して、前記リフレッシュ動作における反対データ書
き込み動作を複数回繰り返し行なうように前記リフレッ
シュ制御回路により制御を行なう。具体的には、上記し
たようなデータ読み出し後の反対データ書き込み動作に
より反対データが書き込まれた選択セルに対し通常のデ
ータ読み出し動作と同様にしてデータの読み出しおよび
再書き込み動作を行わせるように制御すればよい。これ
により、データのインプリント状態の軽減効果を高める
ことができる。
記第１実施例乃至第３実施例におけるリフレッシュ動作
に際して、前記リフレッシュ動作における反対データ書
き込み動作を複数回繰り返し行なうように前記リフレッ
シュ制御回路により制御を行なう。具体的には、上記し
たようなデータ読み出し後の反対データ書き込み動作に
より反対データが書き込まれた選択セルに対し通常のデ
ータ読み出し動作と同様にしてデータの読み出しおよび
再書き込み動作を行わせるように制御すればよい。これ
により、データのインプリント状態の軽減効果を高める
ことができる。
【０１００】＜第９実施例＞第９実施例においては、前
記第１実施例乃至第３実施例におけるリフレッシュ動作
に際して、前記リフレッシュ動作におけるデータ読み出
し動作と反対データ書き込み動作を、バイアス電位をか
けた状態で行なうように前記リフレッシュ制御回路によ
り制御を行なう。
記第１実施例乃至第３実施例におけるリフレッシュ動作
に際して、前記リフレッシュ動作におけるデータ読み出
し動作と反対データ書き込み動作を、バイアス電位をか
けた状態で行なうように前記リフレッシュ制御回路によ
り制御を行なう。
【０１０１】この場合には、図４（ａ）に示した書き込
み時のプレート線ＰＬの電位ＶＰＬを、例えば図４
（ｂ）、（ｃ）、（ｄ）に示すようにｎＶ（ｎ＜０）と
３Ｖの間で変化させ、プレートＰＬ線に印加されるパル
スの高さを実質的に大きくすることが望ましい。これに
より、データのインプリント状態の軽減効果を高めるこ
とができる。
み時のプレート線ＰＬの電位ＶＰＬを、例えば図４
（ｂ）、（ｃ）、（ｄ）に示すようにｎＶ（ｎ＜０）と
３Ｖの間で変化させ、プレートＰＬ線に印加されるパル
スの高さを実質的に大きくすることが望ましい。これに
より、データのインプリント状態の軽減効果を高めるこ
とができる。
【０１０２】上記した第１の実施例の形態および第２の
実施例の形態のＦＲＡＭにおいては、前記したＦＲＡＭ
セルのインプリント現象は素子のハードエラーではなく
ソフトエラーであることに着目し、リフレッシュ制御を
行うことによって、ＦＲＡＭセルの動作上の問題（ソフ
トエラー）を起こさないようにしたものである。
実施例の形態のＦＲＡＭにおいては、前記したＦＲＡＭ
セルのインプリント現象は素子のハードエラーではなく
ソフトエラーであることに着目し、リフレッシュ制御を
行うことによって、ＦＲＡＭセルの動作上の問題（ソフ
トエラー）を起こさないようにしたものである。
【０１０３】上記インプリントは、ＦＲＡＭセルのキャ
パシタの内部電界の一時的な固定であるので、キャパシ
タの分極を反対に向けたり、何回か反転させることで消
滅させることが可能である。そのためにリフレッシュ動
作をＦＲＡＭセルに加えることにより、ＦＲＡＭの長期
信頼性は飛躍的に向上する。
パシタの内部電界の一時的な固定であるので、キャパシ
タの分極を反対に向けたり、何回か反転させることで消
滅させることが可能である。そのためにリフレッシュ動
作をＦＲＡＭセルに加えることにより、ＦＲＡＭの長期
信頼性は飛躍的に向上する。
【０１０４】上記リフレッシュ動作の頻度は、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）のリフレッシ
ュ動作に比べて低くても、十分な効果が得られる。なぜ
なら、ＦＲＡＭセルのインプリント状態への状態変化
は、ＤＲＡＭのセルキャパシタにおけるリークによる電
荷の消失に比べて、時間にして１０4 倍以上のゆっくり
とした状態変化であるからである。
ックランダムアクセスメモリ（ＤＲＡＭ）のリフレッシ
ュ動作に比べて低くても、十分な効果が得られる。なぜ
なら、ＦＲＡＭセルのインプリント状態への状態変化
は、ＤＲＡＭのセルキャパシタにおけるリークによる電
荷の消失に比べて、時間にして１０4 倍以上のゆっくり
とした状態変化であるからである。
【０１０５】また、そもそもＦＲＡＭは消費電力が小さ
く、さらに、前記リフレッシュ動作による消費電力の増
大は、ＦＲＡＭの通常動作時の消費電力と比較して高々
１％程度の増大にすぎず、ＦＲＡＭの通常動作のみの消
費電力と比べて無視し得る程度の増大に過ぎないので、
ＤＲＡＭのリフレッシュ動作のように消費電力を左右す
る動作ではない。
く、さらに、前記リフレッシュ動作による消費電力の増
大は、ＦＲＡＭの通常動作時の消費電力と比較して高々
１％程度の増大にすぎず、ＦＲＡＭの通常動作のみの消
費電力と比べて無視し得る程度の増大に過ぎないので、
ＤＲＡＭのリフレッシュ動作のように消費電力を左右す
る動作ではない。
【０１０６】また、本発明は、電源電圧がオンの時だけ
に適用しても十分な効果が得られる。換言すれば、本発
明を電源電圧の立ち上がり時や立ち下がり時に適用すれ
ば、バックアップ電源を持たない機器で、電源電圧がオ
フの時にリフレッシュ動作を行わなくともよい。
に適用しても十分な効果が得られる。換言すれば、本発
明を電源電圧の立ち上がり時や立ち下がり時に適用すれ
ば、バックアップ電源を持たない機器で、電源電圧がオ
フの時にリフレッシュ動作を行わなくともよい。
【０１０７】従って、ＦＲＡＭの不揮発性という利点が
失われることがない。勿論、本発明をバックアップ電源
を持つ機器で、電源電圧がオフの時間にも、一定時間後
に適用すればより信頼性が高まり、ＦＲＡＭの保証温
度、保証年数（通常８５℃で１０年保証）よりさらに向
上させることができる。
失われることがない。勿論、本発明をバックアップ電源
を持つ機器で、電源電圧がオフの時間にも、一定時間後
に適用すればより信頼性が高まり、ＦＲＡＭの保証温
度、保証年数（通常８５℃で１０年保証）よりさらに向
上させることができる。
【０１０８】さらに、本発明を電源電圧の立ち上がり時
や立ち下がり時に適用する場合には、通常、パーソナル
コンピュータ等の機器のセットアップに必要な時間内に
リフレッシュ動作を行なうことができるので、機器の立
ち上げ・立ち下げ時間を左右することがない。
や立ち下がり時に適用する場合には、通常、パーソナル
コンピュータ等の機器のセットアップに必要な時間内に
リフレッシュ動作を行なうことができるので、機器の立
ち上げ・立ち下げ時間を左右することがない。
【０１０９】また、本発明は、前記したようなデータ破
壊型のＦＲＡＭに限らず、以下に述べるようなデータ非
破壊型のＦＲＡＭに適用しても同様に有効である。次
に、本発明の第３の実施の形態として、データ非破壊読
み出し型のＦＲＡＭセルを行列状に配置してなるメモリ
セルアレイを備えたＦＲＡＭに本発明を適用する場合に
ついて説明する。
壊型のＦＲＡＭに限らず、以下に述べるようなデータ非
破壊型のＦＲＡＭに適用しても同様に有効である。次
に、本発明の第３の実施の形態として、データ非破壊読
み出し型のＦＲＡＭセルを行列状に配置してなるメモリ
セルアレイを備えたＦＲＡＭに本発明を適用する場合に
ついて説明する。
【０１１０】図１６（ａ）、（ｂ）は、非破壊型メモリ
セル１６０の一例の構成と動作原理を説明するために示
す等価回路図および断面図である。このセルは、強誘電
体をゲート絶縁膜１６１に用いた強誘電体膜型のＭＦＳ
ＦＥＴ（電界効果トランジスタ）のゲート電極１６２と
基板１６３との間に電圧を印加することにより、ゲート
絶縁膜である強誘電体が分極反転し、その分極方向によ
りトランジスタのドレイン１６４・ソース１６５間のチ
ャネル領域に電子または正孔が誘起され、トランジスタ
の閾値電圧が変化する。この時、ある電圧でのドレイン
電流値（チャネル抵抗値）の大小として情報が読み出せ
る。
セル１６０の一例の構成と動作原理を説明するために示
す等価回路図および断面図である。このセルは、強誘電
体をゲート絶縁膜１６１に用いた強誘電体膜型のＭＦＳ
ＦＥＴ（電界効果トランジスタ）のゲート電極１６２と
基板１６３との間に電圧を印加することにより、ゲート
絶縁膜である強誘電体が分極反転し、その分極方向によ
りトランジスタのドレイン１６４・ソース１６５間のチ
ャネル領域に電子または正孔が誘起され、トランジスタ
の閾値電圧が変化する。この時、ある電圧でのドレイン
電流値（チャネル抵抗値）の大小として情報が読み出せ
る。
【０１１１】なお、強誘電体膜の種類によっては、界面
層が生成して、シリコン基板上でのトラップ準位を制御
できない場合があり、この場合には、図１７（ａ）、
（ｂ）に等価回路図および断面図を示すようなＭＦ Ｍ
ＩＳ構造の非破壊型メモリセル１７０を用いることがで
きる。このセルは、基板１７１と強誘電体ゲート膜１７
２の間にゲート酸化膜１７３と浮遊ゲート層１７４を設
けたものである。
層が生成して、シリコン基板上でのトラップ準位を制御
できない場合があり、この場合には、図１７（ａ）、
（ｂ）に等価回路図および断面図を示すようなＭＦ Ｍ
ＩＳ構造の非破壊型メモリセル１７０を用いることがで
きる。このセルは、基板１７１と強誘電体ゲート膜１７
２の間にゲート酸化膜１７３と浮遊ゲート層１７４を設
けたものである。
【０１１２】上記した非破壊型メモリセルは、そのゲー
ト電極１７５にワード線ＷＬが接続され、そのドレイン
１７６にビット線ＢＬが接続される。また、非破壊型メ
モリセルの基板電位を固定するウェル領域はビット線方
向に分離されるか、あるいはセルのソース１７７と共通
化される。
ト電極１７５にワード線ＷＬが接続され、そのドレイン
１７６にビット線ＢＬが接続される。また、非破壊型メ
モリセルの基板電位を固定するウェル領域はビット線方
向に分離されるか、あるいはセルのソース１７７と共通
化される。
【０１１３】上記非破壊型メモリセルに対するデータ書
き込みは、そのゲート電極に接続されているワード線と
ウェル・ソース間に電界を印加することによって行なわ
れる。
き込みは、そのゲート電極に接続されているワード線と
ウェル・ソース間に電界を印加することによって行なわ
れる。
【０１１４】また、上記非破壊型メモリセルからのデー
タ読み出しは、そのゲート電極に接続されているワード
線を選択し、そのドレインに接続されているビット線に
接続された電流検出回路によりビット線に流れるセル電
流量をセンスする。
タ読み出しは、そのゲート電極に接続されているワード
線を選択し、そのドレインに接続されているビット線に
接続された電流検出回路によりビット線に流れるセル電
流量をセンスする。
【０１１５】上記したようなデータ非破壊読み出し型の
メモリセルを用いた強誘電体メモリについても、前記デ
ータ破壊読み出し型のメモリセルを用いた強誘電体メモ
リの第１実施例および第２実施例に準じてリフレッシュ
制御を行うことが可能である。
メモリセルを用いた強誘電体メモリについても、前記デ
ータ破壊読み出し型のメモリセルを用いた強誘電体メモ
リの第１実施例および第２実施例に準じてリフレッシュ
制御を行うことが可能である。
【０１１６】
【発明の効果】上述したように本発明によれば、メモリ
セルに対するリフレッシュ動作を導入することにより、
インプリントを抑制し、ソフトエラーの発生を防止し得
る強誘電体メモリを提供することができる。
セルに対するリフレッシュ動作を導入することにより、
インプリントを抑制し、ソフトエラーの発生を防止し得
る強誘電体メモリを提供することができる。
【図１】本発明の第１の実施の形態に係るＦＲＡＭのデ
ータ破壊型メモリセルの強誘電体キャパシタの印加電界
と分極量との関係（ヒステリシス特性）を示す図。
ータ破壊型メモリセルの強誘電体キャパシタの印加電界
と分極量との関係（ヒステリシス特性）を示す図。
【図２】図１中のメモリセルのヒステリシス特性がシフ
トした状態の一例を示す図。
トした状態の一例を示す図。
【図３】図１中のＦＲＡＭセルのデータ書込み動作を説
明するために示す等価回路図。
明するために示す等価回路図。
【図４】図１中のＦＲＡＭセルのデータ書込み／読み出
し動作に際して強誘電体キャパシタのプレート電極に印
加されるプレート線印加電圧の波形を示す波形図。
し動作に際して強誘電体キャパシタのプレート電極に印
加されるプレート線印加電圧の波形を示す波形図。
【図５】本発明の第１の実施の形態に係るＦＲＡＭのカ
ラム系を概略的に示すブロック図。
ラム系を概略的に示すブロック図。
【図６】本発明の第１の実施の形態に係るＦＲＡＭのロ
ウ系およびリフレッシュ制御回路系を概略的に示すブロ
ック図。
ウ系およびリフレッシュ制御回路系を概略的に示すブロ
ック図。
【図７】図６の回路の動作を示すタイミング波形図。
【図８】図５および図６の一部を取り出して詳細に示す
回路図。
回路図。
【図９】図８中のセルアレイと周辺回路の一部を取り出
して示す回路図。
して示す回路図。
【図１０】図６中のリフレッシュ制御信号発生回路の一
具体例を示す回路図。
具体例を示す回路図。
【図１１】図６中のカウンタアドレス転送回路の一具体
例を示す回路図。
例を示す回路図。
【図１２】図６中のアドレスカウンタ回路の一具体例を
示す回路図。
示す回路図。
【図１３】図５中の逆データ転送回路の一具体例を示す
回路図。
回路図。
【図１４】図５中の元データ転送回路の一具体例を示す
回路図。
回路図。
【図１５】１Ｔ／１Ｃ型ＦＲＡＭセルおよび２Ｔ／２Ｃ
型ＦＲＡＭセルを示す等価回路図。
型ＦＲＡＭセルを示す等価回路図。
【図１６】本発明の第３の実施の形態に係るＦＲＡＭの
データ非破壊型メモリセルの一例を示す回路図。
データ非破壊型メモリセルの一例を示す回路図。
【図１７】本発明の第３の実施の形態に係るＦＲＡＭの
データ非破壊型メモリセルの他の例を示す回路図。
データ非破壊型メモリセルの他の例を示す回路図。
１０…メモリセルアレイ、 １１…センスアンプ（Ｓ／Ａ）、 １２…カラムデコーダ（ＣＤ）、 １３…カラム選択ゲート（ＣＧ）、 １４…カラムアドレスバッファ、 １５…カラムプリデコーダ、 １６…カラムアドレス遷移検知（ＡＴＤ）回路、 １７…データ線バッファ、 １８…入出力回路、 １９…逆データ転送回路、 ２０…元データ転送回路、 ＤＱ…データ線、 ＲＷＤ…読み出し・書込みデータ線、 ２１…／ＷＥ入力バッファ、 ２２…／ＣＥ入力バッファ、 ２３…リフレッシュ制御信号発生回路、 ２４…カウンタアドレス転送回路、 ２５…アドレスカウンタ、 ２６…ロウデコーダ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 満 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 鎌田 英行 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 望月 博 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5B024 AA03 BA29 CA07 DA01
Claims (18)
- 【請求項１】 強誘電体メモリセルを行列状に配置して
なるメモリセルアレイを備えた強誘電体メモリにおい
て、 所定のタイミングに前記メモリセルアレイにおける任意
のメモリセルを選択して、当該選択セルから二値データ
を読み出すデータ読み出し動作、読み出された二値デー
タとは論理レベルが反対のデータを前記選択セルに書き
込む反対データ書き込み動作、前記読み出されたデータ
と同じ論理レベルの二値データを前記選択セルに再び書
き込む同一データ書き込み動作を一連のリフレッシュ動
作として行うように制御するリフレッシュ制御回路を具
備することを特徴とする強誘電体メモリ。 - 【請求項２】 請求項１記載の強誘電体メモリにおい
て、 前記リフレッシュ制御回路は、選択されたメモリセルに
対する通常のデータ書き込み動作毎に書き込み動作の完
了時点から所定の経過時間後に前記リフレッシュ動作を
行うように制御することを特徴とする強誘電体メモリ。 - 【請求項３】 請求項１記載の強誘電体メモリにおい
て、 前記リフレッシュ制御回路は、電源電圧の立ち上がり時
に前記リフレッシュ動作を行うように制御することを特
徴とする強誘電体メモリ。 - 【請求項４】 請求項１記載の強誘電体メモリにおい
て、 前記リフレッシュ制御回路は、電源電圧の立ち下がり時
に前記リフレッシュ動作を行うように制御することを特
徴とする強誘電体メモリ。 - 【請求項５】 強誘電体を電極間に用いた二値データ記
憶用のキャパシタに直列にスイッチ用トランジスタが接
続されてなる強誘電体メモリセルを行列状に配置してな
るメモリセルアレイと、 前記メモリセルアレイにおける同一行のメモリセルのス
イッチ用トランジスタのゲートに共通接続されたワード
線と、 前記メモリセルアレイにおける同一行のメモリセルのキ
ャパシタのプレート電極に共通接続されたプレート線
と、 前記メモリセルアレイにおける同一列のメモリセルのス
イッチ用トランジスタの一端に共通接続されたビット線
と、 前記ワード線を選択して駆動するロウデコーダと、 前記プレート線を選択して駆動するプレート線駆動回路
と、 前記メモリセルアレイの各カラムに対応して設けられた
センスアンプと、 前記ビット線に接続されたカラム選択ゲートと、 カラムアドレス信号をデコードして前記カラム選択ゲー
トを選択して駆動するカラムデコーダと、 所定のタイミングに、前記メモリセルアレイにおける任
意のメモリセルを選択して当該選択セルから二値データ
を読み出すデータ読み出し動作、読み出された二値デー
タとは論理レベルが反対のデータを前記選択セルに書き
込む反対データ書き込み動作、前記読み出されたデータ
と同じ論理レベルの二値データを前記選択セルに再び書
き込む同一データ書き込み動作を一連として行うリフレ
ッシュ動作を選択列を変えて繰り返すように制御するリ
フレッシュ制御回路とを具備することを特徴とする強誘
電体メモリ。 - 【請求項６】 請求項５記載の強誘電体メモリにおい
て、 前記リフレッシュ制御回路は、所定のタイミングに、前
記メモリセルアレイにおける任意の行および列を選択す
ることによって選択したメモリセルから二値データを読
み出すデータ読み出し動作、読み出された二値データと
は論理レベルが反対のデータを前記選択セルに書き込む
反対データ書き込み動作、前記読み出されたデータと同
じ論理レベルの二値データを前記選択セルに再び書き込
む同一データ書き込み動作を一連として順次行うリフレ
ッシュ動作を、選択列を変えて繰り返し、さらに選択行
を変えて繰り返すように制御することを特徴とする強誘
電体メモリ。 - 【請求項７】 請求項５または６記載の強誘電体メモリ
において、 前記リフレッシュ制御回路は、 外部から入力する制御信号に基づいてリフレッシュ制御
信号を発生するリフレッシュ制御信号発生回路と、 前記リフレッシュ制御信号を受けて所定のパルス信号を
生成するカウンタアドレス転送回路と、 前記パルス信号を受けてカウント動作を開始し、リフレ
ッシュアドレス信号を発生し、上記リフレッシュアドレ
ス信号のうちのロウアドレス信号を前記ロウデコーダに
供給するアドレスカウンタと、 前記カラムアドレス信号の遷移を検知するために設けら
れ、所定の制御信号により動作の可否が制御されるカラ
ムアドレス遷移検知回路と、 前記カラムアドレス遷移検知回路の検知出力信号により
動作の可否が制御され、前記カラム選択ゲートを介して
前記センスアンプとの間でデータを授受するデータ線バ
ッファと、 前記データ線バッファに接続されている読み出し・書込
みデータ線と、 前記読み出し・書込みデータ線に接続され、前記リフレ
ッシュ制御信号により動作が制御され、前記メモリセル
アレイから前記読み出し・書込みデータ線のうちの読み
出しデータ線に読み出されたセルデータを取り込み、そ
の二値レベルとは逆レベルを持つ逆データを前記読み出
し・書込みデータ線のうちの書込みデータ線に転送する
逆データ転送回路と、 前記読み出し・書込みデータ線に接続され、前記逆デー
タ転送回路の動作に続いて動作が制御され、前記逆デー
タの二値レベルとは逆レベルを持つ元データを前記読み
出し・書込みデータ線のうちの書込みデータ線に転送す
る元データ転送回路とを具備することを特徴とする強誘
電体メモリ。 - 【請求項８】 請求項７記載の強誘電体メモリにおい
て、 前記リフレッシュ制御信号発生回路は、書込み動作を許
可するための制御信号入力／ＷＥに基づいて生成される
内部信号およびチップの動作を許可するための制御信号
入力／ＣＥに基づいて生成される内部信号を受け、それ
らの内部信号が所定の順序で活性化した場合に前記リフ
レッシュ制御信号を発生することを特徴とする強誘電体
メモリ。 - 【請求項９】 請求項５記載の強誘電体メモリにおい
て、 前記リフレッシュ制御回路は、外部制御信号に基づいた
タイミングで前記リフレッシュ動作を行うように制御す
ることを特徴とする強誘電体メモリ。 - 【請求項１０】 請求項５記載の強誘電体メモリにおい
て、 前記リフレッシュ制御回路は、選択されたメモリセルに
対する通常のデータ書き込み動作毎に書き込み動作の完
了時点から所定の経過時間後に前記リフレッシュ動作を
行うように制御することを特徴とする強誘電体メモリ。 - 【請求項１１】 請求項５記載の強誘電体メモリにおい
て、 前記リフレッシュ制御回路は、電源電圧の立ち上がり時
に前記リフレッシュ動作を行うように制御することを特
徴とする強誘電体メモリ。 - 【請求項１２】 請求項５記載の強誘電体メモリにおい
て、 前記リフレッシュ制御回路は、電源電圧の立ち下がり時
に前記リフレッシュ動作を行うように制御することを特
徴とする強誘電体メモリ。 - 【請求項１３】 請求項９乃至１２のいずれか１項に記
載の強誘電体メモリにおいて、 前記リフレッシュ動作におけるデータ読み出し動作と反
対データ書き込み動作を互いに相異なるパルス幅のパル
スを前記プレート線に印加して行なうことを特徴をする
強誘電体メモリ。 - 【請求項１４】 請求項１３記載の強誘電体メモリにお
いて、 前記リフレッシュ動作におけるデータ読み出し動作より
も反対データ書き込み動作を、パルス幅の長いパルスを
前記プレート線に印加して行なうことを特徴とする強誘
電体メモリ。 - 【請求項１５】 請求項９乃至１２のいずれか１項に記
載の強誘電体メモリにおいて、 前記リフレッシュ動作における反対データ書き込み動作
よりも同一データ書き込み動作を、パルス幅の長いパル
スを前記プレート線に印加して行なうことを特徴をする
強誘電体メモリ。 - 【請求項１６】 請求項９乃至１２のいずれか１項に記
載の強誘電体メモリにおいて、 前記リフレッシュ動作におけるデータ読み出し動作と反
対データ書き込み動作を、通常のデータ書き込み動作よ
りパルス幅の長いパルスを前記プレート線に印加して行
なうことを特徴をする強誘電体メモリ。 - 【請求項１７】 請求項９乃至１２のいずれか１項に記
載の強誘電体メモリにおいて、 前記リフレッシュ動作における反対データ書き込み動作
を複数回繰り返し行なうことを特徴とする強誘電体メモ
リ。 - 【請求項１８】 請求項９乃至１２のいずれか１項に記
載の強誘電体メモリにおいて、 前記リフレッシュ動作におけるデータ読み出し動作と反
対データ書き込み動作を、バイアス電位をかけた状態で
行なうことを特徴とする強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17595998A JP3720983B2 (ja) | 1998-06-23 | 1998-06-23 | 強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17595998A JP3720983B2 (ja) | 1998-06-23 | 1998-06-23 | 強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000011665A true JP2000011665A (ja) | 2000-01-14 |
| JP3720983B2 JP3720983B2 (ja) | 2005-11-30 |
Family
ID=16005260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17595998A Expired - Lifetime JP3720983B2 (ja) | 1998-06-23 | 1998-06-23 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3720983B2 (ja) |
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-
1998
- 1998-06-23 JP JP17595998A patent/JP3720983B2/ja not_active Expired - Lifetime
Cited By (20)
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