JP3848772B2 - 強誘電体ランダムアクセスメモリ装置及びメモリセルのデータ書込／読出方法 - Google Patents
強誘電体ランダムアクセスメモリ装置及びメモリセルのデータ書込／読出方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）及びその動作方法に関するものであり、より具体的には強誘電体メモリセル（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍｅｍｏｒｙ ｃｅｌｌｓ）を持つ強誘電体ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置及びその動作方法に関するものである。
【０００２】
【従来の技術】
今までのメモリシステム設計は、ＤＲＡＭ（ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（ｓｔａｔｉｃ ＲＡＭ）、フラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）等のような半導体メモリ装置と磁気ディスク（ｍａｇｎｅｔｉｃ ｄｉｓｃ）のようなメモリ装置とを組み合わせて遂行された。言い換えれば、今までは、単一メモリを使用してあるシステム（例えば、パーソナルコンピューターシステム）の全てのメモリ空間を支援することは非常に困難であった。
【０００３】
特に、半導体メモリ分野では高密度（ｈｉｇｈ ｄｅｎｓｉｔｙ）、高速書込／読出、アクセス時間（ａｃｃｅｓｓ ｔｉｍｅ）、低消費電力（ｌｏｗ ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ）を満足させる装置の開発が従来から要請されてきたが、従来の製品の延長線上では必ず何かの制約が存在した。
【０００４】
従来の問題点を根本的に解決する可能性を持つ半導体メモリ技術が強誘電体メモリ技術であり、例えば文献（"A New Memory Technology Is About to Hit The Market", Electronics, pp. 32, Feb. 4, 1988.: "An Experimental 512-bit Nonvolatile Memory with Ferroelectric Strong Cell", IEEE Journal of Solid-State Circuits, vol. 23, No. 5, pp.1171〜1175, Oct, 1988.) にその詳細が示されている。
【０００５】
周知のように、強誘電物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）は自発分極特性（ｓｐｏｎｔａｎｅｏｕｓ ｐｏｌａｒｉｚａｔｉｏｎ ｃｈａｒａｃｔｅｒｒｉｓｔｉｃ）を持っている。自発分極の方向は電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）の方向により制御される。代表的な強誘電物質として、ＡＢＯ3 型ペロブスカイト結晶を挙げることができる。例えば、ＰｂＺｒＯ3 分子の場合、その中央に位置する金属原子、すなわち、ジルコニウム（Ｚｒ）は印加された電界の方向により２つの安定点を持ち、変位した後に電界を除去しても、安定点に位置するようになる。その結果、強誘電物質の電界と分極度（ｄｅｇｒｅｅ ｏｆ ｐｏｌａｒｉｚａｔｉｏｎ）とはヒステリシス（ｈｙｓｔｅｒｉｓｉｓ）特性を示す。
【０００６】
このような強誘電物質のヒステリシス特性を利用した半導体メモリ装置の１つが強誘電体ＲＡＭ（以下、‘ＦＲＡＭ’という）装置である。ＦＲＡＭ装置は双安定点の分極度を２値データに対応させるので、非揮発性貯蔵特性を持ち、ナノセコンド以下の非常に早い分極反転速度を利用して高速書込及び読出を行う。
【０００７】
図１には典型的なＦＲＡＭのメモリセルが図示されている。図１を参照すると、ＦＲＡＭのメモリセルは、ＤＲＡＭのメモリセルと同じように、１トランジスタ／１キャパシタのセル構造を持つ。このように、強誘電体メモリセルは１つの電荷伝達トランジスタ（ｃｈａｒｇｅ ｔｒａｎｓｆｅｒ ｔｒａｎｓｉｓｔｏｒ）（ＴF ）と強誘電体キャパシタ（ＣF ）とだけを具備するので、大容量化が可能である。ＦＲＡＭのメモリセルで、キャパシタ（ＣF ）の２つの電極の間には強誘電物質が挿入されている。強誘電体キャパシタ（ＣF ）の２つの電極の間には強誘電物質が挿入されている。強誘電体キャパシタ（ＣF ）の１つの電極、すなわち、プレート電極の電位は通常はビットラインの論理的“１”及び“０”レベルに対応する電位の間の中間レベルに設定される。電荷伝達トランジスタ（ＴF ）のソース・ドレインは強誘電体キャパシタ（ＣF ）の他の電極とビットライン（ＢＬ）との間に接続される。伝達トランジスタ（ＴF ）のゲートはワードライン（ＷＬ）に接続される。
【０００８】
マイクロコントローラ（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ）あるいはＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎーｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）等にオンーチップ（ｏｎ−ｃｈｉｐ）の非揮発性メモリを集積することはシステム設計者の希望中、非常に大きな部分を占める。ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）やフラッシュメモリ製造工程はマイクロコントローラやＡＳＩＣのそれと差が大きいし、ＤＲＡＭやＳＲＡＭを利用すると、バッファを必要とするなどの難しい点が多い。しかし、図１に示されたように、ＦＲＡＭのトランジスタは一般的なＣＭＯＳ工程で製造されるので、他のメモリに比べて集積化に有利である。
【０００９】
図２は従来の強誘電体キャパシタのヒステリシスＩ−Ｖスイッチングループを示すグラフである。グラフの横軸（ａｂｓｃｉｓｓａ）はキャパシタの２つの電極の間の電位差、すなわち、キャパシタ両端の電圧（Ｖｏｌｔｓ）を示し、縦軸（ｏｒｄｉｎａｔｅ）は強誘電物質の自発分極によりその表面に誘起される電荷の量、すなわち、分極度Ｑ（μＣ／cm2 ）を示す。
【００１０】
０Ｖの電圧が印加され、即ち、強誘電物質に何の電界も印加されないと、大抵、分極ドメイン（ｄｏｍａｉｎｓ ｏｆ ｐｏｌａｒｉｚａｔｉｏｎ）は不均一であり、分極が発生しない。電圧が正の方向（ｐｏｓｉｔｉｖｅ ｄｉｒｅｃｔｉｏｎ）に増加する時、分極度（すなわち、電荷量）は０（ｚｅｒｏ）から電荷分極領域（ｐｏｓｉｔｉｖｅ ｃｈａｒｇｅ ｐｏｌａｒｉｚａｔｉｏｎ ｄｏｍａｉｎ）内の点Ａまで増加する。点Ａで、全てのドメインは一方の方向に分極され、点Ａでの分極度は最大値に至るようになる。この時分極度、すなわち、強誘電物質が保有する電荷の量はＱｓで表示され、印加された電圧の大きさが動作電圧（Ｖｃｃ）である。以後、電圧が再び０Ｖまで減少しても、分極度は０まで低くはならず、点Ｂに残るようになる。このような、残留分極により強誘電物質が保有する電荷の量、すなわち、残留分極度はＱｒで表示される。次に電圧が負の方向（ｎｅｇａｔｉｖｅ ｄｉｒｅｃｔｉｏｎ）に増加すると、分極度は点Ｂから負の電荷分極領域（ｎｅｇａｔｉｖｅ ｃｈａｒｇｅ ｐｏｌａｒｉｚａｔｉｏｎ ｄｏｍａｉｓ）内の点Ｃに変化する（図２で曲線２１）。点Ｃで、強誘電物質の全てのドメインが点Ａからの分極方向と反対になる方向に分極される。この時、分極度はーＱｓで表示され、印加された電圧の大きさは−Ｖｃｃである。以後、電圧が再び０Ｖまで減少しても、分極値は０まで低くはならず、点Ｄに残留するようになる。この時の残留分極度は−Ｑｒで表示される。印加される電圧の大きさがもう一度正の方向に増加するようになると、強誘電物質の分極度は点Ｄから点Ａに変化する。
【００１１】
前記したように、電界を発生するための電圧が２つの電極の間に強誘電物質が挿入された強誘電体キャパシタに１度印加されると、その後、電極がフローティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）に設定されても、自発分極による分極方向が維持される。自発分極による強誘電物質の表面電荷（ｓｕｒｆａｃｅ ｃｈａｒｇｅ）は漏れ（ｌｅａｋａｇｅ）等により自然には失なわれず、分極度が０になるように反対方向に電圧が印加されない限り、分極方向はそのまま維持される。
【００１２】
ＦＲＡＭの読出／書込は記述したような分極反転（ｐｏｌａｒｉｚａｔｉｏｎｒｅｖｅｒｓｉｏｎ）により遂行される。従って、ＦＲＡＭの動作速度は分極反転時間により決定される。強誘電体キャパシタの分極反転速度はキャパシタの面積、強誘電体薄膜の厚さ、印加電圧等により決定されるが、通常ｎｓ単位である。これは、μｓ単位の読出／書込時間を持つＥＥＰＲＯＭやフラッシュメモリと比較する時、もっと早い速度で動作が可能であることを意味する。
【００１３】
次に、ＦＲＡＭの書込及び読出動作について詳細に説明する。従来のＦＲＡＭ記述では、強誘電体キャパシタのヒステリシスループの点Ｂと点Ｄとに２値データを対応させる。具体的には、点Ｂに論理的‘１’のデータを対応させ、点Ｄに論理的‘０’のデータを対応させる。
【００１４】
再び、図１を参照すると、ＦＲＡＭ装置の書込及び読出動作の始めに、セルに貯蔵されたデータの感知（ｓｅｎｓｉｎｇ）が遂行される。この区間には、まず、選択されたビットライン（ＢＬ）には０Ｖの電圧（あるいは接地電位Ｖｓｓ）が印加される。続いて、選択されたワードライン（ＷＬ）により電荷伝達トランジスタ（ＴF ）が‘オン’され、ビットライン（ＢＬ）上の０Ｖの電圧が強誘電体キャパシタ（ＣF ）の１つの電極に印加され、キャパシタ（ＣF ）の他の電極には所定のパルス幅を持つＶｃｃレベルのパルスが印加される。この時、キャパシタ（ＣF ）に論理的‘１’のデータが貯蔵されていると、キャパシタ（ＣF ）の分極度は点Ｂが点Ｃを通じて点Ｄに変わる。この場合、キャパシタ（ＣF ）からビットライン（ＢＬ）にｄＱほどの電荷が伝達され、ビットライン（ＢＬ）の電圧が上昇する。一方、キャパシタ（ＣF ）に論理的‘０’のデータが貯蔵されていると、キャパシタ（ＣF ）の分極度は点Ｄにあり、点Ｃに変わった後、再び点Ｄに回帰する。このような場合には、ビットライン（ＢＬ）の電圧が変化しない。次に周知の感知回路（図示されていない）によりビットライン（ＢＬ）の電圧は所定の基準電圧（ＲＥＦ）と比較される。この時、ビットライン（ＢＬ）の電圧が基準電圧（ＲＥＦ）より高いと、感知回路により、ビットライン（ＢＬ）の電圧は動作電圧レベル（すなわち、Ｖｃｃレベル）まで上昇する。しかし、ビットライン（ＢＬ）の電圧が基準電圧（ＲＥＦ）より低いと、感知回路によりビットライン（ＢＬ）の電圧は再び０Ｖに降下する。
【００１５】
上記のような、データ感知が完了した後、実質的なデータの書込及び読出が遂行される。まず、実質的なデータ書込が成立する区間では、データライン（図示されない）にＶｃｃレベルの電圧（論理的‘１’）あるいは０Ｖの電圧（論理的‘０’）が印加される。続いて、周知のカラムデコーダ（図示されない）によりデータライン上の電圧が対応するビットライン（ＢＬ）に伝達される。その後、所定の時間の後、強誘電体キャパシタ（ＣF ）にパルスが印加される。この時、強誘電体キャパシタ（ＣF ）の分極度が点Ｂあるいは点Ｄに移動することにより、セルには論理的‘１’あるいは論理的‘０’のデータが書込まれる。ここで、注意しなければならないことは、論理的‘１’のデータ（点ＢからのＱｒの分極度）を貯蔵しているセルに対して前記のような感知動作が１回遂行されると、すなわち、論理的‘１’のデータを貯蔵している強誘電体キャパシタ（ＣF ）にパルスが１回印加されると、強誘電体キャパシタ（ＣF ）のヒステリシス特性によりそこに貯蔵されたデータは論理的‘０’のデータ（点ＤからのーＱｒの分極度）に変更されてしまう。従って、書込動作が完了する前、非選択されたセルの強誘電体キャパシタ（ＣF ）のデータ状態を元の状態に復帰させることが必要である。このような、データ復帰は通常‘再書込（ｒｅｗｒｉｔｅ ｏｒ ｒｅｓｔｏｒｅ）’と呼ばれる。これのため、感知動作が遂行されたセルの強誘電体キャパシタ（ＣF ）に再び所定のパルス幅を持つＶｃｃレベルのパルスをもう１回印加する。これで、非選択されたセルのキャパシタ（ＣF ）の分極度は点Ｄの−Ｑｒ（論理的‘０’）から点ＢのＱｒ（論理的‘１’）に復帰される。
【００１６】
次に、実質的な読出ができる区間では、データ感知に従うビットライン（ＢＬ）上のデータが外部にそのまま出力される。この動作の間にも、論理的‘１’のデータ（Ｑｒ）を貯蔵しているセルに対して感知動作が１回遂行されると、強誘電体キャパシタ（ＣF ）に貯蔵されたデータは論理的‘０’のデータ（−Ｑｒ）に変更しなければならない。従って、読出動作が完了される前に、感知動作が遂行された強誘電体キャパシタ（ＣF ）に再び所定のパルス幅を持つＶｃｃレベルのパルスをもう１回印加する。これで、読出されたキャパシタの分極度（−Ｑｒ）は点Ｂの分極度（Ｑｒ）に復帰される。
【００１７】
【発明が解決しようとする課題】
しかし、上記のような従来のＦＲＡＭ技術では、１つの書込／読出サイクルの間に強誘電体キャパシタ分極の極性がいつも変わる‘ドメインスイッチング（ｄｏｍａｉｎ ｓｗｉｔｃｈｉｎｇ）’が発生する。従って、書込／読出サイクルが反復される場合、強誘電物質の疲労（ｆａｔｉｇｕｅ）により、強誘電物質の永久分極度が減少する。結局、これはＦＲＡＭ装置の耐久性（ｅｎｄｕｒａｎｃｅ）が低くなる結果をもたらす。又、従来技術では、読出／書込の感知区間の間に感知されたセルデータが動作電圧（Ｖｃｃ）に増幅されるので、ワードラインには動作電圧より高い電圧（パンピングされた電圧）が印加されなければならなかった。従って、別途昇圧回路が必要となり、電力消耗が多かった。
【００１８】
本発明の目的は向上された耐久性を持つＦＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置及びそれの動作方法を提供することである。
また、本発明の他の目的は低電力消耗のＦＲＡＭ装置を提供することである。
【００１９】
【課題を解決するための手段】
前記の目的を達成するため、本発明の一つの特徴による半導体メモリ装置は、メモリセルのアレイと各メモリセルは二つの電極の間に挿入された強誘電物質を持つキャパシタとを具備し、強誘電物質の全てのドメインを所定の方向に完全に分極させる第１極性のパルス電圧をメモリセル中の選択されたキャパシタに印加する手段及び、キャパシタ各々の分極された強誘電物質の分極方向が反転されないようにさせる第２極性の電圧をキャパシタに印加する手段を含み、各強誘電体キャパシタの一つの電荷分極領域だけで２値データの書込／読出を遂行する。
【００２０】
本発明の他の特徴によると、電流通路と制御端子とを持つスイッチング素子と、２つの電極と電極の間に挿入された強誘電物質を持つキャパシタとを具備し、スイッチング素子の電流通路はビットラインとキャパシタの２つの電極中の一方との間に電気的に接続され、スイッチ素子の制御端子はワードラインに電気的に接続されるメモリセルから２値データを書込／読出する方法は、ビットラインに所定のプリチャージ電圧を印加する段階と、メモリセルが選択される時、強誘電物質を所定の方向に完全に分極させる第１極性のパルス電圧をキャパシタに印加する段階と、強誘電物質の分極によりビットライン上の電圧とプリチャージ電圧より高い所定の基準電圧とを比べ、ビットライン上の変化した電圧が基準電圧より低い時、キャパシタに基準電圧より低い第２極性の所定の第１電圧を印加し、ビットライン上の変化した電圧が基準電圧より高い時、キャパシタにその極性を変更させることなく基準電圧よりは高い第２極性の所定の第２電圧を印加する段階及び、キャパシタに第１極性のパルス電圧を印加する段階を含む。
【００２１】
本発明の他の特徴によると、半導体メモリ装置は複数のメモリセルと、各メモリセルは２つの電極の間に挿入された強誘電物質を持つキャパシタとを具備し、強誘電物質の全てのドメインを所定の方向に完全に分極させる第１極性の電圧をメモリセル中の選択されたキャパシタに印加する手段及び、キャパシタ各々の分極された強誘電物質の分極方向が反転されないようにする第２極性のパルス電圧をキャパシタに印加する手段を含み、各強誘電体キャパシタの１つの電荷分極領域だけで、２値データの書込／読出を遂行する。
【００２２】
本発明の他の特徴によると、電流通路と制御端子とを持つスイッチング素子と、２つの電極と電極の間に挿入された強誘電物質を持つキャパシタとを具備し、スイッチ素子の電流通路はビットラインとキャパシタの２つの電極中の一方に電気的に接続され、スイッチ素子の制御端子はワードラインに電気的に接続されるメモリセルから２値データを書込／読出する方法は、キャパシタに第１極性の所定の第１電圧を印加してキャパシタを完全に分極させる段階と、キャパシタの分極により変化したビットライン上の電圧と所定の基準電圧とを比較し、ビットライン上の変化した電圧が基準電圧より低い時、キャパシタに基準電圧より低い第１極性の所定の第２電圧を印加し、ビットライン上の変化した電圧が基準電圧より高い時、キャパシタに基準電圧より高い第１極性の所定の第３電圧を印加する段階及び、キャパシタにその極性を変更させることなく基準電圧より低い第２極性のパルス電圧を印加する段階を含む。
【００２３】
【発明の実施の形態】
以下、添付した図面を参照して本発明によるＦＲＡＭ装置の実施の形態を詳細に説明する。
【００２４】
第１の実施の形態
本発明による新規なＦＲＡＭ装置では、強誘電体キャパシタの電荷分極の極性あるいは強誘電物質の分極方向が変更されない１つの電荷分極領域内だけで論理的‘１’及び‘０’のデータが貯蔵される。図３を参照すると、本実施の形態のＦＲＡＭはＶｃｃレベルのパルス信号を発生するパルス発生回路３０とＶｋレベルの感知駆動信号を発生する回路５０を具備している。図４に示すように、強誘電体キャパシタのヒステリシスグラフの負の電荷分極領域で、点Ｂ′及び点Ｄに２値データを対応させる。従って、本実施の形態のＦＲＡＭの書込／読出動作の間に、選択されたビットライン（ＢＬｊ）から強誘電体キャパシタにはキャパシタの電荷分極の極性を変更しない電圧（Ｖｋ）が印加される。
【００２５】
図５に示すように、本実施の形態のＦＲＡＭでは、メモリセルに貯蔵されたデータを認識するために、プレートラインを通じて強誘電体キャパシタに動作電圧（Ｖｃｃ）レベルのパルス電圧を印加してキャパシタからビットライン（ＢＬｊ）上へデータを伝達させた後、引続く感知区間（ｔ１−ｔ２）で、ビットラインがキャパシタの分極方向を反転されない範囲内の電圧レベル（Ｖｋ）まで降圧する。一方、書込動作の間、論理的‘１’のデータに該当するＶｃｃレベルの信号がビットライン（ＢＬｊ）に印加されると、その信号はＶｋレベルの信号に変換された後、強誘電体キャパシタへ印加される。
【００２６】
このように、本実施の形態によると、強誘電体キャパシタのヒステリシスグラフの負の電荷分極領域だけに２値データが貯蔵されるので、ドメインスイッチングが起こらない。従って、ＦＲＡＭ装置の耐久性が非常に増加する。又、本実施の形態のＦＲＡＭでは、ワードライン（ＷＬｉ）にパンピングされた信号を提供する必要がなくなるので、装置の構成が簡単になり、電力消耗が減少する。
【００２７】
また、図３に示されるように、本実施の形態のＦＲＡＭ装置はメモリセルアレイ１０と、ローデコーダ回路２０，パルス発生回路３０，ラッチ感知回路４０，感知駆動レベル発生回路５０，基準レベル発生回路６０，カラムデコーダ回路７０，カラム選択回路８０，主感知及び書込駆動回路９０及び、データ入／出力回路１００を具備している。図示されていないが、本実施の形態のＦＲＡＭ装置は各ビットラインを所定のプリチャージ電圧に設定させる周知のビットラインプリチャージ回路を具備している。
【００２８】
図３に示されるように、ローとカラムとを規定する基板上のセルアレイ領域１０では対応するローに従って、ｍ個のワードラインＷＬ１〜ＷＬｍ及びｍ個のプレートラインＰＬ１〜ＰＬｍが各々伸張する。又、対応するカラムに従ってｎのビットラインＢＬ１〜ＢＬｎが伸張する。ｍ個のワードラインＷＬ１〜ＷＬｍとｎ個のビットラインＢＬ１〜ＢＬｎとが交差する点にはｍ×ｎの強誘電体メモリセルがマトリックス状に形成される。
【００２９】
各メモリセルは１つの電荷伝達トランジスタＴｉｊ（ここで、ｉ＝１〜ｍ、ｊ＝１〜ｎ）と強誘電体キャパシタＣｉｊとで構成される。キャパシタＣｉｊの２つの電極の間には強誘電物質が挿入されている。電荷伝達トランジスタＴｉｊの電流通路すなわち、ドレイン・ソースチャンネルは対応する強誘電体キャパシタＣｉｊの１つの電極と対応するビットラインＢＬｊとの間に接続される。伝達トランジスタＴｉｊのゲートは対応するワードラインＷＬｉに接続される。強誘電体キャパシタＣｉｊの他の電極は対応するプレートラインＰＬｉに接続される。具体的な例を挙げると、メモリセルＭＣ１１で、電荷伝達トランジスタＴ１１の電流通路は強誘電体キャパシタＣ１１の１つの電極とビットラインＢＬ１との間に接続され、そのゲートはワードラインＷＬ１に接続される。又、強誘電体キャパシタＣ１１の他の電極は対応するプレートラインＰＬ１に接続される。
【００３０】
再び、図３を参照すると、ワードラインＷＬ１〜ＷＬｍはローデコーダ回路２０に接続され、プレートラインＰＬ１〜ＰＬｍはパルス発生回路３０に接続される。パルス発生回路３０はワードラインが選択される時、選択されたワードラインに対応するプレートラインに強誘電物質の全ての分極ドメインを所定の方向に完全に分極させる電圧レベルのパルス信号を印加する。
【００３１】
各ビットラインＢＬ１〜ＢＬｎの一方の端はラッチ感知回路４０に接続され、他方の端はカラム選択回路８０に接続される。感知回路４０は図示されるように、感知駆動レベル発生回路５０からの２つの感知駆動ラインＳＡＰ及びＳＡＮ、そして、基準レベル発生回路６０からのｎ個の基準レベル供給ラインＲＥＦ１〜ＲＥＦｎに接続され、ｎ個のラッチ感知増幅器で構成される。
【００３２】
各ラッチ感知増幅器は、図３に示すように、２つのＣＭＯＳ回路で構成される。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とで構成されるＣＭＯＳ回路で、トランジスタＰ１及びＮ１の電流通路は感知駆動ラインＳＡＰとＳＡＮとの間に直列に接続され、それらのゲートは対応する基準レベル供給ラインＲＥＦｊ（ここで、ｊ＝１〜ｎ）に共通に接続される。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とで構成されるＣＭＯＳ回路で、トランジスタＰ２及びＮ２の電流通路も感知駆動ラインＳＡＰとＳＡＮとの間に直列に接続され、それらのゲートは対応するビットラインＢＬｊ（ここで、ｊ＝１〜ｎ）に共通に接続される。感知駆動ラインＳＡＰとＳＡＮとには感知駆動レベル発生回路５０からの２つの相補的な感知駆動信号が各々印加される。各感知駆動信号のハイレベルはＶｋレベルであり、ローレベルはＶｓｓレベルである。
【００３３】
カラム選択回路８０は、周知のように、ｎ個のＮＭＯＳトランジスタ（図示されていない）を具備する。各選択トランジスタの電流通路は対応するビットラインＢＬｊと対応するデータラインＤＬｙ（ここで、ｙ＝１〜ｋ）との間に接続される。各選択トランジスタはカラムデコーダ回路７０からの各カラム選択信号Ｙ１〜Ｙｎによりターンオン／オフされる。
【００３４】
主感知及び書込駆動回路９０及びデータ入／出力回路１００は周知なので、ここでは、これらに対する詳細な説明は省略する。
【００３５】
図４に示されたグラフは本実施の形態によるＦＲＡＭの強誘電体キャパシタのヒステリシスＩ−Ｖスイッチングループである。グラフの横座標はキャパシタの２つの電極の間の電位差、すなわち、キャパシタ両端の電圧を示し、縦座標は強誘電物質の自発分極によりその表面に誘起される電荷の量、すなわち、分極度（μＣ／cm2 ）を示す。
【００３６】
０Ｖの電圧が印加され、即ち、強誘電物質に何の電界も印加されないと、大抵、分極ドメインは不均一であり、分極が発生しない。電圧が正の方向に点Ａ′のＶｋレベルまで増加するとしても、強誘電物質の分極度（すなわち、電荷量）は０（Ｑ0 ）である。以後、電圧が再び０Ｖまで下降すると、分極度は点Ｂ′に移動する。次に、電圧が負の方向に増加すると、分極度は点Ｂ′から点Ｃに変化する。この時、印加された電圧の大きさは−Ｖｃｃである。以後、電圧が再び０Ｖまで下降するとしても、分極値は０まで低くならず、点Ｄに残留するようになる。印加される電圧の大きさがもう１度正の方向にＶｋレベルまで増加すると、強誘電物質の分極度は点Ｄから点Ａ′に変化する。以後、電圧が再び０Ｖまで下降すると、分極度は再び点Ｂ′に移動する。
【００３７】
本実施の形態のＦＲＡＭで、図４で示された強誘電体キャパシタのヒステリシスループの点Ｂ′に論理的‘１’のデータを対応させ、点Ｄに論理的‘０’のデータを対応させる。
【００３８】
＜書込動作＞
図５は本実施の形態によるＦＲＡＭの書込動作のタイミング図である。図５を参照すると、書込サイクルの初期に、ビットラインプリチャージ回路（図示されない）からビットラインＢＬｊ上にＶｓｓレベルあるいは０Ｖのプリチャージ電圧が印加される。ここでは、説明の便宜上、ビットラインから強誘電体キャパシタへ印加される電圧を正（＋）極性の電圧とし、プレートラインからキャパシタに印加される電圧を負（−）極性の電圧とする。
【００３９】
続いて、ワードライン（ＷＬｉ）が選択されると、セルに貯蔵されたデータの感知が遂行される（ｔ０〜ｔ２）。具体的には、区間（ｔ０〜ｔ１）の間に、選択されたワードラインＷＬｉに対応する各キャパシタ（Ｃｉ１〜Ｃｉｎ）の強誘電物質を完全に分極させるＶｃｃレベルのパルス電圧が対応するプレートラインＰＬｉを通じて各キャパシタＣｉｊに印加される。これで、分極された強誘電物質の正の電荷分極領域はビットラインＢＬｊ側に、負の電荷分極領域はプレートラインＰＬｉ側に配列される。この時、メモリセルＭＣｉｊに論理的‘０’のデータが貯蔵されていると、図４に示されるように、強誘電体キャパシタＣｉｊの分極度（すなわち、電荷量）は点Ｄから点Ｃに移動した後、点Ｄに復帰するので、キャパシタからビットラインＢＬｊには何の電荷も伝達されない。結局、セルに論理的‘０’のデータが貯蔵されていると、感知区間の間、ビットラインＢＬｊ上の電圧はプリチャージ電圧Ｖｓｓと同一である。反面、メモリセルＭＣｉｊに論理的‘１’のデータが貯蔵されていると、強誘電体キャパシタＣｉｊの分極度（すなわち、電荷量）は点Ｂ′から点Ｃを通じて点Ｄに移動するので、キャパシタからビットラインＢＬｊにｄＱ１の電荷が伝達される。結局、論理的‘１’のデータが貯蔵されていると、ビットラインＢＬｊ上の電圧はプリチャージ電圧ＶｓｓよりｄＱ１による電圧（例えば、約１００ｍＶ）ほど上昇する。
【００４０】
このような強誘電物質の分極によりビットラインＢＬｊ上で変化した電圧はプリチャージ電圧Ｖｓｓより高い所定の基準電圧（例えば、５０ｍＶ）と比較される（ｔ１〜ｔ２）。この時、ビットラインＢＬｊ上で変化した電圧が基準電圧より低いと、キャパシタＣｉｊに基準電圧より低いＶｓｓレベルの電圧が印加され、ビットラインＢＬｊ上で変化した電圧が基準電圧より高いと、キャパシタＣｉｊにその極性を変更させることなく、基準電圧より高い所定の電圧Ｖｋ（図４参照）が印加される。
【００４１】
次に、実質的な書込動作が遂行される。（ｔ２〜ｔ５）。この書込区間では、外部からデータ入／出力回路１００を通じて入力されたデータに対応するＶｓｓ電圧（論理的‘０’）あるいはＶｃｃ電圧（論理的‘１’）が各データ入／出力ラインＤＩ００〜ＤＩ０ｋに印加される。これと同時に、カラムデコーダ７０からのカラム選択信号Ｙ１〜Ｙｎによりカラム選択回路８０が駆動されると、各データ入／出力ラインＤＩ００〜ＤＩ０ｋ上のＶｓｓ電圧あるいはＶｃｃ電圧が書込駆動回路９０を通じて選択されたビットラインに伝達される。この時、ラッチ感知回路４０により、メモリセルに論理的‘０’のデータを書込する場合、選択されたビットラインにはＶｓｓが印加され、論理的‘１’のデータを書込する場合には選択されたビットラインにはＶｋが印加される。従って、区間ｔ２〜ｔ３で、論理的‘１’のデータが書込される場合、キャパシタの分極度は点Ａ’に位置し、論理的‘０’のデータが書込される場合、点Ｄに位置する。
【００４２】
しかし、上記のような書込サイクルで、選択された１つのワードラインと関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎにデータがいつも書込まれることはない。言い換えれば、メモリセルＭＣｉ１〜ＭＣｉｎ中でビットラインにより選択されたメモリセルだけにデータが書込される。
【００４３】
前述した区間ｔ０〜ｔ１で、負極性のパルス電圧がキャパシタＣｉｊに印加される時、論理的‘０’のデータを貯蔵しているキャパシタＣｉｊの分極度は点Ｂ’にとどまっているが、論理的‘１’のデータを貯蔵しているキャパシタＣｉｊの分極度は点Ｂ’から点Ｄに移動する。これは選択された１つのワードラインと関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎ中の非選択されたセルでも発生する。したがって、論理的‘１’のデータを貯蔵していた非選択されたキャパシタＣｉｊのデータを本来の状態に復帰させる再書込動作が必要である。このため、キャパシタにはプレートラインを通じてＶｃｃレベルのパルス電圧（すなわち、負極性のパルス電圧）がもう１度印加される（ｔ３〜ｔ４）。
【００４４】
時刻ｔ５以後に、論理的‘１’のデータが書込された場合、キャパシタの分極度は点Ｂ’に位置し、論理的‘０’のデータが書込された場合、点Ｄに位置する。これで、データ書込サイクルが完了する。
【００４５】
＜読出動作＞
図６は本実施の形態によるＦＲＡＭの読出動作のタイミング図である。図６を参照すると、図５のタイミング図と同様に各ビットラインＢＬ１〜ＢＬｎにＶｓｓレベルのプリチャージ電圧が印加された後、選択されたワードラインに連結されたセルキャパシタＣｉ１〜Ｃｉｎの強誘電物質を所定の方向に完全に分極させる陰極性のパルス電圧がプレートラインを通じて印加される（ｔ０〜ｔ１）。
【００４６】
続いて、強誘電物質の分極により変化した各ビットラインＢＬ１〜ＢＬｎ上の電圧（約１００ｍＶ）はプリチャージ電圧Ｖｓｓより少し高い所定の基準電圧（約５０ｍＶ）と比較される。（ｔ１〜ｔ２）。この時、ビットライン上の変化した電圧が基準電圧より低いと、すなわち、各キャパシタに論理的‘０’のデータが貯蔵されていると、ラッチ感知回路４０により各ビットラインはＶｓｓ電圧に変化し、各ビットライン上の変化した電圧が基準電圧より高いと、すなわち、各キャパシタに論理的‘１’のデータが貯蔵されていると、各ビットラインはＶｋ電圧に変化する。このような各ビットライン上の電圧はカラム選択回路８０を通じて主感知回路９０に伝達される。主感知回路９０は各ビットラインからのＶｋ電圧をＶｃｃ電圧に増幅する。主感知回路９０により増幅されたデータはデータ入／出力回路１００を通じて外部に出力される。
【００４７】
前述したような書込サイクルと同じように、この読出サイクルでも、選択された１つのワードラインに関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎから全てのデータがいつも読出されるわけではない。言い換えれば、メモリセルＭＣｉ１〜ＭＣｉｎ中でビットラインにより選択されたメモリセルからのみデータが読出される。
【００４８】
前述した区間ｔ０〜ｔ１で、負極性のパルス電圧がキャパシタＣｉｊに印加される時、論理的‘０’のデータを貯蔵しているキャパシタＣｉｊの分極度は点Ｂ’にとどまっているが、論理的‘１’のデータを貯蔵しているキャパシタＣｉｊの分極度は点Ｂ’から点Ｄに移動する。これは選択された１つのワードラインと関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎ中の非選択されたセルでも発生する。その結果、論理的‘１’のデータを貯蔵していた非選択されたキャパシタＣｉｊのデータを本来の状態に復帰させる再書込することが必要である。このため、非選択されたキャパシタにはプレートラインを通じてＶｃｃレベルのパルス電圧（すなわち、負極性のパルス電圧）がもう１回印加される（ｔ３〜ｔ４）。
【００４９】
この実施の形態では、図４のヒステリシスループの点Ｂ’に論理的‘１’のデータが対応し、点Ｄに論理的‘０’のデータが対応する場合を説明したが、感知スキムを変更することにより、点Ｂ’に論理的‘０’のデータを対応させ、点Ｄに論理的‘１’のデータを対応させることができることは言うまでもない。
【００５０】
第２の実施の形態
本実施の形態によるＦＲＡＭ装置はＶｋレベルのパルスを発生するパルス発生回路（図３の３０参照）と、Ｖｃｃレベルの１つの感知駆動信号とＶｓｓレベルの他の１つの感知駆動信号とを発生する感知駆動レベル発生回路（図３の５０参照）を具備することを除いては、前述の第１の実施の形態による装置と同一な構成を持つ。従って、本実施の形態による装置の構成に対する詳細な説明は省略する。本実施の形態では、前の実施の形態とは異なり、強誘電体キャパシタのヒステリシスグラフの正の電荷分極領域だけで、２値データを対応させる。従って、本実施の形態のＦＲＡＭの書込／読出動作の間に、選択されたビットラインＢＬｊから強誘電体キャパシタにはキャパシタの電荷分極の極性を変更しない電圧（−Ｖｋ）が印加される。
【００５１】
このように、本実施の形態によると、強誘電体キャパシタのヒステリシスグラフの正の電荷分極領域だけに、２値データが貯蔵されるので、ドメインスイッチングが起こらない。その結果、ＦＲＡＭ装置の耐久性が非常に増加する。又、本実施の形態のＦＲＡＭでは、ワードラインＷＬｉにパンピングされた信号を提供する必要がないので、電力消耗が減少する。
【００５２】
図７で示されたグラフは本実施の形態によるＦＲＡＭの強誘電体キャパシタのヒステリシスＩ−Ｖスイッチングループである。グラフの横座標はキャパシタの２つの電極の間の電位差を示し、縦座標は強誘電物質の自発分極によりその表面に誘起される電荷の量、すなわち、分極度（μＣ／cm2 ）を示す。
【００５３】
０Ｖの電圧が印加され、即ち強誘電物質に何の電界も印加されないと、大低、分極ドメインは不均一であり、分極が発生しない。電圧が正の方向に増加する時、分極度（すなわち、電荷量）は０から正の電荷分極領域内の点Ａまで増加する。点Ａで、全てのドメインは１つの方向に分極され、点Ａからの分極度は最大値に至るようになる。この時、キャパシタに印加された電圧の大きさはＶｃｃである。以後、電圧が再び０Ｖまで下降しても、分極度は０までは下らず、点Ｂに残留するようになる。次に電圧が負の方向にＶｋレベルまで増加すると、分極度は点Ｂから点Ｃ’に変化する。以後、電圧が再び０Ｖまで下降しても、分極値は０までは下らず点Ｄ’に残留するようになる。以後、電圧が再び正の方向にＶｃｃまで増加すると、強誘電物質の分極度は点Ｄ’から点Ａに変化する。電圧が再び０Ｖまで下降すると、分極度は点Ｂに移動する。
【００５４】
本実施の形態のＦＲＡＭで、図７に示された強誘電体キャパシタのヒステリシスループの点Ｂに論理的‘１’のデータを対応させ、点Ｄ’に論理的‘０’のデータを対応させる。
【００５５】
＜書込動作＞
図８は本実施の形態によるＦＲＡＭの書込動作のタイミング図である。図８を参照すると、書込サイクルの初期に、周知のビットラインプリチャージ回路（図示されない）からビットラインＢＬｊ（ｊ＝１〜ｎ）にＶｃｃレベルのプリチャージ電圧が印加される。続いて、ワードラインＷＬｉ（ｉ＝１〜ｍ）が選択されると、セルに貯蔵されたデータの感知が遂行される（ｔ０〜ｔ１）。選択されたワードラインＷＬｉに対応する各キャパシタＣｉ１〜Ｃｉｎの強誘電物質を完全に分極させるＶｃｃ電圧が各ビットラインを通じて各キャパシタＣｉｊに印加される。
【００５６】
ラッチ感知回路４０は、上述のような強誘電物質の分極によりビットラインＢＬｉ上の変化された電圧を所定の基準電圧と比較する（ｔ０〜ｔ１）。この時、ビットラインＢＬｊ上の変化された電圧が基準電圧より低いと、感知回路４０はキャパシタＣｉｊにＶｓｓレベルの電圧を印加し、ビットラインＢＬｊ上の変化された電圧が基準電圧より高いと、Ｖｃｃ電圧を印加する。
【００５７】
次に、実質的な書込動作が遂行される（ｔ２〜ｔ４）。この書込区間では、外部からデータ入／出力回路１００を通じて入力されたデータに対応するＶｓｓ電圧（論理的‘０’）あるいはＶｃｃ電圧（論理的‘１’）が各データ入／出力ラインＤＩ００〜ＤＩ０ｋに印加される。これと同時に、カラムデコーダ７０からのカラム選択信号Ｙ１〜Ｙｎによりカラム選択回路８０が駆動されると、各データ入／出力ラインＤＩ００〜ＤＩ０ｋ上のＶｓｓ電圧あるいはＶｃｃ電圧が書込駆動回路９０を通じて選択されたビットラインに伝達される。従って、区間ｔ２〜ｔ３で、論理的‘０’のデータが書込される場合、キャパシタの分極度は点Ｄ’に位置し、論理的‘１’のデータが書込される場合、点Ｂに位置する。
【００５８】
しかし、上記のような書込サイクルで、選択された１つのワードラインに関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎにデータがいつも書込されることはない。言い換えれば、メモリセルＭＣｉ１〜ＭＣｉｎ中でビットラインにより選択されたメモリセルだけにデータが書込される。
【００５９】
前述した区間ｔ０〜ｔ１で、データ感知が遂行される時、論理的‘１’のデータを貯蔵しているキャパシタＣｉｊの分極度は点Ｂにとどまっているが、論理的‘０’のデータを貯蔵しているキャパシタＣｉｊの分極度は点Ｄ’から点Ｂに移動する。これは選択された１つのワードラインと関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎ中の非選択されたセルからも発生する。従って、論理的‘０’のデータを貯蔵していた非選択されたキャパシタＣｉｊのデータを本来の状態に復帰させる再書込動作が必要である。このため、キャパシタにはプレートラインを通じてＶｋレベルのパルス電圧（すなわち、負極性のパルス電圧）がもう１度印加される（ｔ２〜ｔ３）。
【００６０】
時刻ｔ４以後には、論理的‘０’のデータが書込された場合、キャパシタの分極度は点Ｄ’に位置し、論理的‘１’のデータが書込された場合、点Ｂに位置する。これで、データ書込サイクルが完了する。
【００６１】
＜読出動作＞
図９は本実施の形態によるＦＲＡＭの読出動作のタイミング図である。図９を参照すると、図８のタイミング図と同様に、各ビットラインＢＬｊ上にＶｃｃ電圧を印加して選択されたワードラインＷＬｉに対応する各キャパシタＣｉ１〜Ｃｉｎを完全に分極させる。これで、分極された強誘電物質の負の電荷分極領域はビットラインＢＬｊ側に、正の電荷分極領域はプレートラインＰＬｉ側に配列される。この時、メモリセルＭＣｉｊに論理的‘１’のデータが貯蔵されていると、強誘電体キャパシタＣｉｊの分極度（すなわち、電荷量）は図７の点Ｂから点Ａに移動した後、再び点Ｂに復帰し、ビットラインＢＬｊからキャパシタにｄＱ１の電荷が伝達され、ビットラインの電位が少し低くなる。一方、メモリセルＭＣｉｊに論理的‘０’のデータが貯蔵されていると、強誘電体キャパシタＣｉｊの分極度（すなわち、電荷量）は点Ｄ’から点Ａを通じて点Ｂに移動するので、ビットラインＢＬｉからキャパシタｄＱ０の電荷が伝達される。結局、セルに論理的‘０’のデータが貯蔵されていると、対応するビットラインＢＬｉ上の電圧はプリチャージ電圧ＶｃｃよりｄＱ０による電圧だけ降下する。
【００６２】
次に各ビットライン上の電圧と所定の基準電圧とを比較する（ｔ０〜ｔ１）。この時、各ビットライン上の電圧が基準電圧より低い時には、各キャパシタに接地電圧を印加し、各ビットライン上の電圧が基準電圧より高い時には各キャパシタにＶｃｃ電圧を印加する（ｔ１〜ｔ２）。以後、再書込のため、選択されたワードラインに対応するプレートラインに強誘電体キャパシタの極性を変更させないＶｋレベルのパルス電圧を印加する（ｔ２〜ｔ３）。これで、読出サイクルが終了する。
【００６３】
この実施の形態では、図７のヒステリシスループの点Ｂに論理的‘１’のデータを対応させ、点Ｄ’に論理的‘０’のデータを対応させる場合を説明したが、感知スキムを変更することにより、点Ｂに論理的‘０’のデータを対応させ、点Ｄ’に論理的‘１’のデータを対応させることができることは言うまでもない。
【００６４】
【発明の効果】
上述したように本発明によると、強誘電体キャパシタのヒステリシスグラフの１つの電荷分極領域だけで、２値データが貯蔵されるので、ドメインスイッチングが起こらない。従って、ＦＲＡＭ装置の耐久性が非常に増加する。また、本発明のＦＲＡＭ装置では、ワードラインにパンピンクされた信号を提供する必要がないのでＦＲＡＭ装置の構成が簡単になり、電力消耗が減少する。
【図面の簡単な説明】
【図１】強誘電体キャパシタを持つメモリセルの等価回路図。
【図２】従来技術による強誘電体キャパシタのヒステリシスＩ−Ｖスイッチングループを示すグラフ。
【図３】本発明の実施の形態による強誘電体ランダムアクセスメモリ装置（ＦＲＡＭ）の回路図。
【図４】本発明による強誘電体キャパシタのヒステリシスＩ−Ｖスイッチングループの一例を示すグラフ。
【図５】図４のスイッチングループが使用されるＦＲＡＭの書込動作を示すタイミング図。
【図６】図４のスイッチングループが使用されるＦＲＡＭの読出動作を示すタイミング図。
【図７】本発明による強誘電体キャパシタのヒステリシスＩ−Ｖスイッチングループの他の例を示すグラフ。
【図８】図７のスイッチングループが使用されるＦＲＡＭの書込動作を示すタイミング図。
【図９】図４のスイッチングループが使用されるＦＲＡＭの読出動作を示すタイミング図。
【符号の説明】
１０：メモリセルアレイ
２０：ローデコーダ回路
３０：パルス発生回路
４０：ラッチ感知回路
５０：感知駆動レベル発生回路
６０：基準レベル発生回路
７０：カラムデコーダ回路
８０：カラム選択回路
９０：主感知及び書込駆動回路
１００：データ入／出力回路
【発明の属する技術分野】
本発明は半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）及びその動作方法に関するものであり、より具体的には強誘電体メモリセル（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍｅｍｏｒｙ ｃｅｌｌｓ）を持つ強誘電体ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置及びその動作方法に関するものである。
【０００２】
【従来の技術】
今までのメモリシステム設計は、ＤＲＡＭ（ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（ｓｔａｔｉｃ ＲＡＭ）、フラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）等のような半導体メモリ装置と磁気ディスク（ｍａｇｎｅｔｉｃ ｄｉｓｃ）のようなメモリ装置とを組み合わせて遂行された。言い換えれば、今までは、単一メモリを使用してあるシステム（例えば、パーソナルコンピューターシステム）の全てのメモリ空間を支援することは非常に困難であった。
【０００３】
特に、半導体メモリ分野では高密度（ｈｉｇｈ ｄｅｎｓｉｔｙ）、高速書込／読出、アクセス時間（ａｃｃｅｓｓ ｔｉｍｅ）、低消費電力（ｌｏｗ ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ）を満足させる装置の開発が従来から要請されてきたが、従来の製品の延長線上では必ず何かの制約が存在した。
【０００４】
従来の問題点を根本的に解決する可能性を持つ半導体メモリ技術が強誘電体メモリ技術であり、例えば文献（"A New Memory Technology Is About to Hit The Market", Electronics, pp. 32, Feb. 4, 1988.: "An Experimental 512-bit Nonvolatile Memory with Ferroelectric Strong Cell", IEEE Journal of Solid-State Circuits, vol. 23, No. 5, pp.1171〜1175, Oct, 1988.) にその詳細が示されている。
【０００５】
周知のように、強誘電物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）は自発分極特性（ｓｐｏｎｔａｎｅｏｕｓ ｐｏｌａｒｉｚａｔｉｏｎ ｃｈａｒａｃｔｅｒｒｉｓｔｉｃ）を持っている。自発分極の方向は電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）の方向により制御される。代表的な強誘電物質として、ＡＢＯ3 型ペロブスカイト結晶を挙げることができる。例えば、ＰｂＺｒＯ3 分子の場合、その中央に位置する金属原子、すなわち、ジルコニウム（Ｚｒ）は印加された電界の方向により２つの安定点を持ち、変位した後に電界を除去しても、安定点に位置するようになる。その結果、強誘電物質の電界と分極度（ｄｅｇｒｅｅ ｏｆ ｐｏｌａｒｉｚａｔｉｏｎ）とはヒステリシス（ｈｙｓｔｅｒｉｓｉｓ）特性を示す。
【０００６】
このような強誘電物質のヒステリシス特性を利用した半導体メモリ装置の１つが強誘電体ＲＡＭ（以下、‘ＦＲＡＭ’という）装置である。ＦＲＡＭ装置は双安定点の分極度を２値データに対応させるので、非揮発性貯蔵特性を持ち、ナノセコンド以下の非常に早い分極反転速度を利用して高速書込及び読出を行う。
【０００７】
図１には典型的なＦＲＡＭのメモリセルが図示されている。図１を参照すると、ＦＲＡＭのメモリセルは、ＤＲＡＭのメモリセルと同じように、１トランジスタ／１キャパシタのセル構造を持つ。このように、強誘電体メモリセルは１つの電荷伝達トランジスタ（ｃｈａｒｇｅ ｔｒａｎｓｆｅｒ ｔｒａｎｓｉｓｔｏｒ）（ＴF ）と強誘電体キャパシタ（ＣF ）とだけを具備するので、大容量化が可能である。ＦＲＡＭのメモリセルで、キャパシタ（ＣF ）の２つの電極の間には強誘電物質が挿入されている。強誘電体キャパシタ（ＣF ）の２つの電極の間には強誘電物質が挿入されている。強誘電体キャパシタ（ＣF ）の１つの電極、すなわち、プレート電極の電位は通常はビットラインの論理的“１”及び“０”レベルに対応する電位の間の中間レベルに設定される。電荷伝達トランジスタ（ＴF ）のソース・ドレインは強誘電体キャパシタ（ＣF ）の他の電極とビットライン（ＢＬ）との間に接続される。伝達トランジスタ（ＴF ）のゲートはワードライン（ＷＬ）に接続される。
【０００８】
マイクロコントローラ（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ）あるいはＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎーｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）等にオンーチップ（ｏｎ−ｃｈｉｐ）の非揮発性メモリを集積することはシステム設計者の希望中、非常に大きな部分を占める。ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）やフラッシュメモリ製造工程はマイクロコントローラやＡＳＩＣのそれと差が大きいし、ＤＲＡＭやＳＲＡＭを利用すると、バッファを必要とするなどの難しい点が多い。しかし、図１に示されたように、ＦＲＡＭのトランジスタは一般的なＣＭＯＳ工程で製造されるので、他のメモリに比べて集積化に有利である。
【０００９】
図２は従来の強誘電体キャパシタのヒステリシスＩ−Ｖスイッチングループを示すグラフである。グラフの横軸（ａｂｓｃｉｓｓａ）はキャパシタの２つの電極の間の電位差、すなわち、キャパシタ両端の電圧（Ｖｏｌｔｓ）を示し、縦軸（ｏｒｄｉｎａｔｅ）は強誘電物質の自発分極によりその表面に誘起される電荷の量、すなわち、分極度Ｑ（μＣ／cm2 ）を示す。
【００１０】
０Ｖの電圧が印加され、即ち、強誘電物質に何の電界も印加されないと、大抵、分極ドメイン（ｄｏｍａｉｎｓ ｏｆ ｐｏｌａｒｉｚａｔｉｏｎ）は不均一であり、分極が発生しない。電圧が正の方向（ｐｏｓｉｔｉｖｅ ｄｉｒｅｃｔｉｏｎ）に増加する時、分極度（すなわち、電荷量）は０（ｚｅｒｏ）から電荷分極領域（ｐｏｓｉｔｉｖｅ ｃｈａｒｇｅ ｐｏｌａｒｉｚａｔｉｏｎ ｄｏｍａｉｎ）内の点Ａまで増加する。点Ａで、全てのドメインは一方の方向に分極され、点Ａでの分極度は最大値に至るようになる。この時分極度、すなわち、強誘電物質が保有する電荷の量はＱｓで表示され、印加された電圧の大きさが動作電圧（Ｖｃｃ）である。以後、電圧が再び０Ｖまで減少しても、分極度は０まで低くはならず、点Ｂに残るようになる。このような、残留分極により強誘電物質が保有する電荷の量、すなわち、残留分極度はＱｒで表示される。次に電圧が負の方向（ｎｅｇａｔｉｖｅ ｄｉｒｅｃｔｉｏｎ）に増加すると、分極度は点Ｂから負の電荷分極領域（ｎｅｇａｔｉｖｅ ｃｈａｒｇｅ ｐｏｌａｒｉｚａｔｉｏｎ ｄｏｍａｉｓ）内の点Ｃに変化する（図２で曲線２１）。点Ｃで、強誘電物質の全てのドメインが点Ａからの分極方向と反対になる方向に分極される。この時、分極度はーＱｓで表示され、印加された電圧の大きさは−Ｖｃｃである。以後、電圧が再び０Ｖまで減少しても、分極値は０まで低くはならず、点Ｄに残留するようになる。この時の残留分極度は−Ｑｒで表示される。印加される電圧の大きさがもう一度正の方向に増加するようになると、強誘電物質の分極度は点Ｄから点Ａに変化する。
【００１１】
前記したように、電界を発生するための電圧が２つの電極の間に強誘電物質が挿入された強誘電体キャパシタに１度印加されると、その後、電極がフローティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）に設定されても、自発分極による分極方向が維持される。自発分極による強誘電物質の表面電荷（ｓｕｒｆａｃｅ ｃｈａｒｇｅ）は漏れ（ｌｅａｋａｇｅ）等により自然には失なわれず、分極度が０になるように反対方向に電圧が印加されない限り、分極方向はそのまま維持される。
【００１２】
ＦＲＡＭの読出／書込は記述したような分極反転（ｐｏｌａｒｉｚａｔｉｏｎｒｅｖｅｒｓｉｏｎ）により遂行される。従って、ＦＲＡＭの動作速度は分極反転時間により決定される。強誘電体キャパシタの分極反転速度はキャパシタの面積、強誘電体薄膜の厚さ、印加電圧等により決定されるが、通常ｎｓ単位である。これは、μｓ単位の読出／書込時間を持つＥＥＰＲＯＭやフラッシュメモリと比較する時、もっと早い速度で動作が可能であることを意味する。
【００１３】
次に、ＦＲＡＭの書込及び読出動作について詳細に説明する。従来のＦＲＡＭ記述では、強誘電体キャパシタのヒステリシスループの点Ｂと点Ｄとに２値データを対応させる。具体的には、点Ｂに論理的‘１’のデータを対応させ、点Ｄに論理的‘０’のデータを対応させる。
【００１４】
再び、図１を参照すると、ＦＲＡＭ装置の書込及び読出動作の始めに、セルに貯蔵されたデータの感知（ｓｅｎｓｉｎｇ）が遂行される。この区間には、まず、選択されたビットライン（ＢＬ）には０Ｖの電圧（あるいは接地電位Ｖｓｓ）が印加される。続いて、選択されたワードライン（ＷＬ）により電荷伝達トランジスタ（ＴF ）が‘オン’され、ビットライン（ＢＬ）上の０Ｖの電圧が強誘電体キャパシタ（ＣF ）の１つの電極に印加され、キャパシタ（ＣF ）の他の電極には所定のパルス幅を持つＶｃｃレベルのパルスが印加される。この時、キャパシタ（ＣF ）に論理的‘１’のデータが貯蔵されていると、キャパシタ（ＣF ）の分極度は点Ｂが点Ｃを通じて点Ｄに変わる。この場合、キャパシタ（ＣF ）からビットライン（ＢＬ）にｄＱほどの電荷が伝達され、ビットライン（ＢＬ）の電圧が上昇する。一方、キャパシタ（ＣF ）に論理的‘０’のデータが貯蔵されていると、キャパシタ（ＣF ）の分極度は点Ｄにあり、点Ｃに変わった後、再び点Ｄに回帰する。このような場合には、ビットライン（ＢＬ）の電圧が変化しない。次に周知の感知回路（図示されていない）によりビットライン（ＢＬ）の電圧は所定の基準電圧（ＲＥＦ）と比較される。この時、ビットライン（ＢＬ）の電圧が基準電圧（ＲＥＦ）より高いと、感知回路により、ビットライン（ＢＬ）の電圧は動作電圧レベル（すなわち、Ｖｃｃレベル）まで上昇する。しかし、ビットライン（ＢＬ）の電圧が基準電圧（ＲＥＦ）より低いと、感知回路によりビットライン（ＢＬ）の電圧は再び０Ｖに降下する。
【００１５】
上記のような、データ感知が完了した後、実質的なデータの書込及び読出が遂行される。まず、実質的なデータ書込が成立する区間では、データライン（図示されない）にＶｃｃレベルの電圧（論理的‘１’）あるいは０Ｖの電圧（論理的‘０’）が印加される。続いて、周知のカラムデコーダ（図示されない）によりデータライン上の電圧が対応するビットライン（ＢＬ）に伝達される。その後、所定の時間の後、強誘電体キャパシタ（ＣF ）にパルスが印加される。この時、強誘電体キャパシタ（ＣF ）の分極度が点Ｂあるいは点Ｄに移動することにより、セルには論理的‘１’あるいは論理的‘０’のデータが書込まれる。ここで、注意しなければならないことは、論理的‘１’のデータ（点ＢからのＱｒの分極度）を貯蔵しているセルに対して前記のような感知動作が１回遂行されると、すなわち、論理的‘１’のデータを貯蔵している強誘電体キャパシタ（ＣF ）にパルスが１回印加されると、強誘電体キャパシタ（ＣF ）のヒステリシス特性によりそこに貯蔵されたデータは論理的‘０’のデータ（点ＤからのーＱｒの分極度）に変更されてしまう。従って、書込動作が完了する前、非選択されたセルの強誘電体キャパシタ（ＣF ）のデータ状態を元の状態に復帰させることが必要である。このような、データ復帰は通常‘再書込（ｒｅｗｒｉｔｅ ｏｒ ｒｅｓｔｏｒｅ）’と呼ばれる。これのため、感知動作が遂行されたセルの強誘電体キャパシタ（ＣF ）に再び所定のパルス幅を持つＶｃｃレベルのパルスをもう１回印加する。これで、非選択されたセルのキャパシタ（ＣF ）の分極度は点Ｄの−Ｑｒ（論理的‘０’）から点ＢのＱｒ（論理的‘１’）に復帰される。
【００１６】
次に、実質的な読出ができる区間では、データ感知に従うビットライン（ＢＬ）上のデータが外部にそのまま出力される。この動作の間にも、論理的‘１’のデータ（Ｑｒ）を貯蔵しているセルに対して感知動作が１回遂行されると、強誘電体キャパシタ（ＣF ）に貯蔵されたデータは論理的‘０’のデータ（−Ｑｒ）に変更しなければならない。従って、読出動作が完了される前に、感知動作が遂行された強誘電体キャパシタ（ＣF ）に再び所定のパルス幅を持つＶｃｃレベルのパルスをもう１回印加する。これで、読出されたキャパシタの分極度（−Ｑｒ）は点Ｂの分極度（Ｑｒ）に復帰される。
【００１７】
【発明が解決しようとする課題】
しかし、上記のような従来のＦＲＡＭ技術では、１つの書込／読出サイクルの間に強誘電体キャパシタ分極の極性がいつも変わる‘ドメインスイッチング（ｄｏｍａｉｎ ｓｗｉｔｃｈｉｎｇ）’が発生する。従って、書込／読出サイクルが反復される場合、強誘電物質の疲労（ｆａｔｉｇｕｅ）により、強誘電物質の永久分極度が減少する。結局、これはＦＲＡＭ装置の耐久性（ｅｎｄｕｒａｎｃｅ）が低くなる結果をもたらす。又、従来技術では、読出／書込の感知区間の間に感知されたセルデータが動作電圧（Ｖｃｃ）に増幅されるので、ワードラインには動作電圧より高い電圧（パンピングされた電圧）が印加されなければならなかった。従って、別途昇圧回路が必要となり、電力消耗が多かった。
【００１８】
本発明の目的は向上された耐久性を持つＦＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置及びそれの動作方法を提供することである。
また、本発明の他の目的は低電力消耗のＦＲＡＭ装置を提供することである。
【００１９】
【課題を解決するための手段】
前記の目的を達成するため、本発明の一つの特徴による半導体メモリ装置は、メモリセルのアレイと各メモリセルは二つの電極の間に挿入された強誘電物質を持つキャパシタとを具備し、強誘電物質の全てのドメインを所定の方向に完全に分極させる第１極性のパルス電圧をメモリセル中の選択されたキャパシタに印加する手段及び、キャパシタ各々の分極された強誘電物質の分極方向が反転されないようにさせる第２極性の電圧をキャパシタに印加する手段を含み、各強誘電体キャパシタの一つの電荷分極領域だけで２値データの書込／読出を遂行する。
【００２０】
本発明の他の特徴によると、電流通路と制御端子とを持つスイッチング素子と、２つの電極と電極の間に挿入された強誘電物質を持つキャパシタとを具備し、スイッチング素子の電流通路はビットラインとキャパシタの２つの電極中の一方との間に電気的に接続され、スイッチ素子の制御端子はワードラインに電気的に接続されるメモリセルから２値データを書込／読出する方法は、ビットラインに所定のプリチャージ電圧を印加する段階と、メモリセルが選択される時、強誘電物質を所定の方向に完全に分極させる第１極性のパルス電圧をキャパシタに印加する段階と、強誘電物質の分極によりビットライン上の電圧とプリチャージ電圧より高い所定の基準電圧とを比べ、ビットライン上の変化した電圧が基準電圧より低い時、キャパシタに基準電圧より低い第２極性の所定の第１電圧を印加し、ビットライン上の変化した電圧が基準電圧より高い時、キャパシタにその極性を変更させることなく基準電圧よりは高い第２極性の所定の第２電圧を印加する段階及び、キャパシタに第１極性のパルス電圧を印加する段階を含む。
【００２１】
本発明の他の特徴によると、半導体メモリ装置は複数のメモリセルと、各メモリセルは２つの電極の間に挿入された強誘電物質を持つキャパシタとを具備し、強誘電物質の全てのドメインを所定の方向に完全に分極させる第１極性の電圧をメモリセル中の選択されたキャパシタに印加する手段及び、キャパシタ各々の分極された強誘電物質の分極方向が反転されないようにする第２極性のパルス電圧をキャパシタに印加する手段を含み、各強誘電体キャパシタの１つの電荷分極領域だけで、２値データの書込／読出を遂行する。
【００２２】
本発明の他の特徴によると、電流通路と制御端子とを持つスイッチング素子と、２つの電極と電極の間に挿入された強誘電物質を持つキャパシタとを具備し、スイッチ素子の電流通路はビットラインとキャパシタの２つの電極中の一方に電気的に接続され、スイッチ素子の制御端子はワードラインに電気的に接続されるメモリセルから２値データを書込／読出する方法は、キャパシタに第１極性の所定の第１電圧を印加してキャパシタを完全に分極させる段階と、キャパシタの分極により変化したビットライン上の電圧と所定の基準電圧とを比較し、ビットライン上の変化した電圧が基準電圧より低い時、キャパシタに基準電圧より低い第１極性の所定の第２電圧を印加し、ビットライン上の変化した電圧が基準電圧より高い時、キャパシタに基準電圧より高い第１極性の所定の第３電圧を印加する段階及び、キャパシタにその極性を変更させることなく基準電圧より低い第２極性のパルス電圧を印加する段階を含む。
【００２３】
【発明の実施の形態】
以下、添付した図面を参照して本発明によるＦＲＡＭ装置の実施の形態を詳細に説明する。
【００２４】
第１の実施の形態
本発明による新規なＦＲＡＭ装置では、強誘電体キャパシタの電荷分極の極性あるいは強誘電物質の分極方向が変更されない１つの電荷分極領域内だけで論理的‘１’及び‘０’のデータが貯蔵される。図３を参照すると、本実施の形態のＦＲＡＭはＶｃｃレベルのパルス信号を発生するパルス発生回路３０とＶｋレベルの感知駆動信号を発生する回路５０を具備している。図４に示すように、強誘電体キャパシタのヒステリシスグラフの負の電荷分極領域で、点Ｂ′及び点Ｄに２値データを対応させる。従って、本実施の形態のＦＲＡＭの書込／読出動作の間に、選択されたビットライン（ＢＬｊ）から強誘電体キャパシタにはキャパシタの電荷分極の極性を変更しない電圧（Ｖｋ）が印加される。
【００２５】
図５に示すように、本実施の形態のＦＲＡＭでは、メモリセルに貯蔵されたデータを認識するために、プレートラインを通じて強誘電体キャパシタに動作電圧（Ｖｃｃ）レベルのパルス電圧を印加してキャパシタからビットライン（ＢＬｊ）上へデータを伝達させた後、引続く感知区間（ｔ１−ｔ２）で、ビットラインがキャパシタの分極方向を反転されない範囲内の電圧レベル（Ｖｋ）まで降圧する。一方、書込動作の間、論理的‘１’のデータに該当するＶｃｃレベルの信号がビットライン（ＢＬｊ）に印加されると、その信号はＶｋレベルの信号に変換された後、強誘電体キャパシタへ印加される。
【００２６】
このように、本実施の形態によると、強誘電体キャパシタのヒステリシスグラフの負の電荷分極領域だけに２値データが貯蔵されるので、ドメインスイッチングが起こらない。従って、ＦＲＡＭ装置の耐久性が非常に増加する。又、本実施の形態のＦＲＡＭでは、ワードライン（ＷＬｉ）にパンピングされた信号を提供する必要がなくなるので、装置の構成が簡単になり、電力消耗が減少する。
【００２７】
また、図３に示されるように、本実施の形態のＦＲＡＭ装置はメモリセルアレイ１０と、ローデコーダ回路２０，パルス発生回路３０，ラッチ感知回路４０，感知駆動レベル発生回路５０，基準レベル発生回路６０，カラムデコーダ回路７０，カラム選択回路８０，主感知及び書込駆動回路９０及び、データ入／出力回路１００を具備している。図示されていないが、本実施の形態のＦＲＡＭ装置は各ビットラインを所定のプリチャージ電圧に設定させる周知のビットラインプリチャージ回路を具備している。
【００２８】
図３に示されるように、ローとカラムとを規定する基板上のセルアレイ領域１０では対応するローに従って、ｍ個のワードラインＷＬ１〜ＷＬｍ及びｍ個のプレートラインＰＬ１〜ＰＬｍが各々伸張する。又、対応するカラムに従ってｎのビットラインＢＬ１〜ＢＬｎが伸張する。ｍ個のワードラインＷＬ１〜ＷＬｍとｎ個のビットラインＢＬ１〜ＢＬｎとが交差する点にはｍ×ｎの強誘電体メモリセルがマトリックス状に形成される。
【００２９】
各メモリセルは１つの電荷伝達トランジスタＴｉｊ（ここで、ｉ＝１〜ｍ、ｊ＝１〜ｎ）と強誘電体キャパシタＣｉｊとで構成される。キャパシタＣｉｊの２つの電極の間には強誘電物質が挿入されている。電荷伝達トランジスタＴｉｊの電流通路すなわち、ドレイン・ソースチャンネルは対応する強誘電体キャパシタＣｉｊの１つの電極と対応するビットラインＢＬｊとの間に接続される。伝達トランジスタＴｉｊのゲートは対応するワードラインＷＬｉに接続される。強誘電体キャパシタＣｉｊの他の電極は対応するプレートラインＰＬｉに接続される。具体的な例を挙げると、メモリセルＭＣ１１で、電荷伝達トランジスタＴ１１の電流通路は強誘電体キャパシタＣ１１の１つの電極とビットラインＢＬ１との間に接続され、そのゲートはワードラインＷＬ１に接続される。又、強誘電体キャパシタＣ１１の他の電極は対応するプレートラインＰＬ１に接続される。
【００３０】
再び、図３を参照すると、ワードラインＷＬ１〜ＷＬｍはローデコーダ回路２０に接続され、プレートラインＰＬ１〜ＰＬｍはパルス発生回路３０に接続される。パルス発生回路３０はワードラインが選択される時、選択されたワードラインに対応するプレートラインに強誘電物質の全ての分極ドメインを所定の方向に完全に分極させる電圧レベルのパルス信号を印加する。
【００３１】
各ビットラインＢＬ１〜ＢＬｎの一方の端はラッチ感知回路４０に接続され、他方の端はカラム選択回路８０に接続される。感知回路４０は図示されるように、感知駆動レベル発生回路５０からの２つの感知駆動ラインＳＡＰ及びＳＡＮ、そして、基準レベル発生回路６０からのｎ個の基準レベル供給ラインＲＥＦ１〜ＲＥＦｎに接続され、ｎ個のラッチ感知増幅器で構成される。
【００３２】
各ラッチ感知増幅器は、図３に示すように、２つのＣＭＯＳ回路で構成される。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とで構成されるＣＭＯＳ回路で、トランジスタＰ１及びＮ１の電流通路は感知駆動ラインＳＡＰとＳＡＮとの間に直列に接続され、それらのゲートは対応する基準レベル供給ラインＲＥＦｊ（ここで、ｊ＝１〜ｎ）に共通に接続される。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とで構成されるＣＭＯＳ回路で、トランジスタＰ２及びＮ２の電流通路も感知駆動ラインＳＡＰとＳＡＮとの間に直列に接続され、それらのゲートは対応するビットラインＢＬｊ（ここで、ｊ＝１〜ｎ）に共通に接続される。感知駆動ラインＳＡＰとＳＡＮとには感知駆動レベル発生回路５０からの２つの相補的な感知駆動信号が各々印加される。各感知駆動信号のハイレベルはＶｋレベルであり、ローレベルはＶｓｓレベルである。
【００３３】
カラム選択回路８０は、周知のように、ｎ個のＮＭＯＳトランジスタ（図示されていない）を具備する。各選択トランジスタの電流通路は対応するビットラインＢＬｊと対応するデータラインＤＬｙ（ここで、ｙ＝１〜ｋ）との間に接続される。各選択トランジスタはカラムデコーダ回路７０からの各カラム選択信号Ｙ１〜Ｙｎによりターンオン／オフされる。
【００３４】
主感知及び書込駆動回路９０及びデータ入／出力回路１００は周知なので、ここでは、これらに対する詳細な説明は省略する。
【００３５】
図４に示されたグラフは本実施の形態によるＦＲＡＭの強誘電体キャパシタのヒステリシスＩ−Ｖスイッチングループである。グラフの横座標はキャパシタの２つの電極の間の電位差、すなわち、キャパシタ両端の電圧を示し、縦座標は強誘電物質の自発分極によりその表面に誘起される電荷の量、すなわち、分極度（μＣ／cm2 ）を示す。
【００３６】
０Ｖの電圧が印加され、即ち、強誘電物質に何の電界も印加されないと、大抵、分極ドメインは不均一であり、分極が発生しない。電圧が正の方向に点Ａ′のＶｋレベルまで増加するとしても、強誘電物質の分極度（すなわち、電荷量）は０（Ｑ0 ）である。以後、電圧が再び０Ｖまで下降すると、分極度は点Ｂ′に移動する。次に、電圧が負の方向に増加すると、分極度は点Ｂ′から点Ｃに変化する。この時、印加された電圧の大きさは−Ｖｃｃである。以後、電圧が再び０Ｖまで下降するとしても、分極値は０まで低くならず、点Ｄに残留するようになる。印加される電圧の大きさがもう１度正の方向にＶｋレベルまで増加すると、強誘電物質の分極度は点Ｄから点Ａ′に変化する。以後、電圧が再び０Ｖまで下降すると、分極度は再び点Ｂ′に移動する。
【００３７】
本実施の形態のＦＲＡＭで、図４で示された強誘電体キャパシタのヒステリシスループの点Ｂ′に論理的‘１’のデータを対応させ、点Ｄに論理的‘０’のデータを対応させる。
【００３８】
＜書込動作＞
図５は本実施の形態によるＦＲＡＭの書込動作のタイミング図である。図５を参照すると、書込サイクルの初期に、ビットラインプリチャージ回路（図示されない）からビットラインＢＬｊ上にＶｓｓレベルあるいは０Ｖのプリチャージ電圧が印加される。ここでは、説明の便宜上、ビットラインから強誘電体キャパシタへ印加される電圧を正（＋）極性の電圧とし、プレートラインからキャパシタに印加される電圧を負（−）極性の電圧とする。
【００３９】
続いて、ワードライン（ＷＬｉ）が選択されると、セルに貯蔵されたデータの感知が遂行される（ｔ０〜ｔ２）。具体的には、区間（ｔ０〜ｔ１）の間に、選択されたワードラインＷＬｉに対応する各キャパシタ（Ｃｉ１〜Ｃｉｎ）の強誘電物質を完全に分極させるＶｃｃレベルのパルス電圧が対応するプレートラインＰＬｉを通じて各キャパシタＣｉｊに印加される。これで、分極された強誘電物質の正の電荷分極領域はビットラインＢＬｊ側に、負の電荷分極領域はプレートラインＰＬｉ側に配列される。この時、メモリセルＭＣｉｊに論理的‘０’のデータが貯蔵されていると、図４に示されるように、強誘電体キャパシタＣｉｊの分極度（すなわち、電荷量）は点Ｄから点Ｃに移動した後、点Ｄに復帰するので、キャパシタからビットラインＢＬｊには何の電荷も伝達されない。結局、セルに論理的‘０’のデータが貯蔵されていると、感知区間の間、ビットラインＢＬｊ上の電圧はプリチャージ電圧Ｖｓｓと同一である。反面、メモリセルＭＣｉｊに論理的‘１’のデータが貯蔵されていると、強誘電体キャパシタＣｉｊの分極度（すなわち、電荷量）は点Ｂ′から点Ｃを通じて点Ｄに移動するので、キャパシタからビットラインＢＬｊにｄＱ１の電荷が伝達される。結局、論理的‘１’のデータが貯蔵されていると、ビットラインＢＬｊ上の電圧はプリチャージ電圧ＶｓｓよりｄＱ１による電圧（例えば、約１００ｍＶ）ほど上昇する。
【００４０】
このような強誘電物質の分極によりビットラインＢＬｊ上で変化した電圧はプリチャージ電圧Ｖｓｓより高い所定の基準電圧（例えば、５０ｍＶ）と比較される（ｔ１〜ｔ２）。この時、ビットラインＢＬｊ上で変化した電圧が基準電圧より低いと、キャパシタＣｉｊに基準電圧より低いＶｓｓレベルの電圧が印加され、ビットラインＢＬｊ上で変化した電圧が基準電圧より高いと、キャパシタＣｉｊにその極性を変更させることなく、基準電圧より高い所定の電圧Ｖｋ（図４参照）が印加される。
【００４１】
次に、実質的な書込動作が遂行される。（ｔ２〜ｔ５）。この書込区間では、外部からデータ入／出力回路１００を通じて入力されたデータに対応するＶｓｓ電圧（論理的‘０’）あるいはＶｃｃ電圧（論理的‘１’）が各データ入／出力ラインＤＩ００〜ＤＩ０ｋに印加される。これと同時に、カラムデコーダ７０からのカラム選択信号Ｙ１〜Ｙｎによりカラム選択回路８０が駆動されると、各データ入／出力ラインＤＩ００〜ＤＩ０ｋ上のＶｓｓ電圧あるいはＶｃｃ電圧が書込駆動回路９０を通じて選択されたビットラインに伝達される。この時、ラッチ感知回路４０により、メモリセルに論理的‘０’のデータを書込する場合、選択されたビットラインにはＶｓｓが印加され、論理的‘１’のデータを書込する場合には選択されたビットラインにはＶｋが印加される。従って、区間ｔ２〜ｔ３で、論理的‘１’のデータが書込される場合、キャパシタの分極度は点Ａ’に位置し、論理的‘０’のデータが書込される場合、点Ｄに位置する。
【００４２】
しかし、上記のような書込サイクルで、選択された１つのワードラインと関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎにデータがいつも書込まれることはない。言い換えれば、メモリセルＭＣｉ１〜ＭＣｉｎ中でビットラインにより選択されたメモリセルだけにデータが書込される。
【００４３】
前述した区間ｔ０〜ｔ１で、負極性のパルス電圧がキャパシタＣｉｊに印加される時、論理的‘０’のデータを貯蔵しているキャパシタＣｉｊの分極度は点Ｂ’にとどまっているが、論理的‘１’のデータを貯蔵しているキャパシタＣｉｊの分極度は点Ｂ’から点Ｄに移動する。これは選択された１つのワードラインと関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎ中の非選択されたセルでも発生する。したがって、論理的‘１’のデータを貯蔵していた非選択されたキャパシタＣｉｊのデータを本来の状態に復帰させる再書込動作が必要である。このため、キャパシタにはプレートラインを通じてＶｃｃレベルのパルス電圧（すなわち、負極性のパルス電圧）がもう１度印加される（ｔ３〜ｔ４）。
【００４４】
時刻ｔ５以後に、論理的‘１’のデータが書込された場合、キャパシタの分極度は点Ｂ’に位置し、論理的‘０’のデータが書込された場合、点Ｄに位置する。これで、データ書込サイクルが完了する。
【００４５】
＜読出動作＞
図６は本実施の形態によるＦＲＡＭの読出動作のタイミング図である。図６を参照すると、図５のタイミング図と同様に各ビットラインＢＬ１〜ＢＬｎにＶｓｓレベルのプリチャージ電圧が印加された後、選択されたワードラインに連結されたセルキャパシタＣｉ１〜Ｃｉｎの強誘電物質を所定の方向に完全に分極させる陰極性のパルス電圧がプレートラインを通じて印加される（ｔ０〜ｔ１）。
【００４６】
続いて、強誘電物質の分極により変化した各ビットラインＢＬ１〜ＢＬｎ上の電圧（約１００ｍＶ）はプリチャージ電圧Ｖｓｓより少し高い所定の基準電圧（約５０ｍＶ）と比較される。（ｔ１〜ｔ２）。この時、ビットライン上の変化した電圧が基準電圧より低いと、すなわち、各キャパシタに論理的‘０’のデータが貯蔵されていると、ラッチ感知回路４０により各ビットラインはＶｓｓ電圧に変化し、各ビットライン上の変化した電圧が基準電圧より高いと、すなわち、各キャパシタに論理的‘１’のデータが貯蔵されていると、各ビットラインはＶｋ電圧に変化する。このような各ビットライン上の電圧はカラム選択回路８０を通じて主感知回路９０に伝達される。主感知回路９０は各ビットラインからのＶｋ電圧をＶｃｃ電圧に増幅する。主感知回路９０により増幅されたデータはデータ入／出力回路１００を通じて外部に出力される。
【００４７】
前述したような書込サイクルと同じように、この読出サイクルでも、選択された１つのワードラインに関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎから全てのデータがいつも読出されるわけではない。言い換えれば、メモリセルＭＣｉ１〜ＭＣｉｎ中でビットラインにより選択されたメモリセルからのみデータが読出される。
【００４８】
前述した区間ｔ０〜ｔ１で、負極性のパルス電圧がキャパシタＣｉｊに印加される時、論理的‘０’のデータを貯蔵しているキャパシタＣｉｊの分極度は点Ｂ’にとどまっているが、論理的‘１’のデータを貯蔵しているキャパシタＣｉｊの分極度は点Ｂ’から点Ｄに移動する。これは選択された１つのワードラインと関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎ中の非選択されたセルでも発生する。その結果、論理的‘１’のデータを貯蔵していた非選択されたキャパシタＣｉｊのデータを本来の状態に復帰させる再書込することが必要である。このため、非選択されたキャパシタにはプレートラインを通じてＶｃｃレベルのパルス電圧（すなわち、負極性のパルス電圧）がもう１回印加される（ｔ３〜ｔ４）。
【００４９】
この実施の形態では、図４のヒステリシスループの点Ｂ’に論理的‘１’のデータが対応し、点Ｄに論理的‘０’のデータが対応する場合を説明したが、感知スキムを変更することにより、点Ｂ’に論理的‘０’のデータを対応させ、点Ｄに論理的‘１’のデータを対応させることができることは言うまでもない。
【００５０】
第２の実施の形態
本実施の形態によるＦＲＡＭ装置はＶｋレベルのパルスを発生するパルス発生回路（図３の３０参照）と、Ｖｃｃレベルの１つの感知駆動信号とＶｓｓレベルの他の１つの感知駆動信号とを発生する感知駆動レベル発生回路（図３の５０参照）を具備することを除いては、前述の第１の実施の形態による装置と同一な構成を持つ。従って、本実施の形態による装置の構成に対する詳細な説明は省略する。本実施の形態では、前の実施の形態とは異なり、強誘電体キャパシタのヒステリシスグラフの正の電荷分極領域だけで、２値データを対応させる。従って、本実施の形態のＦＲＡＭの書込／読出動作の間に、選択されたビットラインＢＬｊから強誘電体キャパシタにはキャパシタの電荷分極の極性を変更しない電圧（−Ｖｋ）が印加される。
【００５１】
このように、本実施の形態によると、強誘電体キャパシタのヒステリシスグラフの正の電荷分極領域だけに、２値データが貯蔵されるので、ドメインスイッチングが起こらない。その結果、ＦＲＡＭ装置の耐久性が非常に増加する。又、本実施の形態のＦＲＡＭでは、ワードラインＷＬｉにパンピングされた信号を提供する必要がないので、電力消耗が減少する。
【００５２】
図７で示されたグラフは本実施の形態によるＦＲＡＭの強誘電体キャパシタのヒステリシスＩ−Ｖスイッチングループである。グラフの横座標はキャパシタの２つの電極の間の電位差を示し、縦座標は強誘電物質の自発分極によりその表面に誘起される電荷の量、すなわち、分極度（μＣ／cm2 ）を示す。
【００５３】
０Ｖの電圧が印加され、即ち強誘電物質に何の電界も印加されないと、大低、分極ドメインは不均一であり、分極が発生しない。電圧が正の方向に増加する時、分極度（すなわち、電荷量）は０から正の電荷分極領域内の点Ａまで増加する。点Ａで、全てのドメインは１つの方向に分極され、点Ａからの分極度は最大値に至るようになる。この時、キャパシタに印加された電圧の大きさはＶｃｃである。以後、電圧が再び０Ｖまで下降しても、分極度は０までは下らず、点Ｂに残留するようになる。次に電圧が負の方向にＶｋレベルまで増加すると、分極度は点Ｂから点Ｃ’に変化する。以後、電圧が再び０Ｖまで下降しても、分極値は０までは下らず点Ｄ’に残留するようになる。以後、電圧が再び正の方向にＶｃｃまで増加すると、強誘電物質の分極度は点Ｄ’から点Ａに変化する。電圧が再び０Ｖまで下降すると、分極度は点Ｂに移動する。
【００５４】
本実施の形態のＦＲＡＭで、図７に示された強誘電体キャパシタのヒステリシスループの点Ｂに論理的‘１’のデータを対応させ、点Ｄ’に論理的‘０’のデータを対応させる。
【００５５】
＜書込動作＞
図８は本実施の形態によるＦＲＡＭの書込動作のタイミング図である。図８を参照すると、書込サイクルの初期に、周知のビットラインプリチャージ回路（図示されない）からビットラインＢＬｊ（ｊ＝１〜ｎ）にＶｃｃレベルのプリチャージ電圧が印加される。続いて、ワードラインＷＬｉ（ｉ＝１〜ｍ）が選択されると、セルに貯蔵されたデータの感知が遂行される（ｔ０〜ｔ１）。選択されたワードラインＷＬｉに対応する各キャパシタＣｉ１〜Ｃｉｎの強誘電物質を完全に分極させるＶｃｃ電圧が各ビットラインを通じて各キャパシタＣｉｊに印加される。
【００５６】
ラッチ感知回路４０は、上述のような強誘電物質の分極によりビットラインＢＬｉ上の変化された電圧を所定の基準電圧と比較する（ｔ０〜ｔ１）。この時、ビットラインＢＬｊ上の変化された電圧が基準電圧より低いと、感知回路４０はキャパシタＣｉｊにＶｓｓレベルの電圧を印加し、ビットラインＢＬｊ上の変化された電圧が基準電圧より高いと、Ｖｃｃ電圧を印加する。
【００５７】
次に、実質的な書込動作が遂行される（ｔ２〜ｔ４）。この書込区間では、外部からデータ入／出力回路１００を通じて入力されたデータに対応するＶｓｓ電圧（論理的‘０’）あるいはＶｃｃ電圧（論理的‘１’）が各データ入／出力ラインＤＩ００〜ＤＩ０ｋに印加される。これと同時に、カラムデコーダ７０からのカラム選択信号Ｙ１〜Ｙｎによりカラム選択回路８０が駆動されると、各データ入／出力ラインＤＩ００〜ＤＩ０ｋ上のＶｓｓ電圧あるいはＶｃｃ電圧が書込駆動回路９０を通じて選択されたビットラインに伝達される。従って、区間ｔ２〜ｔ３で、論理的‘０’のデータが書込される場合、キャパシタの分極度は点Ｄ’に位置し、論理的‘１’のデータが書込される場合、点Ｂに位置する。
【００５８】
しかし、上記のような書込サイクルで、選択された１つのワードラインに関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎにデータがいつも書込されることはない。言い換えれば、メモリセルＭＣｉ１〜ＭＣｉｎ中でビットラインにより選択されたメモリセルだけにデータが書込される。
【００５９】
前述した区間ｔ０〜ｔ１で、データ感知が遂行される時、論理的‘１’のデータを貯蔵しているキャパシタＣｉｊの分極度は点Ｂにとどまっているが、論理的‘０’のデータを貯蔵しているキャパシタＣｉｊの分極度は点Ｄ’から点Ｂに移動する。これは選択された１つのワードラインと関連する全てのメモリセルＭＣｉ１〜ＭＣｉｎ中の非選択されたセルからも発生する。従って、論理的‘０’のデータを貯蔵していた非選択されたキャパシタＣｉｊのデータを本来の状態に復帰させる再書込動作が必要である。このため、キャパシタにはプレートラインを通じてＶｋレベルのパルス電圧（すなわち、負極性のパルス電圧）がもう１度印加される（ｔ２〜ｔ３）。
【００６０】
時刻ｔ４以後には、論理的‘０’のデータが書込された場合、キャパシタの分極度は点Ｄ’に位置し、論理的‘１’のデータが書込された場合、点Ｂに位置する。これで、データ書込サイクルが完了する。
【００６１】
＜読出動作＞
図９は本実施の形態によるＦＲＡＭの読出動作のタイミング図である。図９を参照すると、図８のタイミング図と同様に、各ビットラインＢＬｊ上にＶｃｃ電圧を印加して選択されたワードラインＷＬｉに対応する各キャパシタＣｉ１〜Ｃｉｎを完全に分極させる。これで、分極された強誘電物質の負の電荷分極領域はビットラインＢＬｊ側に、正の電荷分極領域はプレートラインＰＬｉ側に配列される。この時、メモリセルＭＣｉｊに論理的‘１’のデータが貯蔵されていると、強誘電体キャパシタＣｉｊの分極度（すなわち、電荷量）は図７の点Ｂから点Ａに移動した後、再び点Ｂに復帰し、ビットラインＢＬｊからキャパシタにｄＱ１の電荷が伝達され、ビットラインの電位が少し低くなる。一方、メモリセルＭＣｉｊに論理的‘０’のデータが貯蔵されていると、強誘電体キャパシタＣｉｊの分極度（すなわち、電荷量）は点Ｄ’から点Ａを通じて点Ｂに移動するので、ビットラインＢＬｉからキャパシタｄＱ０の電荷が伝達される。結局、セルに論理的‘０’のデータが貯蔵されていると、対応するビットラインＢＬｉ上の電圧はプリチャージ電圧ＶｃｃよりｄＱ０による電圧だけ降下する。
【００６２】
次に各ビットライン上の電圧と所定の基準電圧とを比較する（ｔ０〜ｔ１）。この時、各ビットライン上の電圧が基準電圧より低い時には、各キャパシタに接地電圧を印加し、各ビットライン上の電圧が基準電圧より高い時には各キャパシタにＶｃｃ電圧を印加する（ｔ１〜ｔ２）。以後、再書込のため、選択されたワードラインに対応するプレートラインに強誘電体キャパシタの極性を変更させないＶｋレベルのパルス電圧を印加する（ｔ２〜ｔ３）。これで、読出サイクルが終了する。
【００６３】
この実施の形態では、図７のヒステリシスループの点Ｂに論理的‘１’のデータを対応させ、点Ｄ’に論理的‘０’のデータを対応させる場合を説明したが、感知スキムを変更することにより、点Ｂに論理的‘０’のデータを対応させ、点Ｄ’に論理的‘１’のデータを対応させることができることは言うまでもない。
【００６４】
【発明の効果】
上述したように本発明によると、強誘電体キャパシタのヒステリシスグラフの１つの電荷分極領域だけで、２値データが貯蔵されるので、ドメインスイッチングが起こらない。従って、ＦＲＡＭ装置の耐久性が非常に増加する。また、本発明のＦＲＡＭ装置では、ワードラインにパンピンクされた信号を提供する必要がないのでＦＲＡＭ装置の構成が簡単になり、電力消耗が減少する。
【図面の簡単な説明】
【図１】強誘電体キャパシタを持つメモリセルの等価回路図。
【図２】従来技術による強誘電体キャパシタのヒステリシスＩ−Ｖスイッチングループを示すグラフ。
【図３】本発明の実施の形態による強誘電体ランダムアクセスメモリ装置（ＦＲＡＭ）の回路図。
【図４】本発明による強誘電体キャパシタのヒステリシスＩ−Ｖスイッチングループの一例を示すグラフ。
【図５】図４のスイッチングループが使用されるＦＲＡＭの書込動作を示すタイミング図。
【図６】図４のスイッチングループが使用されるＦＲＡＭの読出動作を示すタイミング図。
【図７】本発明による強誘電体キャパシタのヒステリシスＩ−Ｖスイッチングループの他の例を示すグラフ。
【図８】図７のスイッチングループが使用されるＦＲＡＭの書込動作を示すタイミング図。
【図９】図４のスイッチングループが使用されるＦＲＡＭの読出動作を示すタイミング図。
【符号の説明】
１０：メモリセルアレイ
２０：ローデコーダ回路
３０：パルス発生回路
４０：ラッチ感知回路
５０：感知駆動レベル発生回路
６０：基準レベル発生回路
７０：カラムデコーダ回路
８０：カラム選択回路
９０：主感知及び書込駆動回路
１００：データ入／出力回路
Claims (6)
- ロー方向に伸張する複数のワードラインと、同じくロー方向に伸張する複数のプレートラインと、カラム方向に伸張する複数のビットラインと、前記ワードラインと前記ビットラインの交差点にマトリックス形態に形成された複数のメモリセルとを有し、各メモリセルは、２つの端子と制御端子とを持つスイッチ素子と、２つの電極と該電極の間に挿入された強誘電物質とを持つキャパシタとを具備し、前記スイッチ素子の前記２つの端子のうち１つは前記ビットライン中の対応する１つに電気的に接続され、他の１つは前記キャパシタの前記２つの電極中の一方と接続され、前記スイッチ素子の制御端子は前記ワードライン中の対応する１つに電気的に接続され、キャパシタの他方の電極は前記プレートライン中の対応する１つに接続されたメモリセルアレイと、
前記各ビットラインを所定のプリチャージ電位に設定させる手段と、
前記ワードライン中の少なくとも１つが選択される時、少なくとも１つの選択されたワードラインに対応する少なくとも１つのプレートラインに前記強誘電物質を所定の方向に完全に分極させる所定の第１電位のパルスを印加する手段と、
各々が前記プリチャージ電位と所定の第２電位中、いずれかで設定される２つの相補的な駆動信号を発生する手段と、
前記少なくとも１つのプレートラインに前記パルスが印加される時、前記各キャパシタから前記スイッチ素子を通じて前記各ビットラインに伝達される電荷量により決定される前記各ビットラインの電位と前記プリチャージ電位との間の所定の第３電位の基準電圧を発生する手段と、
前記各ビットライン上の電位を前記第３電位と比較し、その結果により前記各ビットラインを駆動信号中のある１つの電位に設定させる手段とを含み、
前記プリチャージ電位及び前記第２電位は前記第１電位より低く、
前記駆動信号により設定された前記各ビットライン上の電圧が対応するスイッチ手段を通じて分極された強誘電物質を持つ対応するキャパシタに印加される時、前記強誘電物質の分極方向を変化させないことを特徴とする強誘電体ランダムアクセスメモリ装置。 - 前記各キャパシタの負の電荷分極領域だけに２値データを貯蔵することを特徴とする請求項１に記載の強誘電体ランダムアクセスメモリ装置。
- 第１方向に伸張する複数のワードラインと、このワードラインと平行に伸張する複数のプレートラインと、前記第１方向に直交する第２方向に伸張する複数のビットラインと、前記ワードラインと前記ビットラインの交差点にマトリックス形態に形成された複数のメモリセルとを有し、各メモリセルは、２つの端子と制御端子とを持つスイッチ素子と、２つの電極と該電極の間に挿入された強誘電物質を持つキャパシタとを具備し、前記スイッチ素子の前記２つの端子中の一方は、前記ビットライン中の対応する１つに電気的に接続され、他方は前記キャパシタの前記２つの電極中のいずれかと接続され、前記スイッチ素子の前記制御端子は前記ワードライン中の対応する１つに電気的に接続され、前記キャパシタの他方の電極は前記プレートライン中の対応する１つに接続されたメモリセルアレイと、
前記各ビットラインを前記強誘電物質を完全に分極させる所定のプリチャージ電位に設定させる手段と、
各々が前記プリチャージ電位と所定の第１電位中、いずれかの１つで設定される２つの相補的な駆動信号を発生する手段と、
前記強誘電物質が分極される時、前記各ビットラインから対応するスイッチ素子を通じて対応するキャパシタに伝達される電荷の量により決定される前記各ビットラインの電位と前記プリチャージ電位との間の所定の第２電位の基準電圧を発生する手段と、
前記ワードライン中の少なくとも１つが選択される時、前記各ビットライン上の電位を前記第２電位と比較し、その結果に従って、前記各ビットラインを前記駆動信号中のある１つの電位に設定させる手段と、
前記少なくとも１つの選択されたワードラインに対応する少なくとも１つのプレートラインに前記強誘電物質の分極方向が反転されない所定の第３電位のパルスを印加する手段とを含み、
前記第３電位は前記プリチャージ電位及び前記第２電位より低く、
前記キャパシタの１つの電荷分極領域だけで２値データの書込／読出を遂行することを特徴とする強誘電体ランダムアクセスメモリ装置。 - 前記各キャパシタの正の電荷分極領域だけに２値データを貯蔵することを特徴とする請求項３に記載の強誘電体ランダムアクセスメモリ装置。
- ２つの端子を持ち、ワードライン上の電圧レベルによりオン／オフされるスイッチ素子と、２つの電極の間に挿入された強誘電物質を持つキャパシタとを具備し、前記スイッチ素子の前記２つの端子のうち１つはビットラインと電気的に接続され、他の１つは前記キャパシタの前記電極中の一方と接続され、前記キャパシタの前記電極中の他の１つはプレートラインに接続されるメモリセルに２値データを書込／読出する方法において、
前記ビットラインに接地電圧を印加する段階と、
前記ワードラインが選択される時、前記プレートラインにパルス状の電源電圧を印加して前記キャパシタを完全に分極させる段階と、
前記ビットライン上の電圧と所定の基準電圧とを比較し、前記ビットライン上の前記電圧が前記基準電圧より低い時、前記キャパシタに前記接地電圧を印加し、前記ビットライン上の前記電圧が前記基準電圧より高い時、前記キャパシタにその極性を変更させることなく、前記基準電圧よりは高い所定のＶｋ電圧を印加する段階と、
前記プレートラインに前記パルス状の前記電源電圧を印加する段階とを含み、
前記Ｖｋ電圧は前記強誘電物質に０の分極度をもたせる電圧であることを特徴とするメモリセルのデータ書込／読出方法。 - ２つの端子を持ち、ワードライン上の電圧レベルによりオン／オフされるスイッチ素子と、２つの電極の間に挿入された強誘電物質を持つキャパシタとを具備し、前記スイッチ素子の前記２つの端子のうち一方はビットラインと電気的に接続され、他方は前記キャパシタの前記電極中のいずれかの１つと接続され、前記キャパシタの前記電極の他方はプレートラインに接続されるメモリセルに２値データを書込／読出する方法において、
前記ビットラインに電源電圧を印加して前記キャパシタを完全に分極させる段階と、
前記ビットライン上の電圧と所定の基準電圧とを比較し、前記ビットライン上の前記電圧が前記基準電圧より低い時、前記キャパシタに前記接地電圧を印加し、前記ビットライン上の前記電圧が前記基準電圧より高い時、前記キャパシタに前記電源電圧を印加する段階と、
前記プレートラインに前記キャパシタの極性を変更させることなく、前記基準電圧より低いパルス状の所定のＶｋ電圧を印加する段階とを含み、
前記Ｖｋ電圧は前記強誘電物質に０の分極度をもたせる電圧であることを特徴とするメモリセルのデータ書込／読出方法。
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