KR100340066B1 - 강유전체 커패시터의 히스테리시스 특성을 측정할 수 있는 강유전체 메모리 장치 - Google Patents

강유전체 커패시터의 히스테리시스 특성을 측정할 수 있는 강유전체 메모리 장치 Download PDF

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Abstract

본 발명의 목적은 강유전체 메모리 장치의 테스트 시 작은 커패시턴스를 가지는 강유전체 커패시터의 히스테리시스 특성에 대한 측정이 가능한 강유전체 메모리 장치를 제공하는 것이며, 본 발명의 일 측면에 따르면, 다수의 워드라인 및 다수의 정/부비트라인이 서로 교차되어 매트릭스 형태를 이루며, 적어도 하나의 강유전체 커패시터 및 스위칭 소자를 구비하는 다수의 단위 메모리 셀로 어레이되는 강유전체 메모리 어레이를 구비하는 강유전체 메모리 장치에 있어서, 어드레스 신호, 외부로부터 인가된 모드선택신호 및 입력 전압에 응답하여 각 단위 메모리 셀의 플레이트 라인에 연결된 글로벌플레이트라인을 구동하기 위한 글로벌플레이트 구동수단; 상기 모드선택신호에 응답하여 선택된 단위 메모리 셀의 상기 정/부비트라인과 연결된 정/부데이터라인버스의 신호를 스위칭하기 위한 스위칭 수단; 상기 스위칭 수단의 출력을 적분하기 위한 적분 수단; 및 상기 적분 수단의 출력을 버퍼링하여 출력 전압을 생성하기 위한 소스 팔로워를 구비하며, 상기 입력 전압과 상기 출력 전압을 토대로 선택된 단위 메모리 셀의 상기 강유전체 커패시터에 대한 히스테리시스 특성을 측정하는 강유전체 메모리 장치가 제공된다.

Description

강유전체 커패시터의 히스테리시스 특성을 측정할 수 있는 강유전체 메모리 장치{FERROELECTRIC MEMORY DEVICE BE CAPABLE OF MEASURING HYSTERESIS CHARACTERISTIC OF FERROELECTRIC CAPACITOR}
본 발명은 강유전체 메모리 장치(ferroelectric memory device)에 관한 것으로, 특히 강유전체 메모리 장치에서 강유전체 물질을 유전체로 사용하는 강유전체 커패시터의 히스테리시스 특성을 측정하기 위한 기술에 관한 것이다.
일반적으로, 강유전체 물질을 유전체로 사용하는 커패시터는 커패시터 양단의 전압과 유기된 전하량 사이에 히스테리시스 관계를 가지며, 강유전체 반도체 장치의 데이터 읽기 동작은 데이터를 저장하고 있는 강유전체 커패시터 양단에 전압을 인가하여 유기되는 전하량의 변화 정도를 감지하여 데이터화함으로써 강유전체 커패시터에 저장된 정보를 읽는다.
도 1은 강유전체 커패시터의 기호와 강유전체 커패시터 단자 a, b 사이의 전압에 따른 전하량의 관계를 도식화한 것으로서, 강유전체 물질을 유전체로 사용하는 커패시터 양단의 전압과 유기된 전하량 사이에 히스테리시스 관계가 있음을 알수 있다. 강유전체 커패시터는 양단의 전압이 0V일 때 유기된 전하량이 가, 나 두가지 상태로 존재하여 전원의 공급이 없어도 2진형태의 데이터를 저장할 수 있다. 이러한 특성을 이용하여 강유전체 커패시터는 강유전체 메모리 장치의 기억수단으로 이용된다.
최근 차세대 메모리 장치로 주목받고 있는 강유전체 메모리 장치의 기억 수단으로 사용되는 강유전체 커패시터에 대한 개발이 여러가지 각도로 이루어지고 있다(IEEE. Journal of Solid State Circuits, VOL. 31, NO. 11, NOVEMBER 1996 참조). 그러나, 강유전체 커패시터의 제조 공정이 워낙 까다로워 강유전체 메모리 장치의 개발이 더디게 진행되고 있는 실정이다.
한편, 강유전체 메모리 장치의 제조 공정을 마친 후에는 통상적으로 제조된 강유전체 커패시터의 히스테리시스 특성을 측정하여 강유전체 메모리 장치의 불량분석을 진행한다.
도 2는 강유전체 커패시터의 히스테리시스 특성을 측정하기 위한 종래의 소이어 타워(Sawyer-tower) 회로를 도시한 것으로, 입력전압단(Vin)의 양단 사이에 직렬로 연결된 강유전체 커패시터(x1)와, 센싱 커패시터(C0)를 구비하며, 출력전압단(Vout)은 센싱 커패시터(C0)의 양단에 연결되도록 구성되어 있다.
입력전압(Vin)을 변화시킬 때 커패시터에 축적된 전하는 아래 수학식 1과 같은 관계식을 갖는다.
Q = Cfe(Vin-Vout) = Clinear × Vout,
Cfe = Vout/(Vin - Vout) × Clinear
상기 수학식 1에서 Cfe는 강유전체 커패시터(x1)의 커패시턴스를 의미하고, Clinear는 센싱 커패시터(C0)의 커패시턴스를 의미한다.
만약, Clinear가 Cfe보다 훨씬 큰 커패시턴스인 경우 상기 수학식 1에서 Cfe는 (Vout/Vin)×Clinear가 된다. 따라서, 입력전압(Vin)에 따른 출력전압(Vout)을 측정한 후 출력전압(Vout) 대 입력전압(Vin)의 전압비에 측정에 사용된 센싱 커패시터(C0)의 커패시턴스(Clinear)를 곱하면 입력전압(Vin)에 따른 강유전체 커패시터(x1)의 커패시턴스 변화를 알 수 있다.
그러나, 상기 도 2의 강유전체 커패시터의 히스테리시스 특성을 측정하기 위한 소이어 타워(Sawyer-tower) 회로는 출력전압(Vout)을 측정하기 위한 장비의 기생 커패시턴스를 무시할 정도로 큰 커패시턴스를 가진 강유전체 커패시터에 대해서만 측정이 가능함으로써 강유전체 메모리 장치에 사용되는 작은 커패시턴스의 강유전체 커패시터에 대해서는 측정이 불가능한 문제가 있다. 또한, 센싱 커패시터(C0)의 커패시턴스(Clinear)에 대한 전압강하를 무시하여 측정시 오차가 고려되지 않음으로써 정확성이 떨어지는 단점이 있다.
도 3은 강유전체 커패시터의 히스테리시스 특성을 측정하기 위한 종래의 또다른 회로로서, 적분기를 사용하여 구성한 회로이다.
종래의 회로는 일측으로 입력전압(Vin)을 인가받는 강유전체 커패시터(x2)와, 부입력단(-)이 강유전체 커패시터(x2)의 타측에 연결되고 정입력단(+)이 접지전원단에 연결되며 출력단이 출력전압단(Vout)에 연결되는 연산 증폭기(10)와, 연산 증폭기(10)의 부입력단(-)과 출력전압단(Vout) 사이에 연결되는 선형 커패시터(C1)로 이루어진다. 연산 증폭기(10)와 선형 커패시터(C1)는 적분기를 구성한다.
상기 도 3의 회로에서 출력전압(Vout)은 아래 수학식 2와 같이 표현되어 입력전압(Vin)에 대한 출력전압(Vout)을 측정하여 강유전체 커패시터(x2)에 대한 히스테리시스 특성을 측정할 수 있다.
그러나, 상기 도 3에 도시된 강유전체 커패시터의 히스테리시스 특성을 측정하기 위한 종래의 회로 역시, 출력전압(Vout)을 측정하기 위한 측정 장비의 기생 커패시턴스를 무시할 정도로 큰 커패시턴스를 가진 강유전체 커패시터에 대해서만 측정이 가능함으로써 강유전체 메모리 장치에 사용되는 작은 커패시턴스의 강유전체 메모리 장치에 사용되는 작은 커패시턴스의 강유전체 커패시터에 대해서는 측정이 불가능한 문제가 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로써, 강유전체 메모리 장치의 테스트 시 작은 커패시턴스를 가지는 강유전체 커패시터의 히스테리시스 특성에 대한 측정이 가능한 강유전체 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 강유전체 커패시터의 기호와 강유전체 커패시터 단자 a, b 사이의 전압에 따른 전하량의 관계를 도시한 도면.
도 2는 강유전체 커패시터의 히스테리시스 특성을 측정하기 위한 종래의 소이어 타워(Sawyer-tower) 회로도.
도 3은 강유전체 커패시터의 히스테리시스 특성을 측정하기 위해 적분기를 사용하여 구성한 종래의 또다른 회로도.
도 4는 일반적인 강유전체 메모리 장치의 회로도.
도 5는 상기 도 4의 강유전체 메모리 장치의 신호 파형도.
도 6은 테스트 시 강유전체 커패시터의 히스테리시스 특성에 대한 측정이 가능한 본 발명의 강유전체 메모리 장치에 대한 일실시 회로도.
도 7은 상기 도 6의 강유전체 메모리 장치에서 강유전체 커패시터의 특성 측정 시 신호 다이아그램도.
* 도면의 주요 부분에 대한 설명
200 : 글로벌플레이트구동부 210 : 모드 선택 패드
220 : 입력 전압 패드 230 : 스위칭부
240 : 연산 증폭기 250 : 소스 팔로워
260 : 출력 전압 패드 270 : 디지털 오실로스코우프
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 워드라인 및 다수의 정/부비트라인이 서로 교차되어 매트릭스 형태를 이루며, 적어도 하나의 강유전체 커패시터 및 스위칭 소자를 구비하는 다수의 단위 메모리 셀로 어레이되는 강유전체 메모리 어레이를 구비하는 강유전체 메모리 장치에 있어서, 어드레스 신호, 외부로부터 인가된 모드선택신호 및 입력 전압에 응답하여 각 단위 메모리 셀의 플레이트 라인에 연결된 글로벌플레이트라인을 구동하기 위한 글로벌플레이트 구동수단; 상기 모드선택신호에 응답하여 선택된 단위 메모리 셀의 상기 정/부비트라인과 연결된 정/부데이터라인버스의 신호를 스위칭하기 위한 스위칭 수단; 상기 스위칭 수단의 출력을 적분하기 위한 적분 수단; 및 상기 적분 수단의 출력을 버퍼링하여 출력 전압을 생성하기 위한 소스 팔로워를 구비하며, 상기 입력 전압과 상기 출력 전압을 토대로 선택된 단위 메모리 셀의 상기 강유전체 커패시터에 대한 히스테리시스 특성을 측정하는 강유전체 메모리 장치가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 강유전체 메모리 장치의 테스트 시 메모리 셀에서 페일(fail)이 발생한 경우 내부 강유전체 커패시터의 히스테리시스 특성을 측정하여 페일 원인을 분석하기 위한 것이다.
일반적으로, 잔류 분극(remanent polarization) 값이 센싱 마진 이하이거나 커패시터 공정의 불안정함에 기인한 누설(leakage) 성분 혹은 주변 회로의 마진 부족 등으로 인해 메모리 셀의 페일이 발생한다. 만일 페일된 셀의 히스테리시스 특성을 측정할 수 있다면 불량원인을 파악하기가 매우 용이해지며, 본 발명은 이를 위한 것이다.
먼저, 일반적인 강유전체 메모리 장치의 구성 및 동작에 대해 알아본다.
도 4는 일반적인 강유전체 메모리 장치의 회로도이다.
도면을 참조하면, 강유전체 메모리 장치는, 강유전체 메모리 셀 어레이(100)를 구비하되, 강유전체 메모리 셀 어레이(100)는 다수의 워드라인(WL0 내지 WL3)과 다수의 정 및 부비트라인(BL0 내지 BL3, BLB0 내지 BLB3)이 서로 교차된 매트릭스 형태로 구성되며, 하나의 메모리 셀(101)은 스위칭 트랜지스터 1개(T1)와 강유전체 커패시터 1개(C2)로 구성된다. 스위칭 트랜지스터(T1)의 소스는 정비트라인(BL0)에 연결되며 스위칭 트랜지스터(T1)의 게이트는 워드라인(WL0)에 연결되고, 강유전체 커패시터 전극의 한쪽은 스위칭 트랜지스터(T1)의 드레인에 연결되며 다른 한쪽은 강유전체 커패시터를 구동하기 위한 플레이트 라인(PL0)으로 연결된다.
여기서, 플레이트 라인(PL0 내지 PL3)은 플레이트 라인 제어 신호(PLC0 내지 PLC3)에 따라 글로벌플레이트라인(GPL)에 각각 연결되고, 글로벌플레이트라인(GPL)은 글로벌플레이트라인구동부(140)에서 어드레스의 해당 2비트 신호(도면에서는 최하위 2비트(A0, A1))를 디코딩한 결과에 응답하여 구동된다.
그리고, 강유전체 메모리 장치는 정비트라인 및 부비트라인 사이에 각각 연결되어, 정비트라인과 부비트라인의 미세한 전압차를 감지 증폭하는 비트라인 센스 증폭기(110)와, 컬럼 디코더(도면에 도시되지 않음)로부터 출력되는 컬럼 디코딩 신호(cd0 내지 cdb3) 각각에 응답하여 정 및 부비트라인(BL0 내지 BL3 및 BLB0 내지 BLB3)을 정 및 부데이터버스라인(db0 내지 db3 및 dbb0 내지 dbb3)에 연결하기 위한 다수의 스위칭 트랜지스터를 구비한 컬럼 스위칭부(120)와, 정데이터버스라인 및 부데이터버스라인 사이에 각각 연결되어, 정데이터버스라인과 부데이터버스라인의 미세한 전압차를 감지 증폭하는 데이터라인 센스 증폭기(130)를 더 구비한다.
도 5는 상기 도 4의 강유전체 메모리 장치의 신호 파형도로서, 이를 참조하여 도 4의 동작을 설명한다.
메모리 셀(101) 내 강유전체 커패시터(C2)에 저장된 데이터를 읽는 경우를 예를 들어 설명하면, 입력 어드레스의 디코딩 결과에 따라 워드라인(WL0)과 플레이트라인(PL0)이 선택되고, 글로벌플레이트라인(GPL)이 인에이블되어 정비트라인(BL0)에 강유전체 커패시터(C2)에 저장된 데이터가 실린다. 이때, 부비트라인(BLB0)에는 감지 증폭을 위한 기준전압을 실어주고, 감지 증폭 인에이블 신호에 의해 센스 증폭기(110)가 인에이블되어 정비트라인(BL0) 및 부비트라인(BLB0)을 완전한 CMOS 레벨의 데이터로 증폭한다. 증폭이 완료된 후 컬럼 디코딩신호(cd0, cdb0)를 인에이블시켜 정데이터버스라인(db0) 및 부데이터버스라인(dbb0)으로 증폭된 데이터를 실어주고, 그 다음에 데이터라인 센스 증폭기(130)를 인에이블시켜 완전한 CMOS 레벨의 데이터를 출력하여 데이터 읽기 동작을 완료한다.
도 6은 테스트 시 강유전체 커패시터의 히스테리시스 특성에 대한 측정이 가능한 본 발명의 강유전체 메모리 장치에 대한 일실시 회로도로서, 정데이터버스라인(db0)에 연결된 강유전체 커패시터의 히스테리시스 특성을 측정하기 위한 일실시예이고, 나머지 정데이터버스라인에 대해서도 동일한 구성으로 강유전체 커패시터의 히스테리시스 특성을 수행할 수 있다.
본 발명의 강유전체 메모리 장치는 상기 도 4의 일반적인 강유전체 메모리 장치와 유사하게 구성되나, 글로벌플레이트라인을 구동하기 위한 글로벌플레이트구동부(200)는 일반적인 강유전체 메모리 장치와 다르게 구성된다.
또한, 본 발명의 강유전체 메모리 장치는 강유전체 커패시터의 히스테리시스 특성 측정 시 하이의 모드 선택 신호를 외부로부터 인가받는 모드 선택 패드(210), 외부로부터 +Vin에서 -Vin 크기의 입력전압(Vin)을 삼각파 형태로 인가받는 입력 전압 패드(220), 일측이 상기 정데이터라인버스(db0)에 연결되어 모드 선택 패드(210)로부터의 모드 선택 신호에 응답하여 스위칭 동작하는 스위칭부(230), 부입력단(-)이 스위칭부(230)의 타측에 연결되고 정입력단(+)이 접지전원단에 연결된 연산 증폭기(240), 연산 증폭기(240)의 부입력단(-)과 연산 증폭기(240)의 출력단 사이에 연결되는 선형 커패시터(C3), 정입력단(+)이 연산 증폭기(240)의 출력단에 연결되고 출력단 및 부입력단(-)이 서로 연결되는 증폭 이득이 1인 소스 팔로워(250), 소스 팔로워(250)의 출력단에 연결되어 출력전압(Vout)을 내보내기 위한 출력전압 패드(260), 입력전압패드(220)로부터의 입력전압(Vin)을 X축 입력으로 받고 출력전압패드(260)로부터의 출력전압(Vout)을 Y축 입력으로 받아 X 및 Y축에 대한 히스테리시스 특성을 측정하기 위한 디지털 오실로스코우프(270)를 더 포함한다.
구체적으로, 글로벌플레이트구동부(200)는 어드레스의 최하위 2비트(A0, A1)를 양입력으로 받아 낸드하는 낸드 게이트(ND1)와, 낸드 게이트(ND1)의 출력 신호에 응답하여 글로벌플레이트라인(GPL)을 풀업 또는 풀다운 구동하기 위한 풀업 및 풀다운 구동부(201)와, 낸드 게이트(ND1)의 출력 신호를 반전하기 위한 인버터(INV1)와, 인버터(INV1)의 출력신호를 일입력으로하고 모드선택패드(210)로부터의 모드선택신호를 타입력으로하여 낸드하는 낸드게이트(ND2)와, 일측이 모드선택패드(210)에 연결되고 게이트단으로 낸드게이트(ND2)의 출력신호를 입력받는 PMOS 트랜지스터(P1)와, PMOS 트랜지스터(P1)의 타측 및 접지전원단 사이에 연결되며 게이트단으로 낸드게이트(ND2)의 출력신호를 입력받는 NMOS 트랜지스터(N1)와, 입력전압패드(220)와 글로벌플레이트라인(GPL) 사이에 연결되며 게이트단으로 낸드게이트(ND2)의 출력신호를 입력받는 NMOS 트랜지스터(N2)로 이루어지며, 특히 풀업 및 풀다운 구동부(201)는 전원전압단 및 접지전원단 사이에 차례로 직렬연결되며 게이트단으로 낸드게이트(ND1)의 출력신호를 입력받는 PMOS 트랜지스터(P2), 게이트단이 PMOS 트랜지스터(P1)의 타측에 연결되는 PMOS 트랜지스터(P3), 게이트단으로 낸드게이트(ND1)의 출력신호를 입력받는 NMOS 트랜지스터(N3)로 구성된다.
그리고, 스위칭부(230)는 게이트단으로 모드선택신호 및 반전된 모드선택신호를 각기 입력받으며, 서로의 소스 및 드레인단이 맞물려 연결된 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N4)를 구비한다.
상기 도 6을 참조하여, 본 발명의 강유전체 메모리 장치에서의 노말 동작 및 특성 테스트 시의 동작을 설명한다.
우선, 강유전체 메모리 장치는 셀의 해당 어드레스를 입력받아 그 어드레스를 디코딩하여 디코딩 결과에 해당하는 워드라인(WL)과 컬럼 디코더(도면에 도시되지 않음)를 인에이블시키고, 도면에서 최하위 2비트(A0, A1)가 모두 하이이고, 강유전체 메모리 장치가 노말(normal) 동작을 수행할 때를 설명한다.
노말 동작시에는 모드선택패드(210)를 통해 로우의 모드선택신호가 입력되어 낸드게이트(ND2)는 하이의 출력신호를 내보내고, 하이의 낸드게이트(ND2)의 출력신호에 응답하여 NMOS 트랜지스터(N1)가 턴온된다. 따라서, 글로벌플레이트라인(GPL)을 풀업 또는 풀다운 구동하는 풀업 및 풀다운 구동부(201)의 PMOS 트랜지스터(P2, P3)가 모두 턴온되어 전원전압단과 글로벌플레이트라인(GPL) 사이에 전류 패스가 형성됨으로써 글로벌플레이트라인(GPL)이 하이로 인에이블된다. 계속되는 도 6의 강유전체 메모리 장치의 노말 동작은 상술한 강유전체 메모리 장치의 데이터 읽기 동작과 동일하다.
다음으로, 히스테리시스 특성을 측정하고자 하는 강유전체 커패시터를 구비한 셀의 해당 어드레스를 입력하고 그 어드레스를 디코딩하여 디코딩 결과에 해당하는 워드라인(WL)과 컬럼 디코더(도면에 도시되지 않음)를 인에이블시킨다. 이때,인에이블된 워드라인(WL)과 컬럼 디코더는 히스테리시스 특성을 측정하는 동안에 계속 인에이블되도록 한다.
그리고, 해당 강유전체 커패시터의 히스테리시스 특성을 측정하기 위해서는 외부로부터 입력전압패드(220)를 통해 입력되는 입력전압(Vin)을 글로벌플레이트라인(GPL)으로 전달한다. 즉, 특성 측정시에는 모드선택패드(210)를 통해 하이의 모드선택신호가 입력되어 낸드게이트(ND2)는 로우의 출력신호를 내보내고, 로우의 낸드게이트(ND2)의 출력신호에 응답하여 NMOS 트랜지스터(N1)는 턴오프, PMOS 트랜지스터(P1)는 턴온된다. 턴온된 PMOS 트랜지스터(P1)를 통해 하이의 모드선택신호가 NMOS 트랜지스터(N2)의 게이트단으로 인가되어 NMOS 트랜지스터(N2)가 턴온된다. 따라서, 입력전압패드(220)를 통해 입력되는 삼각파 형태의 입력 전압(Vin)이 글로벌플레이트라인(GPL)으로 인가된다. 이때, NMOS 트랜지스터(N2)의 특성상 게이트단으로 소스단의 입력 전압(Vin)보다 문턱전압 이상으로 더 큰 전압(Vin + Vth)을 가지는 모드선택신호를 인가하여 전압 드롭(voltage drop)이 일어나지 않도록 해야 한다.
그리고, 하이의 모드선택신호에 의해 스위칭부(230)의 NMOS 트랜지스터(N4) 및 PMOS 트랜지스터(P4)가 턴온되어 정데이터라인버스(db0)가 연산 증폭기(240)의 부입력단(-)에 연결됨으로써, 측정하고자 하는 해당 강유전체 커패시터가 비트라인 및 데이터버스라인을 통해 연산 증폭기(240)에 연결된다.
즉, 입력전압패드(220)를 통해 입력되는 삼각파 형태의 입력 전압(Vin)은 강유전체 커패시터의 플레이트 라인에 바로 전달되고, 강유전체 커패시터의 다른 일측은 메모리 셀의 스위칭 트랜지스터, 컬럼 스위칭부(120) 및 스위칭부(230)를 통하여 연산 증폭기(240)의 부입력단(-)에 연결된다. 여기서, 연산 증폭기(240)의 부입력단(-)이 부궤환 작용에 의해 접지 레벨을 유지함에 따라 강유전체 커패시터의 전하량(Q1)은 아래 수학식 3과 같이 나타난다.
Q1 = Cx1 × Vin (Cx1 : 강유전체 커패시터의 커패시턴스)
특히, 연산 증폭기(240) 내부로의 전하 유입이 없고, 부입력단(-)이 접지 레벨을 유지함으로써 아래 수학식 4와 같이 강유전체 커패시터의 전하량(Q1)은 선형 커패시터(C3)에 유입된 전하량(Q2)과 같게 된다.
Q1 = Q2 = C3 × Vout (C3 : 선형 커패시터의 커패시턴스)
따라서, 출력전압(Vout)을 측정하면 선형 커패시터(C3)의 커패시턴스를 알기 때문에 두 값을 곱하면 입력전압(Vin)에 따른 강유전체 커패시터의 전하량(Q1), 즉 강유전체 커패시터의 히스테리시스 특성 곡선을 구할 수 있다.
여기서, 소스 팔로워(250)는 출력전압패드(260)를 통해 출력되는 전압을 디지털 오실로스코프(270)에서 측정할 때 출력 임피던스를 줄여 손실로 인한 오차를 감소시키기 위한 것이다.
마지막으로, 디지털 오실로스코프(270)에서 최종적으로 해당 강유전체 커패시터의 히스테리시스 특성을 측정하는데, 입력전압패드(220)로부터의 입력전압(Vin)을 X축 입력으로 받고 출력전압패드(260)로부터의 출력전압(Vout)을 Y축 입력으로 받아 오실로스코우프 상에서 히스테리시스 곡선을 확인한다.
도 7은 상기 도 6의 강유전체 메모리 장치에서 강유전체 커패시터의 특성 측정 시 신호 다이아그램으로서, 워드라인(WL)은 특성 측정 동안 계속 인에이블되어 있고, 입력전압패드(220)를 통해 삼각파 형태의 입력전압이 인가되면 플레이트 라인(PL) 상에 입력전압(Vin)의 삼각파가 그대로 인가되어 강유전체 메모리 장치가 구동된다. 이때, 센스 증폭기(110)는 감지증폭인에이블신호에 의해 디스에이블됨으로써 감지 증폭 동작없이 비트라인과 데이터버스라인의 전압(즉, 해당 강유전체 커패시터의 특성을 유지하고 있는 전압)이 적분기(240)로 그대로 출력되어 디지털 오실로스코우프(270)에 디스플레이된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 메모리 셀을 구성하는 강유전체 커패시터의 히스테리시스 특성 측정 시 모드선택패드를 통해 입력되는 모드선택신호와 입력전압패드를 통해 입력되는 입력전압에 응답하여 출력전압을 자체 구동하여 디지털 오실로스코우프를 통해 입력전압 대 출력전압의 히스테리시스 관계를 측정함으로써 페일이 발생한 경우 내부 강유전체 커패시터의 히스테리시스 특성을 간단히 측정하여 페일 원인을 분석할 수 있다. 그에 따라, 본 발명은 칩의 불량 분석을 용이하게 하여 소자 개발 기간을 단축할 수 있는 효과가 있다.

Claims (8)

  1. 삭제
  2. 삭제
  3. 다수의 워드라인 및 다수의 정/부비트라인이 서로 교차되어 매트릭스 형태를 이루며, 적어도 하나의 강유전체 커패시터 및 스위칭 소자를 구비하는 다수의 단위 메모리 셀로 어레이되는 강유전체 메모리 어레이를 구비하는 강유전체 메모리 장치에 있어서,
    어드레스 신호, 외부로부터 인가된 모드선택신호 및 입력 전압에 응답하여 각 단위 메모리 셀의 플레이트 라인에 연결된 글로벌플레이트라인을 구동하기 위한 글로벌플레이트 구동수단;
    상기 모드선택신호에 응답하여 선택된 단위 메모리 셀의 상기 정/부비트라인과 연결된 정/부데이터라인버스의 신호를 스위칭하기 위한 스위칭 수단;
    상기 스위칭 수단의 출력을 적분하기 위한 적분 수단; 및
    상기 적분 수단의 출력을 버퍼링하여 출력 전압을 생성하기 위한 소스 팔로워를 구비하며,
    상기 입력 전압과 상기 출력 전압을 토대로 선택된 단위 메모리 셀의 상기 강유전체 커패시터에 대한 히스테리시스 특성을 측정하는 강유전체 메모리 장치.
  4. 제1항에 있어서,
    상기 입력 전압은 상기 소정 크기의 음전압 및 양전압을 교대로 유지하는 삼각파 형태의 전압인 것을 특징으로 하는 강유전체 메모리 장치.
  5. 제1항에 있어서,
    상기 글로벌플레이트구동수단은,
    상기 단위 메모리 셀을 선택하기 위해 외부로부터 입력되는 어드레스를 입력받아 디코딩하기 위한 디코딩 수단;
    상기 디코딩 수단으로부터 출력되는 디코딩 결과 신호에 응답하여 상기 글로벌플레이트라인을 풀업 또는 풀다운 구동하기 위한 풀업 및 풀다운 구동 수단;
    상기 디코딩 수단으로부터 출력되는 디코딩 결과 신호 및 상기 모드선택신호를 입력받아 부정논리곱하기 위한 제1 부정논리곱 수단;
    일측이 상기 모드선택신호를 인가하는 패드에 연결되며, 게이트단으로 상기 제1 부정논리곱 수단의 출력신호를 입력받는 제1 트랜지스터;
    상기 제1 트랜지스터의 타측 및 접지전원단 사이에 연결되며 게이트단으로 상기 제1 부정논리곱 수단의 출력신호를 입력받는 제2 트랜지스터; 및
    상기 입력전압을 인가하는 패드 및 상기 글로벌플레이트라인 사이에 연결되며, 게이트단으로 상기 제1 부정논리곱 수단의 출력신호를 입력받는 제3 트랜지스터를 구비하는 것을 특징으로 하는 강유전체 메모리 장치.
  6. 제5항에 있어서,
    상기 디코딩 수단은 상기 어드레스 중 임의의 해당 두 비트를 양입력으로 받아 부정논리곱하기 위한 제2 부정논리곱 게이트인 것을 특징으로 하는 강유전체 메모리 장치.
  7. 제6항에 있어서,
    상기 풀업 및 풀다운 구동 수단은,
    전원전압단 및 접지전원단 사이에 차례로 직렬연결되며 게이트단으로 상기 제2 부정논리곱 수단의 출력신호를 입력받는 제4 트랜지스터;
    게이트단이 상기 제1 트랜지스터의 일측에 연결되는 제5 트랜지스터; 및
    게이트단으로 상기 제2 부정논리곱 수단의 출력신호를 입력받는 제6 트랜지스터를 구비하는 것을 특징으로 하는 강유전체 메모리 장치.
  8. 제1항에 있어서,
    상기 스위칭 수단은 게이트단으로 상기 모드선택신호 및 반전된 상기 모드선택신호를 각기 입력받으며, 서로의 소스 및 드레인단이 맞물려 연결된 NMOS 트랜지스터 및 PMOS 트랜지스터로 이루어진 것을 특징으로 하는 강유전체 메모리 장치.
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