JPH11133103A - ヒステリシスを有する半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡単且つ短時間にヒステリシス幅を測定する
ことが困難であった。 【解決手段】 第１のセレクタSL1 は測定時に第１のテ
スト信号TEST1 に応じて第２のテスト信号TEST2 を選択
し、トランジスタMP1 は第２のテスト信号TEST2に応じ
て抵抗値を制御し異なる基準電圧を発生する。スイッチ
SWは測定時に第１のテスト信号TEST1 に応じてコンパレ
ータCOMPの出力ノードと入力端を接続し、コンパレータ
COMPをボルテージフォロア回路とする。このボルテージ
フォロア回路は異なる基準電圧を第１、第２の閾値電圧
として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばヒステリシ
スを有するコンパレータやバッファ（以下、ヒステリシ
スコンパレータやヒステリシスバッファと称す）等の半
導体集積回路に係わり、特に、その閾値電圧の測定に関
する。

【０００２】

【従来の技術】例えばカメラ用の半導体集積回路や車載
用の半導体集積回路の例えば電源電圧を監視する回路等
にはヒステリシスコンパレータが使用されている。この
種のヒステリシスコンパレータは２つの異なる閾値電圧
を有している。この２つの閾値電圧の電位差、すなわち
ヒステリシス幅が設計通りに設定されているかどうかを
測定する場合、従来次のようにして行われていた。先
ず、入力電圧を０Ｖから電源電圧Ｖccまでステップ状に
増加させ、この入力電圧に対する出力電圧の変化、すな
わち、ハイレベル又はローレベルからローレベル又はハ
イレベルに変化する時の入力電圧を測定する。この後、
入力電圧を電源電圧Ｖccから０Ｖまでステップ状に減少
させ、この入力電圧に対する出力電圧の変化、すなわち
ローレベル又はハイレベルからハイレベル又はローレベ
ルに変化する時の入力電圧を測定する。このようにして
測定された２つの入力電圧の電位差からヒステリシス幅
が求められる。

【０００３】

【発明が解決しょうとする課題】ところで、ヒステリシ
ス幅が例えば１０ｍＶと狭い回路の場合、このヒステリ
シス幅を測定するには入力電圧のステップ幅を１０ｍＶ
以下に設定しなければならない。このため、測定ポイン
ト数が増加し、測定時間が増大する問題を有している。

【０００４】また、測定のために半導体集積回路の外部
に入力電圧の発生回路等、特別な測定装置を必要とする
ため、測定作業が煩雑なものであった。この発明は、上
記課題を解決するためになされたものであり、その目的
とするところは、簡単且つ短時間にヒステリシス幅を測
定することが可能なヒステリシスを有する半導体集積回
路を提供しようとするものである。

【０００５】

【課題を解決するための手段】この発明のヒステリシス
を有する半導体集積回路は、第１の入力端に第１又は第
２の基準電圧が供給され、第２の入力端に入力電圧が供
給され、これらの電圧を比較するコンパレータと、前記
コンパレータの出力電圧に応じて前記第１又は第２の基
準電圧を発生する基準電圧発生回路と、前記コンパレー
タの前記第２の入力端と出力端の相互間に接続され、測
定時に第１のテスト信号に応じて前記第２の入力端と出
力端とを接続し、前記コンパレータをボルテージフォロ
ア回路に設定するスイッチと、第１の入力端に第２のテ
スト信号が供給され、第２の入力端が前記出力端に接続
され、測定時に前記第１のテスト信号に応じて前記第２
のテスト信号を選択する第１のセレクタと、前記セレク
タの出力端と前記基準電圧発生回路の相互間に接続さ
れ、測定時に前記セレクタから出力される前記第２のテ
スト信号に応じて、前記基準電圧発生回路により発生さ
れる第１又は第２の基準電圧を変える切り換え回路とを
具備し、測定時に前記基準電圧発生回路により発生され
る第１又は第２の基準電圧を前記ボルテージフォロア回
路を介して前記出力端より第１又は第２の閾値電圧とし
て出力する。

【０００６】また、この発明のヒステリシスを有する半
導体集積回路は、入力電圧が供給される第１のインバー
タ回路と、この第１のインバータ回路の出力端に接続さ
れる第２のインバータ回路と、前記第１のインバータ回
路の出力端と一方の電源間に接続され、前記第２のイン
バータ回路の出力電圧に応じて第１のインバータ回路に
第１の閾値電圧又は第２の閾値電圧を設定する設定回路
と、前記第１のインバータ回路の入出力端間に配置さ
れ、測定時に第１のテスト信号に応じて前記入出力端間
を接続するスイッチと、第１の入力端が前記第２のイン
バータ回路の出力端に接続され、第２の入力端に第２の
テスト信号が供給され、出力端が前記設定回路に接続さ
れ、測定時に前記第１のテスト信号に応じて前記第２の
テスト信号を選択するセレクタとを具備し、前記設定回
路は測定時に前記セレクタから供給される前記第２のテ
スト信号に応じて、前記第１のインバータ回路に前記第
１の閾値電圧又は第２の閾値電圧を設定する。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の第１の
実施の形態を示すものであり、この発明をヒステリシス
コンパレータに適用した場合を示している。図１に示す
ヒステリシスコンパレータ１０において、電源電圧Ｖcc
が供給される電源配線１１と接地電位ＧＮＤとされた接
地配線１２の相互間には基準電圧を発生するための抵抗
Ｒ１、Ｒ２、Ｒ３が直列接続されている。コンパレータ
ＣＯＭＰは、ＰＮＰトランジスタＰ１、Ｐ２、ＮＰＮト
ランジスタＮ１、Ｎ２及び定電流源Ｉ１とにより構成さ
れている。前記トランジスタＰ１、Ｐ２の各エミッタは
定電流源Ｉ１を介して電源配線１１に接続されている。
第１の入力端としてのトランジスタＰ１のベースは前記
抵抗Ｒ２とＲ３の接続ノードに接続され、第２の入力端
としてのトランジスタＰ２のベースには入力電圧Ｖinが
供給されている。トランジスタＰ１のコレクタは前記ト
ランジスタＮ１の各コレクタに接続され、トランジスタ
Ｐ２のコレクタは前記トランジスタＮ２のコレクタ及び
トランジスタＮ１、Ｎ２のベースに接続されている。前
記トランジスタＰ１のコレクタはＮＰＮトランジスタＮ
３のベースに接続されている。このトランジスタＮ３の
エミッタは前記接地配線１２に接続され、コレクタは抵
抗Ｒ４を介して前記電源配線１１に接続されている。こ
の抵抗Ｒ４とトランジスタＮ３のコレクタの接続ノード
（以下、出力ノードＮout と称す）から出力電圧Ｖout
が出力される。

【０００８】一方、このヒステリシスコンパレータは、
ヒステリシス幅を測定するための回路を含んでいる。す
なわち、第１のセレクタＳＬ１の第１の入力端Ａには第
２のテスト信号ＴＥＳＴ２が入力され、第２の入力端Ｂ
は前記出力ノードＮout に接続されている。この第１の
セレクタＳＬ１は第１のテスト信号ＴＥＳＴ１に応じて
第１の入力端Ａ、又は第２の入力端Ｂを選択する。この
第１のセレクタＳＬ１の出力端はインバータ回路ＩＶ１
を介してＰチャネルＭＯＳトランジスタ（以下、ＰＭＯ
Ｓと称す）ＭＰ１のゲートに接続されている。このＰＭ
ＯＳＭＰ１のソースは前記電源配線１１に接続され、ド
レインは前記抵抗Ｒ１、Ｒ２の接続ノードに接続されて
いる。このＰＭＯＳＭＰ１は前記第２のテスト信号ＴＥ
ＳＴ２に応じてオン、オフされ、抵抗Ｒ１、Ｒ２、Ｒ３
により生成される基準電圧を変化させる。

【０００９】また、スイッチＳＷは前記トランジスタＰ
２のベースと前記出力ノードＮoutの相互間に接続され
ている。このスイッチＳＷは第１のテスト信号ＴＥＳＴ
１に応じて、測定時にオンとされ、出力ノードＮout と
トランジスタＰ２のベースを接続し、コンパレータＣＯ
ＭＰをボルテージフォロア回路（増幅器）として動作さ
せる。

【００１０】さらに、第２のセレクタＳＬ２の第１の入
力端Ａは、前記トランジスタＰ２のコレクタに接続され
ている。この第２のセレクタＳＬ２の出力端はコンデン
サＣ１を介して前記出力ノードＮout に接続されるとと
もに、第２のセレクタＳＬ２の第２の入力端Ｂに接続さ
れている。この第２のセレクタＳＬ２は前記第１のテス
ト信号ＴＥＳＴ１に応じて第１の入力端Ａ、又は第２の
入力端Ｂを選択する。前記コンデンサＣ１は、測定時に
前記コンパレータＣＯＭＰをボルテージフォロア回路と
して動作させる場合、この回路の位相を調整し発振を防
止する。

【００１１】前記第１、第２のセレクタＳＬ１、ＳＬ
２、及びスイッチＳＷは、例えば周知のアナログスイッ
チにより構成されている。上記構成において、図２を参
照して、先ず、ヒステリシスコンパレータ１０の通常動
作について説明する。この場合、第１のテスト信号ＴＥ
ＳＴ１がローレベルとされる。このため、第１、第２の
セレクタＳＬ１、ＳＬ２はそれぞれ第２の入力端Ｂを選
択し、スイッチＳＷはオフ状態となっている。この状態
において、入力電圧Ｖinを０ＶからＶcc・Ｒ３／（Ｒ２
＋Ｒ３）Ｖまでスイープさせると、この電圧の範囲では
トランジスタＮ３がオフし、出力電圧Ｖout はハイレベ
ルとなる。このため、ＰＭＯＳＭＰ１がオンするため、
トランジスタＰ１のベース電圧はＶcc・Ｒ３／（Ｒ２＋
Ｒ３）Ｖとなる。すなわち、入力電圧ＶinがＶcc・Ｒ３
／（Ｒ２＋Ｒ３）Ｖの時、第１の閾値電圧となる。

【００１２】この後、入力電圧Ｖinをさらに電源電圧Ｖ
ccまでスイープさせると、この電圧範囲ではトランジス
タＮ３がオンするため、出力電圧Ｖout はローレベルと
なる。したがって、ＰＭＯＳＭＰ１がオフするため、ト
ランジスタＰ１のベース電圧は、Ｖcc・Ｒ３／（Ｒ１＋
Ｒ２＋Ｒ３）Ｖとなる。入力電圧Ｖinが電源電圧Ｖccか
らＶcc・Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）Ｖまでの範囲で
は、トランジスタＮ３がオンし、出力電圧Ｖout がロー
レベルとなるためＰＭＯＳＭＰ１はオフする。したがっ
て、トランジスタＰ１のベース電圧はＶcc・Ｒ３／（Ｒ
１＋Ｒ２＋Ｒ３）Ｖとなる。すなわち、入力電圧Ｖinが
Ｖcc・Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）Ｖの時、第２の閾値
電圧となる。

【００１３】この電圧から、さらに、０Ｖまで入力電圧
Ｖinをスイープさせる。この電圧範囲では、トランジス
タＮ３がオフし、出力電圧Ｖout はハイレベルとなる。
したがって、ＰＭＯＳＭＰ１がオンするため、トランジ
スタＰ１のベース電圧はＶcc・Ｒ３／（Ｒ２＋Ｒ３）Ｖ
となる。なお、ここでは、理想コンパレータを想定して
いる。

【００１４】一方、測定時は、第１のテスト信号ＴＥＳ
Ｔ１がハイレベルとされ、第１、第２のセレクタＳＬ
１、ＳＬ２は第１の入力端Ａを選択し、スイッチＳＷは
オン状態となる。このため、コンパレータＣＯＭＰには
スイッチＳＷにより出力ノードＮout とトランジスタＰ
２のベースを接続する負帰還回路が構成され、コンパレ
ータＣＯＭＰはボルテージフォロア回路となる。この状
態において、第２のテスト信号ＴＥＳＴ２がローレベル
とされた場合、ＰＭＯＳＭＰ１はオフとなる。このた
め、抵抗Ｒ１、Ｒ２、Ｒ３により、基準電圧Ｖcc・Ｒ３
／（Ｒ１＋Ｒ２＋Ｒ３）が発生され、この基準電圧がト
ランジスタＰ１のベースに供給される。コンパレータＣ
ＯＭＰは、ボルテージフォロア回路となっているため、
トランジスタＰ１のベース電圧とトランジスタＰ２のベ
ース電圧、すなわち出力ノードＮoutの電圧が等しくな
り、この出力ノードＮout から電圧Ｖcc・Ｒ３／（Ｒ１
＋Ｒ２＋Ｒ３）が出力される。

【００１５】また、第２のテスト信号ＴＥＳＴ２がハイ
レベルとされた場合、ＰＭＯＳＭＰ１はオンとなる。こ
のため、抵抗Ｒ２、Ｒ３により、基準電圧Ｖcc・Ｒ３／
（Ｒ２＋Ｒ３）が発生され、この基準電圧がトランジス
タＰ１のベースに供給される。トランジスタＰ１のベー
ス電圧と出力ノードＮout の電圧が等しくなり、この出
力ノードＮout から電圧Ｖcc・Ｒ３／（Ｒ２＋Ｒ３）が
出力される。

【００１６】上記第２のテスト信号ＴＥＳＴ２をローレ
ベル又はハイレベルに設定した場合における出力ノード
の電圧を測定し、これら測定した２つの電圧の電位差よ
り、ヒステリシス幅を求めることができる。

【００１７】上記第１の実施の形態によれば、ヒステリ
シスコンパレータにＰＭＯＳＭＰ１、第１、第２のセレ
クタＳＬ１、ＳＬ２、スイッチＳＷ、これらを制御する
第１、第２のテスト信号ＴＥＳＴ１、ＴＥＳＴ２を設
け、測定時に第１、第２のセレクタＳＬ１、ＳＬ２、ス
イッチＳＷによりコンパレータＣＯＭＰをボルテージフ
ォロア回路に設定するとともに、ＰＭＯＳＭＰ１により
抵抗Ｒ１、Ｒ２、Ｒ３により発生される基準電圧を変え
るようにしている。このため、従来のように、測定のた
めに複数のステップ電圧からなる入力電圧を発生する必
要がなく、しかも、第２のテスト信号ＴＥＳＴ２を切り
換えるだけで、２つの閾値電圧を高速に測定できるた
め、測定時間を短縮できる。

【００１８】また、第１、第２のセレクタＳＬ１、ＳＬ
２、スイッチＳＷは簡単な構成のアナログスイッチによ
り構成できるため、チップ面積の増大を抑えることがで
きる。

【００１９】さらに、スイッチＳＷにより出力ノードと
入力電圧Ｖinが供給されるノードとをショートしてい
る。このため、入力電圧Ｖinが供給されるノードから測
定を行うことが可能である。すなわち、一般に、コンパ
レータの出力端は半導体集積回路のピンに接続されてい
ず、コンパレータの出力信号を直接外部に取り出すこと
が困難な場合が多いが、入力電圧Ｖinが供給されるノー
ドはピンに接続されている。このため、この実施の形態
の構成とすることにより、入力電圧Ｖinが供給されるノ
ードから測定が可能となる。

【００２０】なお、図１は、Ｂｉ−ＣＭＯＳ回路により
構成したが、これに限定されるものではなく、全てのト
ランジスタをバイポーラトランジスタにより構成した
り、全てのトランジスタをバイポーラトランジスタによ
り構成することも可能である。

【００２１】図３は、この発明の第２の実施の形態を示
すものであり、この発明をヒステリシスバッファに適用
した場合を示している。図３において、図１と同一部分
には同一符号を付す。

【００２２】図３に示すヒステリシスバッファ３０にお
いて、第１のインバータ回路ＩＶ１１は、ＰＭＯＳＭＰ
１１、及びＮチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳと称す）ＭＮ１１により構成されている。これらＰ
ＭＯＳＭＰ１１及びＮＭＯＳＭＮ１１のゲートは互いに
接続され、これらゲートには入力電圧Ｖinが供給され
る。前記ＰＭＯＳＭＰ１１のソース及び基板は前記電源
配線１１に接続され、ドレインは前記ＮＭＯＳＭＮ１１
のドレインに接続されている。このＮＭＯＳＭＮ１１の
ソース及び基板は前記接地配線ＧＮＤに接続されてい
る。

【００２３】第１のインバータ回路ＩＶ１１の出力端と
してのＰＭＯＳＭＰ１１及びＮＭＯＳＭＮ１１のドレイ
ンは第２、第３のインバータ回路ＩＶ１２、ＩＶ１３を
構成するＰＭＯＳＭＰ１２、ＭＰ１３、ＮＭＯＳＭＮ１
２、ＭＮ１３のゲートに接続されている。前記ＰＭＯＳ
ＭＰ１２のソース及び基板は前記電源配線１１に接続さ
れ、ドレインは前記ＮＭＯＳＭＮ１２のドレインに接続
されている。このＮＭＯＳＭＮ１２のソース及び基板は
前記接地配線１２に接続されている。前記ＰＭＯＳＭＰ
１３のソース及び基板は前記電源配線１１に接続され、
ドレインは前記ＮＭＯＳＭＮ１３のドレインに接続され
ている。このＮＭＯＳＭＮ１３のソース及び基板は前記
接地配線１２に接続されている。ＰＭＯＳＭＰ１１及び
ＮＭＯＳＭＮ１１のドレインから第１の出力電圧Ｖout1
が出力され、ＰＭＯＳＭＰ１３及びＮＭＯＳＭＮ１３の
ドレインから第２の出力電圧Ｖout2が出力される。

【００２４】前記ＰＭＯＳＭＰ１１及びＮＭＯＳＭＮ１
１のドレインと接地配線１２の相互間にはヒステリシス
を設定するためのＮＭＯＳＭＮ１４、ＭＮ１５が直列接
続されている。すなわち、ＮＭＯＳＭＮ１４のドレイン
はＰＭＯＳＭＰ１１及びＮＭＯＳＭＮ１１のドレインに
接続され、ゲートは電源配線１１に接続され、基板は接
地配線１２に接続されている。ＮＭＯＳＭＮ１４のソー
スはＮＭＯＳＭＮ１５のドレインに接続され、このＮＭ
ＯＳＭＮ１５のソース及び基板は接地配線１２に接続さ
れている。前記ＮＭＯＳＭＮ１４、ＭＮ１５はヒステリ
シス幅を設定するための抵抗として作用する。

【００２５】一方、このヒステリシスバッファ３０は、
ヒステリシス幅を測定するための回路を含んでいる。す
なわち、スイッチＳＷ１は前記第１のインバータ回路Ｉ
Ｖ１の入出力端間に接続されている。このスイッチＳＷ
１は第１のテスト信号ＴＥＳＴ１に応じてオン、オフす
る。また、セレクタＳＬ３の第１の入力端Ａは前記第２
のインバータ回路ＩＶ１２の出力端を構成するＰＭＯＳ
ＭＰ１２、ＮＭＯＳＭＮ１２のドレインに接続され、第
２の入力端Ｂには第２のテスト信号ＴＥＳＴ２が供給さ
れている。このセレクタＳＬ３は前記第１のテスト信号
ＴＥＳＴ１に応じて、第１、第２の入力端を選択する。

【００２６】次に、図４を参照して図３に示すヒステリ
シスバッファ３０の通常動作について説明する。この場
合、第１のテスト信号ＴＥＳＴ１はローレベルとされ
る。このため、スイッチＳＷ１はオフし、セレクタＳＬ
３は第１の入力端Ａを選択する。この状態において、入
力電圧Ｖinが０Ｖから第１のインバータ回路ＩＶ１の出
力電圧が反転する第１の閾値電圧Ｖth1 までの範囲で
は、ＰＭＯＳＭＰ１１、ＮＭＯＳＭＮ１２、ＭＮ１３が
オン、ＮＭＯＳＭＮ１５がオフである。また、ＮＭＯＳ
ＭＮ１４は常時オンである。このため、第１の出力電圧
Ｖout1はハイレベル、この反転信号としての第２の出力
電圧Ｖout2はローレベルとなる。ＮＭＯＳＭＮ１５がオ
フであるため、ヒステリシスバッファ３０の第１の閾値
電圧Ｖth1 は次のようになる。

【００２７】 Ｖth1 ＝Ｖcc・ＲＮ１１／（ＲＰ１１＋ＲＮ１１） ここで、ＲＮ１１は、ＮＭＯＳＭＮ１１のオン抵抗、Ｒ
Ｐ１１はＰＭＯＳＭＰ１１のオン抵抗である。

【００２８】入力電圧Ｖinが第１の閾値電圧Ｖth1 より
高くなると、第１のインバータ回路ＩＶ１が反転する。
第１の閾値電圧Ｖth1 と電源電圧Ｖccの間の範囲では、
ＮＭＯＳＭＮ１１、ＰＭＯＳＭＰ１２、ＭＰ１３がオン
するため、第１の出力電圧Ｖout1はローレベル、第２の
出力電圧Ｖout2はハイレベルとなる。ＰＭＯＳＭＰ１２
のオンに伴い、ＮＭＯＳＭＮ１５もオンする。このた
め、ヒステリシスバッファ３０の閾値電圧は、次式で示
す第２の閾値電圧Ｖth2 となる。

【００２９】Ｖth2 ＝Ｖcc・ＲＮ１１・（ＲＰ１４＋Ｒ
Ｎ１５）／（ＲＰ１１・（ＲＮ１１＋ＲＮ１４＋ＲＮ１
５）＋ＲＮ１１・（ＲＰ１４＋ＲＮ１５）） ここで、ＲＮ１１、ＲＮ１４、ＲＮ１５は、それぞれＮ
ＭＯＳＭＮ１１、ＭＮ１４、ＭＮ１５のオン抵抗、ＲＰ
１１はＰＭＯＳＭＰ１１のオン抵抗である。

【００３０】入力電圧Ｖinが電源電圧Ｖccから第２の閾
値電圧Ｖth2 の範囲では、ＮＭＯＳＭＮ１１、ＰＭＯＳ
ＭＰ１２、ＭＰ１３がオンであり、第１の出力電圧Ｖou
t1はローレベル、第２の出力電圧Ｖout2はハイレベルの
ままである。

【００３１】入力電圧Ｖinが第２の閾値電圧Ｖth2 と０
Ｖの範囲では、ＰＭＯＳＭＰ１１、ＮＭＯＳＭＮ１２、
ＭＮ１３がオン、ＮＭＯＳＭＮ１５がオフとなる。この
ため、第１の出力電圧Ｖout1はハイレベル、第２の出力
電圧Ｖout2はローレベルとなる。ＮＭＯＳＭＮ１５がオ
フとなるため、ヒステリシスバッファ３０の閾値電圧
は、第１の閾値電圧Ｖth1 となる。

【００３２】一方、測定時は、第１のテスト信号ＴＥＳ
Ｔ１がハイレベルとされ、スイッチＳＷがオンとなり、
セレクタＳＬ３は第２の入力端Ｂを選択する。スイッチ
ＳＷがオンすることにより、第１のインバータ回路ＩＶ
１に負帰還がかかり、第１のインバータ回路ＩＶ１は回
路閾値電圧を出力する。この状態において、第２のテス
ト信号ＴＥＳＴ２をローレベルとすると、ＮＭＯＳＭＮ
１５がオフとなる。このため、第１の出力電圧Ｖout1
は、第１の閾値電圧Ｖth1 となる。

【００３３】また、第２のテスト信号ＴＥＳＴ２をハイ
レベルとすると、ＮＭＯＳＭＮ１５がオンとなる。この
ため、第１の出力電圧Ｖout1は、第２の閾値電圧Ｖth2
となる。これら第１、第２の閾値電圧Ｖth1 、Ｖth2 の
電位差からヒステリシス幅を求めることができる。

【００３４】上記第２の実施の形態によれば、ヒステリ
シスバッファにセレクタＳＬ３、スイッチＳＷ１、これ
らを制御する第１、第２のテスト信号ＴＥＳＴ１、ＴＥ
ＳＴ２を設け、測定時にスイッチＳＷ１により第１のイ
ンバータ回路ＩＶ１１に負帰還をかけて回路閾値を設定
し、セレクタＳＬ３によりＮＭＯＳＭＮ１４、ＭＮ１５
からなる直列回路の抵抗を変え、第１、第２の閾値電圧
Ｖth1 、Ｖth2 を設定している。このため、従来のよう
に、測定のために複数のステップ電圧からなる入力電圧
を発生する必要がなく、しかも、第２のテスト信号ＴＥ
ＳＴ２を切り換えるだけで、２つの閾値電圧を高速に測
定できるため、測定時間を短縮できる。

【００３５】また、スイッチＳＷ１、セレクタＳＬ３は
簡単な構成のアナログスイッチにより構成されているた
め、チップ面積の増大を防止できる。その他、この発明
の要旨を変えない範囲で種々変形実施可能なことは勿論
である。

【００３６】

【発明の効果】以上、詳述したようにこの発明によれ
ば、簡単且つ短時間にヒステリシス幅を測定することが
可能なヒステリシスを有する半導体集積回路を提供でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路図。

【図２】図１の動作を説明するために示す波形図。

【図３】本発明の第２の実施の形態を示す回路図。

【図４】図３の動作を説明するために示す波形図。

【符号の説明】

１０…ヒステリシスコンパレータ、 ３０…ヒステリシスバッファ、 Ｒ１、Ｒ２、Ｒ３…抵抗、 ＣＯＭＰ…コンパレータ、 ＭＰ１、ＭＰ１１〜ＭＰ１３…ＰチャネルＭＯＳトラン
ジスタ、 ＭＮ１１〜ＭＮ１５…ＮチャネルＭＯＳトランジスタ、 Ｐ１、Ｐ２…ＰＮＰトランジスタ、 Ｎ１〜Ｎ３…ＮＰＮトランジスタ、 ＳＬ１、ＳＬ２…第１、第２のセレクタ、 ＳＬ３…セレクタ、 ＳＷ、ＳＷ１…スイッチ、 ＩＶ１１〜ＩＶ１３…第１乃至第３のインバータ回路、 ＴＥＳＴ１、ＴＥＳＴ２…第１、第２のテスト信号。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の入力端に第１又は第２の基準電圧
   が供給され、第２の入力端に入力電圧が供給され、これ
   らの電圧を比較するコンパレータと、 前記コンパレータの出力電圧に応じて前記第１又は第２
   の基準電圧を発生する基準電圧発生回路と、 前記コンパレータの前記第２の入力端と出力端の相互間
   に接続され、測定時に第１のテスト信号に応じて前記第
   ２の入力端と出力端とを接続し、前記コンパレータをボ
   ルテージフォロア回路に設定するスイッチと、 第１の入力端に第２のテスト信号が供給され、第２の入
   力端が前記出力端に接続され、測定時に前記第１のテス
   ト信号に応じて前記第２のテスト信号を選択する第１の
   セレクタと、 前記セレクタの出力端と前記基準電圧発生回路の相互間
   に接続され、測定時に前記セレクタから出力される前記
   第２のテスト信号に応じて、前記基準電圧発生回路によ
   り発生される第１又は第２の基準電圧を変える切り換え
   回路とを具備し、 測定時に前記基準電圧発生回路により発生される第１又
   は第２の基準電圧を前記ボルテージフォロア回路を介し
   て前記出力端より第１又は第２の閾値電圧として出力す
   ることを特徴とするヒステリシスを有する半導体集積回
   路。
2. 【請求項２】 前記ボルテージフォロア回路の発振を防
   止するコンデンサと、 前記第２のテスト信号に応じて前記コンパレータの電流
   通路と前記出力端の相互間に前記コンデンサを接続する
   第２のセレクタとを具備することを特徴とする請求項１
   記載のヒステリシスを有する半導体集積回路。
3. 【請求項３】 前記基準電圧発生回路は抵抗回路からな
   り、前記切り換え回路は前記抵抗回路の一部に並列接続
   されたトランジスタからなることを特徴とする請求項１
   記載のヒステリシスを有する半導体集積回路。
4. 【請求項４】 入力電圧が供給される第１のインバータ
   回路と、 この第１のインバータ回路の出力端に接続される第２の
   インバータ回路と、 前記第１のインバータ回路の出力端と一方の電源間に接
   続され、前記第２のインバータ回路の出力電圧に応じて
   第１のインバータ回路に第１の閾値電圧又は第２の閾値
   電圧を設定する設定回路と、 前記第１のインバータ回路の入出力端間に配置され、測
   定時に第１のテスト信号に応じて前記入出力端間を接続
   するスイッチと、 第１の入力端が前記第２のインバータ回路の出力端に接
   続され、第２の入力端に第２のテスト信号が供給され、
   出力端が前記設定回路に接続され、測定時に前記第１の
   テスト信号に応じて前記第２のテスト信号を選択するセ
   レクタとを具備し、 前記設定回路は測定時に前記セレクタから供給される前
   記第２のテスト信号に応じて、前記第１のインバータ回
   路に前記第１の閾値電圧又は第２の閾値電圧を設定する
   ことを特徴とするヒステリシスを有する半導体集積回
   路。
5. 【請求項５】 前記設定回路は、前記第１のインバータ
   回路の出力端と接地間に接続された複数のトランジスタ
   からなり、前記セレクタの出力端はこれらトランジスタ
   のうちの１つのゲートに接続されることを特徴とする請
   求項４記載のヒステリシスを有する半導体集積回路。