JP2011061337A - ヒステリシスコンパレータ - Google Patents

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Abstract

【課題】簡単な回路構成で、広範囲で高精度かつ低いヒステリシス特性を持たせることができるヒステリシスコンパレータを提供する。
【解決手段】ヒステリシスコンパレータ1において、差動対30の一方に定電流源2の負荷抵抗22と比精度が保たれている抵抗23が設けられているコンパレータ回路3、4の出力をRSラッチ5のリセット、セット入力とし、入力信号Vina、Vinbをコンパレータ回路3、4へ入力する際は互いに逆になるように入力する。
【選択図】図1

Description

本発明はヒステリシス特性を持ったコンパレータ回路であるヒステリシスコンパレータに関する。
ブラシレスDCモータの制御には、モータ位置情報をホール素子から読み取り、モータの現在の位置によって、モータ駆動用信号を制御する必要がある。このときモータの位置をプリドライバに伝達するため、ホール信号と呼ばれる正弦波の差動信号をヒステリシスコンパレータで受けている。
ホール信号はコモンモードノイズが乗りやすいため、ノイズ除去のために定格30mV程度の低ヒステリシスを付けたコンパレータが望まれていた。しかしながら、電源電圧の揺れ、プロセスのバラつき等、性能悪化を招く悪条件の中、30mVという低いヒステリシスを達成することは難しいという問題があった。
従来は、例えば特許文献1に記載されたヒステリシスコンパレータ回路が提案されている。特許文献1に記載されたヒステリシスコンパレータ回路は、広範囲に渡り高精度なヒステリシスの調整を行う目的で、出力段のコンパレータ出力信号に基づいて差動対の各電位差が変化するスイッチ機能を有し、差動対を構成する各回路に対して直列又は並列に接続された抵抗を設け、抵抗を差動対の各回路に対して並列又は直列に接続してコンパレータ出力信号に基づいて制御している。
しかしながら、特許文献1に記載されたヒステリシスコンパレータ回路は、低ヒステリシス特性を持たせたい場合、ヒステリシス特性に大きく依存する差動対の抵抗による電位差のバラつきについて考慮されておらず、また、スイッチ自身の抵抗成分がヒステリシス特性に影響し、目標の特性を持たせることができないという問題があった。
さらに、出力信号をスイッチの切り替え信号としているため、フィードバックの際に配線遅延等で信号が遅れる場合、コンパレータ出力に異常をきたす可能性があるという問題もある。
本発明はかかる問題を解決することを目的としている。
即ち、本発明は、簡単な回路構成で、広範囲で高精度かつ低いヒステリシス特性を持たせることができるヒステリシスコンパレータを提供することを目的としている。
負荷抵抗を持つ定電流源と、前記定電流源から所定の電流が供給される差動対および前記差動対の一方側に前記負荷抵抗に対して比精度を持った抵抗が設けられ、前記差動対の一方に入力される入力信号と前記差動対の他方に入力される入力信号とを比較し比較結果を出力するコンパレータ回路と、が設けられたヒステリシスコンパレータであって、前記コンパレータ回路が、第一のコンパレータ回路と、第二のコンパレータ回路の、2つ設けられ、前記第一のコンパレータ回路の前記差動対の一方および前記第二のコンパレータ回路の前記差動対の他方には第一の入力信号が入力されているとともに、第一のコンパレータ回路の前記差動対の他方および前記第二のコンパレータ回路の前記差動対の一方には第二の入力信号が入力され、そして、前記第一のコンパレータ回路および前記第二のコンパレータ回路の出力信号によって自身の出力信号が反転する出力回路が設けられていることを特徴とするヒステリシスコンパレータである。
請求項2に記載された発明は、請求項1に記載の発明において、前記負荷抵抗に対して比精度を持った抵抗が、可変抵抗で構成されていることを特徴とする。
請求項1に記載の発明によれば、第一のコンパレータ回路の差動対の一方および第二のコンパレータ回路の差動対の他方には第一の入力信号が入力されているとともに、第一のコンパレータ回路の差動対の他方および第二のコンパレータ回路の差動対の一方には第二の入力信号が入力され、第一のコンパレータ回路および第二のコンパレータ回路の出力が出力回路に入力されており、第一、第二のコンパレータ回路が、定電流源から所定の電流が供給される差動対およびその差動対の一方側に負荷抵抗に対して比精度を持った抵抗が設けられているので、第一、第二のコンパレータ回路の電流を生成する定電流源の負荷抵抗と差動対の抵抗の比精度を保つことにより、ヒステリシス特性に大きく関わる差動対の抵抗による電圧降下の精度を維持することが出来、また、第一、第二のコンパレータ回路の入力を互いに逆に接続し、第一、第二のコンパレータ回路で入力電位差がヒステリシス幅となる時に論理反転する出力信号を生成して、それらの信号を出力回路で受けることで、スイッチならびにフィードバックを用いることなく、簡単な回路構成で広範囲かつ高精度なヒステリシスを持つコンパレータを実現することができる。
請求項2に記載の発明によれば、負荷抵抗に対して比精度を持った抵抗が、可変抵抗で構成されているので、外部より抵抗が設定可能となり、ヒステリシスを時間的に変化させることができ、その上、広範囲かつ高精度なヒステリシスを持つコンパレータを実現することができる。
本発明の一実施形態にかかるヒステリシスコンパレータの回路図である。 図1に示したコンパレータ回路の回路図である。 図1に示したヒステリシスコンパレータのタイミングチャートである。 本発明の他の実施形態にかかるコンパレータ回路の回路図である。
以下、本発明の一実施形態を、図1乃至図3を参照して説明する。図1は、本発明の一実施形態にかかるヒステリシスコンパレータの回路図である。図2は、図1に示したコンパレータの回路図である。図3は、図1に示したヒステリシスコンパレータのタイミングチャートである。
図1に示したヒステリシスコンパレータ1は、定電流源2と、第一のコンパレータ回路としてのコンパレータ回路3と、第二のコンパレータ回路としてのコンパレータ回路4と、出力回路としてのRSラッチ5と、を備えている。
電流源2は、図2に示したように、pMOSトランジスタ11と、nMOSトランジスタ12と、負荷抵抗としての抵抗22と、電源20と、アンプ21と、を備えている。
pMOSトランジスタ11は、ソースが電源に接続され、ドレインとゲートがnMOSトランジスタ12のソースに接続されている。nMOSトランジスタ12は、ソースがpMOSトランジスタ11のドレインとゲートに接続され、ドレインが抵抗22の一端とアンプ21のマイナス端子に接続され、ゲートがアンプ21の出力と接続されている。
抵抗22は、一端がnMOSトランジスタ12のドレインとアンプ21のマイナス端子に接続され、他端が接地されている。電源20は、定電流源2の電源電圧(基準電圧)を供給する。アンプ21は、プラス端子に電源20が接続され、マイナス端子にnMOSトランジスタ12のドレインと抵抗22の一端が接続され、出力がnMOSトランジスタ12のゲートと接続されている。
コンパレータ回路3は、図2に示したように、pMOSトランジスタ13、14、15、18と、nMOSトランジスタ16、17、19と、負荷抵抗に対して比精度を持った抵抗としての抵抗23と、を備えている。
pMOSトランジスタ13は、ソースが電源に接続され、ドレインが抵抗23の一端とpMOSトランジスタ15のソースに接続され、ゲートがpMOSトランジスタ11のドレインとゲート、即ちnMOSトランジスタ12のソースに接続されている。
pMOSトランジスタ14は、ソースが抵抗23の他端に接続され、ドレインがnMOSトランジスタ16のソース及びゲートとnMOSトランジスタ17のゲートに接続され、ゲートが入力端子Vinp(+端子)に接続されている。pMOSトランジスタ15は、ソースが抵抗23の一端及びpMOSトランジスタ13のドレインに接続され、ドレインがnMOSトランジスタ17のソースとnMOSトランジスタ19のゲートに接続され、ゲートが入力端子Vinm(−端子)に接続されている。そして、pMOSトランジスタ14、15で差動対30を構成している。即ち、本実施形態ではpMOSトランジスタ14が差動対30の一方となり、pMOSトランジスタ15が差動対30の他方となっている。
pMOSトランジスタ18は、ソースが電源に接続され、ドレインが出力端子VoutとnMOSトランジスタ19のソースに接続され、ゲートがpMOSトランジスタ11のドレインとゲート、即ちnMOSトランジスタ12のソースに接続されている。
nMOSトランジスタ16は、ソースとゲートがpMOSトランジスタ14のドレインとnMOSトランジスタ17のゲートに接続され、ドレインが接地されている。nMOSトランジスタ17は、ソースがpMOSトランジスタ15のドレインとnMOSトランジスタ19のゲートに接続され、ドレインが接地され、ゲートがpMOSトランジスタ14のドレイン及びnMOSトランジスタ16のソースとゲートに接続されている。
nMOSトランジスタ19は、ソースが出力端子VoutとpMOSトランジスタ18のドレインに接続され、ドレインが接地され、ゲートがpMOSトランジスタ15のドレインとnMOSトランジスタ17のソースに接続されている。
また、コンパレータ回路4は、コンパレータ回路3と同様の構成である。
そして、ヒステリシスコンパレータ1の入力信号Vinaは、コンパレータ回路3のVinpとコンパレータ回路4のVinmに入力され、ヒステリシスコンパレータ1の入力信号Vinbは、コンパレータ回路3のVinmとコンパレータ回路4のVinpに入力され、コンパレータ回路3の出力VoutrはRSラッチ5のR入力に接続され、コンパレータ回路4の出力VoutsはRSラッチ5のS入力に接続され、RSラッチ5の出力がヒステリシスコンパレータ1の出力Voutqとなる。
上述した構成のコンパレータ回路3、4における差動対30を構成するpMOSトランジスタ14、15のソース電位において、pMOSトランジスタ14側の抵抗23により、pMOSトランジスタ14とpMOSトランジスタ15のソース電位に差が生じることで、pMOSトランジスタ14のゲートに接続された入力端子Vinpに入力される信号に対して抵抗23による電圧降下分のヒステリシス電位を持たせることができる。
例えば、抵抗23による電圧降下が100mVであった場合、pMOSトランジスタ14、15の両方のゲート信号の関係がVinp−Vinm=100mV、即ち、Vinp=Vinm+100mV、若しくは、Vinm=Vinp−100mVとなった場合、コンパレータ回路3、4の出力論理が反転する。
また、定電流源2の負荷抵抗22とコンパレータ回路3、4の抵抗23との比精度を保つことによりコンパレータ回路3、4に供給される電流が変位しても差動対30の抵抗23による電位差、すなわちpMOSトランジスタ13のドレインとpMOSトランジスタ14のソース間の電位差の変化が抑えられる。
次に、抵抗の比精度がヒステリシス特性に影響する理由を説明する。まず、抵抗23に流れる電流をIcomp、抵抗23の抵抗値をR1とすると、抵抗23による電圧降下Voは次の(1)式で表される。
Vo=R1×Icomp…(1)
また、抵抗22の抵抗値をR2、抵抗比をR1:R2=β:αとすると、抵抗22の抵抗値R2は次の(2)式で表される。
R2=(α×R1)/β…(2)
さらに、定電流源2の電圧をVref、定電流源2の電流をIrefとすると、定電流源2の電流Irefは(2)式より次の(3)式で表される。
Iref=(Vref×β)/(α×R1)…(3)
ここで、pMOSトランジスタ11、13のサイズ比を1:2αとすると、Iref:Icomp=1:αとなるので、定電流源2の電流Irefは次の(4)で表される。
Icomp=α×Iref…(4)
よって、(4)式に(3)式を代入すると、抵抗23に流れる電流Icompは次の(5)式で表される。
Icomp=α×(Vref×β)/(α×R1)=(Vref×β)/R1…(5)
(5)式を(1)式に代入すると、抵抗23による電圧降下Voは次の(6)式で表すことができる。
Vo=R1×[(Vref×β)/R1]=Vref×β…(6)
従って、(6)式よりヒステリシスは定電流源2の電圧Vrefと抵抗比のβで表される。
また、ヒステリシス自身はVrefを一定として考えるとβのみに依存する。よって、抵抗比の比精度を保てばヒステリシス特性が維持され、βの大きさは自由に変えることができるため、広い範囲のヒステリシス特性を実現することが出来る。そして、そのためには抵抗を同じ箇所にレイアウトし、コモンセントロイド配置することでばらつきを平均化すれば良い。
次に、ヒステリシスコンパレータ1の動作を図3に示したタイミングチャートを参照して説明する。図3のタイミングチャートは、説明を分かり易くするために入力信号VinaとVinbはそれぞれ正弦波であり、互いに正負対称としている。
第一の入力信号としての入力信号Vinaと、第二の入力信号としてのVinbがコンパレータ回路3、4に入力されると上述したように、入力信号Vina、Vinbの差がヒステリシス幅Vhysになった時に出力論理が反転する。そのため、二つのコンパレータ回路3、4の入力電位差が一方はVina−Vinb=Vhys、もう一方はVinb−Vina=Vhysになった時に出力論理が反転する。
ここで、ヒステリシスコンパレータ1の出力として所望する信号は一般的なヒステリシスコンパレータの出力同様、ゼロクロス後にヒステリシスが付く信号である。従って、コンパレータ回路3、4の出力をそれぞれRSラッチ5のリセット(R)、セット(S)入力とすることで、RSラッチ5の出力から所望する信号を得ることができる。即ち、RSラッチ5は、コンパレータ回路3、4によって出力信号を反転している。
本実施形態によれば、差動対30の一方に定電流源2の負荷抵抗22と比精度が保たれている抵抗23が設けられているコンパレータ回路3、4の出力をRSラッチ5のリセット、セット入力とし、入力信号Vina、Vinbをコンパレータ回路3、4へ入力する際は互いに逆になるように入力しているので、コンパレータ回路3、4の電流を生成する定電流源の抵抗22と差動対30の抵抗23の比精度を保つことにより、ヒステリシス特性に大きく関わる差動対30の抵抗23による電圧降下の精度を維持することが出来、また、コンパレータ回路3、4の入力を+端子側と−端子側を入れ替えて互いに逆になるよう接続し、コンパレータ回路3、4の入力電位差がヒステリシス幅となる時に論理反転する出力を生成して、それらの信号をRSラッチ5で受けることで、スイッチならびにフィードバックを用いることなく、簡単な回路構成で広範囲かつ高精度なヒステリシスを持つコンパレータを実現することができる。
なお、上述した実施形態では、抵抗23は固定抵抗としていたが、図4に示したように可変抵抗23´とすることで、外部より抵抗値が設定可能となり、ヒステリシスを時間的に変化させることができ、その上、広範囲かつ高精度なヒステリシスを持つコンパレータを実現することができる。
また、上述した実施形態では、出力回路としてRSラッチ5を用いていたが、それに限らず、RSラッチ5と同等の機能を持った回路、即ちコンパレータ回路3、4によって出力を反転する回路であればよい。
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
1 ヒステリシスコンパレータ
2 定電流源
3 コンパレータ回路(第一のコンパレータ回路)
4 コンパレータ回路(第二のコンパレータ回路)
5 RSラッチ(出力回路)
14 pMOSトランジスタ(差動対の一方)
15 pMOSトランジスタ(差動対の他方)
22 抵抗(負荷抵抗)
23 抵抗(負荷抵抗に対して比精度を持った抵抗)
30 差動対
Vina 入力信号(第一の入力信号)
Vinb 入力信号(第二の入力信号)
特許4058334号公報

Claims (2)

  1. 負荷抵抗を持つ定電流源と、前記定電流源から所定の電流が供給される差動対および前記差動対の一方側に前記負荷抵抗に対して比精度を持った抵抗が設けられ、前記差動対の一方に入力される入力信号と前記差動対の他方に入力される入力信号とを比較し比較結果を出力するコンパレータ回路と、が設けられたヒステリシスコンパレータであって、
    前記コンパレータ回路が、第一のコンパレータ回路と、第二のコンパレータ回路の、2つ設けられ、
    前記第一のコンパレータ回路の前記差動対の一方および前記第二のコンパレータ回路の前記差動対の他方には第一の入力信号が入力されているとともに、第一のコンパレータ回路の前記差動対の他方および前記第二のコンパレータ回路の前記差動対の一方には第二の入力信号が入力され、そして、
    前記第一のコンパレータ回路および前記第二のコンパレータ回路の出力信号によって自身の出力信号が反転する出力回路が設けられている
    ことを特徴とするヒステリシスコンパレータ。
  2. 前記負荷抵抗に対して比精度を持った抵抗が、可変抵抗で構成されていることを特徴とする請求項1記載のヒステリシスコンパレータ。
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