WO2021200416A1 - コンパレータ及びアナログ－デジタル変換器 - Google Patents

コンパレータ及びアナログ－デジタル変換器 Download PDF

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comparator
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雄貴 八木下
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ソニーセミコンダクタソリューションズ株式会社
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    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage

Definitions

  • the present disclosure relates to comparators and analog-to-digital converters.
  • a sequential comparison analog-to-digital converter (hereinafter, sequential comparison ADC) equipped with a sampling switch, a comparator to which two differential input signal pairs are input, and a digital-analog converter (hereinafter, DAC) is known.
  • sequential comparison ADC sequential comparison analog-to-digital converter
  • DAC digital-analog converter
  • This type of comparator holds a signal corresponding to the difference signal of one differential input signal pair and the difference signal of the other differential input signal pair.
  • the DAC is controlled by the signal held by the comparator, and two differential input signal pairs are generated based on the output signal of the DAC.
  • kickback current the current (hereinafter referred to as kickback current) is applied to the gate of the transistor to which the differential input signal pair is input due to the influence of the change. )
  • kickback current the current applied to the gate of the transistor to which the differential input signal pair is input due to the influence of the change.
  • the signal level of the difference signal may fluctuate. If the signal level of the difference signal fluctuates, the output signal of the comparator will shift, and the ADC will not operate normally.
  • the present disclosure provides a comparator and an analog-to-digital converter that suppress the kickback current described above so that the signal that outputs the comparison result does not deviate.
  • a first comparison circuit that outputs a signal corresponding to the difference signal of the second differential input signal pair generated by connecting and connecting the fourth input terminal to the negative side.
  • It may be provided with a first output terminal and a second output terminal that output a differential output signal pair corresponding to the signal output from the first comparison circuit.
  • the voltage level of the difference signal of the first differential input signal pair may be higher than the voltage level of the difference signal of the second differential input signal pair.
  • the first comparison circuit and the second comparison circuit may have a common circuit configuration and common electrical characteristics.
  • the first comparison circuit has a first output node and a second output node that differentially output signals corresponding to the difference signal of the first differential input signal pair and the difference signal of the second differential input signal pair.
  • Has an output node The voltage fluctuation amount of the third input terminal generated in response to the voltage fluctuation of the first output node may be equal to the voltage fluctuation amount of the fourth input terminal generated in response to the voltage fluctuation of the second output node.
  • the first comparison circuit is A first differential output signal pair corresponding to the difference signal of the first differential input signal pair generated by connecting the first input terminal to the positive side and connecting the second input terminal to the negative side.
  • the first comparator that outputs to the first output node and the second output node, and A second differential output signal pair corresponding to the difference signal of the second differential input signal pair generated by connecting the third input terminal to the positive side and connecting the fourth input terminal to the negative side is provided. It has a first output node and a second comparator that outputs from the second output node.
  • the second comparison circuit is A third differential output signal pair corresponding to the difference signal of the first differential input signal pair generated by connecting the second input terminal to the positive side and connecting the first input terminal to the negative side is provided.
  • a third comparator that outputs to the first internal node and the second internal node, A fourth differential output signal pair corresponding to the difference signal of the second differential input signal pair generated by connecting the third input terminal to the positive side and connecting the fourth input terminal to the negative side is provided. It may have a first internal node and a fourth comparator that outputs from the second internal node.
  • a first voltage setting circuit that sets the first output node and the second output node to a predetermined voltage level within a period in which the first comparison circuit does not perform a comparison operation.
  • a second voltage setting circuit for setting the first internal node and the second internal node to a predetermined voltage level may be provided within a period in which the second comparison circuit does not perform the comparison operation.
  • Each of the first comparator, the second comparator, the third comparator, and the fourth comparator has an N-type transistor.
  • Each of the first voltage setting circuit and the second voltage setting circuit may have a P-type transistor.
  • Each of the first comparator, the second comparator, the third comparator, and the fourth comparator has a P-type transistor.
  • Each of the first voltage setting circuit and the second voltage setting circuit may have an N-type transistor.
  • the first comparator, the second comparator, the third comparator, and the fourth comparator perform a comparison operation when the predetermined signal is the first logic, and the predetermined signal is the second logic.
  • the first voltage setting circuit sets the first output node and the second output node to the predetermined voltage level when the predetermined signal is the second logic.
  • the second voltage setting circuit may set the first internal node and the second internal node to the predetermined voltage level when the predetermined signal is the second logic.
  • a latch circuit for holding the signal output from the first comparison circuit may be provided.
  • a waveform shaping circuit for shaping the waveform of the signal output from the first comparison circuit is provided.
  • the latch circuit may hold a signal whose waveform has been shaped by the waveform shaping circuit.
  • the waveform shaping circuit may be an inverter.
  • a first latch circuit that holds the signal output from the first comparison circuit, and A second latch circuit that holds the signal output from the second comparison circuit may be provided.
  • a first sampling switch that switches whether to sample one signal of a differential input signal pair and A first digital-to-analog converter that converts one of the sampled signals into a digital signal consisting of a plurality of bits in order bit by bit and outputs a signal with a voltage level corresponding to the unconverted bits.
  • a second sampling switch that switches whether to sample the other signal of the differential input signal pair, and A second digital-to-analog converter that converts the other sampled signal into a digital signal consisting of a plurality of bits in order bit by bit and outputs a signal with a voltage level corresponding to the unconverted bits.
  • a filter circuit that samples and outputs the output signal of the first digital-to-analog converter and the output signal of the second digital-to-analog converter.
  • the difference signal of the first differential input signal pair that pairs the output signal of the first digital-analog converter and the output signal of the second digital-analog converter, and the second difference output from the filter circuit.
  • a comparator that outputs the difference signal of the dynamic input signal pair and the corresponding signal, and The comparator includes a control circuit for controlling the first digital-to-analog converter and the second digital-to-analog converter based on the output signal of the comparator.
  • a first comparison circuit that outputs a signal corresponding to the difference signal of the second differential input signal pair generated by connecting and connecting the fourth input terminal to the negative side.
  • a digital converter is provided.
  • the circuit diagram of the comparator 1 according to the first embodiment. Waveform diagram of Vgm_p and Vgm_n at the time of comparison operation of comparator 1. Waveform diagram when Vin_p + Vns_p ⁇ Vin_n + Vns_n.
  • the circuit diagram of the sequential comparison type ADC 11 including the comparator 1 of FIG. FIG. 3 is a voltage waveform diagram of the output node voltage Vin_p of the first DAC 14 and the output node voltage Vin_n of the second DAC 15 in FIG.
  • the circuit diagram of the comparator 1b according to the 3rd Embodiment.
  • the circuit diagram of the comparator 1c according to the 4th Embodiment.
  • FIG. 1 is a circuit diagram of the comparator 1 according to the first embodiment.
  • the comparator 1 of FIG. 1 is used in, for example, a sequential comparison type ADC, but the application of the comparator 1 of FIG. 1 is not necessarily limited to the ADC.
  • Two differential input signal pairs (hereinafter, referred to as a first differential input signal pair and a second differential input signal pair) Vin_p, Vin_n, Vns_p, and Vns_n are input to the comparator 1 of FIG.
  • the comparator 1 outputs the differential output signal pairs Vout_p and Vout_n corresponding to the difference signal of the first differential input signal pair Vin_p and Vin_n and the difference signal of the second differential input signal pair Vns_p and Vns_n.
  • the comparator 1 of FIG. 1 is a dynamic comparator 1 that performs a comparison operation of two differential input signal pairs Vin_p, Vin_n, Vns_p, and Vns_n.
  • the first comparison circuit 2 includes the difference signal between the first differential input signal pair Vin_p and Vin_n generated by connecting the first input terminal TL1 to the positive side and the second input terminal TL2 to the negative side. Outputs a signal corresponding to the difference signal between the second differential input signal pair Vns_p and Vns_n generated by connecting the third input terminal TL3 to the positive side and connecting the fourth input terminal TL4 to the negative side. ..
  • the second comparison circuit 3 includes the difference signal between the first differential input signal pair Vin_p and Vin_n generated by connecting the first input terminal TL1 to the negative side and the second input terminal TL2 to the positive side. Outputs a signal corresponding to the difference signal between the second differential input signal pair Vns_p and Vns_n generated by connecting the third input terminal TL3 to the positive side and connecting the fourth input terminal TL4 to the negative side. ..
  • the first comparison circuit 2 and the second comparison circuit 3 have a common circuit configuration and common electrical characteristics. More specifically, the corresponding transistors in the first comparison circuit 2 and the second comparison circuit 3 have a common gate width and gate length.
  • the first comparison circuit 2 responds to the difference signal between the first differential input signal pair Vin_p and Vin_n generated by connecting the first input terminal TL1 to the positive side and the second input terminal TL2 to the negative side.
  • the first differential output signal pair is output from the first output node n1 and the second output node n2.
  • the voltage fluctuation amount of the third input terminal TL3 generated in response to the voltage fluctuation of the first output node n1 is equal to the voltage fluctuation amount of the fourth input terminal TL4 generated in response to the voltage fluctuation of the second output node n2.
  • the second comparison circuit 3 does not directly participate in the comparison operation of the comparator 1, but acts as a dummy circuit.
  • the first comparator circuit 2 has a first comparator 4 and a second comparator 5.
  • the first comparator 4 responds to the difference signal between the first differential input signal pair Vin_p and Vin_n generated by connecting the first input terminal TL1 to the positive side and the second input terminal TL2 to the negative side.
  • the first differential output signal pair is output from the first output node n1 and the second output node n2.
  • the third input terminal TL3 is connected to the positive side and the fourth input terminal TL4 is connected to the negative side, and the second comparator 5 responds to the difference signal of the second differential input signal pair generated.
  • the differential output signal pair is output from the first output node n1 and the second output node n2.
  • the first comparator 4 has N-type MOS transistors Q1 and Q2.
  • the first differential input signal Vin_p is input to the gate of the transistor Q1.
  • the gate of transistor Q1 is on the positive side.
  • the first differential input signal Vin_n is input to the gate of the transistor Q2.
  • the gate of transistor Q2 is on the negative side.
  • An N-type MOS transistor Q3 is connected between each source of the transistors Q1 and Q2 and the ground node.
  • a clock signal Clk is input to the gate of the transistor Q3.
  • the transistors Q1 and Q2 perform a comparison operation between the first differential input signal vs. Vin_p and Vin_n, and when the clock signal Clk is at a low level, the comparison operation is stopped.
  • the drain of the transistor Q1 is connected to the first output node n1, and the drain of the transistor Q2 is connected to the second output node n2.
  • the second comparator 5 has N-type MOS transistors Q4 and Q5.
  • the first differential input signal Vns_p is input to the gate of the transistor Q4.
  • the gate of Transis Q4 is on the positive side.
  • the second differential input signal Vns_n is input to the gate of the transistor Q5.
  • the gate of transistor Q5 is on the negative side.
  • An N-type MOS transistor Q6 is connected between the source of the transistors Q4 and Q5 and the ground node.
  • a clock signal Clk is input to the gate of the transistor Q6.
  • the transistors Q1 and Q2 perform a comparison operation between the first differential input signal vs. Vin_p and Vin_n, and when the clock signal Clk is at a low level, the comparison operation is stopped.
  • Each drain of the transistors Q4 and Q5 is connected to the first output node n1 and the second output node n2.
  • a pull-up circuit (first voltage setting circuit) 6 is connected to the first output node n1 and the second output node n2.
  • the pull-up circuit 6 pulls up the first output node n1 and the second output node n2 to a high level when the clock signal Clk is at a low level, that is, within a period during which the first comparison circuit 2 does not perform the comparison operation.
  • the pull-up circuit 6 has a P-type MOS transistor Q7 connected to the first output node n1 and a P-type MOS transistor Q8 connected to the second output node n2.
  • a clock signal Clk is input to the gates of the transistors Q7 and Q8.
  • the second comparator circuit 3 has a third comparator 7 and a fourth comparator 8.
  • the third comparator 7 responds to the difference signal between the first differential input signal pair Vin_p and Vin_n generated by connecting the second input terminal TL2 to the positive side and connecting the first input terminal TL1 to the negative side.
  • the third differential output signal pair is output from the first internal node n3 and the second internal node n4.
  • the third input terminal TL3 is connected to the positive side and the fourth input terminal TL4 is connected to the negative side to generate a fourth differential input signal pair according to the difference signal.
  • the differential output signal pair is output from the first internal node n3 and the second internal node n4.
  • the third comparator 7 has N-type MOS transistors Q9 and Q10.
  • the first differential input signal Vin_n is input to the gate of the transistor Q9.
  • the gate of transistor Q9 is on the positive side.
  • the first differential input signal Vin_p is input to the gate of the transistor Q10.
  • the gate of transistor Q10 is on the negative side.
  • An N-type MOS transistor Q11 is connected between the source of the transistors Q9 and Q10 and the ground node.
  • a clock signal Clk is input to the gate of the transistor Q11.
  • the transistors Q9 and Q10 perform a comparison operation between the first differential input signal vs. Vin_p and Vin_n, and when the clock signal Clk is at a low level, the comparison operation is stopped.
  • the drain of the transistor Q9 is connected to the first internal node n3, and the drain of the transistor Q10 is connected to the second internal node n4.
  • the fourth comparator 8 has N-type MOS transistors Q12 and Q13.
  • the second differential input signal Vns_p is input to the gate of the transistor Q12.
  • the gate of transistor Q12 is on the positive side.
  • the second differential input signal Vns_n is input to the gate of the transistor Q13.
  • the gate of transistor Q13 is on the negative side.
  • An N-type MOS transistor Q14 is connected between the source of the transistors Q12 and Q13 and the ground node.
  • a clock signal Clk is input to the gate of the transistor Q14.
  • the transistors Q12 and Q13 perform a comparison operation between the first differential input signal vs. Vin_p and Vin_n, and when the clock signal Clk is at a low level, the comparison operation is stopped.
  • the drains of the transistors Q12 and Q13 are connected to the first internal node n3 and the second internal node n4.
  • a pull-up circuit 9 (second voltage setting circuit) is connected to the first internal node n3 and the second internal node n4.
  • the pull-up circuit 9 pulls up the first internal node n3 and the second internal node n4 to a high level when the clock signal Clk is at a low level.
  • the pull-up circuit 9 has a P-type MOS transistor Q15 connected to the first internal node n3 and a P-type MOS transistor Q16 connected to the second internal node n4.
  • a clock signal Clk is input to the gates of the transistors Q15 and Q16.
  • the first internal node n3 and the second internal node n4 of the second comparison circuit 3 acting as a dummy circuit are not connected to anything other than the dummy circuit.
  • the first output node n1 and the second output node n2 of the first comparison circuit 2 are connected to the latch circuit 10.
  • the latch circuit 10 holds a signal indicating the comparison result output from the first comparison circuit 2 at the timing when the clock signal Clk transitions from the high level to the low level.
  • the latch circuit 10 has P-type MOS transistors Q17 to Q20 and N-type MOS transistors Q21 to Q26.
  • the first output node n1 is connected to each gate of the transistors Q17, Q21 and Q22.
  • the second output node n2 is connected to each gate of the transistors Q18, Q24 and Q25.
  • the gates of the transistors Q20 and Q26 and the drains of the transistors Q19 and Q23 are connected to the output terminal TL5 that outputs the differential output voltage Vout_p of the comparator 1.
  • the gates of the transistors Q19 and Q23 and the drains of the transistors Q25 and Q26 are connected to the output terminal TL6 that outputs the differential output voltage Vout_n of the comparator 1.
  • Comparator 1 in FIG. 1 starts a comparison operation when the clock signal Clk transitions from a low level to a high level. While the clock signal Clk is low level, the first output node n1 and the second output node n2 are pulled up to the power supply voltage level. When the clock signal Clk transitions to a high level, the voltage levels of the first output node n1 and the second output node n2 decrease as the transistors Q1, Q2, Q4, and Q5 are turned on. When Vin_p + Vns_p> Vin_n + Vns_n, the discharge rate of Vgm_p> the discharge rate of Vgm_n. On the contrary, when Vin_p + Vns_p ⁇ Vin_n + Vns_n, the discharge rate of Vgm_p is less than the discharge rate of Vgm_n.
  • FIG. 2A and 2B are waveform diagrams of Vgm_p and Vgm_n during the comparative operation of the comparator 1.
  • FIG. 2A is a waveform diagram when Vin_p + Vns_p> Vin_n + Vns_n
  • FIG. 2B is a waveform diagram when Vin_p + Vns_p ⁇ Vin_n + Vns_n.
  • the first differential input signal pair Vin_p, the signal Vin_p on the positive phase side of Vin_n is connected to the gate of the transistor Q1 on the positive phase side of the first comparator 4 in the first comparison circuit 2. At the same time, it is connected to the gate of the transistor Q10 on the negative phase side of the third comparator 7 in the second comparator circuit 3. Further, the signals Vin_n on the negative phase side of the first differential input signal pair Vin_p and Vin_n are connected to the gate of the transistor Q2 on the negative phase side of the first comparator 4 in the first comparator circuit 2, and the second comparison is performed. It is connected to the gate of the transistor Q9 on the positive phase side of the fourth comparator 8 in the circuit 3. In this way, in the first comparison circuit 2 and the second comparison circuit 3, the connection destinations of the first differential input signal pair Vin_p and Vin_n are reversed.
  • the voltage level of the first output node n1 and the second output node n2 from which the comparison result of the first comparison circuit 2 is output varies greatly depending on the comparison result of the first comparison circuit 2.
  • the transistors Q1 or Q2 in FIG. 1 are turned on, the voltage level of the first output node n1 or the second output node n2 is lowered by discharge.
  • the transistor Q1 or Q2 of the transistor Q1 or Q2 passes through the parasitic capacitance of the MOS of the transistor Q1 or Q2 in the first comparison circuit 2.
  • a so-called kickback current in which a current flows through the gate, may occur.
  • FIG. 3 is a circuit diagram of a sequential comparison type ADC 11 provided with the comparator 1 of FIG.
  • the sequential comparison type ADC 11 of FIG. 3 shows an example of converting a differential input signal pair into a 5-bit digital signal.
  • the number of bits of the sequential comparison type ADC 11 is arbitrary. Further, the circuit configuration of the sequential comparison type ADC 11 is not limited to that shown in FIG.
  • the sequential comparison type ADC 11 of FIG. 3 includes a first sampling switch 12, a second sampling switch 13, a first digital-analog converter (hereinafter, first DAC) 14, and a second digital-analog converter (second DAC 15).
  • a filter circuit 16, a comparator 1, and a control circuit (SAR logic) 17 are provided.
  • the first DAC14 and the second DAC15 are collectively referred to as a capacitance DAC18.
  • the first sampling switch 12 switches whether or not to sample one of the differential input signal vs. Vad_p and Vad_n signals, Vad_p.
  • the second sampling switch 13 switches whether or not to sample the other signal Vad_n of the differential input signal pair Vad_p and Vad_n.
  • the first DAC 14 converts one of the sampled signals Vad_p into a digital signal consisting of a plurality of bits in order bit by bit, and outputs a signal of a voltage level corresponding to the unconverted bits.
  • the first DAC 14 has five capacitors C1 to C5 having different capacities by a power of two, and three switches (first to third switches) SW1 to SW3 connected to the capacitors C1 to C5.
  • the first switch SW1 switches whether or not one end of the capacitor is set to 0V.
  • the second switch SW2 switches whether or not one end of the capacitor is set to the common voltage Vcom.
  • the third switch SW3 switches whether or not one end of the capacitor is set to the reference voltage Vref.
  • the common voltage Vcom is, for example, a voltage level of 1/2 of the reference voltage Vref.
  • the first to third switches SW1 to SW3 are switched on or off based on the control signal from the control circuit 17.
  • the control circuit 17 turns on the second switch SW2 at the start of the comparison operation. After that, the control circuit 17 turns on the first switch SW1 when it wants to lower the output node voltage Vin_p of the first DAC 14, and turns on the third switch SW3 when it wants to raise the output node voltage Vin_p of the first DAC 14.
  • the second DAC 15 sequentially converts the other sampled signal into a digital signal composed of a plurality of bits one bit at a time, and outputs a signal with a voltage level corresponding to the unconverted bits.
  • the second DAC 15 is configured in the same manner as the first DAC 14, and switches the first to third switches SW1 to SW3 based on the control signal from the control circuit 17 in the same manner as the first DAC 14.
  • the filter circuit 16 samples and outputs the output signal of the first DAC 14 and the output signal of the second DAC 15.
  • Comparator 1 has the configuration shown in FIG.
  • the comparator 1 has a first differential input signal pair Vin_p, Vin_n that pairs an output signal of the first DAC 14 and an output signal of the second DAC 15, and a second differential input signal pair Vns_p, Vns_n output from the filter circuit 16. Is entered.
  • the comparator 1 outputs a signal corresponding to the difference signal between the first differential input signal vs. Vin_p and Vin_n and the difference signal between the second differential input signal vs. Vns_p and Vns_n.
  • the control circuit 17 performs switching control of the first to third switches SW1 to SW3 in the first DAC14 and the second DAC15 based on the output signal of the comparator 1.
  • FIG. 4 is a voltage waveform diagram of the output node voltage Vin_p of the first DAC 14 and the output node voltage Vin_n of the second DAC 15 of FIG.
  • both the first sampling switch 12 and the second sampling switch 13 are turned on to sample the differential input signal pairs Vad_p and Vad_n.
  • one end of each of the capacitors C1 to C5 is set to the common voltage Vcom via the second switch SW2.
  • the electric charge corresponding to the difference signal between the differential input signal vs. Vad_p and Vad_n is accumulated in the capacitance DAC18.
  • the output signal of the first DAC 14 and the output signal of the second DAC 15 constituting the capacitance DAC 18 are the first differential input signal pair Vin_p and Vin_n input to the comparator 1.
  • the differential output signal of the filter circuit 16 is the second differential input signal pair Vns_p and Vns_n input to the comparator 1.
  • both the first sampling switch 12 and the second sampling switch 13 are turned off, and the comparison operation by the comparator 1 is started.
  • the output of the capacitance DAC 18 is controlled so that the output voltage becomes smaller in order from the above bits according to the sampled differential input signal vs. the difference signal of Vad_p and Vad_n, and the output voltage gradually approaches zero.
  • the voltage remaining in the capacitance DAC 18 is sampled by the filter circuit 16 to change the output voltage of the filter circuit 16.
  • the residual voltage at the completion of control of the capacitance DAC 18 is a very small voltage level, and the filter circuit 16 continues to output a signal with a small voltage level. That is, the state of the difference signal (Vns_p ⁇ Vns_n) ⁇ 0 between the second differential input signal vs. Vns_p and Vns_n is maintained. Therefore, when the comparator 1 of FIG. 1 is used in the ADC 11 of FIG. 3, the difference between the discharge rates of the voltage Vgm_p of the first output node n1 of FIG. 1 and the voltage Vgm_n of the second output node n2 is the first differential input signal. It is almost determined only by the difference signal between Vin_p and Vin_n.
  • the comparator 1 of FIG. 1 when the voltage Vgm_p of the first output node n1 and the voltage Vgm_n of the second output node n2 are discharged, the gates of the transistors Q1 and Q2 in the first comparator 4 and the second A kickback current flows through the gates of transistors Q4 and Q5 in the comparator 5.
  • the waveform of the kickback current changes greatly depending on the discharge rate of the voltage Vgm_p of the first output node n1 and the voltage Vgm_n of the second output node n2.
  • the first differential input signal pairs Vin_p and Vin_n input to the comparator 1 are connected to the output node of the capacitance DAC18, and there are a plurality of capacitors C1 to C5 in the capacitance DAC18. Even if a kickback current flows through the gates of the transistors Q1 and Q2 in the first comparator 4 of No. 1, the voltage fluctuations of the first differential input signal pair Vin_p and Vin_n are not large. On the other hand, since the output node of the filter circuit 16 to which the second differential input signal pair Vns_p and Vns_s are connected does not have a large capacitor, it kicks to the gate of the transistors Q4 and Q5 in the second comparator 5 of FIG. When the back current flows, the voltage fluctuations of the second differential input signal vs. Vns_p and Vns_s may become relatively large due to the influence.
  • the discharge of the differential output voltages vs. Vgm_p and Vgm_n of the first and second output nodes n1 and n2 causes a kickback to the second differential input signals vs. Vns_p and Vns_n.
  • Vin_p Vin_n
  • Vns_p and Vns_n are the same, and the difference signal (Vns_p-Vns_n) of the second differential input signal vs. Vns_p and Vns_n does not fluctuate.
  • Vin_p Vin_n
  • the discharge rate is different, and the kickback current waveforms for the second differential input signal vs. Vns_p and Vns_n are also different. Therefore, it appears as a change in the difference signal (Vns_p-Vns_n) between the second differential input signal vs. Vns_p and Vns_n.
  • Vin_p and Vin_n the larger the difference in discharge rate. Also becomes large, and the change of the difference signal (Vns_p-Vns_n) between the second differential input signal vs. Vns_p and Vns_n becomes large.
  • the output signal level of the filter circuit 16 is essentially a small voltage level. If there is a voltage fluctuation in the output signal level of the filter circuit 16 due to kickback, there is a risk that the ADC 11 will not operate as desired, and the characteristics of the ADC 11 itself will be deteriorated. Further, if the output impedance of the filter circuit 16 is lowered in order to reduce the voltage fluctuation, the design of the filter circuit 16 itself becomes difficult, such as an increase in current consumption.
  • the connection destinations of the first differential input signal pair Vin_p and Vin_n are reversed.
  • the voltage fluctuation due to the kickback of one signal Vns_p of the second differential input signal vs. Vns_p and Vns_n and the voltage fluctuation due to the kickback of the other signal Vns_n of the second differential input signal vs. Vns_p and Vns_n. Can be made equal, and the voltage fluctuation due to kickback of each gate of the transistors Q4 and Q5 in the second comparator 5 can be offset. This will be described in more detail.
  • the kickback current from the voltage Vgm_p of the first output node n1 to the second differential input signal Vns_p is I ⁇
  • the kickback current from the voltage Vgm_n of the second output node n2 to the second differential input signal Vns_n is I ⁇
  • the difference between the kickback currents of the second differential input signal pair Vns_p and Vns_n when the second comparator circuit 3 which is a dummy circuit does not exist is I ⁇ -I ⁇ .
  • the discharge rate of the second internal node n4 voltage Vgm_dmy_n in the second comparison circuit 3 which is a dummy circuit is the same as the discharge rate of the first internal node n3 voltage Vgm_dmy_p. Therefore, the kickback current from the second internal node n4 voltage Vgm_dmy_n to the second differential input signal Vns_n is I ⁇ . Similarly, the kickback current from the first internal node n3 voltage Vgm_dmy_p to the second differential input signal Vns_p is I ⁇ .
  • the kickback current to the second differential input signal Vns_p is I ⁇ + I ⁇
  • the fact that the difference in kickback current is zero means that fluctuations due to kickback of the second differential input signals Vns_p and Vns_n of the comparator 1 are eliminated.
  • the first comparator 4 in the first comparison circuit 2 and the third comparator 7 in the second comparison circuit 3 have the first differential input signal pair Vin_p and Vin_n. Since the connection destinations of the positive phase side and negative phase side signals are reversed from each other, the discharge of the first output node n1 and the second output node n2 kicks back to the gates of the transistors Q4 and Q5 in the second comparator 5. Even if a current flows, the kickback current flowing through the gates of the transistors Q4 and Q5 can be made equal, so that the voltage fluctuations due to the kickback current cancel each other out, and the first output node n1 and the second output node n2 kickback. It is no longer affected by electric current.
  • FIG. 5 is a circuit diagram of the comparator 100 according to a comparative example.
  • the comparator 100 of FIG. 5 includes the first comparison circuit 2 and the latch circuit 10 of FIG. 1, but does not have the second comparison circuit 3.
  • the kickback current from the voltage Vgm_p of the first output node n1 to the second differential input signal Vns_p is I ⁇
  • the kickback current from the voltage Vgm_n of the second output node n2 to the second differential input signal Vns_n is I ⁇
  • the difference in kickback current between the gates of the transistors Q4 and Q5 in the second comparator 5 is I ⁇ -I ⁇ because the second comparator circuit 3 which is a dummy circuit does not exist, and is zero. It does not become. Therefore, in the comparator 100 of FIG. 5, when the voltage levels of the voltage Vgm_p of the first output node n1 and the voltage Vgm_n of the second output node n2 fluctuate depending on the discharge rate, the difference in kickback current (I ⁇ -) according to the fluctuations. I ⁇ ) occurs, and the differential output voltages Vgm_p and Vgm_n of the comparator 100 fluctuate according to the difference.
  • FIG. 6A is a signal waveform diagram of each part in the comparator 1 of FIG. 1 by simulation
  • FIG. 6B is a signal waveform diagram of each part in the comparator 100 of FIG. 5 by simulation.
  • 6A and 6B show the voltage waveform of the clock signal Clk, the voltage waveform of the first differential input signal pair Vin_p, Vin_n difference signal (Vin_p-Vin_n), and the second differential input signal pair Vns_p, Vns_n.
  • the voltage waveform of the difference signal (Vns_p-Vns_n) is shown in the figure.
  • the comparators 1 and 100 start the comparison operation at time t1.
  • the control circuit 17 determines the charge charge of the capacitor of the capacitance DAC 18 in order from the upper side so that the output voltage (Vin_p-Vin_n) of the capacitance DAC 18 becomes zero.
  • the output signal (Vns_p-Vns_n) of the filter circuit 16 is approximately 0 V in FIG. 6A, whereas in FIG. 6B, a large spike-like voltage fluctuation occurs every time the comparator 100 performs a comparison operation. More specifically, in the simulation result of FIG. 6A, the output voltage of the filter circuit 16 is a minute DC voltage of about 300 ⁇ V, whereas in FIG. 6B, a very large spike-like voltage fluctuation occurs. It may exceed 1 mV at the maximum.
  • the output voltage of the filter circuit 16 is kept constant during the comparison operation. If the output voltage of the filter circuit 16 fluctuates, the analog-to-digital conversion operation may not be performed normally, and the characteristics of the ADC 11 itself are deteriorated.
  • the comparator 1 is different from the first comparison circuit 2 in which the first differential input signal pair Vin_p, Vin_n and the second differential input signal pair Vns_p, Vns_n are input.
  • a second comparison circuit 3 which is a dummy circuit having the same circuit configuration and the same electrical characteristics as the first comparison circuit 2, is provided.
  • the first differential input signal pair Vin_p and Vin_n are provided. Reverse the connection destinations. More specifically, in the first comparator 4 in the first comparator circuit 2, the signals on the positive phase side of the first differential input signal pair Vin_p and Vin_n are input to the gate of the transistor on the positive phase side.
  • the signals on the positive phase side of the first differential input signal pair Vin_p and Vin_n are input to the gate of the transistor on the negative phase side.
  • a kickback current flows through the gates of the transistors Q4 and Q5 in the second comparator 5 due to the voltage fluctuations of the voltages Vgm_p and Vgm_n of the first output node n1 and the second output node n2 of the first comparator circuit 2.
  • the voltage fluctuations due to the kickback current at the gates of the transistors Q4 and Q5 can be made equal.
  • the voltages Vgm_p and Vgm_n of the first output node n1 and the second output node n2 do not cause voltage fluctuation due to the kickback current, the output voltage of the comparator 1 can be stabilized, and the performance deterioration of the ADC 11 can be suppressed.
  • the first comparator 4 and the second comparator 5 in the first comparison circuit 2 and the third comparator 7 and the fourth comparator 8 in the second comparison circuit 3 are N-type MOS transistors. However, it may be composed of a P-type MOS transistor.
  • FIG. 7 is a circuit diagram of the comparator 1a according to the second embodiment.
  • the comparator 1a of FIG. 7 is obtained by reversing the conductive type of each transistor in the comparator 1 of FIG. 1, and has transistors Q31 to Q38, Q41 to Q46, and Q51 to Q56.
  • the first comparator 4 and the second comparator 5 in the first comparison circuit 2 in the comparator 1a of FIG. 7 are composed of P-type MOS transistors Q31 to Q36.
  • the pull-up circuit 6 is composed of N-type MOS transistors Q37 and Q38.
  • the conductive type of each transistor Q51 to Q56 in the latch circuit 10 is also opposite to that of the latch circuit 10 of FIG.
  • the comparator 1a of FIG. 7 similarly to the comparator 1 of FIG. 1, in the first comparator 4 in the first comparison circuit 2 and the third comparator 7 in the second comparison circuit 3, the first differential input signal.
  • the connection destinations of the positive side signal and the negative side signal of Vin_p and Vin_n are opposite to each other. Therefore, also in the comparator 1a of FIG. 7, similarly to the comparator 1 of FIG. 1, the transistors Q4 in the second comparator 5 are caused by the voltage fluctuations of the voltages Vgm_p and Vgm_n of the first output node n1 and the second output node n2. Even if a kickback current flows through the gate of Q5, the voltages Vgm_p and Vgm_n do not fluctuate due to the kickback current, and the performance deterioration of the ADC 11 can be suppressed.
  • the third embodiment has a different configuration of the latch circuit 10 from the first embodiment.
  • FIG. 8 is a circuit diagram of the comparator 1b according to the third embodiment.
  • the comparator 1b of FIG. 8 includes a first comparison circuit 2 and a second comparison circuit 3 having the same circuit configuration as the comparator 1 of FIG.
  • the comparator 1b of FIG. 8 includes a first latch circuit 21 connected to a first output node n1 and a second output node n2 of the first comparison circuit 2, and a first internal node n3 and a second internal of the second comparison circuit 3. It includes a second latch circuit 22 connected to the node n4.
  • the first latch circuit 21 has P-type MOS transistors Q61 to Q64 and N-type MOS transistors Q65 and Q66.
  • a clock signal Clk is input to each gate of the transistors Q61 and Q63.
  • the gates of the transistors Q62 and Q65 and the drains of the transistors Q63 and Q64 are connected to the output node voltage Vout_p.
  • the gates of the transistors Q64 and Q66 and the drains of the transistors Q62 and Q65 are connected to the output node voltage Vout_n.
  • the source of the transistor Q65 is connected to the voltage Vgm_p of the first output node n1
  • the source of the transistor Q66 is connected to the voltage Vgm_n of the second output node n2.
  • the second latch circuit 22 has P-type MOS transistors Q71 to Q74 and N-type MOS transistors Q75 and Q76, and is configured in the same manner as the first latch circuit 21.
  • the comparator 1b in FIG. 8 starts the comparison operation. After that, when the clock signal Clk transitions from the high level to the low level, the first latch circuit 21 holds the comparison result by the first comparison circuit 2, and the second latch circuit 22 holds the comparison result by the second comparison circuit 3. Hold.
  • the comparator 1b of FIG. 8 is a first differential input signal in the first comparator 4 in the first comparison circuit 2 and the third comparator 7 in the second comparison circuit 3.
  • the connection destinations of the positive side signal and the negative side signal of Vin_p and Vin_n are opposite to each other. Therefore, also in the comparator 1b of FIG. 8, similarly to the comparator 1 of FIG. 1, the transistors Q4 in the second comparator 5 are caused by the voltage fluctuations of the voltages Vgm_p and Vgm_n of the first output node n1 and the second output node n2. Even if a kickback current flows through the gate of Q5, the voltages Vgm_p and Vgm_n do not fluctuate due to the kickback current, and the performance deterioration of the ADC 11 can be suppressed.
  • the comparator 1c according to the fourth embodiment is for inputting the signal output from the first comparison circuit 2 to the latch circuit 10 after waveform shaping.
  • FIG. 9 is a circuit diagram of the comparator 1c according to the fourth embodiment.
  • the comparator 1c of FIG. 9 includes a first comparison circuit 2, a second comparison circuit 3, and a latch circuit 10 having the same configuration as the comparator 1 of FIG.
  • the comparator 1c of FIG. 9 includes inverters 23 and 24.
  • the inverters 23 and 24 are connected to the first output node n1 and the second output node n2 connected to the first comparison circuit 2, respectively.
  • the inverters 23 and 24 invert the logic of the input signal and output it. At that time, the inverters 23 and 24 perform waveform shaping to make the output signal waveform steep. In this way, the inverters 23 and 24 operate as a waveform shaping circuit.
  • various logical operation elements for example, NAND element, NOR element, etc. may be used.
  • the voltage levels of the voltages Vgm_p and Vgm_n of the first output node n1 and the second output node n2 decrease due to the discharge by the transistors Q1, Q2, Q4, and Q5 in the first comparator 4 and the second comparator 5.
  • the inverters 23 and 24 are charged as the voltages Vgm_p and Vgm_n of the first output node n1 and the second output node n2 are discharged.
  • the latch circuit 10 performs a holding operation according to the logic according to the difference in charging speed between the output voltages of the inverters 23 and 24.
  • the comparator 1c of FIG. 9 is a first differential input signal in the first comparator 4 in the first comparison circuit 2 and the third comparator 7 in the second comparison circuit 3.
  • the connection destinations of the positive side signal and the negative side signal of Vin_p and Vin_n are opposite to each other. Therefore, also in the comparator 1b of FIG. 8, similarly to the comparator 1 of FIG. 1, the transistors Q4 in the second comparator 5 are caused by the voltage fluctuations of the voltages Vgm_p and Vgm_n of the first output node n1 and the second output node n2. Even if a kickback current flows through the gate of Q5, the voltages Vgm_p and Vgm_n do not fluctuate due to the kickback current, and the performance deterioration of the ADC 11 can be suppressed.
  • the waveform shaping circuit by the inverters 23, 24 and the like of FIG. 9 may be provided in the comparators 1a and 1b of FIG. 7 or FIG.
  • the output signal of the first comparator circuit 2 is once waveform-shaped by the inverters 23, 24 and the like, and then the latch circuit 10 performs the holding operation. Therefore, the latch circuit 10 quickly performs the holding operation.
  • the operation speed of the comparator 1c shown in FIG. 9 can be improved.
  • the technical features common to the comparators 1, 1a, 1b, and 1c according to the first to fourth embodiments described above are that the second comparison circuit 3 having the same circuit configuration and the same electrical characteristics as the first comparison circuit 2 is provided.
  • the connection destinations of the first differential input signal pair Vin_p and Vin_n are reversed.
  • fluctuations in the voltages Vgm_p and Vgm_n of the first output node n1 and the second output node n2 of the first comparison circuit 2 due to the kickback current can be suppressed.
  • the present technology can have the following configurations. (1) The first input terminal and the second input terminal to which the first differential input signal pair is input, and The third input terminal and the fourth input terminal to which the second differential input signal pair is input, and The difference signal of the first differential input signal pair generated by connecting the first input terminal to the positive side and connecting the second input terminal to the negative side, and the third input terminal to the positive side.
  • a first comparison circuit that outputs a signal corresponding to the difference signal of the second differential input signal pair generated by connecting and connecting the fourth input terminal to the negative side. The difference signal of the first differential input signal pair generated by connecting the first input terminal to the negative side and connecting the second input terminal to the positive side, and the third input terminal to the positive side.
  • the comparator according to (1) comprising a first output terminal and a second output terminal for outputting a differential output signal pair corresponding to the signal output from the first comparison circuit.
  • the comparator according to (1) or (2) wherein the voltage level of the difference signal of the first differential input signal pair is larger than the voltage level of the difference signal of the second differential input signal pair.
  • the first comparison circuit is a first output node that differentially outputs a signal corresponding to the difference signal of the first differential input signal pair and the difference signal of the second differential input signal pair. And has a second output node
  • the voltage fluctuation amount of the third input terminal generated in response to the voltage fluctuation of the first output node is equal to the voltage fluctuation amount of the fourth input terminal generated in response to the voltage fluctuation of the second output node, (1).
  • the comparator according to any one of (4) to (4).
  • the first comparison circuit is A first differential output signal pair corresponding to the difference signal of the first differential input signal pair generated by connecting the first input terminal to the positive side and connecting the second input terminal to the negative side.
  • the first comparator that outputs to the first output node and the second output node, and A second differential output signal pair corresponding to the difference signal of the second differential input signal pair generated by connecting the third input terminal to the positive side and connecting the fourth input terminal to the negative side is provided. It has a first output node and a second comparator that outputs from the second output node.
  • the second comparison circuit is A third differential output signal pair corresponding to the difference signal of the first differential input signal pair generated by connecting the second input terminal to the positive side and connecting the first input terminal to the negative side is provided.
  • a third comparator that outputs to the first internal node and the second internal node, A fourth differential output signal pair corresponding to the difference signal of the second differential input signal pair generated by connecting the third input terminal to the positive side and connecting the fourth input terminal to the negative side is provided.
  • the comparator according to (5) further comprising a first internal node and a fourth comparator that outputs from the second internal node.
  • a first voltage setting circuit that sets the first output node and the second output node to a predetermined voltage level within a period in which the first comparison circuit does not perform a comparison operation.
  • the second voltage setting circuit is provided, wherein the first internal node and the second internal node are set to a predetermined voltage level within a period in which the second comparison circuit does not perform the comparison operation, according to (6).
  • comparator Each of the first comparator, the second comparator, the third comparator, and the fourth comparator has an N-type transistor.
  • Each of the first comparator, the second comparator, the third comparator, and the fourth comparator has a P-type transistor.
  • the comparator according to (7), wherein each of the first voltage setting circuit and the second voltage setting circuit has an N-type transistor.
  • the first comparator, the second comparator, the third comparator, and the fourth comparator perform a comparison operation when the predetermined signal is the first logic, and the predetermined signal is generated. In the case of the second logic, the comparison operation is stopped and the comparison operation is stopped.
  • the first voltage setting circuit sets the first output node and the second output node to the predetermined voltage level when the predetermined signal is the second logic.
  • the second voltage setting circuit sets the first internal node and the second internal node to the predetermined voltage level when the predetermined signal is the second logic, according to (7) to (9).
  • the comparator according to any one item.
  • a first sampling switch that switches whether to sample one signal of the differential input signal pair, and A first digital-to-analog converter that converts one of the sampled signals into a digital signal consisting of a plurality of bits in order bit by bit and outputs a signal with a voltage level corresponding to the unconverted bits.
  • a second sampling switch that switches whether to sample the other signal of the differential input signal pair, and A second digital-to-analog converter that converts the other sampled signal into a digital signal consisting of a plurality of bits in order bit by bit and outputs a signal with a voltage level corresponding to the unconverted bits.
  • a filter circuit that samples and outputs the output signal of the first digital-to-analog converter and the output signal of the second digital-to-analog converter.
  • the difference signal of the first differential input signal pair that pairs the output signal of the first digital-analog converter and the output signal of the second digital-analog converter, and the second difference output from the filter circuit.
  • a comparator that outputs the difference signal of the dynamic input signal pair and the corresponding signal, and The comparator includes a control circuit for controlling the first digital-to-analog converter and the second digital-to-analog converter based on the output signal of the comparator.
  • a first comparison circuit that outputs a signal corresponding to the difference signal of the second differential input signal pair generated by connecting and connecting the fourth input terminal to the negative side.

Landscapes

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Abstract

［課題］キックバック電流を抑制して、比較結果を出力する信号にずれが生じないようにする。 ［解決手段］コンパレータは、第１差動入力信号対が入力される第１入力端子及び第２入力端子と、第２差動入力信号対が入力される第３入力端子及び第４入力端子と、第１入力端子を正側に接続し、かつ第２入力端子を負側に接続して生成される第１差動入力信号対の差信号と、第３入力端子を正側に接続し、かつ第４入力端子を負側に接続して生成される第２差動入力信号対の差信号と、に応じた信号を出力する第１比較回路と、第１入力端子を負側に接続し、かつ第２入力端子を正側に接続して生成される第１差動入力信号対の差信号と、第３入力端子を正側に接続し、かつ第４入力端子を負側に接続して生成される第２差動入力信号対の差信号と、に応じた信号を出力する第２比較回路と、を備える。

Description

コンパレータ及びアナログ－デジタル変換器
　本開示は、コンパレータ及びアナログ－デジタル変換器に関する。
　サンプリングスイッチと、２つの差動入力信号対が入力されるコンパレータと、デジタル－アナログ変換器（以下、ＤＡＣ）とを備えた逐次比較型アナログ－デジタル変換器（以下、逐次比較型ＡＤＣ）が知られている（非特許文献１参照）。この種のコンパレータは、一方の差動入力信号対の差信号と、他方の差動入力信号対の差信号とに応じた信号を保持する。コンパレータが保持した信号によりＤＡＣが制御され、ＤＡＣの出力信号に基づいて２つの差動入力信号対が生成される。
　しかしながら、これらの差動入力信号対の差信号の信号レベルが大きく変化すると、その変化の影響を受けて、差動入力信号対が入力されるトランジスタのゲートに電流（以下、キックバック電流と呼ぶ）が流れ、結果として差信号の信号レベルが変動するおそれがある。差信号の信号レベルが変動すると、コンパレータの出力信号にずれが生じ、ＡＤＣが正常に動作しなくなる。
　そこで、本開示では、上述したキックバック電流を抑制して、比較結果を出力する信号にずれが生じないようにしたコンパレータ及びアナログ－デジタル変換器を提供するものである。
　上記の課題を解決するために、本開示によれば、第１差動入力信号対が入力される第１入力端子及び第２入力端子と、
　第２差動入力信号対が入力される第３入力端子及び第４入力端子と、
　前記第１入力端子を正側に接続し、かつ前記第２入力端子を負側に接続して生成される前記第１差動入力信号対の差信号と、前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号と、に応じた信号を出力する第１比較回路と、
　前記第１入力端子を負側に接続し、かつ前記第２入力端子を正側に接続して生成される前記第１差動入力信号対の差信号と、前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号と、に応じた信号を出力する第２比較回路と、を備える、コンパレータが提供される。
　前記第１比較回路から出力された信号に応じた差動出力信号対を出力する第１出力端子及び第２出力端子を備えてもよい。
　前記第１差動入力信号対の差信号の電圧レベルは、前記第２差動入力信号対の差信号の電圧レベルより大きくてもよい。
　前記第１比較回路及び前記第２比較回路は、共通の回路構成及び共通の電気特性を有してもよい。
　前記第１比較回路は、前記第１差動入力信号対の差信号と、前記第２差動入力信号対の差信号と、に応じた信号を差動で出力する第１出力ノード及び第２出力ノードを有し、
　前記第１出力ノードの電圧変動に応じて生じる前記第３入力端子の電圧変動量は、前記第２出力ノードの電圧変動に応じて生じる前記第４入力端子の電圧変動量に等しくてもよい。
　前記第１比較回路は、
　前記第１入力端子を正側に接続し、かつ前記第２入力端子を負側に接続して生成される前記第１差動入力信号対の差信号に応じた第１差動出力信号対を前記第１出力ノード及び前記第２出力ノードに出力する第１比較器と、
　前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号に応じた第２差動出力信号対を前記第１出力ノード及び前記第２出力ノードから出力する第２比較器と、を有し、
　前記第２比較回路は、
　前記第２入力端子を正側に接続し、かつ前記第１入力端子を負側に接続して生成される前記第１差動入力信号対の差信号に応じた第３差動出力信号対を第１内部ノード及び第２内部ノードに出力する第３比較器と、
　前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号に応じた第４差動出力信号対を前記第１内部ノード及び前記第２内部ノードから出力する第４比較器と、を有してもよい。
　前記第１比較回路が比較動作を行わない期間内に、前記第１出力ノード及び前記第２出力ノードを所定の電圧レベルに設定する第１電圧設定回路と、
　前記第２比較回路が比較動作を行わない期間内に、前記第１内部ノード及び前記第２内部ノードを所定の電圧レベルに設定する第２電圧設定回路と、を備えてもよい。
　前記第１比較器、前記第２比較器、前記第３比較器、及び前記第４比較器のそれぞれは、Ｎ型トランジスタを有し、
　前記第１電圧設定回路及び前記第２電圧設定回路のそれぞれは、Ｐ型トランジスタを有してもよい。
　前記第１比較器、前記第２比較器、前記第３比較器、及び前記第４比較器のそれぞれは、Ｐ型トランジスタを有し、
　前記第１電圧設定回路及び前記第２電圧設定回路のそれぞれは、Ｎ型トランジスタを有してもよい。
　前記第１比較器、前記第２比較器、前記第３比較器、及び前記第４比較器は、所定の信号が第１論理のときに比較動作を行うとともに、前記所定の信号が第２論理のときは比較動作を停止し、
　前記第１電圧設定回路は、前記所定の信号が前記第２論理のときに、前記第１出力ノード及び前記第２出力ノードを前記所定の電圧レベルに設定し、
　前記第２電圧設定回路は、前記所定の信号が前記第２論理のときに、前記第１内部ノード及び前記第２内部ノードを前記所定の電圧レベルに設定してもよい。
　前記第１比較回路から出力された信号を保持するラッチ回路を備えてもよい。
　前記第１比較回路から出力された信号の波形整形を行う波形整形回路を備え、
　前記ラッチ回路は、前記波形整形回路が波形整形した信号を保持してもよい。
　前記波形整形回路は、インバータであってもよい。
　前記第１比較回路から出力された信号を保持する第１ラッチ回路と、
　前記第２比較回路から出力された信号を保持する第２ラッチ回路と、を備えてもよい。
　本開示によれば、差動入力信号対の一方の信号をサンプリングするか否かを切り替える第１サンプリングスイッチと、
　サンプリングされた前記一方の信号を複数ビットからなるデジタル信号に、１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する第１デジタル－アナログ変換器と、
　前記差動入力信号対の他方の信号をサンプリングするか否かを切り替える第２サンプリングスイッチと、
　サンプリングされた前記他方の信号を複数ビットからなるデジタル信号に、１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する第２デジタル－アナログ変換器と、
　前記第１デジタル－アナログ変換器の出力信号と、前記第２デジタル－アナログ変換器の出力信号とをサンプリングして出力するフィルタ回路と、
　前記第１デジタル－アナログ変換器の出力信号と前記第２デジタル－アナログ変換器の出力信号とを対とする第１差動入力信号対の差信号と、前記フィルタ回路から出力された第２差動入力信号対の差信号と、に応じた信号を出力するコンパレータと、
　前記コンパレータの出力信号に基づいて、前記第１デジタル－アナログ変換器及び前記第２デジタル－アナログ変換器を制御する制御回路と、を備え
　前記コンパレータは、
　前記第１差動入力信号対が入力される第１入力端子及び第２入力端子と、
　前記第２差動入力信号対が入力される第３入力端子及び第４入力端子と、
　前記第１入力端子を正側に接続し、かつ前記第２入力端子を負側に接続して生成される前記第１差動入力信号対の差信号と、前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号と、に応じた信号を出力する第１比較回路と、
　前記第１入力端子を負側に接続し、かつ前記第２入力端子を正側に接続して生成される前記第１差動入力信号対の差信号と、前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号と、に応じた信号を出力する第２比較回路と、を有する、アナログ－デジタル変換器が提供される。
第１の実施形態によるコンパレータ１の回路図。 コンパレータ１の比較動作時のＶgm_pとＶgm_nの波形図。 Ｖin_p＋Ｖns_p＜Ｖin_n＋Ｖns_nのときの波形図。 図１のコンパレータ１を備えた逐次比較型ＡＤＣ１１の回路図。 図３の第１ＤＡＣ１４の出力ノード電圧Ｖin_pと、第２ＤＡＣ１５の出力ノード電圧Ｖin_nの電圧波形図。 一比較例によるコンパレータ１００の回路図。 シミュレーションによる図１のコンパレータ１内の各部の信号波形図。 シミュレーションによる図５のコンパレータ１００内の各部の信号波形図。 第２の実施形態によるコンパレータ１ａの回路図。 第３の実施形態によるコンパレータ１ｂの回路図。 第４の実施形態によるコンパレータ１ｃの回路図。
　以下、図面を参照して、コンパレータ及びアナログ－デジタル変換器の実施形態について説明する。以下では、コンパレータ及びアナログ－デジタル変換器の主要な構成部分を中心に説明するが、コンパレータ及びアナログ－デジタル変換器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（第１の実施形態）
　図１は第１の実施形態によるコンパレータ１の回路図である。図１のコンパレータ１は、後述するように、例えば逐次比較型ＡＤＣで用いられるが、図１のコンパレータ１の用途は必ずしもＡＤＣには限らない。図１のコンパレータ１には、２つの差動入力信号対（以下、第１差動入力信号対と第２差動入力信号対と呼ぶ）Ｖin_p、Ｖin_n，Ｖns_p、Ｖns_nが入力される。コンパレータ１は、第１差動入力信号対Ｖin_p、Ｖin_nの差信号と、第２差動入力信号対Ｖns_p、Ｖns_nの差信号とに応じた差動出力信号対Ｖout_p、Ｖout_nを出力する。このように、図１のコンパレータ１は、２つの差動入力信号対Ｖin_p、Ｖin_n，Ｖns_p、Ｖns_nの比較動作を行うダイナミックコンパレータ１である。
　図１のコンパレータ１は、第１差動入力信号対Ｖin_p、Ｖin_nが入力される第１入力端子ＴＬ１及び第２入力端子ＴＬ２と、第２差動入力信号対Ｖns_p、Ｖns_nが入力される第３入力端子ＴＬ３及び第４入力端子ＴＬ４と、第１比較回路２と、第２比較回路３と、を備えている。
　第１比較回路２は、第１入力端子ＴＬ１を正側に接続し、かつ第２入力端子ＴＬ２を負側に接続して生成される第１差動入力信号対Ｖin_p、Ｖin_nの差信号と、第３入力端子ＴＬ３を正側に接続し、かつ第４入力端子ＴＬ４を負側に接続して生成される第２差動入力信号対Ｖns_p、Ｖns_nの差信号と、に応じた信号を出力する。
　第２比較回路３は、第１入力端子ＴＬ１を負側に接続し、かつ第２入力端子ＴＬ２を正側に接続して生成される第１差動入力信号対Ｖin_p、Ｖin_nの差信号と、第３入力端子ＴＬ３を正側に接続し、かつ第４入力端子ＴＬ４を負側に接続して生成される第２差動入力信号対Ｖns_p、Ｖns_nの差信号と、に応じた信号を出力する。
　第１比較回路２及び第２比較回路３は、共通の回路構成及び共通の電気特性を有する。より詳細には、第１比較回路２及び第２比較回路３内の対応するトランジスタ同士は、共通のゲート幅及びゲート長を有する。
　第１比較回路２は、第１入力端子ＴＬ１を正側に接続し、かつ第２入力端子ＴＬ２を負側に接続して生成される第１差動入力信号対Ｖin_p、Ｖin_nの差信号に応じた第１差動出力信号対を第１出力ノードｎ１及び第２出力ノードｎ２から出力する。第１出力ノードｎ１の電圧変動に応じて生じる第３入力端子ＴＬ３の電圧変動量は、第２出力ノードｎ２の電圧変動に応じて生じる第４入力端子ＴＬ４の電圧変動量に等しい。これに対して、第２比較回路３は、コンパレータ１の比較動作には直接関与せず、ダミー回路として作用する。
　第１比較回路２は、第１比較器４と第２比較器５を有する。
　第１比較器４は、第１入力端子ＴＬ１を正側に接続し、かつ第２入力端子ＴＬ２を負側に接続して生成される第１差動入力信号対Ｖin_p、Ｖin_nの差信号に応じた第１差動出力信号対を第１出力ノードｎ１及び第２出力ノードｎ２から出力する。
　第２比較器５は、第３入力端子ＴＬ３を正側に接続し、かつ第４入力端子ＴＬ４を負側に接続して生成される第２差動入力信号対の差信号に応じた第２差動出力信号対を第１出力ノードｎ１及び第２出力ノードｎ２から出力する。
　第１比較器４は、Ｎ型ＭＯＳトランジスタＱ１，Ｑ２を有する。トランジスタＱ１のゲートには、第１差動入力信号Ｖin_pが入力されている。トランジスタＱ１のゲートが正側である。トランジスタＱ２のゲートには、第１差動入力信号Ｖin_nが入力されている。トランジスタＱ２のゲートが負側である。
　トランジスタＱ１，Ｑ２の各ソースと接地ノードの間には、Ｎ型ＭＯＳトランジスタＱ３が接続されている。トランジスタＱ３のゲートには、クロック信号Ｃｌｋが入力されている。クロック信号Ｃｌｋがハイレベルのときに、トランジスタＱ１，Ｑ２は第１差動入力信号対Ｖin_p、Ｖin_nの比較動作を行い、クロック信号Ｃｌｋがローレベルのときは比較動作を停止する。トランジスタＱ１のドレインは第１出力ノードｎ１に接続され、トランジスタＱ２のドレインは第２出力ノードｎ２に接続されている。
　第２比較器５は、Ｎ型ＭＯＳトランジスタＱ４，Ｑ５を有する。トランジスタＱ４のゲートには、第１差動入力信号Ｖns_pが入力されている。トランジスがＱ４のゲートが正側である。トランジスタＱ５のゲートには、第２差動入力信号Ｖns_nが入力されている。トランジスタＱ５のゲートが負側である。
　トランジスタＱ４，Ｑ５のソースと接地ノードの間には、Ｎ型ＭＯＳトランジスタＱ６が接続されている。トランジスタＱ６のゲートには、クロック信号Ｃｌｋが入力されている。クロック信号Ｃｌｋがハイレベルのときに、トランジスタＱ１，Ｑ２は第１差動入力信号対Ｖin_p、Ｖin_nの比較動作を行い、クロック信号Ｃｌｋがローレベルのときは比較動作を停止する。トランジスタＱ４，Ｑ５の各ドレインは、第１出力ノードｎ１と第２出力ノードｎ２に接続されている。
　第１出力ノードｎ１及び第２出力ノードｎ２には、プルアップ回路（第１電圧設定回路）６が接続されている。プルアップ回路６は、クロック信号Ｃｌｋがローレベルのとき、すなわち第１比較回路２が比較動作を行わない期間内に、第１出力ノードｎ１及び第２出力ノードｎ２をハイレベルにプルアップする。プルアップ回路６は、第１出力ノードｎ１に接続されたＰ型ＭＯＳトランジスタＱ７と、第２出力ノードｎ２に接続されたＰ型ＭＯＳトランジスタＱ８とを有する。トランジスタＱ７，Ｑ８のゲートには、クロック信号Ｃｌｋが入力されている。
　第２比較回路３は、第３比較器７と第４比較器８を有する。
　第３比較器７は、第２入力端子ＴＬ２を正側に接続し、かつ第１入力端子ＴＬ１を負側に接続して生成される第１差動入力信号対Ｖin_p、Ｖin_nの差信号に応じた第３差動出力信号対を第１内部ノードｎ３及び第２内部ノードｎ４から出力する。
　第４比較器８は、第３入力端子ＴＬ３を正側に接続し、かつ第４入力端子ＴＬ４を負側に接続して生成される第２差動入力信号対の差信号に応じた第４差動出力信号対を第１内部ノードｎ３及び第２内部ノードｎ４から出力する。
　第３比較器７は、Ｎ型ＭＯＳトランジスタＱ９，Ｑ１０を有する。トランジスタＱ９のゲートには、第１差動入力信号Ｖin_nが入力されている。トランジスタＱ９のゲートが正側である。トランジスタＱ１０のゲートには、第１差動入力信号Ｖin_pが入力されている。トランジスタＱ１０のゲートが負側である。
　トランジスタＱ９，Ｑ１０のソースと接地ノードの間には、Ｎ型ＭＯＳトランジスタＱ１１が接続されている。トランジスタＱ１１のゲートには、クロック信号Ｃｌｋが入力されている。クロック信号Ｃｌｋがハイレベルのときに、トランジスタＱ９，Ｑ１０は第１差動入力信号対Ｖin_p、Ｖin_nの比較動作を行い、クロック信号Ｃｌｋがローレベルのときは比較動作を停止する。トランジスタＱ９のドレインは第１内部ノードｎ３に接続され、トランジスタＱ１０のドレインは第２内部ノードｎ４に接続されている。
　第４比較器８は、Ｎ型ＭＯＳトランジスタＱ１２，Ｑ１３を有する。トランジスタＱ１２のゲートには、第２差動入力信号Ｖns_pが入力されている。トランジスタＱ１２のゲートが正側である。トランジスタＱ１３のゲートには、第２差動入力信号Ｖns_nが入力されている。トランジスタＱ１３のゲートが負側である。
　トランジスタＱ１２，Ｑ１３のソースと接地ノードの間には、Ｎ型ＭＯＳトランジスタＱ１４が接続されている。トランジスタＱ１４のゲートには、クロック信号Ｃｌｋが入力されている。クロック信号Ｃｌｋがハイレベルのときに、トランジスタＱ１２，Ｑ１３は第１差動入力信号対Ｖin_p、Ｖin_nの比較動作を行い、クロック信号Ｃｌｋがローレベルのときは比較動作を停止する。トランジスタＱ１２，Ｑ１３の各ドレインは、第１内部ノードｎ３と第２内部ノードｎ４に接続されている。
　第１内部ノードｎ３及び第２内部ノードｎ４には、プルアップ回路９（第２電圧設定回路）が接続されている。プルアップ回路９は、クロック信号Ｃｌｋがローレベルのときに、第１内部ノードｎ３及び第２内部ノードｎ４をハイレベルにプルアップする。プルアップ回路９は、第１内部ノードｎ３に接続されたＰ型ＭＯＳトランジスタＱ１５と、第２内部ノードｎ４に接続されたＰ型ＭＯＳトランジスタＱ１６とを有する。トランジスタＱ１５，Ｑ１６のゲートには、クロック信号Ｃｌｋが入力されている。
　ダミー回路として作用する第２比較回路３の第１内部ノードｎ３と第２内部ノードｎ４は、ダミー回路以外には接続されない。一方、第１比較回路２の第１出力ノードｎ１と第２出力ノードｎ２は、ラッチ回路１０に接続されている。ラッチ回路１０は、クロック信号Ｃｌｋがハイレベルからローレベルに遷移するタイミングで、第１比較回路２から出力された比較結果を示す信号を保持する。
　ラッチ回路１０は、Ｐ型ＭＯＳトランジスタＱ１７～Ｑ２０と、Ｎ型ＭＯＳトランジスタＱ２１～Ｑ２６とを有する。第１出力ノードｎ１は、トランジスタＱ１７、Ｑ２１及びＱ２２の各ゲートに接続されている。第２出力ノードｎ２は、トランジスタＱ１８、Ｑ２４及びＱ２５の各ゲートに接続されている。トランジスタＱ２０及びＱ２６の各ゲートと、トランジスタＱ１９、Ｑ２３の各ドレインは、コンパレータ１の差動出力電圧Ｖout_pを出力する出力端子ＴＬ５に接続されている。トランジスタＱ１９及びＱ２３の各ゲートと、トランジスタＱ２５、Ｑ２６の各ドレインは、コンパレータ１の差動出力電圧Ｖout_nを出力する出力端子ＴＬ６に接続されている。
　図１のコンパレータ１は、クロック信号Ｃｌｋがローレベルからハイレベルに遷移することで、比較動作を開始する。クロック信号Ｃｌｋがローレベルの間は、第１出力ノードｎ１と第２出力ノードｎ２は電源電圧レベルにプルアップされている。クロック信号Ｃｌｋがハイレベルに遷移すると、第１出力ノードｎ１と第２出力ノードｎ２は、トランジスタＱ１，Ｑ２，Ｑ４，Ｑ５がオンすることで、電圧レベルが低下していく。Ｖin_p＋Ｖns_p＞Ｖin_n＋Ｖns_nのとき、Ｖgm_pの放電速度＞Ｖgm_nの放電速度になる。逆に、Ｖin_p＋Ｖns_p＜Ｖin_n＋Ｖns_nのとき、Ｖgm_pの放電速度＜Ｖgm_nの放電速度になる。
　このように、コンパレータ１の入力電圧Ｖin（＝（Ｖin_p＋Ｖns_p）－（Ｖin_n＋Ｖns_n））に応じて、第１出力ノードｎ１と第２出力ノードｎ２の放電速度に差が生じる。
　図２Ａ及び図２Ｂはコンパレータ１の比較動作時のＶgm_pとＶgm_nの波形図である。図２ＡはＶin_p＋Ｖns_p＞Ｖin_n＋Ｖns_nのときの波形図、図２ＢはＶin_p＋Ｖns_p＜Ｖin_n＋Ｖns_nのときの波形図である。
　放電速度の差によって、コンパレータ１の後段側のラッチ回路１０のラッチ出力の論理が決められる。Ｖgm_pの放電速度＞Ｖgm_nの放電速度であれば、Ｖout_p＝High／Ｖout_n＝Lowになる。Ｖgm_pの放電速度＜Ｖgm_nの放電速度であれば、Ｖout_p＝Low／Ｖout_n＝Highになる。
　図１のコンパレータ１では、第１差動入力信号対Ｖin_p、Ｖin_nの正相側の信号Ｖin_pを、第１比較回路２内の第１比較器４の正相側のトランジスタＱ１のゲートに接続するとともに、第２比較回路３内の第３比較器７の負相側のトランジスタＱ１０のゲートに接続している。また、第１差動入力信号対Ｖin_p、Ｖin_nの負相側の信号Ｖin_nを、第１比較回路２内の第１比較器４の負相側のトランジスタＱ２のゲートに接続するとともに、第２比較回路３内の第４比較器８の正相側のトランジスタＱ９のゲートに接続している。このように、第１比較回路２と第２比較回路３で、第１差動入力信号対Ｖin_p、Ｖin_nの接続先を逆にしている。
　第１比較回路２の比較結果が出力される第１出力ノードｎ１と第２出力ノードｎ２の電圧レベルは、第１比較回路２の比較結果により大きく変動する。図１のトランジスタＱ１又はＱ２がオンすると、第１出力ノードｎ１又は第２出力ノードｎ２の電圧レベルは放電により下がる。後述するように、第１出力ノードｎ１又は第２出力ノードｎ２の電圧レベルが放電により下がると、第１比較回路２内のトランジスタＱ１又はＱ２のＭＯＳの寄生容量を介して、トランジスタＱ１又はＱ２のゲートに電流が流れる、いわゆるキックバック電流が生じるおそれがある。ゲートにキックバック電流が流れると、ゲート電圧が変動し、第１比較回路２が正常な比較結果を出力できなくなる。キックバック電流に対する対策として、図１では、第１比較回路２と第２比較回路３で、第１差動入力信号対Ｖin_p、Ｖin_nの接続先を逆にしている。これにより、キックバック電流の影響を抑制できるが、その理由については、後述する。
　図３は図１のコンパレータ１を備えた逐次比較型ＡＤＣ１１の回路図である。図３の逐次比較型ＡＤＣ１１は、差動入力信号対を５ビットのデジタル信号に変換する例を示している。なお、逐次比較型ＡＤＣ１１のビット数は任意である。また、逐次比較型ＡＤＣ１１の回路構成は、図３に示すものに限定されない。
　図３の逐次比較型ＡＤＣ１１は、第１サンプリングスイッチ１２と、第２サンプリングスイッチ１３と、第１デジタル－アナログ変換器（以下、第１ＤＡＣ）１４と、第２デジタル－アナログ変換器（第２ＤＡＣ１５）と、フィルタ回路１６と、コンパレータ１と、制御回路（ＳＡＲロジック）１７とを備えている。本明細書では、第１ＤＡＣ１４と第２ＤＡＣ１５を総称して容量ＤＡＣ１８と呼ぶ。
　第１サンプリングスイッチ１２は、差動入力信号対Ｖad_p、Ｖad_nの一方の信号Ｖad_pをサンプリングするか否かを切り替える。第２サンプリングスイッチ１３は、差動入力信号対Ｖad_p、Ｖad_nの他方の信号Ｖad_nをサンプリングするか否かを切り替える。
　第１ＤＡＣ１４は、サンプリングされた一方の信号Ｖad_pを複数ビットからなるデジタル信号に１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する。
　第１ＤＡＣ１４は、２のべき乗倍ずつ容量が異なる５つのキャパシタＣ１～Ｃ５と、各キャパシタＣ１～Ｃ５に接続される３つのスイッチ（第１～第３スイッチ）ＳＷ１～ＳＷ３とを有する。第１スイッチＳＷ１は、キャパシタの一端を０Ｖに設定するか否かを切り替える。第２スイッチＳＷ２は、キャパシタの一端をコモン電圧Ｖcomに設定するか否かを切り替える。第３スイッチＳＷ３は、キャパシタの一端を基準電圧Ｖrefに設定するか否かを切り替える。コモン電圧Ｖcomは、例えば基準電圧Ｖrefの１／２の電圧レベルである。
　第１～第３スイッチＳＷ１～ＳＷ３は、制御回路１７からの制御信号に基づいて、オン又はオフが切り替えられる。制御回路１７は、比較動作の開始時点では第２スイッチＳＷ２をオンする。その後、制御回路１７は、第１ＤＡＣ１４の出力ノード電圧Ｖin_pを下げたい場合には第１スイッチＳＷ１をオンし、第１ＤＡＣ１４の出力ノード電圧Ｖin_pを上げたい場合には第３スイッチＳＷ３をオンする。
　第２ＤＡＣ１５は、サンプリングされた他方の信号を複数ビットからなるデジタル信号に１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する。第２ＤＡＣ１５は、第１ＤＡＣ１４と同様に構成されており、第１ＤＡＣ１４と同様に制御回路１７からの制御信号に基づいて第１～第３スイッチＳＷ１～ＳＷ３を切り替える。
　フィルタ回路１６は、第１ＤＡＣ１４の出力信号と第２ＤＡＣ１５の出力信号とをサンプリングして出力する。
　コンパレータ１は、図１に示す構成を備えている。コンパレータ１には、第１ＤＡＣ１４の出力信号と第２ＤＡＣ１５の出力信号とを対とする第１差動入力信号対Ｖin_p、Ｖin_nと、フィルタ回路１６から出力された第２差動入力信号対Ｖns_p、Ｖns_nとが入力される。コンパレータ１は、第１差動入力信号対Ｖin_p、Ｖin_nの差信号と、第２差動入力信号対Ｖns_p、Ｖns_nの差信号とに応じた信号を出力する。
　制御回路１７は、コンパレータ１の出力信号に基づいて、第１ＤＡＣ１４及び第２ＤＡＣ１５内の第１～第３スイッチＳＷ１～ＳＷ３の切替制御を行う。
　図４は、図３の第１ＤＡＣ１４の出力ノード電圧Ｖin_pと、第２ＤＡＣ１５の出力ノード電圧Ｖin_nの電圧波形図である。まず初めは、第１サンプリングスイッチ１２と第２サンプリングスイッチ１３をともにオンして、差動入力信号対Ｖad_p、Ｖad_nをサンプリングする。このとき、各キャパシタＣ１～Ｃ５の一端は第２スイッチＳＷ２を介してコモン電圧Ｖcomに設定される。これにより、容量ＤＡＣ１８には、差動入力信号対Ｖad_p、Ｖad_nの差信号に応じた電荷が蓄積される。容量ＤＡＣ１８を構成する第１ＤＡＣ１４の出力信号と第２ＤＡＣ１５の出力信号は、コンパレータ１に入力される第１差動入力信号対Ｖin_p、Ｖin_nである。また、フィルタ回路１６の差動出力信号は、コンパレータ１に入力される第２差動入力信号対Ｖns_p、Ｖns_nである。
　その後、第１サンプリングスイッチ１２と第２サンプリングスイッチ１３をともにオフにして、コンパレータ１による比較動作を開始する。容量ＤＡＣ１８の出力は、サンプリングされた差動入力信号対Ｖad_p、Ｖad_nの差信号に応じて、上記ビットから順に出力電圧が小さくなるように制御され、出力電圧は徐々にゼロに近づいていく。
　制御が完了すると、容量ＤＡＣ１８に残留した電圧がフィルタ回路１６でサンプリングされて、フィルタ回路１６の出力電圧を変化させる。通常は、容量ＤＡＣ１８の制御完了時の残留電圧は非常に小さい電圧レベルであり、フィルタ回路１６は、小さい電圧レベルの信号を出力し続ける。すなわち、第２差動入力信号対Ｖns_p、Ｖns_nの差信号（Ｖns_p－Ｖns_n）≒０という状態を保持する。よって、図３のＡＤＣ１１で図１のコンパレータ１を使用した場合、図１の第１出力ノードｎ１の電圧Ｖgm_pと第２出力ノードｎ２の電圧Ｖgm_nの放電速度の差は、第１差動入力信号対Ｖin_p、Ｖin_nの差信号のみによってほぼ決まる。
　上述したように、図１のコンパレータ１において、第１出力ノードｎ１の電圧Ｖgm_pと第２出力ノードｎ２の電圧Ｖgm_nが放電すると、第１比較器４内のトランジスタＱ１，Ｑ２のゲートと、第２比較器５内のトランジスタＱ４，Ｑ５のゲートにキックバック電流が流れる。キックバック電流の波形は、第１出力ノードｎ１の電圧Ｖgm_pと第２出力ノードｎ２の電圧Ｖgm_nの放電速度によって大きく変化する。
　図３のＡＤＣ１１では、コンパレータ１に入力される第１差動入力信号対Ｖin_p、Ｖin_nは容量ＤＡＣ１８の出力ノードに接続されており、容量ＤＡＣ１８内には複数のキャパシタＣ１～Ｃ５があるため、図１の第１比較器４内のトランジスタＱ１，Ｑ２のゲートにキックバック電流が流れても、第１差動入力信号対Ｖin_p、Ｖin_nの電圧変動は大きくない。一方、第２差動入力信号対Ｖns_p、Ｖns_sが接続されるフィルタ回路１６の出力ノードには、大きなキャパシタが存在しないため、図１の第２比較器５内のトランジスタＱ４，Ｑ５のゲートにキックバック電流が流れると、その影響で、第２差動入力信号対Ｖns_p、Ｖns_sの電圧変動が比較的大きくなるおそれがある。
　このように、第１及び第２出力ノードｎ１、ｎ２の差動出力電圧対Vgm_p、Vgm_nの放電は、第２差動入力信号対Vns_p、Vns_nへのキックバックを引き起こす。Vin_p＝Vin_nであれば第１及び第２出力ノードｎ１、ｎ２の差動出力電圧対Vgm_p、Vgm_nの放電速度は同じであり、キックバック電流波形も同じになる。よって、Vin_p＝Vin_n の場合には、第２差動入力信号対Vns_p、Vns_nの電圧変動は同じになり、第２差動入力信号対Ｖns_p、Ｖns_nの差信号（Vns_p－Vns_n）は変動しない。一方、Vin_p≠Vin_nであれば放電速度が異なり、第２差動入力信号対Vns_p、Vns_nへのキックバック電流波形も異なってくる。このため、第２差動入力信号対Ｖns_p、Ｖns_nの差信号（Vns_p－Vns_n）の変化として現れる。第１差動入力信号対Ｖin_p、Ｖin_nの差信号（Vin_p－Vin_n）が大きい程、放電速度の差は大きくなるので、それぞれ第２差動入力信号対Vns_p、Vns_nへのキックバック電流波形の差も大きくなり、第２差動入力信号対Ｖns_p、Ｖns_nの差信号（Vns_p－Vns_n）の変化が大きくなる。
　前述のとおり、フィルタ回路１６の出力信号レベルは本来的には小さい電圧レベルである。キックバックにより、フィルタ回路１６の出力信号レベルに電圧変動があるとＡＤＣ１１として所望の動作をしなくなる恐れがあり、ＡＤＣ１１の特性自体を劣化させてしまう。また、電圧変動を小さくするために、フィルタ回路１６の出力インピーダンス下げると、消費電流の増加などフィルタ回路１６の設計自体を難しくしてしまう。
　上述したように、図１のコンパレータ１内の第１比較回路２と第２比較回路３では、第１差動入力信号対Ｖin_p、Ｖin_nの接続先を逆にしている。これにより、第２差動入力信号対Ｖns_p、Ｖns_nの一方の信号Ｖns_pのキックバックによる電圧変動分と、第２差動入力信号対Ｖns_p、Ｖns_nの他方の信号Ｖns_nのキックバックにより電圧変動分とを等しくすることができ、第２比較器５内のトランジスタＱ４，Ｑ５の各ゲートのキックバックによる電圧変動分を相殺できる。これについて、より詳細に説明する。
　図１のコンパレータ１において、第１出力ノードｎ１の電圧Ｖgm_pから第２差動入力信号Ｖns_pへのキックバック電流をＩα、第２出力ノードｎ２の電圧Ｖgm_nから第２差動入力信号Ｖns_nへのキックバック電流をＩβとすると、ダミー回路である第２比較回路３が存在しない場合の第２差動入力信号対Ｖns_p、Ｖns_nのキックバック電流の差は、Ｉα－Ｉβとなる。
　ダミー回路である第２比較回路３における第２内部ノードｎ４電圧Ｖgm_dmy_nの放電速度は、第１内部ノードｎ３電圧Ｖgm_dmy_pの放電速度と同じである。よって、第２内部ノードｎ４電圧Ｖgm_dmy_nから第２差動入力信号Ｖns_nへのキックバック電流はＩαである。同様に、第１内部ノードｎ３電圧Ｖgm_dmy_pから第２差動入力信号Ｖns_pへのキックバック電流はＩβである。第１比較回路２と第２比較回路３を合わせて考えると、第２差動入力信号Ｖns_pへのキックバック電流はＩα＋Ｉβであり、第２差動入力信号Ｖns_nへのキックバック電流はＩα＋Ｉβである。このため、第２差動入力信号Ｖns_p、Ｖns_n同士のキックバック電流の差は、（Ｉα＋Ｉβ）－（Ｉα＋Ｉβ）＝０となる。キックバック電流の差がゼロということは、コンパレータ１の第２差動入力信号Ｖns_p、Ｖns_nのキックバックによる変動がなくなることを意味する。
　このように、図１のコンパレータ１では、第１比較回路２内の第１比較器４と第２比較回路３内の第３比較器７とで、第１差動入力信号対Ｖin_p、Ｖin_nのうち正相側と負相側の信号の接続先を互いに逆にしたため、第１出力ノードｎ１と第２出力ノードｎ２の放電により、第２比較器５内のトランジスタＱ４，Ｑ５のゲートにキックバック電流が流れたとしても、トランジスタＱ４，Ｑ５のゲートに流れるキックバック電流を等しくできるため、キックバック電流による電圧変動分は互いに相殺され、第１出力ノードｎ１と第２出力ノードｎ２は、キックバック電流の影響を受けなくなる。
　図５は一比較例によるコンパレータ１００の回路図である。図５のコンパレータ１００は、図１の第１比較回路２とラッチ回路１０を備えているが、第２比較回路３を持たない。図５のコンパレータ１００において、第１出力ノードｎ１の電圧Ｖgm_pから第２差動入力信号Ｖns_pへのキックバック電流をＩα、第２出力ノードｎ２の電圧Ｖgm_nから第２差動入力信号Ｖns_nへのキックバック電流をＩβとすると、ダミー回路である第２比較回路３が存在しないために、第２比較器５におけるトランジスタＱ４，Ｑ５のゲート間でのキックバック電流の差は、Ｉα－Ｉβとなり、ゼロにはならない。よって、図５のコンパレータ１００では、第１出力ノードｎ１の電圧Ｖgm_pと第２出力ノードｎ２の電圧Ｖgm_nの電圧レベルが放電速度によって変動すると、その変動分に応じたキックバック電流の差（Ｉα－Ｉβ）が生じ、その差に応じてコンパレータ１００の差動出力電圧Ｖgm_p、Ｖgm_nが変動してしまう。
　図６Ａはシミュレーションによる図１のコンパレータ１内の各部の信号波形図、図６Ｂはシミュレーションによる図５のコンパレータ１００内の各部の信号波形図である。図６Ａと図６Ｂには、クロック信号Ｃｌｋの電圧波形と、第１差動入力信号対Ｖin_p、Ｖin_nの差信号（Ｖin_p－Ｖin_n）の電圧波形と、第２差動入力信号対Ｖns_p、Ｖns_nの差信号（Ｖns_p－Ｖns_n）の電圧波形とが図示されている。
　図６Ａ及び図６Ｂにおいて、時刻ｔ１でコンパレータ１、１００は比較動作を開始する。制御回路１７は、容量ＤＡＣ１８の出力電圧（Ｖin_p－Ｖin_n）がゼロになるように、容量ＤＡＣ１８のキャパシタの充電電荷を上位側から順に決定していく。フィルタ回路１６の出力信号（Ｖns_p－Ｖns_n）は、図６Ａではほぼ０Ｖであるのに対し、図６Ｂでは、コンパレータ１００が比較動作を行うたびに、大きなスパイク状の電圧変動が起きている。より詳細には、図６Ａのシミュレーション結果では、フィルタ回路１６の出力電圧は約３００μＶ程度の微小な直流電圧であるのに対し、図６Ｂでは、非常に大きなスパイク状の電圧変動が生じており、最大で１ｍＶを超えることもある。
　容量ＤＡＣ１８の出力電圧Ｖin_p－Ｖin_nの電圧が大きいほど、第１出力ノードｎ１の電圧Ｖgm_pと第２出力ノードｎ２の電圧Ｖgm_nの放電速度の違いが大きくなり、キックバック電流によるＶns_p－Ｖns_nの電圧変動が大きくなる。
　一方、容量ＤＡＣ１８の出力電圧Ｖin_p－Ｖin_nの電圧が小さい場合は、第１出力ノードｎ１の電圧Ｖgm_pと第２出力ノードｎ２の電圧Ｖgm_nの放電速度の違いが小さくなり、キックバック電流によるVns_p－Vns_nの電圧変動が現れにくくなる。
　ノイズシェーピング技術を使った逐次比較型ＡＤＣ１１の場合、比較動作を行っている最中には、フィルタ回路１６の出力電圧は一定の電圧を保っていることが望ましい。フィルタ回路１６の出力電圧が変動すると、アナログ－デジタル変換動作を正常に行えなくなるおそれがあり、ＡＤＣ１１の特性自体を劣化させてしまう。
　図１のコンパレータ１のシミュレーション結果である図６Ａの容量ＤＡＣ１８の出力電圧Ｖin_p－Ｖin_nの電圧波形には、スパイク状の電圧変動は見られず、比較動作中にフィルタ回路１６の出力電圧が約２００μＶ程度の直流電圧を安定的に保持できていることが分かる。よって、図１のコンパレータ１を図２のＡＤＣ１１に用いることで、ＡＤＣ１１の性能を向上できる。
　このように、第１の実施形態によるコンパレータ１は、第１差動入力信号対Ｖin_p、Ｖin_nと第２差動入力信号対Ｖns_p、Ｖns_nが入力される第１比較回路２とは別個に、第１比較回路２と同じ回路構成かつ同じ電気特性を持つダミー回路である第２比較回路３を設け、第１比較回路２と第２比較回路３では、第１差動入力信号対Ｖin_p、Ｖin_nの接続先を互いに逆にする。より詳細には、第１比較回路２内の第１比較器４では、第１差動入力信号対Ｖin_p、Ｖin_nの正相側の信号を正相側のトランジスタのゲートに入力するのに対し、第２比較回路３お内の第３比較器７では、第１差動入力信号対Ｖin_p、Ｖin_nの正相側の信号を負相側のトランジスタのゲートに入力する。これにより、第１比較回路２の第１出力ノードｎ１及び第２出力ノードｎ２の電圧Ｖgm_p、Ｖgm_nの電圧変動により、第２比較器５内のトランジスタＱ４，Ｑ５のゲートにキックバック電流が流れても、トランジスタＱ４，Ｑ５のゲートでのキックバック電流による電圧変動分を等しくすることができる。よって、第１出力ノードｎ１及び第２出力ノードｎ２の電圧Ｖgm_p、Ｖgm_nは、キックバック電流による電圧変動が生じなくなり、コンパレータ１の出力電圧を安定させることができ、ＡＤＣ１１の性能劣化を抑制できる。
　（第２の実施形態）
　図１のコンパレータ１は、第１比較回路２内の第１比較器４及び第２比較器５と、第２比較回路３内の第３比較器７及び第４比較器８をＮ型ＭＯＳトランジスタで構成しているが、Ｐ型ＭＯＳトランジスタで構成してもよい。
　図７は第２の実施形態によるコンパレータ１ａの回路図である。図７のコンパレータ１ａは、図１のコンパレータ１内の各トランジスタの導電型を逆にしたものであり、トランジスタＱ３１～Ｑ３８、Ｑ４１～Ｑ４６、Ｑ５１～Ｑ５６を有する。例えば、図７のコンパレータ１ａ内の第１比較回路２内の第１比較器４と第２比較器５は、Ｐ型ＭＯＳトランジスタＱ３１～Ｑ３６で構成されている。第２比較回路３内の第３比較器７と第４比較器８も同様である。また、プルアップ回路６は、Ｎ型ＭＯＳトランジスタＱ３７、Ｑ３８で構成されている。さらに、ラッチ回路１０内の各トランジスタＱ５１～Ｑ５６の導電型も、図１のラッチ回路１０とは逆になっている。
　図７のコンパレータ１ａでは、電源ノードと接地ノードの間に接続される各トランジスタの接続順序が図１のコンパレータ１とは逆になっているが、動作原理は同じである。
　図７のコンパレータ１ａでは、図１のコンパレータ１と同様に、第１比較回路２内の第１比較器４と、第２比較回路３内の第３比較器７では、第１差動入力信号対Ｖin_p、Ｖin_nの正側の信号と負側の信号の接続先が互いに逆になっている。よって、図７のコンパレータ１ａにおいても、図１のコンパレータ１と同様に、第１出力ノードｎ１及び第２出力ノードｎ２の電圧Ｖgm_p、Ｖgm_nの電圧変動により、第２比較器５内のトランジスタＱ４，Ｑ５のゲートにキックバック電流が流れても、電圧Ｖgm_p、Ｖgm_nはキックバック電流による電圧変動が生じなくなり、ＡＤＣ１１の性能劣化を抑制できる。
　（第３の実施形態）
　第３の実施形態は、第１の実施形態とはラッチ回路１０の構成が異なるものである。
　図８は第３の実施形態によるコンパレータ１ｂの回路図である。図８のコンパレータ１ｂは、図１のコンパレータ１と同様の回路構成の第１比較回路２と第２比較回路３を備えている。図８のコンパレータ１ｂは、第１比較回路２の第１出力ノードｎ１及び第２出力ノードｎ２に接続された第１ラッチ回路２１と、第２比較回路３の第１内部ノードｎ３及び第２内部ノードｎ４に接続された第２ラッチ回路２２とを備えている。
　第１ラッチ回路２１は、Ｐ型ＭＯＳトランジスタＱ６１～Ｑ６４と、Ｎ型ＭＯＳトランジスタＱ６５、Ｑ６６とを有する。トランジスタＱ６１、Ｑ６３の各ゲートにはクロック信号Ｃｌｋが入力されている。トランジスタＱ６２、Ｑ６５のゲートと、トランジスタＱ６３、Ｑ６４の各ドレインは、出力ノード電圧Ｖout_pに接続されている。トランジスタＱ６４、Ｑ６６の各ゲートと、トランジスタＱ６２、Ｑ６５のドレインは、出力ノード電圧Ｖout_nに接続されている。トランジスタＱ６５のソースは第１出力ノードｎ１の電圧Ｖgm_pに接続され、トランジスタＱ６６のソースは第２出力ノードｎ２の電圧Ｖgm_nに接続されている。
　第２ラッチ回路２２は、Ｐ型ＭＯＳトランジスタＱ７１～Ｑ７４と、Ｎ型ＭＯＳトランジスタＱ７５、Ｑ７６とを有し、第１ラッチ回路２１と同様に構成されている。
　クロック信号Ｃｌｋがローレベルからハイレベルに遷移すると、図８のコンパレータ１ｂは比較動作を開始する。その後、クロック信号Ｃｌｋがハイレベルからローレベルに遷移した段階で、第１ラッチ回路２１は第１比較回路２による比較結果を保持し、第２ラッチ回路２２は第２比較回路３による比較結果を保持する。
　図８のコンパレータ１ｂは、図１のコンパレータ１と同様に、第１比較回路２内の第１比較器４と、第２比較回路３内の第３比較器７では、第１差動入力信号対Ｖin_p、Ｖin_nの正側の信号と負側の信号の接続先が互いに逆になっている。よって、図８のコンパレータ１ｂにおいても、図１のコンパレータ１と同様に、第１出力ノードｎ１及び第２出力ノードｎ２の電圧Ｖgm_p、Ｖgm_nの電圧変動により、第２比較器５内のトランジスタＱ４，Ｑ５のゲートにキックバック電流が流れても、電圧Ｖgm_p、Ｖgm_nはキックバック電流による電圧変動が生じなくなり、ＡＤＣ１１の性能劣化を抑制できる。
　なお、図７のコンパレータ１ａと同様に、図８のコンパレータ１ｂ内の各トランジスタの導電型を逆にしてもよい。
　（第４の実施形態）
　第４の実施形態によるコンパレータ１ｃは、第１比較回路２から出力された信号を波形整形した後にラッチ回路１０に入力するものである。
　図９は第４の実施形態によるコンパレータ１ｃの回路図である。図９のコンパレータ１ｃは、図１のコンパレータ１と同様の構成の第１比較回路２、第２比較回路３、及びラッチ回路１０を備えている。これに加えて、図９のコンパレータ１ｃはインバータ２３，２４を備えている。インバータ２３，２４は、第１比較回路２に接続された第１出力ノードｎ１と第２出力ノードｎ２のそれぞれに接続されている。
　インバータ２３，２４は、入力信号の論理を反転して出力するが、その際に、出力信号波形を急峻にする波形整形を行う。このように、インバータ２３，２４は、波形整形回路として作用している。インバータ２３，２４の代わりに、種々の論理演算素子（例えば、ＮＡＮＤ素子やＮＯＲ素子など）を用いてもよい。
　第１出力ノードｎ１及び第２出力ノードｎ２の電圧Ｖgm_p、Ｖgm_nは、第１比較器４及び第２比較器５内のトランジスタＱ１、Ｑ２、Ｑ４、Ｑ５による放電により電圧レベルが低下していく。インバータ２３，２４は、第１出力ノードｎ１及び第２出力ノードｎ２の電圧Ｖgm_p、Ｖgm_nの放電に伴って、充電される。ラッチ回路１０は、インバータ２３，２４の出力電圧の充電速度差に応じた論理で保持動作を行う。
　図９のコンパレータ１ｃは、図１のコンパレータ１と同様に、第１比較回路２内の第１比較器４と、第２比較回路３内の第３比較器７では、第１差動入力信号対Ｖin_p、Ｖin_nの正側の信号と負側の信号の接続先が互いに逆になっている。よって、図８のコンパレータ１ｂにおいても、図１のコンパレータ１と同様に、第１出力ノードｎ１及び第２出力ノードｎ２の電圧Ｖgm_p、Ｖgm_nの電圧変動により、第２比較器５内のトランジスタＱ４，Ｑ５のゲートにキックバック電流が流れても、電圧Ｖgm_p、Ｖgm_nはキックバック電流による電圧変動が生じなくなり、ＡＤＣ１１の性能劣化を抑制できる。
　なお、図９のインバータ２３，２４等による波形整形回路は、図７又は図８のコンパレータ１ａ、１ｂに設けてもよい。
　このように、第４の実施形態では、第１比較回路２の出力信号を、いったんインバータ２３，２４等で波形整形した後にラッチ回路１０で保持動作を行うため、ラッチ回路１０が保持動作を迅速に行うことができ、図９のコンパレータ１ｃの動作速度を向上できる。
　上述した第１～第４の実施形態によるコンパレータ１、１ａ、１ｂ、１ｃに共通の技術的特徴は、第１比較回路２と同じ回路構成及び同じ電気的特性を持つ第２比較回路３を設け、かつ、第１比較回路２と第２比較回路３では、第１差動入力信号対Ｖin_p、Ｖin_nの接続先を逆にしたことである。これにより、キックバック電流による第１比較回路２の第１出力ノードｎ１及び第２出力ノードｎ２の電圧Ｖgm_p、Ｖgm_nの変動を抑制できる。
　なお、本技術は以下のような構成を取ることができる。
　（１）第１差動入力信号対が入力される第１入力端子及び第２入力端子と、
　第２差動入力信号対が入力される第３入力端子及び第４入力端子と、
　前記第１入力端子を正側に接続し、かつ前記第２入力端子を負側に接続して生成される前記第１差動入力信号対の差信号と、前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号と、に応じた信号を出力する第１比較回路と、
　前記第１入力端子を負側に接続し、かつ前記第２入力端子を正側に接続して生成される前記第１差動入力信号対の差信号と、前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号と、に応じた信号を出力する第２比較回路と、を備える、コンパレータが提供される。
　（２）前記第１比較回路から出力された信号に応じた差動出力信号対を出力する第１出力端子及び第２出力端子を備える、（１）に記載のコンパレータ。
　（３）前記第１差動入力信号対の差信号の電圧レベルは、前記第２差動入力信号対の差信号の電圧レベルより大きい、（１）又は（２）に記載のコンパレータ。
　（４）前記第１比較回路及び前記第２比較回路は、共通の回路構成及び共通の電気特性を有する、（１）乃至（３）のいずれか一項に記載のコンパレータ。
　（５）前記第１比較回路は、前記第１差動入力信号対の差信号と、前記第２差動入力信号対の差信号と、に応じた信号を差動で出力する第１出力ノード及び第２出力ノードを有し、
　前記第１出力ノードの電圧変動に応じて生じる前記第３入力端子の電圧変動量は、前記第２出力ノードの電圧変動に応じて生じる前記第４入力端子の電圧変動量に等しい、（１）乃至（４）のいずれか一項に記載のコンパレータ。
　（６）前記第１比較回路は、
　前記第１入力端子を正側に接続し、かつ前記第２入力端子を負側に接続して生成される前記第１差動入力信号対の差信号に応じた第１差動出力信号対を前記第１出力ノード及び前記第２出力ノードに出力する第１比較器と、
　前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号に応じた第２差動出力信号対を前記第１出力ノード及び前記第２出力ノードから出力する第２比較器と、を有し、
　前記第２比較回路は、
　前記第２入力端子を正側に接続し、かつ前記第１入力端子を負側に接続して生成される前記第１差動入力信号対の差信号に応じた第３差動出力信号対を第１内部ノード及び第２内部ノードに出力する第３比較器と、
　前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号に応じた第４差動出力信号対を前記第１内部ノード及び前記第２内部ノードから出力する第４比較器と、を有する、（５）に記載のコンパレータ。
　（７）前記第１比較回路が比較動作を行わない期間内に、前記第１出力ノード及び前記第２出力ノードを所定の電圧レベルに設定する第１電圧設定回路と、
　前記第２比較回路が比較動作を行わない期間内に、前記第１内部ノード及び前記第２内部ノードを所定の電圧レベルに設定する第２電圧設定回路と、を備える、（６）に記載のコンパレータ。
　（８）前記第１比較器、前記第２比較器、前記第３比較器、及び前記第４比較器のそれぞれは、Ｎ型トランジスタを有し、
　前記第１電圧設定回路及び前記第２電圧設定回路のそれぞれは、Ｐ型トランジスタを有する、（７）に記載のコンパレータ。
　（９）前記第１比較器、前記第２比較器、前記第３比較器、及び前記第４比較器のそれぞれは、Ｐ型トランジスタを有し、
　前記第１電圧設定回路及び前記第２電圧設定回路のそれぞれは、Ｎ型トランジスタを有する、（７）に記載のコンパレータ。
　（１０）前記第１比較器、前記第２比較器、前記第３比較器、及び前記第４比較器は、所定の信号が第１論理のときに比較動作を行うとともに、前記所定の信号が第２論理のときは比較動作を停止し、
　前記第１電圧設定回路は、前記所定の信号が前記第２論理のときに、前記第１出力ノード及び前記第２出力ノードを前記所定の電圧レベルに設定し、
　前記第２電圧設定回路は、前記所定の信号が前記第２論理のときに、前記第１内部ノード及び前記第２内部ノードを前記所定の電圧レベルに設定する、（７）乃至（９）のいずれか一項に記載のコンパレータ。
　（１１）前記第１比較回路から出力された信号を保持するラッチ回路を備える、（１）乃至（１０）のいずれか一項）に記載のコンパレータ。
　（１２）前記第１比較回路から出力された信号の波形整形を行う波形整形回路を備え、　前記ラッチ回路は、前記波形整形回路が波形整形した信号を保持する、（１１）に記載のコンパレータ。
　（１３）前記波形整形回路は、インバータである、（１２）に記載のコンパレータ。
　（１４）前記第１比較回路から出力された信号を保持する第１ラッチ回路と、
　前記第２比較回路から出力された信号を保持する第２ラッチ回路と、を備える、（１）乃至（１０）のいずれか一項）に記載のコンパレータ。
　（１５）差動入力信号対の一方の信号をサンプリングするか否かを切り替える第１サンプリングスイッチと、
　サンプリングされた前記一方の信号を複数ビットからなるデジタル信号に、１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する第１デジタル－アナログ変換器と、
　前記差動入力信号対の他方の信号をサンプリングするか否かを切り替える第２サンプリングスイッチと、
　サンプリングされた前記他方の信号を複数ビットからなるデジタル信号に、１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する第２デジタル－アナログ変換器と、
　前記第１デジタル－アナログ変換器の出力信号と、前記第２デジタル－アナログ変換器の出力信号とをサンプリングして出力するフィルタ回路と、
　前記第１デジタル－アナログ変換器の出力信号と前記第２デジタル－アナログ変換器の出力信号とを対とする第１差動入力信号対の差信号と、前記フィルタ回路から出力された第２差動入力信号対の差信号と、に応じた信号を出力するコンパレータと、
　前記コンパレータの出力信号に基づいて、前記第１デジタル－アナログ変換器及び前記第２デジタル－アナログ変換器を制御する制御回路と、を備え
　前記コンパレータは、
　前記第１差動入力信号対が入力される第１入力端子及び第２入力端子と、
　前記第２差動入力信号対が入力される第３入力端子及び第４入力端子と、
　前記第１入力端子を正側に接続し、かつ前記第２入力端子を負側に接続して生成される前記第１差動入力信号対の差信号と、前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号と、に応じた信号を出力する第１比較回路と、
　前記第１入力端子を負側に接続し、かつ前記第２入力端子を正側に接続して生成される前記第１差動入力信号対の差信号と、前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号と、に応じた信号を出力する第２比較回路と、を有する、アナログ－デジタル変換器。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１、１ａ、１ｂ、１ｃ　コンパレータ、２　第１比較回路、３　第２比較回路、４　第１比較器、５　第２比較器、６　プルアップ回路、７　第３比較器、８　第４比較器、９　プルアップ回路、１０　ラッチ回路、１１　ＡＤＣ、１２　第１サンプリングスイッチ、１３　第２サンプリングスイッチ、１４　第１ＤＡＣ、１５　第２ＤＡＣ、１６　フィルタ回路、１７　制御回路、１８　容量ＤＡＣ、２１　第１ラッチ回路、２２　第２ラッチ回路、

Claims (15)

  1. 　第１差動入力信号対が入力される第１入力端子及び第２入力端子と、
    　第２差動入力信号対が入力される第３入力端子及び第４入力端子と、
    　前記第１入力端子を正側に接続し、かつ前記第２入力端子を負側に接続して生成される前記第１差動入力信号対の差信号と、前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号と、に応じた信号を出力する第１比較回路と、
    　前記第１入力端子を負側に接続し、かつ前記第２入力端子を正側に接続して生成される前記第１差動入力信号対の差信号と、前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号と、に応じた信号を出力する第２比較回路と、を備える、コンパレータ。
  2. 　前記第１比較回路から出力された信号に応じた差動出力信号対を出力する第１出力端子及び第２出力端子を備える、請求項１に記載のコンパレータ。
  3. 　前記第１差動入力信号対の差信号の電圧レベルは、前記第２差動入力信号対の差信号の電圧レベルより大きい、請求項１に記載のコンパレータ。
  4. 　前記第１比較回路及び前記第２比較回路は、共通の回路構成及び共通の電気特性を有する、請求項１に記載のコンパレータ。
  5. 　前記第１比較回路は、前記第１差動入力信号対の差信号と、前記第２差動入力信号対の差信号と、に応じた信号を差動で出力する第１出力ノード及び第２出力ノードを有し、
    　前記第１出力ノードの電圧変動に応じて生じる前記第３入力端子の電圧変動量は、前記第２出力ノードの電圧変動に応じて生じる前記第４入力端子の電圧変動量に等しい、請求項１に記載のコンパレータ。
  6. 　前記第１比較回路は、
    　前記第１入力端子を正側に接続し、かつ前記第２入力端子を負側に接続して生成される前記第１差動入力信号対の差信号に応じた第１差動出力信号対を前記第１出力ノード及び前記第２出力ノードに出力する第１比較器と、
    　前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号に応じた第２差動出力信号対を前記第１出力ノード及び前記第２出力ノードから出力する第２比較器と、を有し、
    　前記第２比較回路は、
    　前記第２入力端子を正側に接続し、かつ前記第１入力端子を負側に接続して生成される前記第１差動入力信号対の差信号に応じた第３差動出力信号対を第１内部ノード及び第２内部ノードに出力する第３比較器と、
    　前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号に応じた第４差動出力信号対を前記第１内部ノード及び前記第２内部ノードから出力する第４比較器と、を有する、請求項５に記載のコンパレータ。
  7. 　前記第１比較回路が比較動作を行わない期間内に、前記第１出力ノード及び前記第２出力ノードを所定の電圧レベルに設定する第１電圧設定回路と、
    　前記第２比較回路が比較動作を行わない期間内に、前記第１内部ノード及び前記第２内部ノードを所定の電圧レベルに設定する第２電圧設定回路と、を備える、請求項６に記載のコンパレータ。
  8. 　前記第１比較器、前記第２比較器、前記第３比較器、及び前記第４比較器のそれぞれは、Ｎ型トランジスタを有し、
    　前記第１電圧設定回路及び前記第２電圧設定回路のそれぞれは、Ｐ型トランジスタを有する、請求項７に記載のコンパレータ。
  9. 　前記第１比較器、前記第２比較器、前記第３比較器、及び前記第４比較器のそれぞれは、Ｐ型トランジスタを有し、
    　前記第１電圧設定回路及び前記第２電圧設定回路のそれぞれは、Ｎ型トランジスタを有する、請求項７に記載のコンパレータ。
  10. 　前記第１比較器、前記第２比較器、前記第３比較器、及び前記第４比較器は、所定の信号が第１論理のときに比較動作を行うとともに、前記所定の信号が第２論理のときは比較動作を停止し、
    　前記第１電圧設定回路は、前記所定の信号が前記第２論理のときに、前記第１出力ノード及び前記第２出力ノードを前記所定の電圧レベルに設定し、
    　前記第２電圧設定回路は、前記所定の信号が前記第２論理のときに、前記第１内部ノード及び前記第２内部ノードを前記所定の電圧レベルに設定する、請求項７に記載のコンパレータ。
  11. 　前記第１比較回路から出力された信号を保持するラッチ回路を備える、請求項１に記載のコンパレータ。
  12. 　前記第１比較回路から出力された信号の波形整形を行う波形整形回路を備え、
    　前記ラッチ回路は、前記波形整形回路が波形整形した信号を保持する、請求項１１に記載のコンパレータ。
  13. 　前記波形整形回路は、インバータである、請求項１２に記載のコンパレータ。
  14. 　前記第１比較回路から出力された信号を保持する第１ラッチ回路と、
    　前記第２比較回路から出力された信号を保持する第２ラッチ回路と、を備える、請求項１に記載のコンパレータ。
  15. 　差動入力信号対の一方の信号をサンプリングするか否かを切り替える第１サンプリングスイッチと、
    　サンプリングされた前記一方の信号を複数ビットからなるデジタル信号に、１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する第１デジタル－アナログ変換器と、
    　前記差動入力信号対の他方の信号をサンプリングするか否かを切り替える第２サンプリングスイッチと、
    　サンプリングされた前記他方の信号を複数ビットからなるデジタル信号に、１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する第２デジタル－アナログ変換器と、
    　前記第１デジタル－アナログ変換器の出力信号と、前記第２デジタル－アナログ変換器の出力信号とをサンプリングして出力するフィルタ回路と、
    　前記第１デジタル－アナログ変換器の出力信号と前記第２デジタル－アナログ変換器の出力信号とを対とする第１差動入力信号対の差信号と、前記フィルタ回路から出力された第２差動入力信号対の差信号と、に応じた信号を出力するコンパレータと、
    　前記コンパレータの出力信号に基づいて、前記第１デジタル－アナログ変換器及び前記第２デジタル－アナログ変換器を制御する制御回路と、を備え
    　前記コンパレータは、
    　前記第１差動入力信号対が入力される第１入力端子及び第２入力端子と、
    　前記第２差動入力信号対が入力される第３入力端子及び第４入力端子と、
    　前記第１入力端子を正側に接続し、かつ前記第２入力端子を負側に接続して生成される前記第１差動入力信号対の差信号と、前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号と、に応じた信号を出力する第１比較回路と、
    　前記第１入力端子を負側に接続し、かつ前記第２入力端子を正側に接続して生成される前記第１差動入力信号対の差信号と、前記第３入力端子を正側に接続し、かつ前記第４入力端子を負側に接続して生成される前記第２差動入力信号対の差信号と、に応じた信号を出力する第２比較回路と、を有する、アナログ－デジタル変換器。
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* Cited by examiner, † Cited by third party
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011061337A (ja) * 2009-09-08 2011-03-24 Ricoh Co Ltd ヒステリシスコンパレータ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011061337A (ja) * 2009-09-08 2011-03-24 Ricoh Co Ltd ヒステリシスコンパレータ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220376685A1 (en) * 2021-05-24 2022-11-24 Mediatek Inc. Gain-boosted comparator
US11777482B2 (en) * 2021-05-24 2023-10-03 Mediatek Inc. Gain-boosted comparator

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