CN110235372B - 一种具有降低回扫噪声的双倍数据速率时间内插量化器 - Google Patents

一种具有降低回扫噪声的双倍数据速率时间内插量化器 Download PDF

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Abstract

一种闪存ADC，包含第一、第二及第三双倍数据速率比较器核心，其用于在比较器时钟的单个时钟周期内的上升沿及下降沿中的每一个期间，确定输入至所述比较器核心的第一差分输入信号的相对电压。耦合至所述第三比较器核心的反相比较器时钟降低回扫噪声。所述ADC包含第一与第二浮动电压参考，其用于将差分比较器输入的电压偏移固定量，及产生第一和第二差分输入信号。所述第三比较器核心交叉耦合在所述第一和第二比较器核心之间。

Description

一种具有降低回扫噪声的双倍数据速率时间内插量化器
技术领域
所公开的实施例的各方面大体上涉及无线通信设备的模数转换，尤其涉及一种闪存型模数转换装置。
背景技术
现代移动通信设备，诸如基于5G无线网络的那些现代移动通信设备，需要节能、宽带宽的模数转换器(analog to digital converter，ADC)来支持对接收到的无线电信号的处理。最快类型的ADC基于被称作直接转换或闪存ADC的架构。对于无线和移动装置应用来说，直接转换或闪存ADC是优选的，因为它们可以实现较快的转换时间。对每一量化层级，闪存ADC使用单独的参考电压和比较器，从而使得针对N位ADC产生2N-1参考电压。
来自多个比较器的取样噪声会漏回至输入电压和/或参考电压，从而使输入和参考信号失真。这种噪声泄漏称作回扫噪声，它可能会大大降低闪烁ADC的准确性。
参考电压可通过使用电阻器串来划分单个电压源而得到。前置放大器通常插在每个比较器前面以便阻止回扫噪声使所述输入及参考电压失真。但是，前置放大器增加了功率消耗，并且可能会大大缩短移动通信设备的电池寿命。前置放大器还增加了ADC的复杂度和面积。
可通过使用浮动电压源来提供参考电压而降低闪存ADC的功率消耗。一种产生浮动电压源的方法是使用开关电容器网络将输入电压调高或调低预定量。采用此方法，将无需另外的前置放大器级，且易于实施完全差分输入。但是，并未将来自比较器的回扫瞬态隔离，而且所述回扫瞬态会使输入信号显著失真。
发明内容
由此，存在改进将模拟信号转换为数字信号的方法和设备的必要，从而可以满足移动通信设备的速度要求，也可以提供低功耗及精确的线性模数转换。因此，需要提供解决上述问题中的至少一些问题的方法和装置。
所公开的实施例的目标在于提供一种改进的用于在移动通信设备中将模拟信号转换为数字信号的概念。通过所公开的实施例的各方面来解决这个问题。改进的模数转换降低了回扫噪声，从而使得在降低功率消耗的同时提高转换精确性。其它优点和修改可以在从属权利要求中得出。
根据第一方面，上述及其它目标及优点可通过装置获得，所述装置包含第一双倍数据速率比较器核心，其用于在比较器时钟的单个时钟周期内的上升沿及下降沿的每一个期间，确定输入至第一比较器核心的第一差分输入信号的相对电压。装置还包含第二双倍数据速率比较器核心，其用于在比较器时钟的单个时钟周期内的上升沿及下降沿的每一个期间，确定输入至第二比较器核心的第二差分输入信号的相对电压，以及第三双倍数据速率比较器核心，其用于在反相比较器时钟的单个时钟周期内的上升沿及下降沿中的每一个期间，确定输入至第三比较器核心的第三差分输入信号的相对电压。所述装置包含第一浮动电压参考，其用于将差分比较器输入信号的电压偏移第一固定量及产生第一差分输入信号，和第二浮动电压参考，其用于将差分比较器输入信号偏移第二固定量及产生第二差分输入信号，以及时钟反相器电路，其连接至比较器时钟信号，并且用于产生反相比较器时钟信号。第三差分输入信号交叉连接至第一差分输入信号及第二差分输入信号。所公开的实施例的各方面降低了比较器核心所产生的回扫噪声，同时保持低功率消耗。
在根据第一方面的装置的第一种可能实施形式中，所述装置进一步包含第一双倍数据速率置位-复位触发器电路，其中所述第一双倍数据速率置位-复位触发器电路具有置位输入端及复位输入端，它们用于连接至第一双倍数据速率比较器核心的相应输出端；第二双倍数据速率置位-复位触发器电路，所述第二双倍数据速率置位-复位触发器电路包含置位输入端及复位输入端，它们用于连接至第二双倍数据速率比较器核心的相应输出端；第三双倍数据速率置位-复位触发器电路，所述第三双倍数据速率置位-复位触发器电路包含置位输入端及复位输入端，它们用于连接至第三双倍数据速率比较器核心的相应输出端。第一双倍数据速率置位-复位触发器电路、第二双倍数据速率置位-复位触发器电路及第三双倍数据速率置位-复位触发器电路用于在单个时钟周期内的上升沿及下降沿期间进行置位-复位操作。所公开的实施例的比较器在时钟的两个沿内都运行，从而在基于时间的内插电路及输出端置位-复位触发器内同样产生修改。这使得面积更小，功率消耗更低，以及对环境和制造工艺变化的敏感度降低。
在同样根据第一方面或根据第一方面的第一种可能实施形式的装置的第二种可能实施形式中，第一、第二和第三双倍数据速率置位-复位触发器电路中的至少一个通过第一对反相器电路或第二对反相器电路中的相应一个而耦合至第一比较器核心及第二比较器核心中的对应一个。反相器电路中的每一个用于反相及延迟第一比较器核心的输出端及第二比较器核心中的输出端中的相应一个。反相器电路中的每一个的延迟和时钟反相器电路的延迟匹配。
在同样根据第一方面或根据第一方面的第一或第二种可能实施形式的装置的第三种可能实施形式中，第一浮动电压参考及第二浮动电压参考中的至少一个包含开关电容器网络。开关电容器网络包含串联连接在浮动电压参考的输入端及输出端之间的第一电容器、第二电容器，及用于交替地将第二电容器连接至参考电压且将其并联连接至第一电容器的CMOS开关网络。开关电容器网络不需要前置放大器，从而降低了功率消耗，同时使得完全差分输入易于实施。
在同样根据第一方面或根据第一方面的第一到第三种可能实施形式中的任何一种的装置的第四种可能实施形式中，第一双倍数据速率比较器核心、第二双倍数据速率比较器核心、及第三双倍数据速率比较器核心中的至少一个包含呈推挽式配置连接在一起的PMOS差分放大器级及NMOS差分放大器级。推挽式配置允许比较器核心以双倍数据速率操作。
在同样根据第一方面或根据第一方面的第一到第四种可能实施形式中的任何一种的装置的第五种可能实施形式中，在单个时钟周期的上升沿之前，对在将PMOS差分放大器级的第一漏极连接至NMOS差分放大器级的第一漏极的第一节点处的电压和在将PMOS差分放大器级的第二漏极连接至NMOS差分放大器级的第二漏极的第二节点处的电压充电以达到正供应电压。在单个时钟周期的上升沿期间，对第一节点处的电压及第二节点处的电压放电以达到负供应电压，并且在单个时钟周期的下降沿期间，对第一节点处的电压及第二节点处的电压充电以达到正供应电压。在时钟的上升及下降沿内操作实现比较器核心以双倍数据速率操作。
在同样根据第一方面或根据第一方面的第一到第五种可能实施形式中的任何一种的装置的第六种可能实施形式中，比较器核心的正比较器核心输出由连接至第一节点的CMOS反相器生成，比较器核心的负比较器核心输出由连接至第二节点的第二CMOS反相器生成。正比较器核心输出及负比较器核心输出的时序与输入信号及参考信号之间的电压差成比例。这种配置提供了从电压差到延迟时间的成比例转换。
在同样根据第一方面或根据第一方面的第一到第六种可能实施形式中的任何一种的装置的第七种可能实施形式中，第一双倍数据速率置位-复位触发器电路、第二双倍数据速率置位-复位触发器电路及第三双倍数据速率置位-复位触发器电路中的至少一个包含：第一SR闩锁电路，其用于与第二SR闩锁电路并联连接；第三SR闩锁电路；开关设备。开关设备用于将第一SR闩锁电路的输出端或第二SR闩锁电路的输出端选择性地连接至第三SR闩锁电路的相应输入端。装置进一步包含控制器，其用于当置位输入端的信号状态和复位输入端的信号状态相对于置位-复位电路来说相等时，控制开关设备以在输出端及输出端之间切换。这确保了双倍数据速率SR触发器电路的输出端不会连接至不稳定的SR闩锁。
在同样根据第一方面或根据第一方面的第一到第七种可能实施形式中的任何一种的装置的第八种可能实施形式中，第一SR闩锁电路的置位输入端及复位输入端用于通过一对反相器电路连接至第一双倍数据速率比较器核心的相应输出端。第二SR闩锁电路的置位输入端及复位输入端用于连接至反相形式的第一双倍数据速率比较器核心的相应置位输入端及复位输入端。向一个SR闩锁提供反相输入并对另一个闩锁提供非反相输入确保了至少一个SR闩锁在任一时间点都具有稳定输出。
在同样根据第一方面或根据第一方面的第一到第八种可能实施形式中的任何一种的装置的第九种可能实施形式中，第一SR闩锁电路的第一输入端用于连接至第一双倍数据速率置位-复位电路的置位输入端，第一SR闩锁电路的第二输入端用于连接至第一双倍数据速率置位-复位电路的复位输入端，第二SR闩锁电路的第一输入端用于连接至在置位输入端及第一输入端之间连接的反相器的输出端，第二SR闩锁电路的第二输入端用于连接至在复位输入端及第二输入端之间连接的反相器的输出端，开关设备用于将第三SR闩锁电路的第一输入端及第三SR闩锁电路的第二输入端选择性地连接至第一SR闩锁电路的相应的第一和第二输出端及第二SR闩锁电路的第一和第二输出端。这种配置确保了双倍数据速率SR触发器的输出从不处于稳定状态。
在同样根据第一方面或根据第一方面的第七到第九种可能实施形式中的任何一种的装置的第十种可能实施形式中，控制器具有用于连接至第一双倍数据速率置位-复位电路的置位输入端的第一输入端、用于连接至第一双倍数据速率置位-复位电路的复位输入端的第二输入端和用于连接至开关设备的开关控制输入端的输出端。将控制器耦合至双倍数据速率置位-复位电路的置位及复位输入端允许控制器基于到SR闩锁的输入来选择所需的SR闩锁，由此避免不稳定输出情况。
根据第二方面，上述及其它目标和优点通过无线电接收器来获得，所述无线电接收器包含同样根据第一方面或根据第一方面的第一到第十一种可能实施形式中的任何一种的装置。
附图说明
在本公开内容的以下详述部分中，将参看附图中所展示的示例性实施例来更详细地解释本发明，其中：
图1示出描绘了并有所公开的实施例的各方面的示例性闪存ADC架构的示意图；
图2示出并有所公开的实施例的各方面的示例性浮动电压参考的示意图及相关联的波形；
图3示出并有所公开的实施例的各方面的示例性双倍数据速率比较器核心的示意图；
图4示出与并有所公开的实施例的各方面的示例性双倍数据速率比较器核心相关联的示例性波形图形；
图5示出并有所公开的实施例的各方面的示例性双倍数据速率置位-复位触发器的示意图。
具体实施方式
图1示出了并有所公开的实施例的各方面的闪存ADC 100的示例性架构的示意图。所公开的实施例的各方面是针对用于降低比较器核心所产生的回扫噪声且同时保持低功率消耗的闪存ADC。
在图1的实例中，闪存ADC 100在本文中也被称作装置100，其包含第一双倍数据速率比较器核心110、第二双倍数据速率比较器核心114及第三双倍数据速率比较器核心112。第一双倍数据速率比较器核心110用于在比较器时钟CLK的单个时钟周期内的上升沿及下降沿中的每一个期间，确定输入至第一比较器核心110的第一差分输入信号102的相对电压。第二双倍数据速率比较器核心114用于在比较器时钟CLK的单个时钟周期内的上升沿及下降沿中的每一个期间，确定输入至第二比较器核心114的第二差分输入信号106的相对电压。第三双倍数据速率比较器核心112用于在反相比较器时钟(！CLK)的单个时钟周期内的上升沿及下降沿中的每一个期间，确定输入至第三比较器核心112的第三差分输入信号104的相对电压。第三差分输入信号104交叉连接至第一差分输入信号102及第二差分输入信号106。
在实施例中，第一浮动电压参考133、134用于将差分比较器输入信号(由INP、INM信号定义)的电压偏移第一固定量，及产生第一差分输入信号102，第二浮动电压参考135、136用于将差分比较器输入信号偏移第二固定量，及产生第二差分输入信号106。时钟反相器电路108连接至比较器时钟信号(CLK)且用于产生反相比较器时钟信号(！CLK)。
所公开的实施例的示例性闪存ADC架构100通过将每一个第二比较器核心142、112、144交叉耦合至相邻比较器核心110、114的输入端来减少参考电压产生器133、134、135、136的数量。以这种方式，参考电压产生器133-134、135-136的数量可以减少一半。下文将基于三个量化电路162、164、166来详细描述闪存ADC架构100。产生输出QN+1及QN-3的额外的量化电路160及168包含在图1中，但仅说明闪存ADC架构100可以如何延伸以产生任何所需数量的量化输出端。
每一个量化电路162、164、166包含相应的双倍数据速率比较器核心110、112、114，它们后跟着双倍数据速率置位-复位触发器电路120、122、124。双倍数据速率比较器核心110、112、114一般在本文中被称作比较器核心，其用于在时钟信号CLK的上升沿及下降沿中的每一个期间，对差分输入信号102、104、106进行取样。双倍数据速率置位-复位触发器120、122、124一般在本文中被称作SR触发器，其用于根据相应的置位输入信号S及复位输入信号R确定其时钟信息，且不直接接收时钟信号。因此，SR触发器120、122、124可被描述为无时钟。
比较器核心110、114接收浮动参考电压产生器133-134、135-136所产生的差分输入电压102、106。每一个浮动参考电压产生器133-134、135-136都耦合至ADC输入信号INP、INM，并且用于将输入信号INP和INM分别调高或调低预定电压：针对浮动参考电压产生器133-134，所述预定电压为VREF,N/2，针对浮动参考电压产生器135-136，所述预定电压为VREF,N-2/2。随后将所得偏移后电压信号102、106施加至对应的比较器核心110、114。
为减少传统闪存ADC所需的浮动电压产生器的数量，比较器核心，诸如比较器核心112，并不具备对应的参考电压产生器，而是交叉耦合至相邻比较器核心110、114的输入信号102、106。以此方式来减少参考电压产生器的数量的优势在于功率消耗降低，并且如下文将进一步论述，这种减少也可以用于消除及回收比较器核心所产生的回扫电流。
通过将比较器核心112的正输入Pin连接至下一个比较器核心110的正差分输入138并将比较器核心112的负输入Min连接至前一个比较器核心114的负差分输入140，来实现第三差分输入信号104的交叉耦合。如本文所使用的，下一个比较器核心110的参考电压VREF，N大于前一个比较器核心114的参考电压VREF，N-2。示出的交叉耦合配置产生了用于交叉耦合的比较器核心112的有效参考电压，所述有效参考电压是其交叉耦合到的参考电压VREF，N、VREF,N-2的平均值。相同原理可以相应地适用于基于所提到的交叉耦合的其它差分输入信号(如比较器核心142、144的差分输入信号)。
双倍数据速率比较器核心110、112、114用于比较时钟上升沿及时钟下降沿。如以下将进一步描述的，每一个比较器核心110、112、114在时钟上升沿内将其输入信号与NMOS差分放大器级比较，并在时钟下降沿内将其输入信号与PMOS差分放大器级比较，从而使得差分输入102、104、106上的回扫瞬态电流在时钟上升及下降沿期间具有相反的方向。回扫电流由输入端NMOS及PMOS差分对的栅极-源极电容产生。
当使用如ADC架构100中所示的浮动电压产生器133-134、135-136时，回扫噪声可能变得非常大。传统ADC架构使用输入放大器来减小回扫噪声。然而，输入放大器需要特别快，而且需要低输出阻抗，这会增加复杂度及功率消耗。或者，可以减小比较器输入端的尺寸。但是这会导致比较器偏移电压增加，从而导致模数转换成非线性。
双倍数据速率比较器核心110、112、114能够在时钟信号CLK的上升及下降沿内进行比较。新颖的闪存ADC架构100利用这个能力消除回扫电路瞬态，并将电流瞬态回收作为相邻比较器核心的偏置电流，从而显著降低回扫噪声及功率消耗。为达到此优点，采用反相器108来产生用于驱动交叉耦合的比较器核心112的反相时钟信号！CLK。交叉耦合的比较器核心112随后与NMOS差分放大器级比较，而在节点138、140处与交叉耦合的比较器核心112连接的相邻比较器核心110、114与PMOS差分放大器级比较。在另一时钟沿内，情形相反。因此，被非反相时钟信号CLK驱动的比较器核心110、112与被反相器时钟信号！CLK驱动的交叉耦合的比较器核心112协同工作，以消除及回收回扫电流。
在某些实施例中，可能需要对比较器核心110、112、114的输出端进行基于时间的内插或其它基于时间的操作。在这些实施例中，可能有利的是，在对非反相时钟信号CLK进行操作比较器核心110、114之后包含反相器126、128、130、132，以匹配在利用反相器108反相时钟信号时所产生的时间延迟。
在示例性闪存ADC架构100中，通过耦合浮动参考电压产生器133-134、135-136，在ADC输入信号INP、INM及比较器核心110、114之间的差分输入102、106的每一个支路中提供参考电压133-134、135-136。每一个浮动参考电压产生器133-134、135-136包含一对电压源133-134、135-136。每一对中的一个电压源133、135用于将正输入信号INP调低预定参考电压的一半，即VREF，N/2、VREF，N-2/2，另一电压源134、136用于将负输入信号INM调高参考电压的一半，即VREF，N/2、VREF，N-2/2。本领域的技术人员容易认识到在不偏离本公开的精神和范围的情况下，可以有利地采用任何类型的参考电压产生器。
图2示出了并有所公开的实施例的各方面的适合于产生浮动电压参考200的示例性开关电容器网络250的示意图。相同的驱动信号标识PHA、PHB表明每一个驱动信号PHA、PHB驱动哪些开关210、212、214、216。附图220示出了用于驱动开关电容器网络200的示例性开关驱动波形。浮动参考电压产生器200适合用作在图1中示出及在以上描述的示例性闪存ADC架构100中采用的浮动电压产生器133、134、135、136中的任一种。
浮动参考电压产生器200接收横跨输入端的参考电压VREF1、VREF2。电容器206串联连接在输入信号202及输出信号204之间，其中第二电容器208用于选择性地与第一电容器206并联耦合或耦合至输入电压VREF1、VREF2。包含4个开关210、212、214、216的开关网络用于提供电容器208的选择性耦合。任何合适类型的半导体开关都可以用作开关210、212、214、216。
在操作中，开关信号，如在曲线220中示出的开关信号，被施加至开关210、212、214、216。开关信号PHA被施加至一对开关210、212，开关信号PHB被施加至第二对开关214、216。开关信号PHA、PHB用于避开重叠，即，在一对开关关闭后才打开第二对开关。曲线220包含开启阈值222，其示出了开关信号PHA如何下降到低于开启阈值222，并由此在另一开关信号PHB上升至高于开启阈值222之前关闭相关联的开关210、212，并由此打开相关联的开关214、216，从而产生不重叠操作。以此方式，开关信号PHA、PHB用于确保在任何时候只启用一对开关PHA或PHB。
在第一时间T1期间，开关210、212打开，对第一电容器208充电以达到参考电压VREF1，VREF2。在第二时间段T2期间，第一对开关210、212关闭，第二对开关214、216打开，由此用第一电容器208的电力对第二电容器206充电。在两个电容器208、206具有相等的值或大小的实施例中，在第二电容器206上产生的电压为参考电压VREF1、VREF2的一半。
图3示出了适合于用作图1中示出的闪存ADC架构100中采用的任何一种比较器核心110、112、114的双倍数据速率比较器核心300的示意图。在此实例中，双倍数据速率比较器核心300由具有一对PMOS晶体管Q6、Q8的PMOS差分放大器级310及具有一对NMOS晶体管Q10、Q12的NMOS差分放大器级320构成。图3的实施例示出了呈推挽式配置连接在一起的PMOS差分放大器级310及NMOS差分放大器级320。推挽式配置提供在时钟信号CLK的上升沿及下降沿二者内的比较操作。
在一个实施例中，双倍数据速率比较器核心300包含将PMOS差分放大器级310的第一漏极连接至NMOS差分放大器级320的第一漏极的第一节点(DM)，和将PMOS差分放大器级310的第二漏极连接至NMOS差分放大器级320的第二漏极的第二节点DP。在单个时钟周期内的上升沿之前，对第一节点DM处的电压和第二节点DP处的电压充电以达到正供应电压VDD。在单个时钟周期的上升沿期间，对第一节点DM处的电压及所述第二节点DP处的电压放电以达到负供应电压VSS。在单个时钟周期的下降沿期间，对第一节点DM处的电压及第二节点DP处的电压充电以达到正供应电压VDD。
如上所述，在时钟上升沿之前，PMOS差分级310将DP及DM节点几乎拉到正供应电压VDD。将仍然存在与输入电压差成比例的较小残余电压差。就较大差分输入而言，比较结果不受这种不平衡的影响。就较小差分输入而言，极小残余电压不平衡对比较结果的精确性的影响也不明显。
在时钟CLK的上升沿期间，以由输入端差分电压控制的速率对DP及DM节点放电以达到负供应电压VSS。在反相器临界点(大约为供应电压的一半)周围，差分放大器级310、320两者都促成放电电流差，并因此最大化电压到时间的转换。这也意味着双倍数据速率比较器核心300的输入端偏移电压是两个差分对偏移的平均值。
在时钟CLK的下降沿期间，以由输入端差分电压控制的速率对DP、DM节点充电以达到正供应电压VDD，从而再次产生电压到时间的转换。时钟上升及下降沿之间的延迟差之间的平衡主要由连接至差分对源的开关晶体管Q2、Q4的导通电阻设置。
如图3中所示，在一个实施例中，比较器核心300的正比较器核心输出OUTP由耦合至第一节点DM的CMOS反相器314生成。比较器核心300的负比较器核心输出OUTM由耦合至第二节点DP的第二CMOS反相器316生成。图4示出了与比较器核心300相关联的示例性信令波形400。如图4中示出，正比较器核心输出OUTP及负比较器核心输出OUTM的时序与正输入信号INP及负输入信号INM之间的电压差成比例。在图1中所示的示例性实施例中，正负比较器核心输入端INP、INM可例如连接至比较器核心112的正PIN差分输入104及负MIN差分输入104等，对于所有其它比较器核心110、114，也以类似方式进行连接。
图5示出了适合用作在以上图1中所示的SR触发器120、122、124中的任何一个的无时钟置位-复位触发器500的一个实施例。在图5的示意性图示中，第一SR闩锁电路510和第二SR闩锁电路520并联连接。在图5的实例中，第一SR闩锁电路510及第二SR闩锁电路520包括基于NAND的SR触发器或闩锁。在替代实施例中，这两种闩锁电路510、520可包括任何合适类型的SR闩锁电路。
在图5的实例中，第一SR闩锁电路510包含置位输入端511及复位输入端513。第一SR闩锁电路510的置位输入端511及复位输入端513用于耦合至双倍数据速率比较器核心112的输出端，如Pn-1、Mn-1。或者，第一SR闩锁电路510的置位输入端511及复位输入端513可耦合至双倍数据速率比较器核心110的反相输出端，例如PN、MN，如通过图1中SR触发器120及比较器核心110的耦合所说明。第一SR闩锁电路510的第一输入端511也连接至置位-复位电路500的置位输入节点S，第一SR闩锁电路510的第二输入端513也连接至置位-复位电路500的复位输入节点R。
第二SR闩锁电路520包含置位输入端521及复位输入端523。第二SR闩锁电路520的置位输入端521及复位输入端523连接至反相形式的SR触发器500的相应置位输入端511及复位输入端513。如图5中示出的，第二SR闩锁电路520的第一输入端523连接至在置位输入节点S及第一输入端523之间连接的反相器508的输出端。第二SR闩锁电路520的第二输入端521连接至在复位输入节点R及第二输入端521之间连接的反相器505的输出端。
这两组闩锁电路510，520可紧接在例如上述比较器核心110或比较器核心300的比较器核心电路的输出端之后。因为当置位及复位信号都活跃时，SR触发器生成的输出不稳定，所以置位-复位触发器500包含开关单元或多路复用器530。开关单元530用于为第三或输出SR闩锁电路540选择正确的驱动信号。开关设备530用于将第一SR闩锁电路510的输出端512、514或第二SR闩锁电路520的输出端522、524选择性地连接至第三SR闩锁电路540的相应输入端541、543。例如，在一个实施例中，开关设备530用于将第三SR闩锁电路540的第一输入端541及第三SR闩锁电路540的第二输入端543选择性地连接至第一SR闩锁电路510的相应的第一和第二输出端512、514和第二SR闩锁电路520的第一和第二输出端522、524。
开关单元530的多路复用器由控制器550控制。控制器550用于当置位输入端(S)的信号状态和复位输入端(R)的信号状态相对于置位-复位电路500来说相等时，控制开关设备530以在输出端512、514及输出端522、524之间切换。
在一个实施例中，控制器550包括四晶体管电路，所述四晶体管电路包含两个NMOS晶体管及两个PMOS晶体管，它通常被称作C元件。C元件只在S及R输入都相等时才改变其输出，并因此以最小延迟触发输出SR触发器540。因此，所公开的实施例的双倍数据速率置位-复位触发器500并不需要时钟来选择正确的输出。
在图5的实例中，控制器550具有连接至置位-复位触发器500的置位(S)输入节点的第一输入端552、连接至置位-复位触发器500的复位(R)节点的第二输入端554。控制器550的输出端556连接至开关设备530的开关控制输入端531。
因此，尽管文中已示出、描述和指出应用于本发明的示例性实施例的本发明的基本新颖特征，但应理解，本领域的技术人员可以在不脱离本发明的精神和范围的情况下，对装置和方法的形式和细节以及装置操作进行各种省略、取代和改变。进一步地，明确希望，以大体相同的方式执行大体相同的功能以实现相同结果的那件元件的所有组合均在本发明的范围内。此外，应认识到，结合所揭示的本发明的任何形式或实施例进行展示和/或描述的结构和/或元件可作为设计选择的通用项而并入所揭示或描述或建议的任何其它形式或实施例中。因此，本发明仅受限于随附权利要求书所述的范围。

Claims (12)

1.一种装置(100)，其特征在于，包括：
第一双倍数据速率比较器核心(110)，所述第一双倍数据速率比较器核心(110)用于在比较器时钟(CLK)的单个时钟周期内的上升沿及下降沿中的每一个期间，确定输入至所述第一双倍数据速率比较器核心的第一差分输入信号(102)的相对电压；
第二双倍数据速率比较器核心(114)，所述第二双倍数据速率比较器核心(114)用于在所述比较器时钟(CLK)的所述单个时钟周期内的所述上升沿及下降沿中的每一个期间，确定输入至所述第二双倍数据速率比较器核心的第二差分输入信号(106)的相对电压；
第三双倍数据速率比较器核心(112)，所述第三双倍数据速率比较器核心(112)用于在反相比较器时钟(！CLK)的单个时钟周期内的上升沿及下降沿中的每一个期间，确定输入至所述第三双倍数据速率比较器核心的第三差分输入信号(104)的相对电压；
第一浮动电压参考(133、134)用于将差分比较器输入信号(INP、INM)的电压偏移第一固定量，及产生所述第一差分输入信号；
第二浮动电压参考(135、136)用于将所述差分比较器输入信号偏移第二固定量，及产生所述第二差分输入信号；以及
时钟反相器电路(108)，所述时钟反相器电路(108)用于连接至所述比较器时钟信号(CLK)，并且用于产生反相比较器时钟(！CLK)，
其中，所述第三差分输入信号(104)交叉连接至所述第一差分输入信号(102)及所述第二差分输入信号(106)。
2.根据权利要求1所述的装置(100)，其特征在于，进一步包括：
第一双倍数据速率置位-复位触发器电路(120)，其中所述第一双倍数据速率置位-复位触发器电路(120)包括置位输入端(S1)及复位输入端(R1)，它们用于连接至所述第一双倍数据速率比较器核心(110)的相应输出端(PN、MN)；
第二双倍数据速率置位-复位触发器电路(122)，所述第二双倍数据速率置位-复位触发器电路(122)包括置位输入端(S2)及复位输入端(R2)，它们用于连接至所述第二双倍数据速率比较器核心(112)的相应输出端(PN-2、MN-2)；
第三双倍数据速率置位-复位触发器电路(124)，所述第三双倍数据速率置位-复位触发器电路包括置位输入端(S3)及复位输入端(R3)，它们用于连接至所述第三双倍数据速率比较器核心(114)的相应输出端(PN-1、MN-1)，
其中所述第一双倍数据速率置位-复位触发器电路(120)、所述第二双倍数据速率置位-复位触发器电路(122)及所述第三双倍数据速率置位-复位触发器电路(124)用于在所述单个时钟周期内的所述上升沿及所述单个时钟周期内的所述下降沿期间进行置位-复位操作。
3.根据权利要求2所述的装置(100)，其特征在于，所述第一双倍数据速率置位-复位触发器电路(120)及所述第二双倍数据速率置位-复位触发器电路(124)中的至少一个通过第一对反相器电路(126、128)或第二对反相器电路(130、132)中的相应一个而耦合至所述第一双倍数据速率比较器核心(110)及所述第二双倍数据速率比较器核心(114)中的对应一个，
其中，所述反相器电路(126、128、130、132)中的每一个用于反相及延迟所述第一双倍数据速率比较器核心(110)中的所述输出端(PN、MN)及所述第二双倍数据速率比较器核心(114)中的所述输出端(PN-2、MN-2)中的相应一个，其中所述反相器电路(126、128、130、132)中的每一个的所述延迟与所述时钟反相器电路(108)的延迟匹配。
4.根据前述权利要求1到3中任一权利要求所述的装置(100)，其特征在于，所述第一浮动电压参考(133、134)及所述第二浮动电压参考(135、136)中的至少一个包括开关电容器网络(200)，所述开关电容器网络(200)包括：
第一电容器(206)，其串联连接在所述开关电容器网络(200)的输入端(202)及输出端(204)之间；
第二电容器(208)；
CMOS开关网络(210、212、214、216)，其用于交替地将所述第二电容器(208)连接至参考电压(VREF1、VREF2)且将其并联连接至所述第一电容器(206)。
5.根据前述权利要求1到3中任一权利要求所述的装置(100)，其特征在于，所述第一双倍数据速率比较器核心(110)、所述第二双倍数据速率比较器核心(114)及所述第三双倍数据速率比较器核心(114)中的至少一个包括呈推挽式配置连接在一起的PMOS差分放大器级(310)及NMOS差分放大器级(320)。
6.根据权利要求5所述的装置(100)，其特征在于，
在所述单个时钟周期的所述上升沿之前，对在将所述PMOS差分放大器级(310)的第一漏极连接至所述NMOS差分放大器级(320)的第一漏极的第一节点(DM)处的电压和在将所述PMOS差分放大器级(310)的第二漏极连接至所述NMOS差分放大器级(320)的第二漏极的第二节点(DP)处的电压充电以达到正供应电压(VDD)；
在所述单个时钟周期的所述上升沿期间，对所述第一节点(DM)处的所述电压及所述第二节点(DP)处的电压放电以达到负供应电压(VSS)；
在所述单个时钟周期的所述下降沿期间，对所述第一节点(DM)处的所述电压及所述第二节点(DP)处的所述电压充电以达到所述正供应电压(VDD)。
7.根据权利要求6所述的装置(100)，其特征在于，
所述第一双倍数据速率比较器核心、所述第二双倍数据速率比较器核心或所述第三双倍数据速率比较器核心中的其中一个比较器核心的正比较器核心输出(OUTP)由连接至所述第一节点(DM)的CMOS反相器生成，所述比较器核心的对应负比较器核心输出(OUTM)由连接至所述第二节点(DP)的第二CMOS反相器生成，其中所述正比较器核心输出(OUTP)及所述负比较器核心输出(OUTM)的时序与输入信号(IN)及参考信号(REFN)之间的电压差成比例。
8.根据前述权利要求2到3中任一权利要求所述的装置(100)，其特征在于，所述第一双倍数据速率置位-复位触发器电路(120)、所述第二双倍数据速率置位-复位触发器电路(122)及所述第三双倍数据速率置位-复位触发器电路(124)中的至少一个包括：
第一SR闩锁电路(510)，其用于与第二SR闩锁电路(520)并联连接；
第三SR闩锁电路(540)；
开关设备(530)，所述开关设备(530)用于将所述第一SR闩锁电路(510)的输出端(512、514)或所述第二SR闩锁电路(520)的输出端(522、524)选择性地连接至所述第三SR闩锁电路(540)的相应输入端(541、543)；
控制器(550)，其用于当所述置位输入端(S)的信号状态和所述复位输入端(R)的信号状态相对于置位-复位电路(500 )来说相等时，控制所述开关设备(530)以在所述第一SR闩锁电路(510)的输出端(512、514)及所述第二SR闩锁电路(520)的输出端(522、524)之间切换。
9.根据权利要求8所述的装置(100)，其特征在于，所述第一SR闩锁电路(510)的置位输入端(511)及复位输入端(513)用于通过一对反相器电路(126-128)连接至所述第一双倍数据速率比较器核心(102)的所述相应输出端(PN、MN)，且所述第二SR闩锁电路(520)的置位输入端(521)及复位输入端(523)用于连接至反相形式的所述第一双倍数据速率比较器核心(110)的所述相应置位输入端(511)及复位输入端(513)。
10.根据权利要求8所述的装置(100)，其特征在于，所述第一SR闩锁电路(510)的第一输入端(511)用于连接至所述第一双倍数据速率置位-复位触发器 电路(120)的所述置位输入端(S1)；
所述第一SR闩锁电路(510)的第二输入端(513)用于连接至所述第一双倍数据速率置位-复位触发器 电路(120)的所述复位输入端(R1)；
所述第二SR闩锁电路(520)的第一输入端(523)用于连接至在所述置位输入端(S1)及所述第一输入端(523)之间连接的反相器(508)的输出端；
所述第二SR闩锁电路(520)的第二输入端(521)用于连接至在所述复位输入端(R1)及所述第二输入端(521)之间连接的反相器(505)的输出端；
所述开关设备(530)用于将所述第三SR闩锁电路(540)的第一输入端(541)及所述第三SR闩锁电路(540)的第二输入端(543)选择性地连接至所述第一SR闩锁电路(510)的相应的第一和第二输出端(512、514)及所述第二SR闩锁电路(520)的第一和第二输出端(522、524)。
11.根据权利要求8所述的装置(100)，其特征在于，所述控制器(550)具有用于连接至所述第一双倍数据速率置位-复位触发器 电路(120)的所述置位输入端(S1)的第一输入端(552)、用于连接至所述第一双倍数据速率置位-复位触发器 电路(120)的所述复位输入端(R1)的第二输入端(554)和用于连接至所述开关设备(530)的开关控制输入端(531)的输出端(556)。
12.一种无线电接收器，其特征在于，包括权利要求1至11中任一项所述的装置(100)。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018141362A1 (en) * 2017-01-31 2018-08-09 Huawei Technologies Co., Ltd. Double data rate interpolating analog to digital converter technical field
US11169942B1 (en) 2019-11-12 2021-11-09 Rockwell Collins, Inc. Double data rate (DDR) radio frequency (RF) digitization module for software-defined radio (SDR)
TWI701908B (zh) * 2019-12-05 2020-08-11 國立交通大學 低功耗且低反沖雜訊的比較電路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6104332A (en) * 1998-09-30 2000-08-15 National Semiconductor Corporation Absolute value circuit and method
CN1593009A (zh) * 2001-06-21 2005-03-09 诺基亚有限公司 用于多比特∑－△调制器的具有高频脉动和多阈值产生的多级量化器的低电容、低回扫噪声输入级
CN103532557A (zh) * 2013-11-05 2014-01-22 吴小刚 一种基于压控振荡器的比较器的全并行模数转换器
CN104092465A (zh) * 2014-03-24 2014-10-08 北京大学 一种基于时域比较器的宽输入摆幅Flash ADC电路
CN105141313A (zh) * 2015-09-28 2015-12-09 成都领芯微电子科技有限公司 一种采用低分辨率dac电容阵列的sar adc及其使用方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1204621B (it) * 1987-05-15 1989-03-10 Montedison Spa Circuito flip-flop rs asincrono con scatto comandato dalle transizioni applicate agli ingressi
US4980577A (en) * 1987-06-18 1990-12-25 Advanced Micro Devices, Inc. Dual triggered edge-sensitive asynchrounous flip-flop
EP0685938A1 (en) * 1994-05-31 1995-12-06 STMicroelectronics S.r.l. A bistable sequential logic network which is sensible to input signals edges
JP2003218698A (ja) * 2002-01-25 2003-07-31 Sony Corp 並列型ａｄ変換器
US6583747B1 (en) * 2002-05-24 2003-06-24 Broadcom Corporation Subranging analog to digital converter with multi-phase clock timing
US8339302B2 (en) * 2010-07-29 2012-12-25 Freescale Semiconductor, Inc. Analog-to-digital converter having a comparator for a multi-stage sampling circuit and method therefor
US20140159807A1 (en) * 2012-12-07 2014-06-12 Lsi Corporation Multiple-clock, noise-immune slicer with offset cancellation and equalization inputs
US20140361917A1 (en) * 2013-06-11 2014-12-11 Kabushiki Kaisha Toshiba Comparing circuit and a/d converter
US9847788B2 (en) * 2015-08-20 2017-12-19 Maxlinear Asia Singapore PTE LTD Radio frequency flash ADC circuits
WO2018141362A1 (en) * 2017-01-31 2018-08-09 Huawei Technologies Co., Ltd. Double data rate interpolating analog to digital converter technical field

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6104332A (en) * 1998-09-30 2000-08-15 National Semiconductor Corporation Absolute value circuit and method
CN1593009A (zh) * 2001-06-21 2005-03-09 诺基亚有限公司 用于多比特∑－△调制器的具有高频脉动和多阈值产生的多级量化器的低电容、低回扫噪声输入级
CN103532557A (zh) * 2013-11-05 2014-01-22 吴小刚 一种基于压控振荡器的比较器的全并行模数转换器
CN104092465A (zh) * 2014-03-24 2014-10-08 北京大学 一种基于时域比较器的宽输入摆幅Flash ADC电路
CN105141313A (zh) * 2015-09-28 2015-12-09 成都领芯微电子科技有限公司 一种采用低分辨率dac电容阵列的sar adc及其使用方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
A Capacitive Dynamic Comparator With Low;Duc V. Duong;《 2013 IEEE International Conference on Electronics, Computing and Communication Technologies》;20130225;全文 *
Area Efficient Double Edge Triggered Double Tail Comparator;Greeshma A G;《International Journal of Emerging Technology and Advanced Engineering》;20140430;全文 *
Systematic analysis and cancellation of kickback noise;Ka-Meng Lei;《Analog Integr Circ Sig Process》;20130919;全文 *
基于ＴＩＡ／ＥＩＡ－８９９标准的ＴＹＰＥ－Ｉ型Ｍ－ＬＶＤＳ接收器设计;李智;《计算机工程与科学》;20150331;全文 *

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