CN113875155A - 比较电路、半导体装置 - Google Patents

比较电路、半导体装置 Download PDF

Info

Publication number
CN113875155A
CN113875155A CN202080039929.9A CN202080039929A CN113875155A CN 113875155 A CN113875155 A CN 113875155A CN 202080039929 A CN202080039929 A CN 202080039929A CN 113875155 A CN113875155 A CN 113875155A
Authority
CN
China
Prior art keywords
voltage
circuit
threshold voltage
level
outputs
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080039929.9A
Other languages
English (en)
Inventor
赤羽正志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN113875155A publication Critical patent/CN113875155A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
    • G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/30—Modifications for providing a predetermined threshold before switching
    • H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0063—High side switches, i.e. the higher potential [DC] or life wire [AC] being directly connected to the switch and not via the load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0072—Low side switches, i.e. the lower potential [DC] or neutral wire [AC] being directly connected to the switch and not via the load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0081—Power supply means, e.g. to the switch driver
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Measurement Of Current Or Voltage (AREA)

Abstract

比较电路在输入电压超过第一阈值电压时输出第一逻辑电平的输出电压，在所述输入电压低于比所述第一阈值电压要低的第二阈值电压时输出第二逻辑电平的所述输出电压，该比较电路包括：转换电路，其将所述输入电压转换成第一电压和低于所述第一电压的第二电压；以及逻辑电路，其在所述第一电压超过第三阈值电压时输出所述第一逻辑电平的所述输出电压，在所述第二电压低于比所述第三阈值电压要低的第四阈值电压时输出所述第二逻辑电平的所述输出电压。

Description

比较电路、半导体装置
技术领域
本发明涉及比较电路及半导体装置。
背景技术
作为检测逻辑信号的电路，通常使用比较电路，该比较电路使用了具有迟滞特性的施密特触发电路(例如，专利文献1)
另外，存在使用了以下所示的差动比较器的迟滞比较器，这些能够调整迟滞特性(专利文献2、专利文献3)。
现有技术文献
专利文献
专利文献1：日本专利特开平6－53783号公报
专利文献2：日本专利特开平2002－300011号公报
专利文献3：日本专利特开平10－209823号公报
发明内容
发明所要解决的技术问题
另外，例如，作为比较电路，在使用如专利文献1那样的施密特触发电路的情况下，迟滞特性由施密特触发电路的MOS晶体管的阈值电压来决定，难以使迟滞特性发生变化。
另外，由于专利文献2或3那样的迟滞比较器需要使用差动比较器，因此在进行比较动作时偏置电流持续流动，功耗较大。而且还有比较器本身的面积也会变大的缺点。
本发明是鉴于上述现有问题而完成的，其目的在于提供一种能使迟滞特性变化的比较电路。
用于解决技术问题的技术手段
解决上述技术问题的本发明的比较电路的方式中，所述比较电路在输入电压超过第一阈值电压时输出第一逻辑电平的输出电压，在所述输入电压低于比所述第一阈值电压要低的第二阈值电压时输出第二逻辑电平的所述输出电压，所述比较电路包括：转换电路，该转换电路将所述输入电压转换成第一电压、以及低于所述第一电压的第二电压；以及逻辑电路，该逻辑电路在所述第一电压超过第三阈值电压时输出所述第一逻辑电平的所述输出电压，在所述第二电压低于比所述第三阈值电压要低的第四阈值电压时输出所述第二逻辑电平的所述输出电压。
另外，本发明的半导体装置的方式中，所述半导体装置包括：电源电路，该电源电路根据电源电压生成低于所述电源电压的低电源电压；检测电路，该检测电路以所述低电源电压进行动作，对用于驱动上侧臂的开关元件和下侧臂的开关元件的控制信号进行检测；以及驱动电路，该驱动电路基于所述检测电路的检测结果，驱动所述上侧臂的开关元件和所述下侧臂的开关元件，所述检测电路包括比较电路，该比较电路在所述控制信号的电压电平超过第一阈值电压时输出第一逻辑电平的所述检测结果，在所述控制信号的电压电平低于比所述第一阈值电压要低的第二阈值电压时输出第二逻辑电平的所述检测结果，所述比较电路包括：转换电路，该转换电路将所述控制信号的电压电平转换成第一电压、以及低于所述第一电压的第二电压；以及逻辑电路，该逻辑电路在所述第一电压超过第三阈值电压时输出所述第一逻辑电平的所述检测结果，在所述第二电压低于比所述第三阈值电压要低的第四阈值电压时输出所述第二逻辑电平的所述检测结果。
发明效果
根据本发明，能够提供能使迟滞特性变化的比较电路。
附图说明
图1是表示功率模块10的结构的一个示例的图。
图2是表示HVIC20的结构的一个示例的图。
图3是表示比较电路21的一个实施方式即比较电路21a的结构的图。
图4是表示逻辑电路50的结构的一个示例的图。
图5是说明逻辑电路50的动作的图。
图6是表示使用了比较电路21a时的阈值的变化的图。
图7是表示比较电路21b的结构的一个示例的图。
图8是表示比较电路21c的结构的一个示例的图。
具体实施方式
相关申请的相互参照
本申请基于2019年12月3日提交的日本专利申请2019-218974要求优先权，并援引其内容。
根据本说明书及附图的记载，至少明确了以下事项。
＝＝＝＝＝本实施方式＝＝＝＝＝
＜功率模块10＞
图1是表示本发明的一个实施方式即功率模块10的结构的一个示例的图。功率模块10包含功率转换用的功率半导体和驱动电路，例如是驱动负载11的半导体装置。功率模块10包含用于生成自举电压Vb的电容器14、HVIC20、桥接电路30、端子PWR、D、P、S、N、COM。
电源电压VCC被施加到端子PWR，来自MCU(未图示)的控制信号IN被输入到端子D。负载11连接在端子S与端子N之间。电源电压Vdc被施加到端子P，用于使电源电压Vdc稳定的电容器12连接在端子P与端子N之间。
HVIC20接受来自MCU(未图示)的控制信号IN，向桥接电路30输出驱动信号HO、LO，以驱动桥接电路30。
桥接电路30基于来自HVIC20的驱动信号HO、LO来驱动负载11(例如电感器)。桥接电路30包含NMOS晶体管31、32来构成。另外，NMOS晶体管31、32相当于“开关元件”。
＜HVIC20＞
图2是表示HVIC20的结构的一个示例的图。HVIC(High VoltageIntegratedCircuit：高压集成电路)20包含比较电路21、逆变器22、滤波电路23、脉冲生成电路24、高边驱动电路25、电源电路26、低边驱动电路27、端子PVCC、DS、VB、H、VS、L、G。
比较电路21是对输入的控制信号IN进行检测，并且对控制信号IN进行反转并输出的输入检测电路。此外，例如，在本实施方式中，控制信号IN在0～15V的范围内变化。因此，比较电路21由高耐压元件构成。此外，控制信号IN是在0～15V之间变化的矩形波，在高电平(以下设为“H”电平)的情况下，上侧臂的NMOS晶体管31导通，在低电平(以下设为“L”电平)的情况下，下侧臂的NMOS晶体管32导通。
逆变器22使比较电路21的输出反转，并将其输出到滤波电路23。
滤波电路23例如包含低通滤波器(未图示)，并输出将从逆变器22输出的信号的噪声去除后的信号S。
脉冲生成电路24在信号S的上升边缘生成置位信号set，在下降边缘生成复位信号reset。
高边驱动电路25基于来自脉冲生成电路24的置位信号set和复位信号reset，经由端子H输出用于驱动上侧臂的NMOS晶体管31的驱动信号HO。
电源电路26例如是降压型调节器，对来自端子PVCC的电源电压VCC(例如15V)进行降压来生成低电源电压VDD(例如5V)，并提供给比较电路21、逆变器22、滤波电路23、脉冲生成电路24。
低边驱动电路27基于来自滤波电路23的信号S，经由端子L输出用于驱动下侧臂的NMOS晶体管32的驱动信号LO。
<比较电路21>
＝＝本实施方式的比较电路21a＝＝
图3是表示比较电路21的一个实施方式即比较电路21a的结构的图。
比较电路21a在控制信号IN的电压电平从低电压电平(例如0V)变为高电压电平(例如VDD)、并超过高阈值电压VtH时，使输出电压Vout的逻辑电平从“H”电平变为“L”电平。此外，比较电路21a在控制信号IN的电压电平从高电压电平变为低电压电平、并低于低阈值电压VtL时，使输出电压Vout的逻辑电平从“L”电平变为“H”电平。比较电路21a包含电压转换电路40a和逻辑电路50而构成。
电压转换电路40a将输入有控制信号IN的节点N1处产生的电压转换为电压VNG、以及比电压VNG低的电压VPG。以下，将节点N1处产生的电压设为输入电压Vin。
电压转换电路40a包含电阻41～44而构成。电阻41～44串联连接在施加有低电源电压VDD的节点与接地之间在输入电压Vin被施加到节点N1时，电压转换电路40a在电阻41与电阻42的连接点处生成电压VNG，并在电阻43与电阻44的连接点处生成电压VPG。
电压VNG被施加到逻辑电路50的输入即NMOS晶体管51、52的栅极电极，电压VPG被施加到逻辑电路50的输入即逻辑电路50的PMOS晶体管54、55的栅极电极。
这里，在将电阻41～44的电阻值设为R1、R2、R3、R4时，如下述那样来计算电压VNG和电压VPG。
VNG＝(R1/(R1+R2))×Vin+(R2/(R1+R2))×VDD···(1)
VPG＝(R4/(R3+R4))×Vin···(2)
逻辑电路50是施密特触发电路，其根据电压VNG、VPG的电压电平的变化，使输出电压Vout的逻辑电平具有迟滞特性地进行变化。逻辑电路50包含NMOS晶体管51～53和PMOS晶体管54～56而构成。
NMOS晶体管51、52与PMOS晶体管54、55从电源侧起以PMOS晶体管55、54、NMOS晶体管52、51的顺序串联连接在施加有低电源电压VDD的电源节点与接地之间。另外，电压VNG被施加到逻辑电路50的输入即NMOS晶体管51、52的栅极电极，电压VPG被施加到PMOS晶体管54、55的栅极电极。
将从NMOS晶体管52与PMOS晶体管54的连接点输出的输出电压Vout施加到NMOS晶体管53的栅极电极，将低电源电压VDD施加到NMOS晶体管53的漏极端子，NMOS晶体管53的源极连接到NMOS晶体管51、52的连接点。
输出电压Vout被施加到PMOS晶体管56的栅极电极，PMOS晶体管56的漏极端子接地，PMOS晶体管56的源极被连接到PMOS晶体管54、55的连接点。
此外，控制信号IN的电压的最大值具有比逻辑电路50的电源电压要高的电压。因此，NMOS晶体管51～53和PMOS晶体管54～56由高耐压MOS晶体管构成。
另外，在本实施方式中，电阻值R1～R4具有在输入电压Vin未被施加到节点N1时，使PMOS晶体管54、55的组或NMOS晶体管51、52的组中的任一组截止的电阻值。
另外，电阻41～44分别相当于“第一电阻”、“第二电阻”、“第三电阻”、“第四电阻”。电压VNG相当于“第一电压”，电压VPG相当于“第二电压”。NMOS晶体管51、52相当于“两个NMOS晶体管”，PMOS晶体管54、55相当于“两个PMOS晶体管”。另外，输出电压Vout的逻辑电平相当于“检测结果”。
此外，逻辑电路50以比输入电压Vin的最大值(例如15V)要低的低电源电压VDD(例如5V)动作。
＝＝逻辑电路50的基本动作＝＝
这里，为了说明施密特触发电路的基本动作，对逻辑电路50的两个NMOS晶体管51、52和两个PMOS晶体管54、55的栅极共通的图4所示的电路进行说明。此外，这里将被施加到逻辑电路50的两个NMOS晶体管51、52和两个PMOS晶体管54、55的栅极的电压设为输入电压Vin_org。
＜＜逻辑电路50的动作说明＞＞
图5是说明逻辑电路50的动作的图。使用图5，对逻辑电路50的NMOS晶体管51～53及PMOS晶体管54～56的动作进行说明。
虚线所示的直线表示输入到逻辑电路50的输入电压Vin_org与施加到NMOS晶体管51、52和PMOS晶体管54、55的栅极电极的施加电压之间的关系。
首先，对输入电压Vin_org从X1变化到X3的情况X进行说明。在X1处，输入电压Vin_org为0V。此时，NMOS晶体管51、52截止，NMOS晶体管53导通。另一方面，PMOS晶体管54、55导通，PMOS晶体管56截止。因此，输出电压Vout成为电源电压VDD。
在输入电压Vin_org比X1高的X2处，NMOS晶体管51导通，NMOS晶体管52截止，NMOS晶体管53导通。另一方面，PMOS晶体管54、55截止，PMOS晶体管56截止。由于施加有输出电压Vout的节点的寄生电容器直接被充电，所以输出电压Vout保持电源电压VDD不变。
当输入电压Vin_org高于X2处的电压时，NMOS晶体管51、52导通，NMOS晶体管53截止。另一方面，PMOS晶体管54、55截止，PMOS晶体管56导通。此时，输出电压Vout从电源电压VDD变化为0V。因此，此时的输入电压Vin_org的电压值成为高阈值电压VtH_org。另外，当输入电压Vin_org成为逻辑电路50的高阈值电压VtH_org时，施加到NMOS晶体管51、52的栅极电极的施加电压成为点A1所示的电压电平(即、VtH_org)。此时，输出电压Vout经由点A1从“H”电平向“L”电平变化。
在X3处，输入电压Vin_org成为比电源电压VDD要高的电压(例如15V)。此时，NMOS晶体管51、52导通，NMOS晶体管53截止。另一方面，PMOS晶体管54、55截止，PMOS晶体管56导通。因此，输出电压Vout保持0V不变。
接着，对输入电压Vin_org从Y1变化到Y3的情况Y进行说明。在Y1处，输入电压Vin_org成为比电源电压VDD要高的电压(例如15V)。此时，PMOS晶体管54、55截止，PMOS晶体管56导通。另一方面，NMOS晶体管51、52导通，NMOS晶体管53截止。因此，输出电压Vout成为0V。
在输入电压Vin_org比Y1要低的Y2处，PMOS晶体管54截止，PMOS晶体管55导通，PMOS晶体管56导通。另一方面，NMOS晶体管51、52截止，NMOS晶体管53截止。由于施加有输出电压Vout的节点的寄生电容器直接被放电，所以输出电压Vout保持0V不变。
当输入电压Vin_org低于Y2处的电压时，PMOS晶体管54、55导通，PMOS晶体管56截止。另一方面，NMOS晶体管51、52截止，NMOS晶体管53导通。因此，输出电压Vout从0V变化为电源电压VDD。因此，此时的输入电压Vin_org的电压值成为低阈值电压VtL_org。此外，当输入电压Vin_org成为逻辑电路50的低阈值电压VtL_org时，施加到PMOS晶体管54、55的栅极电极的施加电压成为点B1处所示的电压电平(即、VtL_org)。此时，输出电压Vout经由点B1从“L”电平变化为“H”电平。
在Y3处，输入电压Vin_org为0V。此时，PMOS晶体管54、55导通，PMOS晶体管56截止。另一方面，NMOS晶体管51、52截止，NMOS晶体管53导通。因此，输出电压Vout保持电源电压VDD不变。
因此，当逻辑电路50的输入电压Vin_org的电压电平从低电压电平(例如0V)变为高电压电平(例如VDD)、并超过高阈值电压VtH_org时，使输出电压Vout的逻辑电平从“H”电平变化为“L”电平(情况X)。另外，当逻辑电路50的输入电压Vin_org的电压电平从高电压电平变为低电压电平、并低于低阈值电压VtL_org时，使输出电压Vout的逻辑电平从“L”电平变化为“H”电平(情况Y)。
<<逻辑电路50的阈值电压的计算>>
如上所述，逻辑电路50具有由高阈值电压VtH_org、低阈值电压VtL_org来实现的迟滞特性。基于NMOS晶体管51、52同时导通的条件来决定高阈值电压VtH_org。另外，基于PMOS晶体管54、55同时导通的条件来决定低阈值电压VtL_org。
即，基于NMOS晶体管51、52各自的阈值电压vtn来决定高阈值电压VtH_org。另外，基于PMOS晶体管54、55各自的阈值电压vtp来决定低阈值电压VtL_org。
这里，设为PMOS晶体管54、55各自的阈值电压是共通的vtp，但PMOS晶体管54、55各自的阈值电压可以不同。NMOS晶体管51、52的阈值电压vtn也相同。
以下，对如何通过阈值电压vtn来决定高阈值电压VtH_org进行说明。同样地，对如何通过阈值电压vtp来决定低阈值电压VtL_org也进行说明。
首先，为了用阈值电压vtn来表示高阈值电压VtH_org，对如下情况进行说明：输入电压Vin从低电压(例如0V)变化为高电压(例如VDD)。
在图4的逻辑电路50中，使用包含NMOS晶体管51～53的电路来进行说明。当将NMOS晶体管51、52、53的栅极源极间电压设为VGS51、VGS52、VGS53时，分别表现为以下那样。这里，将NMOS晶体管51和NMOS晶体管52的连接点的电压设为电压Vx。
VGS51＝Vin＿org···(3)
VGS52＝Vin＿org－Vx···(4)
VGS53＝Vout－Vx···(5)
在图5的X1处，当输入电压Vin_org为0V时，NMOS晶体管51、52截止，NMOS晶体管53导通。
当输入电压Vin接近NMOS晶体管51的阈值电压vtn时，NMOS晶体管51导通。流向NMOS晶体管53的漏极电流和流向NMOS晶体管51的漏极电流变成相等。
该情况下，下式(6)成立。
β3×(VDD－Vx－vtn)＾2/2＝β1×(Vin＿org－vtn)＾2/2···(6)
在这里，β1及β3分别是由NMOS晶体管51、53的物理结构来决定的系数。例如，β＝μCoxW/L，μ是迁移率，Cox是栅极氧化膜的单位面积的电容，W是栅极宽度，L是栅极长度。
为了求出电压Vx，将式(6)变形后成为如下所示那样。
Vx＝VDD+(√(β1/β3)－1)×vtn－√(β1/β3)×Vin＿org···(7)
当输入电压Vin成为更高的电压、进而成为高阈值电压VtH_org、且VGS52＝Vin_org-Vx＝vtn时，NMOS晶体管52导通。由于NMOS晶体管51、52导通，所以输出电压Vout成为0V。当将此时的输入电压Vin_org设为VtH_org时，下式(8)成立。
VtH＿org－VDD－(√(β3/β1)－1)×vtn+√(β3/β1)×VtH＿org＝vtn···(8)
当根据式(8)求出VtH_org时，下式(9)成立。
VtH＿org＝(VDD+√(β1/β3)×vtn)/(1+√(β1/β3))＝(√(β3/β1)×VDD+vtn)/(1+√(β3/β1))···(9)
另外，当NMOS晶体管51、52导通时，Vx＝Vout＝0，VGS53＝0，所以NMOS晶体管53截止。
接着，为了用阈值电压vtp来表示低阈值电压VtL_org，对输入信号Vin_org从高电压变化为低电压的情况进行说明。这里，阈值电压vtp为负值。
在图4的逻辑电路50中，使用包含PMOS晶体管54～56的电路来进行说明。当将PMOS晶体管54、55、56的栅极源极间电压设为VGS54、VGS55、VGS56时，分别表现为以下那样。这里，将PMOS晶体管54和PMOS晶体管55的连接点的电压设为电压Vy。
VGS54＝Vin＿org－Vy···(10)
VGS55＝Vin＿org－VDD···(11)
VGS56＝Vout－Vy···(12)
当输入电压Vin_org为VDD时，PMOS晶体管54、55截止，PMOS晶体管56导通。此时，Vout＝0，Vy＝vtp。
当输入电压Vin_org接近VDD+vtp时，PMOS晶体管55导通。流向PMOS晶体管56的漏极电流和流向PMOS晶体管55的漏极电流变成相等。
该情况下，下式(13)成立。
β5×(Vin＿org－VDD-vtp)＾2/2＝β6×(―Vy－vtp)＾2/2···(13)
这里，β5及β6分别是由PMOS晶体管55、56的物理结构来决定的系数。例如，β＝μCoxW/L，μ是迁移率，Cox是栅极氧化膜的单位面积的电容，W是栅极宽度，L是栅极长度。
为了求出电压Vy，将式(13)变形后成为如下所示那样。
Vy＝√(β5/β6)×VDD+(√(β5/β6)－1)×vtp－√(β5/β6)×Vin＿org···(14)
当输入电压Vin_org成为更低的电压、VGS54＝Vin_org-Vy＝vtp时，PMOS晶体管54导通。由于PMOS晶体管54、55导通，所以输出电压Vout成为VDD。当将此时的输入电压Vin_org设为VtL_org时，下式(15)成立。
VtL＿org－√(β5/β6)×VDD－(√(β5/β6)－1)×vtp+√(β5/β6)×VtL＿org＝vtp···(15)
当根据式(15)求出VtL_org时，下式(16)成立。
VtL＿org＝(√(β5/β6)×VDD+√(β5/β6)×vtp)/(1+√(β5/β6))＝(VDD+vtp)/(1+√(β6/β5))···(16)
另外，当PMOS晶体管54、55导通时，Vy＝Vout＝VDD，VGS56＝0，所以PMOS晶体管56截止。
从以上可知，高阈值电压VtH_org是与NMOS晶体管51、52各自的阈值电压vtn相对应的电压，低阈值电压VtL_org是与PMOS晶体管54、55各自的阈值电压vtp相对应的电压。
<<比较电路21a的阈值电压的计算>>
在比较电路21a中，电压VNG被施加到NMOS晶体管51、52的栅极电极，电压VPG被施加到PMOS晶体管54、55的栅极电极。
因此，当电压VNG从低电压变化为高电压时，若超过高阈值电压VtH_org，则输出电压Vout的逻辑电平从“H”电平变化为“L”电平。同样地，当电压VPG从高电压变化为低电压时，若低于低阈值电压VtL_org，则输出电压Vout的逻辑电平从“L”电平变化为“H”电平。
因此，当逻辑电路50的高阈值电压VtH_org被施加到逻辑电路50时，在比较电路21a的控制信号IN的电压电平作为输入电压Vin而成为阈值电压VtH的情况下，当从式(1)中
VtH＿org＝(R1/(R1+R2))×VtH+(R2/(R1+R2))×VDD···(17)
根据式(17)来求高阈值电压VtH时，成为如下所示那样。
VtH＝((R1+R2)/R1)×VtH＿org－(R2/R1)×VDD···(18)
同样地，当逻辑电路50的低阈值电压VtL_org被施加到逻辑电路50时，在比较电路21a的控制信号IN的电压电平作为输入电压Vin而成为阈值电压VtL的情况下，当从式(2)中
VtL＿org＝(R4/(R3+R4))×VtL···(19)
根据式(19)来求低阈值电压VtL时，成为如下所示那样。
VtL＝((R3+R4)/R4)×VtL＿org···(20)
如上所述，比较电路21a的高阈值电压VtH和低阈值电压VtL能够设为与逻辑电路50的高阈值电压VtH_org和低阈值电压VtL_org不同的值。而且，如果使用比较电路21a，则通过变更电阻41～44的电阻值R1～R4，从而能够使比较电路21a的高阈值电压VtH和低阈值电压VtL发生变化。因此，能够使逻辑电路50的迟滞特性变化。
另外，在输入电压Vin变高且成为比较电路21a的高阈值电压VtH时，电阻43、44的电阻值R3、R4被设计成使得电压VPG高于低阈值电压VtL_org。另一方面，在输入电压Vin变低且成为比较电路21a的低阈值电压VtL时，电阻41、44的电阻值R1～R4被设计成使得电压VNG小于高阈值电压VtH_org。
因此，即使输入信号Vin发生变化，在逻辑电路50的动作的说明中，如所说明的那样，NMOS晶体管51～53和PMOS晶体管54～56也进行动作。
另外，有时“L”电平相当于“第一逻辑电平”，“H”电平相当于“第二逻辑电平”，反之，有时“H”电平相当于“第一逻辑电平”，“L”电平相当于“第二逻辑电平”。
<<比较电路21a和逻辑电路50的输入输出特性的比较>>
图6是表示使用了比较电路21a时的阈值的变化的图。图6中，虚线所示的直线表示输入到逻辑电路50的输入电压Vin_org与施加到NMOS晶体管51、52和PMOS晶体管54、55的栅极电极的施加电压之间的关系。
另外，单点划线所示的直线是表示电压VNG相对于输入到比较电路21a的输入电压Vin的变化的直线。即，单点划线所示的直线是表示施加到NMOS晶体管51、52的栅极电极的施加电压相对于输入电压Vin的变化的直线。
另外，双点划线所示的直线是表示电压VPG相对于输入到比较电路21a的输入电压Vin的变化的直线。即，双点划线所示的直线是表示施加到PMOS晶体管54、55的栅极电极的施加电压相对于输入电压Vin的变化的直线。其中，电压VNG、VPG的直线是电阻41～44的电阻值R1～R4的关系为R2:R1＝R3:R4＝1:2时的一个示例。
以下，对比较电路21a的情况下的输入电压Vin、比较电路21a的高阈值电压VtH及低阈值电压VtL的关系进行说明。
首先，当输入电压Vin从低电压(例如0V)变化为高电压(例如VDD)，且电压VNG成为与点A1所示的电压电平相同的电压电平即点A2所示的电压电平(即VtH_org)时，如通过点A2的实线所示那样，输出电压Vout的逻辑电平从“H”电平变为“L”电平。因此，当电压VNG的电压电平成为点A2时，输入电压Vin成为比较电路21a的高阈值电压VtH。
接着，当输入电压Vin从高电压变化为低电压，且电压VPG成为与点B1所示的电压电平相同的电压电平即点B2所示的电压电平(即VtL_org)时，如通过点B2的实线所示那样，输出电压Vout的逻辑电平从“L”电平变化为“H”电平。因此，当电压VPG的电压电平成为点B2时，输入电压Vin成为比较电路21a的低阈值电压VtL。
由此，比较电路21a对NMOS晶体管51、52、PMOS晶体管54、55施加由电压转换电路40a生成的电压VNG、VPG。因此，比较电路21a能够将由MOS晶体管的阈值所决定的高阈值电压VtH_org和低阈值电压VtL_org变化为比较电路21a的高阈值电压VtH和低阈值电压VtL。因此，比较电路21a能够使逻辑电路50的迟滞特性变化。
另外，如上述式(9)或式(16)所示，高阈值电压VtH_org的值依赖于与NMOS晶体管51、52各自的阈值电压vtn相对应的电压，低阈值电压VtL_org的值依赖于与PMOS晶体管54、55各自的阈值电压vtp相对应的电压。能够使用阈值电压低的阈值电压，在该情况下能变更迟滞特性。
另外，本发明中，作为逻辑电路50,使用了以往图4中的电路。通过迟滞比较器能够变更迟滞宽度、从“H”电平到“L”电平以及从“L”电平到“H”电平的阈值的元器件需要使用多个差动放大器。差动放大器的面积较大，在使其动作时需要使偏置电流持续流过，功耗变大。在逻辑电路50的输出在高电平下稳定的情况下，NMOS晶体管51、52截止，因此贯穿电流不流向该逻辑电路50。同样地，在逻辑电路50的输出在低电平下稳定的情况下，PMOS晶体管54、55截止，因此贯穿电流不流向该逻辑电路50。由此，除了切换输出时以外，消耗电流较少，因此可以抑制功耗。
＝＝＝变形例＝＝＝
＝＝比较电路21b＝＝
图7是表示比较电路21b的结构的一个示例的图。比较电路21b的电压转换电路40b中，对于比较电路21a的电压转换电路40a，进一步在施加输入电压的节点与接地之间加上电阻45。
＝＝比较电路21c＝＝
图8是表示比较电路21c的结构的一个示例的图。电压转换电路也可以通过与电压转换电路40a、40b不同的结构来实现。作为一个示例，电压转换电路40c由输入电压Vin被施加到栅极电极且从源极电极输出电压VNGb的源极跟随器电路61a、以及输入电压Vin被施加栅极电极且从源极电极输出电压VPGb的源极跟随器电路61b构成。
源极跟随器电路61a包含恒定电流源62a和PMOS晶体管63a而构成。另外，源极跟随器电路61b包含恒定电流源62b和NMOS晶体管63b而构成。
此外，源极跟随器电路61a相当于“第一源极跟随器电路”，源极跟随器电路62b相当于“第二源极跟随器电路”。
源极跟随器电路61a的输出即电压VNGb基本上成为将输入电压Vin偏移了PMOS晶体管63a的栅极源极间电压的量后而得的电压进行输出的形式。同样地，源极跟随器电路61b的输出即电压VPGb基本上成为将偏移了NMOS晶体管63b的栅极源极间电压的量后而得的电压进行输出的形式。
然而，根据源极跟随器电路的性质，超出将恒定电流源、晶体管中所使用的电压下降量减去后的输出振幅的输入电压Vin被切断并输出，因此，电压VNGb、电压VPGb的幅度变得小于低电源电压VDD与接地电压之间的电位差。
电压转换电路40c接受输入电压Vin，所以需要高耐压元件。然而，由于接受以低电源电压VDD动作的源极跟随器电路的输出的电压VNG和电压VPG的振幅在接地电压与低电源电压VDD的电位差以下，因此，即使在比较电路21a中不使用高耐压元件，也能够更可靠地防止元件损坏。由此，在本变形例中，电压转换电路40c使用高耐压元件，以低电源电压VDD与接地电压之间的电位差动作的逻辑电路50使用低耐压元件。
＝＝＝总结＝＝＝
以上，对本实施方式的功率模块10进行了说明。在使用施密特触发电路作为比较电路21的情况下，迟滞特性由NMOS晶体管51、52、PMOS晶体管54、55各自的阈值电压来决定，难以使迟滞特性发生变化。然而，通过将输入电压Vin转换为电压VNG、电压VPG，并将它们分别施加到NMOS晶体管51、52的栅极电极进而和PMOS晶体管54、55的栅极电极，从而能够使从输入电压Vin观察到的迟滞特性发生变化。
另外，输入电压Vin高于逻辑电路50的电源电压VDD，NMOS晶体管51～53和PMOS晶体管54～56使用高耐压MOS晶体管。此时，当使用逻辑电路50时，通过调整电阻41～44的电阻值R1～R4，从而能够改变由高耐压MOS晶体管的阈值决定的迟滞特性。
另外，在本实施方式中，当NMOS晶体管32被低边驱动电路27导通时，端子VS的电压Vs由于负载11的电感分量的影响有时成为负电压。而且，电流从接地流向施加有端子VS的电压Vs的电压线，端子G的电位(例如接地)有时发生变动。由此，低电源电压VDD有时发生变动。通过由两个PMOS晶体管和两个NMOS晶体管构成逻辑电路50，从而在将比较器用作施密特触发电路的情况下，不受低电源电压VDD发生变动时产生的偏置电流的变动的影响。因此，逻辑电路50作为高精度的施密特触发电路进行动作。
另外，通过由电阻41～44构成电压转换电路40a，从而能够生成高精度的电压VNG、VPG。
另外，电阻41～44的电阻值R1～R4被决定为使逻辑电路50的两个PMOS晶体管54、55的组和NMOS晶体管51、52的组中的任一组截止。由此，即使在输入电压Vin未被施加到节点N1的情况，也能够使贯穿电流不流向逻辑电路50。
另外，电压转换电路40b由两个源极跟随器电路来实现。因此，与逻辑电路50的情况同样地，能够使从输入电压Vin观察到的迟滞特性发生变化。
另外，当电阻45连接到节点N1与接地之间时，在输入电压Vin未被施加到节点N1的情况下，能够使节点N1下拉，并且能够在一定程度上自由地设计电阻41～44的电阻值R1～R4。
上述实施方式是为了便于理解本发明，而不是为了限定地解释本发明。另外，本发明可以在不脱离其主旨的情况下进行变更或改进，并且本发明当然包含其等价物。
标号说明
10 功率模块
11 负载
12、14 电容器
13 直流电源
20 HVIC
21、21a、21b、21c 比较电路
22 逆变器
23 滤波电路
24 脉冲生成电路
25 高边驱动电路
26 电源电路
27 低边驱动电路
30 桥式电路
31、32、51～53、63b NMOS晶体管
40a、40b、40c 电压转换电路
41～45 电阻
50 逻辑电路
54～56、63a PMOS晶体管
61a、61b 源极跟随器电路
62a、62b 恒定电流源。

Claims (8)

1.一种比较电路，
该比较电路在输入电压超过第一阈值电压时输出第一逻辑电平的输出电压，在所述输入电压低于比所述第一阈值电压要低的第二阈值电压时输出第二逻辑电平的所述输出电压，所述比较电路的特征在于，包括：
转换电路，该转换电路将所述输入电压转换成第一电压、以及低于所述第一电压的第二电压；以及
逻辑电路，该逻辑电路在所述第一电压超过第三阈值电压时输出所述第一逻辑电平的所述输出电压，在所述第二电压低于比所述第三阈值电压要低的第四阈值电压时输出所述第二逻辑电平的所述输出电压。
2.如权利要求1所述的比较电路，其特征在于，
所述逻辑电路以比所述输入电压的最大值要低的电源电压进行动作。
3.如权利要求1或2所述的比较电路，其特征在于，
所述逻辑电路是施密特触发电路，该施密特触发电路包括：
所述第二电压被施加到两个栅极电极的每一个、且串联连接的电源侧的两个PMOS晶体管；以及
所述第一电压被施加到两个栅极电极的每一个、且串联连接在所述两个PMOS晶体管与接地之间的两个NMOS晶体管，
所述第三阈值电压是与所述两个NMOS晶体管各自的阈值电压相对应的电压，所述第四阈值电压是与所述两个PMOS晶体管各自的阈值电压相对应的电压。
4.如权利要求3所述的比较电路，其特征在于，
所述转换电路包括：
串联连接在施加有所述逻辑电路的电源电压的节点与接地之间的第一电阻至第四电阻，
当所述输入电压被施加到所述第二电阻与所述第三电阻的连接点时，所述转换电路在所述第一电阻与所述第二电阻的连接点处生成所述第一电压，并在所述第三电阻与所述第四电阻的连接点处生成所述第二电压。
5.如权利要求4所述的比较电路，其特征在于，
在所述输入电压未被施加到所述转换电路的情况下，所述第一电阻至所述第四电阻具有使两个所述PMOS晶体管的组和两个所述NMOS晶体管的组中的任一组截止的电阻值。
6.如权利要求1至3中任一项所述的比较电路，其特征在于，
所述转换电路包括：
第一源极跟随器电路，该第一源极跟随器电路将所述输入电压施加到栅极电极，并从源极电极输出所述第一电压；以及
第二源极跟随器电路，该第二源极跟随器电路将所述输入电压施加到栅极电极，并从源极电极输出所述第二电压。
7.如权利要求1至6中任一项所述的比较电路，其特征在于，
所述转换电路还包括：
连接在施加有所述输入电压的节点与接地之间的电阻。
8.一种半导体装置，包括：
电源电路，该电源电路根据电源电压生成低于所述电源电压的低电源电压；检测电路，该检测电路以所述低电源电压进行动作，对用于驱动上侧臂的开关元件和下侧臂的开关元件的控制信号进行检测；以及驱动电路，该驱动电路基于所述检测电路的检测结果，驱动所述上侧臂的开关元件和所述下侧臂的开关元件，所述半导体装置的特征在于，
所述检测电路包括：
比较电路，该比较电路在所述控制信号的电压电平超过第一阈值电压时输出第一逻辑电平的所述检测结果，在所述控制信号的电压电平低于比所述第一阈值电压要低的第二阈值电压时输出第二逻辑电平的所述检测结果，
所述比较电路包括：
转换电路，该转换电路将所述控制信号的电压电平转换成第一电压、以及低于所述第一电压的第二电压；以及
逻辑电路，该逻辑电路在所述第一电压超过第三阈值电压时输出所述第一逻辑电平的所述检测结果，在所述第二电压低于比所述第三阈值电压要低的第四阈值电压时输出所述第二逻辑电平的所述检测结果。
CN202080039929.9A 2019-12-03 2020-10-28 比较电路、半导体装置 Pending CN113875155A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019218974 2019-12-03
JP2019-218974 2019-12-03
PCT/JP2020/040385 WO2021111772A1 (ja) 2019-12-03 2020-10-28 比較回路、半導体装置

Publications (1)

Publication Number Publication Date
CN113875155A true CN113875155A (zh) 2021-12-31

Family

ID=76221183

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080039929.9A Pending CN113875155A (zh) 2019-12-03 2020-10-28 比较电路、半导体装置

Country Status (5)

Country Link
US (1) US11784636B2 (zh)
JP (1) JP7416087B2 (zh)
CN (1) CN113875155A (zh)
DE (1) DE112020002135T5 (zh)
WO (1) WO2021111772A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114499474A (zh) * 2022-04-14 2022-05-13 广东省大湾区集成电路与系统应用研究院 低边驱动电路、芯片及电子设备

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11569808B2 (en) * 2020-11-02 2023-01-31 Texas Instruments Incorporated Wide high voltage swing input comparator stage with matching overdrive
US11418187B1 (en) * 2021-09-27 2022-08-16 Advanced Micro Devices, Inc. Low voltage power on reset circuit

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3984703A (en) * 1975-06-02 1976-10-05 National Semiconductor Corporation CMOS Schmitt trigger
US4464587A (en) * 1980-10-14 1984-08-07 Tokyo Shibaura Denki Kabushiki Kaisha Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section
JPS5923915A (ja) * 1982-07-30 1984-02-07 Toshiba Corp シユミツトトリガ回路
US5194767A (en) * 1990-12-19 1993-03-16 Texas Instruments Incorporated TTL compatible hysteresis input buffer with improvable AC margin
US5602496A (en) * 1992-06-17 1997-02-11 Advanced Micro Devices, Inc. Input buffer circuit including an input level translator with sleep function
JPH0653783A (ja) 1992-07-31 1994-02-25 Kawasaki Steel Corp シュミットトリガ回路
US5336942A (en) * 1992-08-12 1994-08-09 Western Digital (Singapore) Pty, Ltd. High speed Schmitt trigger with process, temperature and power supply independence
US5319323A (en) * 1992-08-19 1994-06-07 Hyundai Electronics America Power supply compensated MOS Schmitt trigger oscillator
US5341033A (en) * 1992-11-23 1994-08-23 Analog Devices, Inc. Input buffer circuit with deglitch method and apparatus
FR2719135B1 (fr) * 1994-04-21 1996-06-28 Sgs Thomson Microelectronics Circuit de limitation de tension avec comparateur à hystérésis.
US6356099B1 (en) * 1994-11-10 2002-03-12 Advanced Micro Devices, Inc. Transmission-line-noise immune input buffer
US6181172B1 (en) * 1995-12-27 2001-01-30 Philips Electronics North America Corp. High voltage detect circuit with increased long term reliability
FR2758422B1 (fr) * 1997-01-13 1999-02-05 Sgs Thomson Microelectronics Oscillateur en anneau en technologie cmos
JP3623624B2 (ja) 1997-01-16 2005-02-23 日本電気エンジニアリング株式会社 ヒステリシスコンパレータ
KR100215839B1 (ko) * 1997-03-20 1999-08-16 구본준 트리거 전압 조정이 가능한 슈미트 트리거 회로
KR100236058B1 (ko) * 1997-04-24 1999-12-15 김영환 트리거 전압 조정이 가능한 슈미트 트리거 회로
JPH11142477A (ja) * 1997-11-06 1999-05-28 Fujitsu Ltd 半導体集積回路
US6124733A (en) * 1997-12-22 2000-09-26 Advanced Micro Devices, Inc. Input buffer providing virtual hysteresis
US6046617A (en) * 1998-06-25 2000-04-04 National Semiconductor Corporation CMOS level detection circuit with hysteresis having disable/enable function and method
US6060925A (en) * 1998-08-06 2000-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Schmitt-trigger circuit with low power consumption
FR2812984B1 (fr) * 2000-08-11 2002-10-11 St Microelectronics Sa Amplificateur a seuil
US6433602B1 (en) * 2000-08-30 2002-08-13 Lattice Semiconductor Corp. High speed Schmitt Trigger with low supply voltage
US6441663B1 (en) * 2000-11-02 2002-08-27 International Business Machines Corporation SOI CMOS Schmitt trigger circuits with controllable hysteresis
CA2325685A1 (en) * 2000-11-10 2002-05-10 Ibm Canada Limited-Ibm Canada Limitee Multiple-channel optical transceiver input buffer with zero static current and symmetrical hysteresis
JP2002300011A (ja) * 2001-03-30 2002-10-11 Seiko Instruments Inc ヒステリシス付き電圧比較器
JP2004531154A (ja) * 2001-06-20 2004-10-07 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 改良されたノイズ耐性および出力特性を有する入力パッド
US6448830B1 (en) * 2001-11-05 2002-09-10 International Business Machines Corporation Single-stage tri-state Schmitt trigger
US6870413B1 (en) * 2001-12-14 2005-03-22 Altera Corporation Schmitt trigger circuit with adjustable trip point voltages
US6624678B1 (en) * 2002-10-09 2003-09-23 Analog Devices, Inc. Schmitt trigger device with disable
US7183826B2 (en) * 2004-03-11 2007-02-27 Seiko Epson Corporation High hysteresis width input circuit
US7167032B1 (en) * 2004-03-31 2007-01-23 Lattice Semiconductor Corporation Self-adjusting Schmitt trigger
KR100559406B1 (ko) * 2004-10-15 2006-03-10 삼성전자주식회사 히스테리시스를 갖는 비교기 및 그것을 사용한 비교 방법
US7368976B2 (en) * 2004-11-29 2008-05-06 Stmicroelectronics Pvt. Ltd. Method and apparatus for providing compensation against temperature, process and supply voltage variation
JP4471226B2 (ja) * 2007-07-23 2010-06-02 統寶光電股▲ふん▼有限公司 半導体集積回路
TWI345377B (en) * 2008-01-28 2011-07-11 Faraday Tech Corp Schmitt trigger as level detection circuit
US8115531B1 (en) * 2008-03-31 2012-02-14 Lsi Corporation D flip-flop having enhanced immunity to single-event upsets and method of operation thereof
JP2012238986A (ja) 2011-05-11 2012-12-06 Toshiba Corp シュミットトリガ回路
FR2977749A1 (fr) * 2011-07-04 2013-01-11 St Microelectronics Crolles 2 Cellule elementaire d'un circuit integre peu sensible aux perturbations exterieures
US8723584B2 (en) * 2012-05-03 2014-05-13 Conexant Systems, Inc. Low power dual voltage mode receiver
CN103066955B (zh) * 2012-12-17 2016-01-20 广州慧智微电子有限公司 一种用于绝缘硅工艺的小尺寸、快速翻转施密特触发器电路
US8736333B1 (en) * 2013-01-08 2014-05-27 Freescale Semiconductor, Inc. Schmitt trigger circuit with near rail-to-rail hysteresis
US8829964B1 (en) * 2013-03-15 2014-09-09 Freescale Semiconductor, Inc. Compensated hysteresis circuit
US9306550B2 (en) * 2014-03-17 2016-04-05 Stmicroelectronics International N.V. Schmitt trigger in FDSOI technology
KR102242582B1 (ko) 2014-10-10 2021-04-22 삼성전자주식회사 수신 회로 및 그것의 신호 수신 방법
WO2016158691A1 (ja) * 2015-04-01 2016-10-06 国立研究開発法人科学技術振興機構 電子回路
CN106505990B (zh) * 2015-09-08 2021-12-03 恩智浦美国有限公司 具有可选滞后和速度的输入缓冲器
DE112017000186B4 (de) 2016-02-16 2022-05-05 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP2017169153A (ja) 2016-03-18 2017-09-21 株式会社リコー 半導体回路装置
US10141045B2 (en) * 2016-12-15 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Dual rail device with power detector for controlling power to first and second power domains
US10483973B2 (en) * 2017-12-06 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Temperature instability-aware circuit
JP2019218974A (ja) 2018-06-18 2019-12-26 アイシン精機株式会社 クラッチ制御装置
US10622979B2 (en) * 2018-08-20 2020-04-14 Texas Instruments Incorporated Delay cell
US20200082392A1 (en) * 2018-09-11 2020-03-12 Shervin Pishevar Geolocation-based payment platforms for ride-sharing transportation
TWI737299B (zh) * 2019-07-08 2021-08-21 台灣積體電路製造股份有限公司 緩衝電路與緩衝方法
US11296683B2 (en) * 2020-03-24 2022-04-05 SiFive, Inc. Low-swing Schmitt triggers
US11223345B2 (en) * 2020-06-04 2022-01-11 Stmicroelectronics International N.V. Low power input receiver using a Schmitt trigger circuit
US11146253B1 (en) * 2020-08-24 2021-10-12 Electronics And Telecommunications Research Institute Receiving circuit to process low-voltage signal with hysteresis
US11444611B2 (en) * 2020-10-06 2022-09-13 Mediatek Inc. Chip having a receiver including a hysteresis circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114499474A (zh) * 2022-04-14 2022-05-13 广东省大湾区集成电路与系统应用研究院 低边驱动电路、芯片及电子设备

Also Published As

Publication number Publication date
US11784636B2 (en) 2023-10-10
JPWO2021111772A1 (zh) 2021-06-10
JP7416087B2 (ja) 2024-01-17
US20220085798A1 (en) 2022-03-17
DE112020002135T5 (de) 2022-01-13
WO2021111772A1 (ja) 2021-06-10

Similar Documents

Publication Publication Date Title
CN113875155A (zh) 比较电路、半导体装置
JP3481121B2 (ja) レベルシフト回路
US7764101B2 (en) Schmitt-trigger-based level detection circuit
CN107342685B (zh) Dcdc转换器
CN108599544B (zh) 应用于dc-dc变换器的高压使能电路
JP2012065235A (ja) 電圧出力回路
US7728628B2 (en) Level shift circuit and method for the same
US10972102B2 (en) Interface circuit
US7671655B2 (en) Level conversion circuit for a semiconductor circuit
JP2007201595A (ja) ドライブ装置
CN107168433B (zh) 输出电路
JP5389762B2 (ja) レベルシフト回路
JP4796437B2 (ja) 発振回路
CN107231143B (zh) 电平移位电路
US20150381161A1 (en) Glitch suppression in an amplifier
US8786162B2 (en) Device for driving a piezoelectric element
JP2002076875A (ja) 出力制御装置及び出力制御方法
CN115118148A (zh) 高侧晶体管的驱动电路、切换电路、dc/dc转换器的控制器
KR101311358B1 (ko) 단일형 트랜지스터를 포함한 논리 회로 및 이를 이용한회로
JP2011188361A (ja) パワーオンリセット回路
JP7495213B2 (ja) ハイサイドトランジスタの駆動回路、スイッチング回路、ｄｃ／ｄｃコンバータのコントローラ
JP2012130136A (ja) 集積回路
JP2010045522A (ja) 半導体装置
JP4055707B2 (ja) 駆動回路
JP2000055946A (ja) 電圧検出回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination