JP2002076875A - 出力制御装置及び出力制御方法 - Google Patents
出力制御装置及び出力制御方法Info
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Abstract
(57)【要約】
【課題】 電源電圧の異なる２つの回路を同一シリコン
上に混載しても必要となる製造工程数を低減し、また、
高電圧電源側に電圧精度の要求される検出回路や制御回
路を、回路を複雑にすることなく付加できるようにす
る。 【解決手段】 低電圧Ｖ２で動作する制御回路５と、高
電圧Ｖ１で動作する出力回路４との間にレベル変換回路
３を設けると共に、基準電圧（Ｖ１−Ｖ２）を生成する
基準電圧発生回路２とを設ける。また、高電圧Ｖ１と基
準電圧（Ｖ１−Ｖ２）との電位差により動作する故障診
断回路５１と、制御回路５との間にレベル変換回路５２
を設ける。制御回路５からの０Ｖ基準の制御信号をレベ
ル変換回路３において、（Ｖ１−Ｖ２）基準の信号に変
換し、出力回路４に供給し、また、故障診断回路５１か
らのＶ１−Ｖ２基準の検出信号をレベル変換回路５２に
おいて、０Ｖ基準の信号に変換し、制御回路５に供給す
ることにより、出力制御装置を構成する全てのトランジ
スタの耐圧を電圧Ｖ２程度に抑える。
上に混載しても必要となる製造工程数を低減し、また、
高電圧電源側に電圧精度の要求される検出回路や制御回
路を、回路を複雑にすることなく付加できるようにす
る。 【解決手段】 低電圧Ｖ２で動作する制御回路５と、高
電圧Ｖ１で動作する出力回路４との間にレベル変換回路
３を設けると共に、基準電圧（Ｖ１−Ｖ２）を生成する
基準電圧発生回路２とを設ける。また、高電圧Ｖ１と基
準電圧（Ｖ１−Ｖ２）との電位差により動作する故障診
断回路５１と、制御回路５との間にレベル変換回路５２
を設ける。制御回路５からの０Ｖ基準の制御信号をレベ
ル変換回路３において、（Ｖ１−Ｖ２）基準の信号に変
換し、出力回路４に供給し、また、故障診断回路５１か
らのＶ１−Ｖ２基準の検出信号をレベル変換回路５２に
おいて、０Ｖ基準の信号に変換し、制御回路５に供給す
ることにより、出力制御装置を構成する全てのトランジ
スタの耐圧を電圧Ｖ２程度に抑える。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、集積化さ
れた自動車電装システム等に用いて好適な出力制御装置
及び出力制御方法に関する。
れた自動車電装システム等に用いて好適な出力制御装置
及び出力制御方法に関する。
【０００２】
【従来の技術】自動車電装システムでソレノイド駆動用
等に使用される出力制御装置は、通常１２Ｖの車載バッ
テリを電源として動作させているため、１２Ｖ系のドレ
イン−ソース間、及びゲート−ソース間の耐圧（ＭＯＳ
型の場合）を有するトランジスタで構成されている。
等に使用される出力制御装置は、通常１２Ｖの車載バッ
テリを電源として動作させているため、１２Ｖ系のドレ
イン−ソース間、及びゲート−ソース間の耐圧（ＭＯＳ
型の場合）を有するトランジスタで構成されている。
【０００３】図８は、従来の１２Ｖを電源電圧として動
作する出力制御装置の一例を示すブロック図である。制
御回路８５は、入力信号に応じて出力回路８４をオン／
オフする制御信号を生成し、この制御信号を出力回路８
４に供給することにより、外部負荷８６を駆動する。つ
まり、この場合の出力制御装置８０内の制御信号の最大
変化幅は１２Ｖである。従って、従来の出力制御装置８
０においては、ドレイン−ソース間、及びゲート−ソー
ス間の耐圧（ＭＯＳ型の場合）が共に１２Ｖ以上とされ
たトランジスタで構成されている。
作する出力制御装置の一例を示すブロック図である。制
御回路８５は、入力信号に応じて出力回路８４をオン／
オフする制御信号を生成し、この制御信号を出力回路８
４に供給することにより、外部負荷８６を駆動する。つ
まり、この場合の出力制御装置８０内の制御信号の最大
変化幅は１２Ｖである。従って、従来の出力制御装置８
０においては、ドレイン−ソース間、及びゲート−ソー
ス間の耐圧（ＭＯＳ型の場合）が共に１２Ｖ以上とされ
たトランジスタで構成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来技
術においては、以下に掲げる問題点があった。例えば、
５Ｖ系で動作するロジック回路（例：ＣＰＵ及びその周
辺回路）と、図８で示すような従来の１２Ｖ系で動作す
る出力制御装置とを、低コスト化及び小型軽量化を図る
ために同一シリコン上に混載して集積化する場合には、
５Ｖ系で動作するロジック回路を製造するための製造工
程をベースとし、従来の出力制御装置を構成するトラン
ジスタのドレイン−ソース間、及びゲート−ソース間の
耐圧（ＭＯＳ型の場合）を１２Ｖ以上とするための新た
な工程を追加しなければならない問題点があり、必ずし
もコスト低減にはつながらない。
術においては、以下に掲げる問題点があった。例えば、
５Ｖ系で動作するロジック回路（例：ＣＰＵ及びその周
辺回路）と、図８で示すような従来の１２Ｖ系で動作す
る出力制御装置とを、低コスト化及び小型軽量化を図る
ために同一シリコン上に混載して集積化する場合には、
５Ｖ系で動作するロジック回路を製造するための製造工
程をベースとし、従来の出力制御装置を構成するトラン
ジスタのドレイン−ソース間、及びゲート−ソース間の
耐圧（ＭＯＳ型の場合）を１２Ｖ以上とするための新た
な工程を追加しなければならない問題点があり、必ずし
もコスト低減にはつながらない。
【０００５】また、高電圧電源側に挿入されたスイッチ
ングトランジスタのオン／オフ制御をレベル変換回路を
介して行う技術として特開平１０−６５５１６号公報及
び特開平１１−３２７５００号公報に開示されている技
術が知られている。しかしながら、何れの場合において
も高電圧電源側に電圧精度の要求される検出回路や制御
回路を付加して多機能化し、それらを集積化する場合に
おいては、柔軟に対応できない問題点があり、また、仮
に検出回路や制御回路を付加したとしても低電圧電源側
に設けられた制御回路と連係できない問題点があった。
ングトランジスタのオン／オフ制御をレベル変換回路を
介して行う技術として特開平１０−６５５１６号公報及
び特開平１１−３２７５００号公報に開示されている技
術が知られている。しかしながら、何れの場合において
も高電圧電源側に電圧精度の要求される検出回路や制御
回路を付加して多機能化し、それらを集積化する場合に
おいては、柔軟に対応できない問題点があり、また、仮
に検出回路や制御回路を付加したとしても低電圧電源側
に設けられた制御回路と連係できない問題点があった。
【０００６】本発明は、斯かる問題点を鑑みてなされた
ものであり、その目的とするところは、電源電圧の異な
る２つの回路を同一シリコン上に混載しても必要となる
製造工程数を低減することができ、装置全体の低価格化
及び小型軽量化に有利な出力制御装置及び出力制御方法
を提供する点にある。また、本発明の他の目的は、電源
電圧の異なる２つの回路を同一シリコン上に混載しても
高電圧電源側に電圧精度の要求される検出回路や制御回
路を、回路を複雑にすることなく付加することができ、
多機能化に有利な出力制御装置及び出力制御方法を提供
する点にある。
ものであり、その目的とするところは、電源電圧の異な
る２つの回路を同一シリコン上に混載しても必要となる
製造工程数を低減することができ、装置全体の低価格化
及び小型軽量化に有利な出力制御装置及び出力制御方法
を提供する点にある。また、本発明の他の目的は、電源
電圧の異なる２つの回路を同一シリコン上に混載しても
高電圧電源側に電圧精度の要求される検出回路や制御回
路を、回路を複雑にすることなく付加することができ、
多機能化に有利な出力制御装置及び出力制御方法を提供
する点にある。
【０００７】
【課題を解決するための手段】本発明は、上記課題を解
決すべく、以下に掲げる構成とした。請求項１記載の発
明の要旨は、基準電圧Ｖ０に対して２系統の電源電圧Ｖ
１，Ｖ２で動作する出力制御装置であって、電源電圧Ｖ
２により動作して制御信号を生成する制御信号生成手段
と、電源電圧Ｖ１により動作して基準電圧（Ｖ１−Ｖ
２）を生成する基準電圧生成手段と、前記制御信号生成
手段からの制御信号を電源電圧Ｖ１と基準電圧（Ｖ１−
Ｖ２）との間で振幅する信号に変換するレベル変換手段
と、前記レベル変換手段からの信号に応じてスイッチン
グ動作し、電源電圧Ｖ１で以て外部負荷を駆動する駆動
手段とを備えたことを特徴とする出力制御装置に存す
る。請求項２記載の発明の要旨は、前記基準電圧生成手
段には、バンドギャップ・リファレンス回路が含まれる
ことを特徴とする請求項１記載の出力制御装置に存す
る。請求項３記載の発明の要旨は、さらに、電源電圧Ｖ
１と前記基準電圧生成手段からの基準電圧（Ｖ１−Ｖ
２）との電位差により動作して電源電圧Ｖ１が供給され
る各部の状態を検出し、検出結果に応じた検出信号を生
成する検出信号生成手段を備えたことを特徴とする請求
項１または２記載の出力制御装置に存する。請求項４記
載の発明の要旨は、前記検出信号生成手段は、前記駆動
手段の状態と、前記駆動手段により駆動される外部負荷
の状態とを検出することを特徴とする請求項３記載の出
力制御装置に存する。請求項５記載の発明の要旨は、さ
らに、前記検出信号生成手段からの検出信号を電源電圧
Ｖ２と基準電圧Ｖ０との間で振幅する信号に変換する第
２のレベル変換手段を備え、前記第２のレベル変換手段
の出力を前記制御信号生成手段に供給してフィードバッ
ク制御することを特徴とする請求項３または４記載の出
力制御装置に存する。請求項６記載の発明の要旨は、さ
らに、前記レベル変換手段と駆動手段との間に、電源電
圧Ｖ１と前記基準電圧生成手段からの基準電圧（Ｖ１−
Ｖ２）との電位差により動作して前記レベル変換手段か
らの信号の波形を整形する波形整形手段を備えたことを
特徴とする請求項１〜５記載の出力制御装置に存する。
請求項７記載の発明の要旨は、基準電圧Ｖ０に対して２
系統の電源電圧Ｖ１，Ｖ２で動作する出力制御装置の出
力制御方法であって、電源電圧Ｖ２により動作して制御
信号を生成する工程と、電源電圧Ｖ１により動作して基
準電圧（Ｖ１−Ｖ２）を生成する工程と、前記制御信号
を生成する工程からの制御信号を電源電圧Ｖ１と基準電
圧（Ｖ１−Ｖ２）との間で振幅する信号に変換する工程
と、前記電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間
で振幅する信号に変換する工程からの信号に応じてスイ
ッチング動作し、電源電圧Ｖ１で以て外部負荷を駆動す
る工程とを有することを特徴とする出力制御方法に存す
る。請求項８記載の発明の要旨は、さらに、電源電圧Ｖ
１が供給される各部の状態を検出し、検出結果に応じた
検出信号を生成する工程を有することを特徴とする請求
項７記載の出力制御方法に存する。請求項９記載の発明
の要旨は、さらに、前記検出信号を生成する工程からの
検出信号を電源電圧Ｖ２と基準電圧Ｖ０との間で振幅す
る信号に変換する工程を有し、前記電源電圧Ｖ２と基準
電圧Ｖ０との間で振幅する信号に変換する工程において
得られる信号によりフィードバック制御することを特徴
とする請求項８記載の出力制御方法に存する。請求項１
０記載の発明の要旨は、さらに、前記電源電圧Ｖ１と基
準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換する
工程からの信号の波形を整形する工程を有することを特
徴とする請求項７〜９記載の出力制御方法に存する。
決すべく、以下に掲げる構成とした。請求項１記載の発
明の要旨は、基準電圧Ｖ０に対して２系統の電源電圧Ｖ
１，Ｖ２で動作する出力制御装置であって、電源電圧Ｖ
２により動作して制御信号を生成する制御信号生成手段
と、電源電圧Ｖ１により動作して基準電圧（Ｖ１−Ｖ
２）を生成する基準電圧生成手段と、前記制御信号生成
手段からの制御信号を電源電圧Ｖ１と基準電圧（Ｖ１−
Ｖ２）との間で振幅する信号に変換するレベル変換手段
と、前記レベル変換手段からの信号に応じてスイッチン
グ動作し、電源電圧Ｖ１で以て外部負荷を駆動する駆動
手段とを備えたことを特徴とする出力制御装置に存す
る。請求項２記載の発明の要旨は、前記基準電圧生成手
段には、バンドギャップ・リファレンス回路が含まれる
ことを特徴とする請求項１記載の出力制御装置に存す
る。請求項３記載の発明の要旨は、さらに、電源電圧Ｖ
１と前記基準電圧生成手段からの基準電圧（Ｖ１−Ｖ
２）との電位差により動作して電源電圧Ｖ１が供給され
る各部の状態を検出し、検出結果に応じた検出信号を生
成する検出信号生成手段を備えたことを特徴とする請求
項１または２記載の出力制御装置に存する。請求項４記
載の発明の要旨は、前記検出信号生成手段は、前記駆動
手段の状態と、前記駆動手段により駆動される外部負荷
の状態とを検出することを特徴とする請求項３記載の出
力制御装置に存する。請求項５記載の発明の要旨は、さ
らに、前記検出信号生成手段からの検出信号を電源電圧
Ｖ２と基準電圧Ｖ０との間で振幅する信号に変換する第
２のレベル変換手段を備え、前記第２のレベル変換手段
の出力を前記制御信号生成手段に供給してフィードバッ
ク制御することを特徴とする請求項３または４記載の出
力制御装置に存する。請求項６記載の発明の要旨は、さ
らに、前記レベル変換手段と駆動手段との間に、電源電
圧Ｖ１と前記基準電圧生成手段からの基準電圧（Ｖ１−
Ｖ２）との電位差により動作して前記レベル変換手段か
らの信号の波形を整形する波形整形手段を備えたことを
特徴とする請求項１〜５記載の出力制御装置に存する。
請求項７記載の発明の要旨は、基準電圧Ｖ０に対して２
系統の電源電圧Ｖ１，Ｖ２で動作する出力制御装置の出
力制御方法であって、電源電圧Ｖ２により動作して制御
信号を生成する工程と、電源電圧Ｖ１により動作して基
準電圧（Ｖ１−Ｖ２）を生成する工程と、前記制御信号
を生成する工程からの制御信号を電源電圧Ｖ１と基準電
圧（Ｖ１−Ｖ２）との間で振幅する信号に変換する工程
と、前記電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間
で振幅する信号に変換する工程からの信号に応じてスイ
ッチング動作し、電源電圧Ｖ１で以て外部負荷を駆動す
る工程とを有することを特徴とする出力制御方法に存す
る。請求項８記載の発明の要旨は、さらに、電源電圧Ｖ
１が供給される各部の状態を検出し、検出結果に応じた
検出信号を生成する工程を有することを特徴とする請求
項７記載の出力制御方法に存する。請求項９記載の発明
の要旨は、さらに、前記検出信号を生成する工程からの
検出信号を電源電圧Ｖ２と基準電圧Ｖ０との間で振幅す
る信号に変換する工程を有し、前記電源電圧Ｖ２と基準
電圧Ｖ０との間で振幅する信号に変換する工程において
得られる信号によりフィードバック制御することを特徴
とする請求項８記載の出力制御方法に存する。請求項１
０記載の発明の要旨は、さらに、前記電源電圧Ｖ１と基
準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換する
工程からの信号の波形を整形する工程を有することを特
徴とする請求項７〜９記載の出力制御方法に存する。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【０００９】（第１の実施の形態）図１は、本発明の第
１の実施の形態の全体構成を示すブロック図である。図
１に示すように第１の実施の形態に係わる出力制御装置
１は、制御回路５、基準電圧発生回路２、レベル変換回
路３、出力回路４により構成されており、これらの回路
が同一半導体基板上に集積されている。電源入力端子７
を介して電源電圧Ｖ２が制御回路５等に供給され、電源
入力端子８を介して電源電圧Ｖ１が基準電圧発生回路
２、レベル変換回路３及び出力回路４のそれぞれに供給
される。従って、出力制御装置１は、基準電圧Ｖ０に対
して２系統の電源電圧Ｖ１，Ｖ２（｜Ｖ１｜＞｜Ｖ２
｜）で動作する。なお、基準電圧Ｖ０は、接地電位であ
り、通常は０Ｖとされ、以下の説明においても、基準電
圧Ｖ０＝０Ｖであるものとして説明する。
１の実施の形態の全体構成を示すブロック図である。図
１に示すように第１の実施の形態に係わる出力制御装置
１は、制御回路５、基準電圧発生回路２、レベル変換回
路３、出力回路４により構成されており、これらの回路
が同一半導体基板上に集積されている。電源入力端子７
を介して電源電圧Ｖ２が制御回路５等に供給され、電源
入力端子８を介して電源電圧Ｖ１が基準電圧発生回路
２、レベル変換回路３及び出力回路４のそれぞれに供給
される。従って、出力制御装置１は、基準電圧Ｖ０に対
して２系統の電源電圧Ｖ１，Ｖ２（｜Ｖ１｜＞｜Ｖ２
｜）で動作する。なお、基準電圧Ｖ０は、接地電位であ
り、通常は０Ｖとされ、以下の説明においても、基準電
圧Ｖ０＝０Ｖであるものとして説明する。
【００１０】制御回路５は、Ｖ２を電源電圧とし、入力
信号に応じて出力回路４のオン／オフを制御するための
制御信号を生成して、レベル変換回路３に供給する。基
準電圧発生回路２は、電源電圧Ｖ１からＶ１−Ｖ２を生
成する。基準電圧発生回路２で生成したＶ１−Ｖ２は、
レベル変換回路３の仮想的な接地電位として用いられ
る。レベル変換回路３は、制御回路５から入力された制
御信号をＶ１−Ｖ２基準の信号に変換し、出力回路４に
供給する。出力回路４は、レベル変換回路３から入力さ
れた信号を受けて出力回路４のトランジスタをオン／オ
フし、外部負荷６を駆動する。例えば、出力回路４とし
ては、ゲートのしきい値がＶ２以下に設定されているＰ
チャネルＭＯＳ型のトランジスタが用いられる。これら
の回路で構成される出力制御装置１は、全てゲート−ソ
ース間耐圧（ＭＯＳ型の場合）がＶ２に対して電源電圧
の変動分等を加味した（Ｖ２＋ａ）の耐圧のトランジス
タで構成されている。
信号に応じて出力回路４のオン／オフを制御するための
制御信号を生成して、レベル変換回路３に供給する。基
準電圧発生回路２は、電源電圧Ｖ１からＶ１−Ｖ２を生
成する。基準電圧発生回路２で生成したＶ１−Ｖ２は、
レベル変換回路３の仮想的な接地電位として用いられ
る。レベル変換回路３は、制御回路５から入力された制
御信号をＶ１−Ｖ２基準の信号に変換し、出力回路４に
供給する。出力回路４は、レベル変換回路３から入力さ
れた信号を受けて出力回路４のトランジスタをオン／オ
フし、外部負荷６を駆動する。例えば、出力回路４とし
ては、ゲートのしきい値がＶ２以下に設定されているＰ
チャネルＭＯＳ型のトランジスタが用いられる。これら
の回路で構成される出力制御装置１は、全てゲート−ソ
ース間耐圧（ＭＯＳ型の場合）がＶ２に対して電源電圧
の変動分等を加味した（Ｖ２＋ａ）の耐圧のトランジス
タで構成されている。
【００１１】次に、本発明の第１の実施の形態における
基準電圧発生回路２及びレベル変換回路３をゲート−ソ
ース間耐圧が（Ｖ２＋ａ）のトランジスタのみで構成し
た具体例について説明する。図２は、基準電圧発生回路
２の構成を示す一例としての回路図である。図２に示す
ように基準電圧発生回路２は、バンドギャップ・リファ
レンス回路２１と、誤差アンプ回路２２とにより構成さ
れている。
基準電圧発生回路２及びレベル変換回路３をゲート−ソ
ース間耐圧が（Ｖ２＋ａ）のトランジスタのみで構成し
た具体例について説明する。図２は、基準電圧発生回路
２の構成を示す一例としての回路図である。図２に示す
ように基準電圧発生回路２は、バンドギャップ・リファ
レンス回路２１と、誤差アンプ回路２２とにより構成さ
れている。
【００１２】バンドギャップ・リファレンス回路２１
は、３個のダイオードＤ１，Ｄ２，Ｄ３と、２個の抵抗
Ｒ３，Ｒ４と、４個のＰチャンネルＭＯＳ型のトランジ
スタＴｒ１，Ｔｒ２，Ｔｒ２１，Ｔｒ２２と、６個のＮ
チャンネルＭＯＳ型のトランジスタＴｒ３，Ｔｒ４，Ｔ
ｒ２３，Ｔｒ２４，Ｔｒ３１，Ｔｒ３２とを有する。
は、３個のダイオードＤ１，Ｄ２，Ｄ３と、２個の抵抗
Ｒ３，Ｒ４と、４個のＰチャンネルＭＯＳ型のトランジ
スタＴｒ１，Ｔｒ２，Ｔｒ２１，Ｔｒ２２と、６個のＮ
チャンネルＭＯＳ型のトランジスタＴｒ３，Ｔｒ４，Ｔ
ｒ２３，Ｔｒ２４，Ｔｒ３１，Ｔｒ３２とを有する。
【００１３】ダイオードＤ１，Ｄ２，Ｄ３のそれぞれの
アノードが電源入力端子８（Ｖ１））に接続されてい
る。ダイオードＤ１のカソードに抵抗Ｒ３の一端が接続
され、抵抗Ｒ３の他端と接地との間に直列接続されたト
ランジスタＴｒ１，Ｔｒ２及びトランジスタＴｒ３，Ｔ
ｒ４が挿入されている。ダイオードＤ２のカソードと接
地との間に直列接続されたトランジスタＴｒ２１，Ｔｒ
２２及びトランジスタＴｒ２３，Ｔｒ２４が挿入されて
いる。ダイオードＤ３のカソードに抵抗Ｒ４の一端が接
続され、抵抗Ｒ４の他端と接地との間に直列接続された
トランジスタＴｒ３１，Ｔｒ３２が挿入されている。ト
ランジスタＴｒ１，Ｔｒ２１のゲートが共通接続され、
この共通接続点がトランジスタＴｒ２１のドレインに接
続されている。トランジスタＴｒ２，Ｔｒ２２のゲート
が共通接続され、この共通接続点がトランジスタＴｒ２
２のドレインに接続されている。トランジスタＴｒ３，
Ｔｒ２３，Ｔｒ３１のゲートが共通接続され、この共通
接続点がトランジスタＴｒ３のドレインに接続されてい
る。トランジスタＴｒ４，Ｔｒ２４，Ｔｒ３２のゲート
が共通接続され、この共通接続点がトランジスタＴｒ４
のドレインに接続されている。
アノードが電源入力端子８（Ｖ１））に接続されてい
る。ダイオードＤ１のカソードに抵抗Ｒ３の一端が接続
され、抵抗Ｒ３の他端と接地との間に直列接続されたト
ランジスタＴｒ１，Ｔｒ２及びトランジスタＴｒ３，Ｔ
ｒ４が挿入されている。ダイオードＤ２のカソードと接
地との間に直列接続されたトランジスタＴｒ２１，Ｔｒ
２２及びトランジスタＴｒ２３，Ｔｒ２４が挿入されて
いる。ダイオードＤ３のカソードに抵抗Ｒ４の一端が接
続され、抵抗Ｒ４の他端と接地との間に直列接続された
トランジスタＴｒ３１，Ｔｒ３２が挿入されている。ト
ランジスタＴｒ１，Ｔｒ２１のゲートが共通接続され、
この共通接続点がトランジスタＴｒ２１のドレインに接
続されている。トランジスタＴｒ２，Ｔｒ２２のゲート
が共通接続され、この共通接続点がトランジスタＴｒ２
２のドレインに接続されている。トランジスタＴｒ３，
Ｔｒ２３，Ｔｒ３１のゲートが共通接続され、この共通
接続点がトランジスタＴｒ３のドレインに接続されてい
る。トランジスタＴｒ４，Ｔｒ２４，Ｔｒ３２のゲート
が共通接続され、この共通接続点がトランジスタＴｒ４
のドレインに接続されている。
【００１４】誤差アンプ回路２２は、２個の抵抗Ｒ１，
Ｒ２と、５個のＰチャンネルＭＯＳ型のトランジスタＴ
ｒ４１，Ｔｒ４３，Ｔｒ４５，Ｔｒ４７，Ｔｒ５１と、
６個のＮチャンネルＭＯＳ型のトランジスタＴｒ４２，
Ｔｒ４４，Ｔｒ４６，Ｔｒ４８，Ｔｒ４９，Ｔｒ５０
と、コンデンサＣ１とを有する。
Ｒ２と、５個のＰチャンネルＭＯＳ型のトランジスタＴ
ｒ４１，Ｔｒ４３，Ｔｒ４５，Ｔｒ４７，Ｔｒ５１と、
６個のＮチャンネルＭＯＳ型のトランジスタＴｒ４２，
Ｔｒ４４，Ｔｒ４６，Ｔｒ４８，Ｔｒ４９，Ｔｒ５０
と、コンデンサＣ１とを有する。
【００１５】トランジスタＴｒ４１，Ｔｒ４３，Ｔｒ４
５，Ｔｒ４７のそれぞれのソースと、抵抗Ｒ１の一端と
が電源入力端子８（Ｖ１）に接続されている。トランジ
スタＴｒ４１のドレインと接地との間にトランジスタＴ
ｒ４２が挿入されている。トランジスタＴｒ４３のドレ
インとトランジスタＴｒ４４のドレインとが接続され、
トランジスタＴｒ４５のドレインとトランジスタＴｒ４
６のドレインとが接続され、トランジスタＴｒ４４のソ
ースとトランジスタＴｒ４６のソースとが接続されてい
る。このトランジスタＴｒ４４のソースとトランジスタ
Ｔｒ４６のソースとの共通接続点と、接地との間に直列
接続されたトランジスタＴｒ４８，Ｔｒ４９が挿入され
ている。トランジスタＴｒ４７のドレインと接地との間
にトランジスタＴｒ５０が挿入されている。抵抗Ｒ１の
他端に抵抗Ｒ２の一端が接続され、この共通接続点とト
ランジスタＴｒ４４のゲートとが接続されている。抵抗
Ｒ２の他端と接地との間にトランジスタＴｒ５１が挿入
され、抵抗Ｒ２の他端とトランジスタＴｒ５１のドレイ
ンとの接続点から出力端子２０が導出されている。トラ
ンジスタＴｒ４１，Ｔｒ４３のゲートが共通接続され、
この共通接続点がトランジスタＴｒ４３のドレインに接
続されている。トランジスタＴｒ４５，Ｔｒ４７のゲー
トが共通接続され、この共通接続点がトランジスタＴｒ
４５のドレインに接続されると共に、コンデンサＣ１の
一端に接続されている。コンデンサＣ１の他端がトラン
ジスタＴｒ４７のドレインとトランジスタＴｒ５０のド
レインとの接続点に接続されると共に、トランジスタＴ
ｒ５１のゲートに接続されている。トランジスタＴｒ４
２，Ｔｒ５０のゲートが共通接続され、この共通接続点
がトランジスタＴｒ４２のドレインに接続されている。
トランジスタＴｒ４６のゲートがバンドギャップ・リフ
ァレンス回路２１の抵抗Ｒ４の他端とトランジスタＴｒ
３１のドレインとの接続点に接続されている。トランジ
スタＴｒ４８のゲートがバンドギャップ・リファレンス
回路２１のトランジスタＴｒ３，Ｔｒ２３，Ｔｒ３１の
ゲートの共通接続点に接続され、トランジスタＴｒ４９
のゲートがバンドギャップ・リファレンス回路２１のト
ランジスタＴｒ４，Ｔｒ２４，Ｔｒ３２のゲートの共通
接続点に接続されている。
５，Ｔｒ４７のそれぞれのソースと、抵抗Ｒ１の一端と
が電源入力端子８（Ｖ１）に接続されている。トランジ
スタＴｒ４１のドレインと接地との間にトランジスタＴ
ｒ４２が挿入されている。トランジスタＴｒ４３のドレ
インとトランジスタＴｒ４４のドレインとが接続され、
トランジスタＴｒ４５のドレインとトランジスタＴｒ４
６のドレインとが接続され、トランジスタＴｒ４４のソ
ースとトランジスタＴｒ４６のソースとが接続されてい
る。このトランジスタＴｒ４４のソースとトランジスタ
Ｔｒ４６のソースとの共通接続点と、接地との間に直列
接続されたトランジスタＴｒ４８，Ｔｒ４９が挿入され
ている。トランジスタＴｒ４７のドレインと接地との間
にトランジスタＴｒ５０が挿入されている。抵抗Ｒ１の
他端に抵抗Ｒ２の一端が接続され、この共通接続点とト
ランジスタＴｒ４４のゲートとが接続されている。抵抗
Ｒ２の他端と接地との間にトランジスタＴｒ５１が挿入
され、抵抗Ｒ２の他端とトランジスタＴｒ５１のドレイ
ンとの接続点から出力端子２０が導出されている。トラ
ンジスタＴｒ４１，Ｔｒ４３のゲートが共通接続され、
この共通接続点がトランジスタＴｒ４３のドレインに接
続されている。トランジスタＴｒ４５，Ｔｒ４７のゲー
トが共通接続され、この共通接続点がトランジスタＴｒ
４５のドレインに接続されると共に、コンデンサＣ１の
一端に接続されている。コンデンサＣ１の他端がトラン
ジスタＴｒ４７のドレインとトランジスタＴｒ５０のド
レインとの接続点に接続されると共に、トランジスタＴ
ｒ５１のゲートに接続されている。トランジスタＴｒ４
２，Ｔｒ５０のゲートが共通接続され、この共通接続点
がトランジスタＴｒ４２のドレインに接続されている。
トランジスタＴｒ４６のゲートがバンドギャップ・リフ
ァレンス回路２１の抵抗Ｒ４の他端とトランジスタＴｒ
３１のドレインとの接続点に接続されている。トランジ
スタＴｒ４８のゲートがバンドギャップ・リファレンス
回路２１のトランジスタＴｒ３，Ｔｒ２３，Ｔｒ３１の
ゲートの共通接続点に接続され、トランジスタＴｒ４９
のゲートがバンドギャップ・リファレンス回路２１のト
ランジスタＴｒ４，Ｔｒ２４，Ｔｒ３２のゲートの共通
接続点に接続されている。
【００１６】上述したように構成されるバンドギャップ
・リファレンス回路２１は、電源電圧Ｖ１からＶ１−
（（Ｖ１−Ｖ２）／４）の電圧を図中Ｅにて示す接続点
に生成し、誤差アンプに入力する。誤差アンプ回路２２
は、バンドギャップ・リファレンス回路２１より入力さ
れたＶ１−（（Ｖ１−Ｖ２）／４）から、抵抗Ｒ１とＲ
２を１：３の比の抵抗値とすることによって、Ｖ１−Ｖ
２の電圧を図中Ｆにて示す接続点に生成する。誤差アン
プ回路２２で生成されたＶ１−Ｖ２の電圧が出力端子２
０を介して基準電圧発生回路２の出力として取り出され
る。このようにして得られる基準電圧発生回路２の出力
は、電圧精度が高く、また、温度依存性が極力小さいも
のとなる。
・リファレンス回路２１は、電源電圧Ｖ１からＶ１−
（（Ｖ１−Ｖ２）／４）の電圧を図中Ｅにて示す接続点
に生成し、誤差アンプに入力する。誤差アンプ回路２２
は、バンドギャップ・リファレンス回路２１より入力さ
れたＶ１−（（Ｖ１−Ｖ２）／４）から、抵抗Ｒ１とＲ
２を１：３の比の抵抗値とすることによって、Ｖ１−Ｖ
２の電圧を図中Ｆにて示す接続点に生成する。誤差アン
プ回路２２で生成されたＶ１−Ｖ２の電圧が出力端子２
０を介して基準電圧発生回路２の出力として取り出され
る。このようにして得られる基準電圧発生回路２の出力
は、電圧精度が高く、また、温度依存性が極力小さいも
のとなる。
【００１７】図３は、レベル変換回路３の構成を示す一
例としての回路図である。レベル変換回路３は、図３に
示すように２個のバッファ３１，３５と、２個の抵抗３
２，３３とＮチャンネルＭＯＳ型のトランジスタ３４と
により構成されている。
例としての回路図である。レベル変換回路３は、図３に
示すように２個のバッファ３１，３５と、２個の抵抗３
２，３３とＮチャンネルＭＯＳ型のトランジスタ３４と
により構成されている。
【００１８】電源入力端子７（Ｖ２）にバッファ３１の
＋電源端子が接続され、バッファ３１の−電源端子が接
地されている。電源入力端子８（Ｖ１）にバッファ３５
の＋電源端子が接続され、バッファ３５の−電源端子が
仮想的な接地ラインとして用いられる基準電圧発生回路
２の出力端子２０（Ｖ１−Ｖ２）に接続されている。電
源入力端子８（Ｖ１）に抵抗３２の一端が接続され、抵
抗３２の他端が抵抗３３の一端に接続され、抵抗３３の
他端がソースが接地されたＮチャンネルＭＯＳ型のトラ
ンジスタ３４のドレインに接続されている。バッファ３
１の出力端子がトランジスタ３４のゲートに接続され、
抵抗３２の他端と抵抗３３の一端との接続点がバッファ
３５の入力端子に接続され、バッファ３５の出力端子が
前述した出力回路４のトランジスタのゲートに接続され
ている。なお、バッファ３１の入力端子には、前述した
制御回路５の制御信号が供給される。
＋電源端子が接続され、バッファ３１の−電源端子が接
地されている。電源入力端子８（Ｖ１）にバッファ３５
の＋電源端子が接続され、バッファ３５の−電源端子が
仮想的な接地ラインとして用いられる基準電圧発生回路
２の出力端子２０（Ｖ１−Ｖ２）に接続されている。電
源入力端子８（Ｖ１）に抵抗３２の一端が接続され、抵
抗３２の他端が抵抗３３の一端に接続され、抵抗３３の
他端がソースが接地されたＮチャンネルＭＯＳ型のトラ
ンジスタ３４のドレインに接続されている。バッファ３
１の出力端子がトランジスタ３４のゲートに接続され、
抵抗３２の他端と抵抗３３の一端との接続点がバッファ
３５の入力端子に接続され、バッファ３５の出力端子が
前述した出力回路４のトランジスタのゲートに接続され
ている。なお、バッファ３１の入力端子には、前述した
制御回路５の制御信号が供給される。
【００１９】このように構成されるレベル変換回路３
は、制御回路５からの０Ｖ基準の制御信号をＶ１−Ｖ２
基準の信号に変換する。つまり、レベル変換回路３は、
電源電圧をＶ２とする回路から、電源電圧をＶ１とする
回路への信号出力部として機能する。なお、バッファ３
１を設けることなく、制御回路５からの０Ｖ基準の制御
信号を直接トランジスタ３４のゲートに供給するように
しても良い。
は、制御回路５からの０Ｖ基準の制御信号をＶ１−Ｖ２
基準の信号に変換する。つまり、レベル変換回路３は、
電源電圧をＶ２とする回路から、電源電圧をＶ１とする
回路への信号出力部として機能する。なお、バッファ３
１を設けることなく、制御回路５からの０Ｖ基準の制御
信号を直接トランジスタ３４のゲートに供給するように
しても良い。
【００２０】上述したように構成される第１の実施の形
態の動作についてさらに詳細に説明する。図４Ａ〜Ｅ
は、各部の状態を示す一例としての波形図である。な
お、図４Ａは、図１における点Ａの信号波形を示し、図
４Ｂは、図１における点Ｂの信号波形を示し、図４Ｃ
は、図１における点Ｃの信号波形を示し、図４Ｄは、図
１における点Ｄの信号波形を示し、図４Ｅは、外部負荷
６の動作状態を示す。
態の動作についてさらに詳細に説明する。図４Ａ〜Ｅ
は、各部の状態を示す一例としての波形図である。な
お、図４Ａは、図１における点Ａの信号波形を示し、図
４Ｂは、図１における点Ｂの信号波形を示し、図４Ｃ
は、図１における点Ｃの信号波形を示し、図４Ｄは、図
１における点Ｄの信号波形を示し、図４Ｅは、外部負荷
６の動作状態を示す。
【００２１】制御回路５は、図４Ａに示すように０Ｖ基
準の入力信号を受け、図４Ｂに示すように所定時間Ｔ後
に入力信号を制御信号としてレベル変換回路３に出力す
る。制御回路５は、例えば、カウンタと比較器による組
み合わせにより実現される。レベル変換回路３は、制御
回路５より入力された０Ｖ基準の制御信号を、基準電圧
発生回路２で生成された基準電位Ｖ１−Ｖ２を用い、Ｖ
１−Ｖ２基準の信号に変換して図４Ｃに示すように出力
回路４に出力する。出力回路４の出力信号は、図４Ｄに
示すようにレベル変換回路３より入力されたＶ１−Ｖ２
基準の信号（点Ｃ）に応じて変化し、外部負荷６を図４
Ｅに示すようにオン／オフする。
準の入力信号を受け、図４Ｂに示すように所定時間Ｔ後
に入力信号を制御信号としてレベル変換回路３に出力す
る。制御回路５は、例えば、カウンタと比較器による組
み合わせにより実現される。レベル変換回路３は、制御
回路５より入力された０Ｖ基準の制御信号を、基準電圧
発生回路２で生成された基準電位Ｖ１−Ｖ２を用い、Ｖ
１−Ｖ２基準の信号に変換して図４Ｃに示すように出力
回路４に出力する。出力回路４の出力信号は、図４Ｄに
示すようにレベル変換回路３より入力されたＶ１−Ｖ２
基準の信号（点Ｃ）に応じて変化し、外部負荷６を図４
Ｅに示すようにオン／オフする。
【００２２】つまり、上述したように出力回路４にＰチ
ャネルＭＯＳ型のトランジスタを使用し、そのゲートの
しきい値がＶ２以下に設定されているため、点Ｃの信号
レベルがＶ１の場合には、出力回路４のトランジスタは
ゲート−ソース間の電位差が０Ｖとなるので非導通状態
であり、この時、点Ｄの信号レベルは０Ｖとなるので、
外部負荷６がオフ状態（非駆動状態）となる。また、点
Ｃの信号レベルがＶ１−Ｖ２の場合には、出力回路４の
トランジスタはゲート−ソース間の電位差がＶ２となる
ので導通状態であり、この時、点Ｄの信号レベルはＶ１
となるので、外部負荷６はオン状態（駆動状態）とな
る。
ャネルＭＯＳ型のトランジスタを使用し、そのゲートの
しきい値がＶ２以下に設定されているため、点Ｃの信号
レベルがＶ１の場合には、出力回路４のトランジスタは
ゲート−ソース間の電位差が０Ｖとなるので非導通状態
であり、この時、点Ｄの信号レベルは０Ｖとなるので、
外部負荷６がオフ状態（非駆動状態）となる。また、点
Ｃの信号レベルがＶ１−Ｖ２の場合には、出力回路４の
トランジスタはゲート−ソース間の電位差がＶ２となる
ので導通状態であり、この時、点Ｄの信号レベルはＶ１
となるので、外部負荷６はオン状態（駆動状態）とな
る。
【００２３】尚、上述した第１の実施の形態の説明にお
いては、ＭＯＳ型のトランジスタを用いて構成する場合
について説明したが、バイポーラトランジスタ等の他の
素子を用いるようにしても良い。また、上述した第１の
実施の形態の説明においては、基準電圧発生回路２をバ
ンドギャップ・リファレンス回路２１と、誤差アンプ回
路２２とにより構成する場合について説明したが、ツェ
ナーダイオードを用いて簡易的な基準電圧発生回路２を
設けるようにしても良い。さらに、上述した第１の実施
の形態の説明においては、レベル変換回路３にバッファ
３５を設ける場合について説明したが、バッファ３５の
代わりに電源電圧Ｖ１と基準電圧発生回路２からの基準
電圧（Ｖ１−Ｖ２）との電位差により動作する波形整形
回路を設けるようにしても良い。
いては、ＭＯＳ型のトランジスタを用いて構成する場合
について説明したが、バイポーラトランジスタ等の他の
素子を用いるようにしても良い。また、上述した第１の
実施の形態の説明においては、基準電圧発生回路２をバ
ンドギャップ・リファレンス回路２１と、誤差アンプ回
路２２とにより構成する場合について説明したが、ツェ
ナーダイオードを用いて簡易的な基準電圧発生回路２を
設けるようにしても良い。さらに、上述した第１の実施
の形態の説明においては、レベル変換回路３にバッファ
３５を設ける場合について説明したが、バッファ３５の
代わりに電源電圧Ｖ１と基準電圧発生回路２からの基準
電圧（Ｖ１−Ｖ２）との電位差により動作する波形整形
回路を設けるようにしても良い。
【００２４】以上説明したように第１の実施の形態によ
れば、以下に掲げる効果を奏する。その第１の効果は、
高電圧Ｖ１で動作する出力回路と低電圧Ｖ２で動作する
大規模ロジック回路を同一シリコン上に混載する場合に
おいて、製造工程数を従来に比べ低減することができ、
低価格化及び小型軽量化を図ることができる。その理由
は、本発明の出力制御装置を用いることにより、回路を
構成する全てのトランジスタのゲート−ソース間（ＭＯ
Ｓ型の場合）の耐圧をＶ２程度に抑えられるので、耐圧
をＶ１にするために必要とされ、新たに追加されるゲー
ト酸化膜生成工程が不要となるからである。第２の効果
は、レベル変換回路３が設けられているため、レベル変
換回路３と、出力回路４との間に耐圧がＶ２程度とされ
たトランジスタを含む波形整形回路等の回路を容易に付
加することが可能となり、ノイズを低減することが可能
となる。
れば、以下に掲げる効果を奏する。その第１の効果は、
高電圧Ｖ１で動作する出力回路と低電圧Ｖ２で動作する
大規模ロジック回路を同一シリコン上に混載する場合に
おいて、製造工程数を従来に比べ低減することができ、
低価格化及び小型軽量化を図ることができる。その理由
は、本発明の出力制御装置を用いることにより、回路を
構成する全てのトランジスタのゲート−ソース間（ＭＯ
Ｓ型の場合）の耐圧をＶ２程度に抑えられるので、耐圧
をＶ１にするために必要とされ、新たに追加されるゲー
ト酸化膜生成工程が不要となるからである。第２の効果
は、レベル変換回路３が設けられているため、レベル変
換回路３と、出力回路４との間に耐圧がＶ２程度とされ
たトランジスタを含む波形整形回路等の回路を容易に付
加することが可能となり、ノイズを低減することが可能
となる。
【００２５】（第２の実施の形態）図５は、本発明の第
２の実施の形態の全体構成を示すブロック図である。図
５に示すように第２の実施の形態に係わる出力制御装置
５０は、制御回路５、基準電圧発生回路２、レベル変換
回路３、出力回路４、故障診断回路５１、レベル変換回
路５２により構成されており、これらの回路が同一半導
体基板上に集積されている。尚、故障診断回路５１及び
レベル変換回路５２以外の部分に関しては、前述した第
１の実施の形態と同一の構成とされているため、対応す
る部分に同一の参照符合を付してその部分の説明を省略
する。
２の実施の形態の全体構成を示すブロック図である。図
５に示すように第２の実施の形態に係わる出力制御装置
５０は、制御回路５、基準電圧発生回路２、レベル変換
回路３、出力回路４、故障診断回路５１、レベル変換回
路５２により構成されており、これらの回路が同一半導
体基板上に集積されている。尚、故障診断回路５１及び
レベル変換回路５２以外の部分に関しては、前述した第
１の実施の形態と同一の構成とされているため、対応す
る部分に同一の参照符合を付してその部分の説明を省略
する。
【００２６】図５に示すように第２の実施の形態に係わ
る出力制御装置５０には、出力回路４に対して並列に故
障診断回路５１が設けられ、故障診断回路５１と制御回
路５との間にレベル変換回路５２が設けられている。故
障診断回路５１は、外部負荷６の電源側の電位（点Ｄ）
をモニタすることにより、出力回路５の故障や外部負荷
６の短絡状態を検出し、検出信号を生成する。また、レ
ベル変換回路５２は、故障検出回路５１から出力される
Ｖ１−Ｖ２基準の検出信号（点Ｈ）を０Ｖ基準の信号
（点Ｉ）に変換し、制御回路５に入力する。制御回路５
は、制御端子を有し、レベル変換回路５２からの信号を
受けて外部負荷６が短絡した場合に出力回路４をオフす
る等のフィードバック制御を行う構成とされている。
る出力制御装置５０には、出力回路４に対して並列に故
障診断回路５１が設けられ、故障診断回路５１と制御回
路５との間にレベル変換回路５２が設けられている。故
障診断回路５１は、外部負荷６の電源側の電位（点Ｄ）
をモニタすることにより、出力回路５の故障や外部負荷
６の短絡状態を検出し、検出信号を生成する。また、レ
ベル変換回路５２は、故障検出回路５１から出力される
Ｖ１−Ｖ２基準の検出信号（点Ｈ）を０Ｖ基準の信号
（点Ｉ）に変換し、制御回路５に入力する。制御回路５
は、制御端子を有し、レベル変換回路５２からの信号を
受けて外部負荷６が短絡した場合に出力回路４をオフす
る等のフィードバック制御を行う構成とされている。
【００２７】次に、本発明の第２の実施の形態における
故障診断回路５１及びレベル変換回路５２をゲート−ソ
ース間耐圧が（Ｖ２＋ａ）のトランジスタのみで構成し
た具体例について説明する。図６は、故障診断回路５１
の構成の一例を示す回路図である。図６に示すように故
障診断回路５１は、コンパレータ回路６２と、２個の抵
抗６３，６４と、コンパレータ回路６２への入力信号レ
ベル（点Ｇ）の下限値をＶ１−Ｖ２に制限するためのＰ
チャネルＭＯＳ型のトランジスタ６１とにより構成され
ている。
故障診断回路５１及びレベル変換回路５２をゲート−ソ
ース間耐圧が（Ｖ２＋ａ）のトランジスタのみで構成し
た具体例について説明する。図６は、故障診断回路５１
の構成の一例を示す回路図である。図６に示すように故
障診断回路５１は、コンパレータ回路６２と、２個の抵
抗６３，６４と、コンパレータ回路６２への入力信号レ
ベル（点Ｇ）の下限値をＶ１−Ｖ２に制限するためのＰ
チャネルＭＯＳ型のトランジスタ６１とにより構成され
ている。
【００２８】電源入力端子８（Ｖ１）にコンパレータ回
路６２の＋電源端子が接続され、コンパレータ回路６２
の−電源端子が仮想的な接地ラインとして用いられる基
準電圧発生回路２の出力端子２０（Ｖ１−Ｖ２）に接続
されている。電源入力端子８（Ｖ１）に抵抗６３の一端
が接続され、抵抗６３の他端が抵抗６４の一端に接続さ
れ、抵抗６４の他端が基準電圧発生回路２の出力端子２
０（Ｖ１−Ｖ２）に接続されている。抵抗６３の他端と
抵抗６４の一端との共通接続点がコンパレータ回路６２
の＋入力端子に接続されている。出力回路４と外部負荷
６との接続点にトランジスタ６１のソースが接続され、
トランジスタ６１のドレインがコンパレータ回路６２の
−入力端子に接続され、トランジスタ６１のゲートが基
準電圧発生回路２の出力端子２０（Ｖ１−Ｖ２）に接続
されている。
路６２の＋電源端子が接続され、コンパレータ回路６２
の−電源端子が仮想的な接地ラインとして用いられる基
準電圧発生回路２の出力端子２０（Ｖ１−Ｖ２）に接続
されている。電源入力端子８（Ｖ１）に抵抗６３の一端
が接続され、抵抗６３の他端が抵抗６４の一端に接続さ
れ、抵抗６４の他端が基準電圧発生回路２の出力端子２
０（Ｖ１−Ｖ２）に接続されている。抵抗６３の他端と
抵抗６４の一端との共通接続点がコンパレータ回路６２
の＋入力端子に接続されている。出力回路４と外部負荷
６との接続点にトランジスタ６１のソースが接続され、
トランジスタ６１のドレインがコンパレータ回路６２の
−入力端子に接続され、トランジスタ６１のゲートが基
準電圧発生回路２の出力端子２０（Ｖ１−Ｖ２）に接続
されている。
【００２９】このように構成される故障診断回路５１
は、正常動作時、出力回路４がオンする場合には、点Ｄ
の電位がＶ１でトランジスタ６１が導通するため、電圧
（Ｖ１−Ｖ２）の出力（点Ｈ）を生成する。一方、この
状態で、外部負荷６の短絡や、出力回路４の故障（オン
しない）が発生すると、点Ｄの電位が０Ｖでトランジス
タ６１が非導通となり、点Ｇの電位が（Ｖ１−Ｖ２）に
なるため、故障診断回路５１は、電圧Ｖ１の出力（点
Ｈ）を生成する。従って、点Ｈの電位が期待値のＶ１−
Ｖ２に対して故障時には、Ｖ１となるので、外部負荷６
の短絡状態や出力回路４の故障状態を検出することがで
きる。
は、正常動作時、出力回路４がオンする場合には、点Ｄ
の電位がＶ１でトランジスタ６１が導通するため、電圧
（Ｖ１−Ｖ２）の出力（点Ｈ）を生成する。一方、この
状態で、外部負荷６の短絡や、出力回路４の故障（オン
しない）が発生すると、点Ｄの電位が０Ｖでトランジス
タ６１が非導通となり、点Ｇの電位が（Ｖ１−Ｖ２）に
なるため、故障診断回路５１は、電圧Ｖ１の出力（点
Ｈ）を生成する。従って、点Ｈの電位が期待値のＶ１−
Ｖ２に対して故障時には、Ｖ１となるので、外部負荷６
の短絡状態や出力回路４の故障状態を検出することがで
きる。
【００３０】逆に、故障診断回路５１は、正常動作時、
出力回路４がオフする場合には、点Ｄの電位が０Ｖでト
ランジスタ６１が非導通となり、点Ｇの電位が（Ｖ１−
Ｖ２）になるため、電圧Ｖ１の出力（点Ｈ）を生成す
る。一方、この状態で、出力回路４の故障（オフしな
い）が発生すると、点Ｄの電位がＶ１でトランジスタ６
１が導通するため、故障診断回路５１は、電圧（Ｖ１−
Ｖ２）の出力（点Ｈ）を生成する。従って、点Ｈの電位
が期待値のＶ１に対して故障時には、（Ｖ１−Ｖ２）と
なるので、出力回路４の故障状態を検出することができ
る。
出力回路４がオフする場合には、点Ｄの電位が０Ｖでト
ランジスタ６１が非導通となり、点Ｇの電位が（Ｖ１−
Ｖ２）になるため、電圧Ｖ１の出力（点Ｈ）を生成す
る。一方、この状態で、出力回路４の故障（オフしな
い）が発生すると、点Ｄの電位がＶ１でトランジスタ６
１が導通するため、故障診断回路５１は、電圧（Ｖ１−
Ｖ２）の出力（点Ｈ）を生成する。従って、点Ｈの電位
が期待値のＶ１に対して故障時には、（Ｖ１−Ｖ２）と
なるので、出力回路４の故障状態を検出することができ
る。
【００３１】図７は、レベル変換回路５２の構成を示す
一例としての回路図である。レベル変換回路５２は、図
７に示すように２個のバッファ７１，７５と、２個の抵
抗７３，７４とＰチャンネルＭＯＳ型のトランジスタ７
２とにより構成されている。
一例としての回路図である。レベル変換回路５２は、図
７に示すように２個のバッファ７１，７５と、２個の抵
抗７３，７４とＰチャンネルＭＯＳ型のトランジスタ７
２とにより構成されている。
【００３２】電源入力端子８（Ｖ１）にバッファ７１の
＋電源端子が接続され、バッファ７１の−電源端子が仮
想的な接地ラインとして用いられる基準電圧発生回路２
の出力端子２０（Ｖ１−Ｖ２）に接続されている。電源
入力端子７（Ｖ２）にバッファ７５の＋電源端子が接続
され、バッファ７５の−電源端子が接地されている。電
源入力端子８（Ｖ１）にＰチャンネルＭＯＳ型のトラン
ジスタ３４のソースが接続され、トランジスタ７２のド
レインに抵抗７３の一端が接続され、抵抗７３の他端が
抵抗７４の一端に接続され、抵抗７４の他端が接地され
ている。バッファ７１の出力端子がトランジスタ７２の
ゲートに接続され、抵抗７３の他端と抵抗７４の一端と
の接続点がバッファ７５の入力端子に接続され、バッフ
ァ７５の出力端子が前述した制御回路５の制御端子に接
続されている。なお、バッファ７１の入力端子には、前
述した故障診断回路５１の検出信号が供給される。
＋電源端子が接続され、バッファ７１の−電源端子が仮
想的な接地ラインとして用いられる基準電圧発生回路２
の出力端子２０（Ｖ１−Ｖ２）に接続されている。電源
入力端子７（Ｖ２）にバッファ７５の＋電源端子が接続
され、バッファ７５の−電源端子が接地されている。電
源入力端子８（Ｖ１）にＰチャンネルＭＯＳ型のトラン
ジスタ３４のソースが接続され、トランジスタ７２のド
レインに抵抗７３の一端が接続され、抵抗７３の他端が
抵抗７４の一端に接続され、抵抗７４の他端が接地され
ている。バッファ７１の出力端子がトランジスタ７２の
ゲートに接続され、抵抗７３の他端と抵抗７４の一端と
の接続点がバッファ７５の入力端子に接続され、バッフ
ァ７５の出力端子が前述した制御回路５の制御端子に接
続されている。なお、バッファ７１の入力端子には、前
述した故障診断回路５１の検出信号が供給される。
【００３３】このように構成されるレベル変換回路５２
は、故障診断回路５１からのＶ１−Ｖ２基準の検出信号
を０Ｖ基準の信号に変換する。つまり、レベル変換回路
５２は、電源電圧をＶ１とする回路から、電源電圧をＶ
２とする回路への信号出力部として機能する。なお、バ
ッファ７１を設けることなく、故障診断回路５１からの
Ｖ１−Ｖ２基準の検出信号を直接トランジスタ７２のゲ
ートに供給するようにしても良い。
は、故障診断回路５１からのＶ１−Ｖ２基準の検出信号
を０Ｖ基準の信号に変換する。つまり、レベル変換回路
５２は、電源電圧をＶ１とする回路から、電源電圧をＶ
２とする回路への信号出力部として機能する。なお、バ
ッファ７１を設けることなく、故障診断回路５１からの
Ｖ１−Ｖ２基準の検出信号を直接トランジスタ７２のゲ
ートに供給するようにしても良い。
【００３４】尚、上述した第２の実施の形態の説明にお
いては、故障診断回路５１を設ける場合について説明し
たが、他の電圧精度の要求される検出回路等を設けるよ
うにしても良い。この場合においても基準電圧発生回路
２の電圧精度が高いため、容易に対応することができ
る。また、基準電圧発生回路２にさらに誤差アンプ回路
を追加して、電源電圧Ｖ１と、基準電圧（Ｖ１−Ｖ２）
との間の所定の電圧の基準電圧を生成することもでき、
この基準電圧と電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）
とによって検出処理を行うようにしても良い。
いては、故障診断回路５１を設ける場合について説明し
たが、他の電圧精度の要求される検出回路等を設けるよ
うにしても良い。この場合においても基準電圧発生回路
２の電圧精度が高いため、容易に対応することができ
る。また、基準電圧発生回路２にさらに誤差アンプ回路
を追加して、電源電圧Ｖ１と、基準電圧（Ｖ１−Ｖ２）
との間の所定の電圧の基準電圧を生成することもでき、
この基準電圧と電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）
とによって検出処理を行うようにしても良い。
【００３５】以上説明したように第２の実施の形態によ
れば、以下に掲げる効果を奏する。その効果は、電源電
圧の異なる２つの回路を同一シリコン上に混載しても高
電圧電源側に電圧精度の要求される検出回路や制御回路
等を複雑にすることなく、容易に付加することができ、
多機能化を図ることができると共に、信頼性及び安全性
を向上させることができる。
れば、以下に掲げる効果を奏する。その効果は、電源電
圧の異なる２つの回路を同一シリコン上に混載しても高
電圧電源側に電圧精度の要求される検出回路や制御回路
等を複雑にすることなく、容易に付加することができ、
多機能化を図ることができると共に、信頼性及び安全性
を向上させることができる。
【００３６】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態が適宜変更され得ることは明らかである。また、上記
構成部材の数、位置、形状等は上記実施の形態に限定さ
れず、本発明を実施する上で好適な数、位置、形状等に
することができる。また、各図において、同一構成要素
には同一符号を付している。
れず、本発明の技術思想の範囲内において、各実施の形
態が適宜変更され得ることは明らかである。また、上記
構成部材の数、位置、形状等は上記実施の形態に限定さ
れず、本発明を実施する上で好適な数、位置、形状等に
することができる。また、各図において、同一構成要素
には同一符号を付している。
【００３７】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。その第１の効果は、高
電圧Ｖ１で動作する出力回路と低電圧Ｖ２で動作する大
規模ロジック回路を同一シリコン上に混載する場合にお
いて、製造工程数を従来に比べ低減することができ、低
価格化及び小型軽量化を図ることができる点にある。次
に、第２の効果は、レベル変換回路が設けられているた
め、レベル変換回路と、出力回路との間に耐圧がＶ２程
度とされたトランジスタを含む波形整形回路等の回路を
容易に付加することが可能となり、ノイズを低減するこ
とができる点にある。さらに、第３の効果は、電源電圧
の異なる２つの回路を同一シリコン上に混載しても高電
圧電源側に電圧精度の要求される検出回路や制御回路等
を複雑にすることなく、容易に付加することができ、多
機能化を図ることができると共に、信頼性及び安全性を
向上させることができる点にある。
で、以下に掲げる効果を奏する。その第１の効果は、高
電圧Ｖ１で動作する出力回路と低電圧Ｖ２で動作する大
規模ロジック回路を同一シリコン上に混載する場合にお
いて、製造工程数を従来に比べ低減することができ、低
価格化及び小型軽量化を図ることができる点にある。次
に、第２の効果は、レベル変換回路が設けられているた
め、レベル変換回路と、出力回路との間に耐圧がＶ２程
度とされたトランジスタを含む波形整形回路等の回路を
容易に付加することが可能となり、ノイズを低減するこ
とができる点にある。さらに、第３の効果は、電源電圧
の異なる２つの回路を同一シリコン上に混載しても高電
圧電源側に電圧精度の要求される検出回路や制御回路等
を複雑にすることなく、容易に付加することができ、多
機能化を図ることができると共に、信頼性及び安全性を
向上させることができる点にある。
【図１】本発明の第１の実施の形態の全体構成を示すブ
ロック図である。
ロック図である。
【図２】本発明の第１の実施の形態における基準電圧発
生回路２の構成を示す一例としての回路図である。
生回路２の構成を示す一例としての回路図である。
【図３】本発明の第１の実施の形態におけるレベル変換
回路３の構成を示す一例としての回路図である。
回路３の構成を示す一例としての回路図である。
【図４】本発明の第１の実施の形態の各部の状態を示す
一例としての波形図である。
一例としての波形図である。
【図５】本発明の第２の実施の形態の全体構成を示すブ
ロック図である。
ロック図である。
【図６】本発明の第２の実施の形態における故障診断回
路５１の構成の一例を示す回路図である。
路５１の構成の一例を示す回路図である。
【図７】本発明の第２の実施の形態におけるレベル変換
回路５２の構成を示す一例としての回路図である。
回路５２の構成を示す一例としての回路図である。
【図８】従来の出力制御装置の説明に用いるブロック図
である。
である。
１，５０・・・出力制御装置 ２・・・基準電圧発生回路 ３，５２・・・レベル変換回路 ４・・・出力回路 ５・・・制御回路 ６・・・外部負荷 ７，８・・・電源入力端子 ２０・・・出力端子 ２１・・・バンドギャップ・リファレンス回路 ２２・・・誤差アンプ回路 ３２，３３，６３，６４，７３，７４，Ｒ１，Ｒ２，Ｒ
３，Ｒ４・・・抵抗 ３１，３５，７１，７５・・・バッファ ３４，Ｔｒ３，Ｔｒ４，Ｔｒ２３，Ｔｒ２４，Ｔｒ３
１，Ｔｒ３２，Ｔｒ４２，Ｔｒ４４，Ｔｒ４６，Ｔｒ４
８，Ｔｒ４９，Ｔｒ５０・・・ＮチャンネルＭＯＳ型の
トランジスタ ５１・・・故障診断回路 ６２・・・コンパレータ回路 ６１，７２，Ｔｒ１，Ｔｒ２，Ｔｒ２１，Ｔｒ２２，Ｔ
ｒ４１，Ｔｒ４３，Ｔｒ４５，Ｔｒ４７，Ｔｒ５１・・
・ＰチャンネルＭＯＳ型のトランジスタ Ｃ１・・・コンデンサ Ｄ１，Ｄ２，Ｄ３・・・ダイオード
３，Ｒ４・・・抵抗 ３１，３５，７１，７５・・・バッファ ３４，Ｔｒ３，Ｔｒ４，Ｔｒ２３，Ｔｒ２４，Ｔｒ３
１，Ｔｒ３２，Ｔｒ４２，Ｔｒ４４，Ｔｒ４６，Ｔｒ４
８，Ｔｒ４９，Ｔｒ５０・・・ＮチャンネルＭＯＳ型の
トランジスタ ５１・・・故障診断回路 ６２・・・コンパレータ回路 ６１，７２，Ｔｒ１，Ｔｒ２，Ｔｒ２１，Ｔｒ２２，Ｔ
ｒ４１，Ｔｒ４３，Ｔｒ４５，Ｔｒ４７，Ｔｒ５１・・
・ＰチャンネルＭＯＳ型のトランジスタ Ｃ１・・・コンデンサ Ｄ１，Ｄ２，Ｄ３・・・ダイオード
Claims (10)
- 【請求項１】 基準電圧Ｖ０に対して２系統の電源電圧
Ｖ１，Ｖ２で動作する出力制御装置であって、 電源電圧Ｖ２により動作して制御信号を生成する制御信
号生成手段と、 電源電圧Ｖ１により動作して基準電圧（Ｖ１−Ｖ２）を
生成する基準電圧生成手段と、 前記制御信号生成手段からの制御信号を電源電圧Ｖ１と
基準電圧（Ｖ１−Ｖ２）との間で振幅する信号に変換す
るレベル変換手段と、 前記レベル変換手段からの信号に応じてスイッチング動
作し、電源電圧Ｖ１で以て外部負荷を駆動する駆動手段
とを備えたことを特徴とする出力制御装置。 - 【請求項２】 前記基準電圧生成手段には、バンドギャ
ップ・リファレンス回路が含まれることを特徴とする請
求項１記載の出力制御装置。 - 【請求項３】 さらに、電源電圧Ｖ１と前記基準電圧生
成手段からの基準電圧（Ｖ１−Ｖ２）との電位差により
動作して電源電圧Ｖ１が供給される各部の状態を検出
し、検出結果に応じた検出信号を生成する検出信号生成
手段を備えたことを特徴とする請求項１または２記載の
出力制御装置。 - 【請求項４】 前記検出信号生成手段は、前記駆動手段
の状態と、前記駆動手段により駆動される外部負荷の状
態とを検出することを特徴とする請求項３記載の出力制
御装置。 - 【請求項５】 さらに、前記検出信号生成手段からの検
出信号を電源電圧Ｖ２と基準電圧Ｖ０との間で振幅する
信号に変換する第２のレベル変換手段を備え、 前記第２のレベル変換手段の出力を前記制御信号生成手
段に供給してフィードバック制御することを特徴とする
請求項３または４記載の出力制御装置。 - 【請求項６】 さらに、前記レベル変換手段と駆動手段
との間に、電源電圧Ｖ１と前記基準電圧生成手段からの
基準電圧（Ｖ１−Ｖ２）との電位差により動作して前記
レベル変換手段からの信号の波形を整形する波形整形手
段を備えたことを特徴とする請求項１〜５記載の出力制
御装置。 - 【請求項７】 基準電圧Ｖ０に対して２系統の電源電圧
Ｖ１，Ｖ２で動作する出力制御装置の出力制御方法であ
って、 電源電圧Ｖ２により動作して制御信号を生成する工程
と、 電源電圧Ｖ１により動作して基準電圧（Ｖ１−Ｖ２）を
生成する工程と、 前記制御信号を生成する工程からの制御信号を電源電圧
Ｖ１と基準電圧（Ｖ１−Ｖ２）との間で振幅する信号に
変換する工程と、 前記電源電圧Ｖ１と基準電圧（Ｖ１−Ｖ２）との間で振
幅する信号に変換する工程からの信号に応じてスイッチ
ング動作し、電源電圧Ｖ１で以て外部負荷を駆動する工
程とを有することを特徴とする出力制御方法。 - 【請求項８】 さらに、電源電圧Ｖ１が供給される各部
の状態を検出し、検出結果に応じた検出信号を生成する
工程を有することを特徴とする請求項７記載の出力制御
方法。 - 【請求項９】 さらに、前記検出信号を生成する工程か
らの検出信号を電源電圧Ｖ２と基準電圧Ｖ０との間で振
幅する信号に変換する工程を有し、 前記電源電圧Ｖ２と基準電圧Ｖ０との間で振幅する信号
に変換する工程において得られる信号によりフィードバ
ック制御することを特徴とする請求項８記載の出力制御
方法。 - 【請求項１０】 さらに、前記電源電圧Ｖ１と基準電圧
（Ｖ１−Ｖ２）との間で振幅する信号に変換する工程か
らの信号の波形を整形する工程を有することを特徴とす
る請求項７〜９記載の出力制御方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000258479A JP4504536B2 (ja) | 2000-08-29 | 2000-08-29 | 出力制御装置及び出力制御方法 |
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| US09/940,656 US6420936B1 (en) | 2000-08-29 | 2001-08-29 | Power controller and power controlling method |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000258479A JP4504536B2 (ja) | 2000-08-29 | 2000-08-29 | 出力制御装置及び出力制御方法 |
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| Publication Number | Publication Date |
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|---|---|---|---|
| JP2000258479A Expired - Fee Related JP4504536B2 (ja) | 2000-08-29 | 2000-08-29 | 出力制御装置及び出力制御方法 |
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| EP (1) | EP1187294A3 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009296407A (ja) * | 2008-06-06 | 2009-12-17 | Sanyo Electric Co Ltd | レベルシフト回路 |
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|---|---|---|---|---|
| JP3624831B2 (ja) * | 2000-12-28 | 2005-03-02 | 株式会社デンソー | 車両用電源装置及びエンジン駆動規制支援装置 |
| US6919811B1 (en) * | 2003-05-30 | 2005-07-19 | National Semiconductor Corporation | Charger detection and enable circuit |
| DE102004018398A1 (de) * | 2004-04-16 | 2005-11-03 | Man Nutzfahrzeuge Ag | Verfahren und Vorrichtung zur Versorgung eines Sensors mit einer geregelten Sensorversorgungsspannung |
| EP1632268A1 (en) * | 2004-09-03 | 2006-03-08 | Mallinckrodt Inc. | Container for radioactive material |
| US7245038B2 (en) * | 2005-10-07 | 2007-07-17 | Gm Global Technology Operations, Inc. | Extending fuel economy operating range in gasoline direct injection (GDI) engines |
| US7489198B1 (en) * | 2007-04-26 | 2009-02-10 | Lockheed Martin Corporation | Linear regulating switch |
| JP2010009423A (ja) * | 2008-06-27 | 2010-01-14 | Nec Electronics Corp | 基準電圧発生回路 |
| CN109032233A (zh) * | 2016-08-18 | 2018-12-18 | 华为技术有限公司 | 一种电压产生装置及半导体芯片 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4435846A (en) * | 1982-04-08 | 1984-03-06 | Gte Automatic Electric Incorporated | Automatic gain control of a single gate GaAs FET amplifier |
| CA2172890C (en) | 1995-06-06 | 2005-02-22 | Harold R. Schnetzka | Switch driver circuit |
| JPH1065516A (ja) * | 1996-08-22 | 1998-03-06 | Hitachi Ltd | ドライバｉｃおよびこれを用いた電子装置 |
| JPH10163842A (ja) * | 1996-11-25 | 1998-06-19 | Fujitsu Ltd | 半導体集積回路 |
| JP2993462B2 (ja) * | 1997-04-18 | 1999-12-20 | 日本電気株式会社 | 出力バッファ回路 |
| US5903142A (en) * | 1997-06-27 | 1999-05-11 | Cypress Semiconductor Corp. | Low distortion level shifter |
| JP3482873B2 (ja) * | 1998-05-20 | 2004-01-06 | 株式会社デンソー | 負荷駆動装置 |
| JP3476363B2 (ja) * | 1998-06-05 | 2003-12-10 | 日本電気株式会社 | バンドギャップ型基準電圧発生回路 |
| US6259324B1 (en) * | 2000-06-23 | 2001-07-10 | International Business Machines Corporation | Active bias network circuit for radio frequency amplifier |
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- 2000-08-29 JP JP2000258479A patent/JP4504536B2/ja not_active Expired - Fee Related
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2001
- 2001-08-29 US US09/940,656 patent/US6420936B1/en not_active Expired - Fee Related
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Cited By (1)
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|---|---|---|---|---|
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