JP3482873B2 - 負荷駆動装置 - Google Patents
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/538—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration
- H02M7/53803—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration with automatic control of output voltage or current
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/40—Testing power supplies
Description
【０００１】
【発明の属する技術分野】本発明は、負荷に対して高耐
圧半導体スイッチング素子を通じて高電圧を印加するよ
うに構成された負荷駆動装置に関する。
圧半導体スイッチング素子を通じて高電圧を印加するよ
うに構成された負荷駆動装置に関する。
【０００２】
【従来の技術】例えば特開平８−１３７４３３号公報に
見られるように、マトリクス表示のＥＬパネルを駆動す
るためのドライバＩＣにおいては、ＥＬパネルの走査電
極及びデータ電極に高電圧を印加するための回路要素と
して、図４に示すような電圧出力回路が使用されてい
る。
見られるように、マトリクス表示のＥＬパネルを駆動す
るためのドライバＩＣにおいては、ＥＬパネルの走査電
極及びデータ電極に高電圧を印加するための回路要素と
して、図４に示すような電圧出力回路が使用されてい
る。
【０００３】即ち、図４において、高電圧が印加される
電源端子＋Ｖとグランド端子ＧＮＤとの間には、Ｐチャ
ネル型の高耐圧ＭＯＳＦＥＴ１及びＮチャネル型の高耐
圧ＭＯＳＦＥＴ２を直列に接続した高電圧出力部３が設
けられており、この高電圧出力部３は、各ＭＯＳＦＥＴ
１及び２間に出力端子４を備えたプッシュプル回路構成
となっている。電圧レベル変換部５は、電源端子＋Ｖと
グランド端子ＧＮＤとの間に、複数個の抵抗より成る分
圧回路６及びＮチャネル型の高耐圧ＭＯＳＦＥＴ７を直
列に接続して構成されたもので、そのＭＯＳＦＥＴ７の
オン状態で分圧回路６の出力端子６ａから比較的高い電
圧レベル（電源端子＋Ｖの出力電圧よりＭＯＳＦＥＴ１
のゲートしきい値電圧以上低いレベル）の分圧信号を発
生するようになっている。この分圧信号は、前記ＭＯＳ
ＦＥＴ１にゲート信号として与えられる。
電源端子＋Ｖとグランド端子ＧＮＤとの間には、Ｐチャ
ネル型の高耐圧ＭＯＳＦＥＴ１及びＮチャネル型の高耐
圧ＭＯＳＦＥＴ２を直列に接続した高電圧出力部３が設
けられており、この高電圧出力部３は、各ＭＯＳＦＥＴ
１及び２間に出力端子４を備えたプッシュプル回路構成
となっている。電圧レベル変換部５は、電源端子＋Ｖと
グランド端子ＧＮＤとの間に、複数個の抵抗より成る分
圧回路６及びＮチャネル型の高耐圧ＭＯＳＦＥＴ７を直
列に接続して構成されたもので、そのＭＯＳＦＥＴ７の
オン状態で分圧回路６の出力端子６ａから比較的高い電
圧レベル（電源端子＋Ｖの出力電圧よりＭＯＳＦＥＴ１
のゲートしきい値電圧以上低いレベル）の分圧信号を発
生するようになっている。この分圧信号は、前記ＭＯＳ
ＦＥＴ１にゲート信号として与えられる。
【０００４】前記ＭＯＳＦＥＴ７のゲートに接続された
入力端子８には、当該ＭＯＳＦＥＴ７をオンさせるため
のオン指令信号が与えられるようになっており、また、
前記ＭＯＳＦＥＴ２のゲートに接続された入力端子９に
は、当該ＭＯＳＦＥＴ２をオンさせるためのオン指令信
号が与えられるようになっている。上記各オン指令信号
は、比較的低いレベル（ドライバＩＣの動作電圧に応じ
た例えば５Ｖ程度）の電圧信号であり、入力端子８にオ
ン指令信号が与えられたときには、ＭＯＳＦＥＴ７及び
１が順次オンされて出力端子４が電源端子＋Ｖに接続さ
れた状態となり、入力端子９にオン指令信号が与えられ
たときには、ＭＯＳＦＥＴ２がオンされて出力端子４が
グランド端子ＧＮＤに接続された状態となる。
入力端子８には、当該ＭＯＳＦＥＴ７をオンさせるため
のオン指令信号が与えられるようになっており、また、
前記ＭＯＳＦＥＴ２のゲートに接続された入力端子９に
は、当該ＭＯＳＦＥＴ２をオンさせるためのオン指令信
号が与えられるようになっている。上記各オン指令信号
は、比較的低いレベル（ドライバＩＣの動作電圧に応じ
た例えば５Ｖ程度）の電圧信号であり、入力端子８にオ
ン指令信号が与えられたときには、ＭＯＳＦＥＴ７及び
１が順次オンされて出力端子４が電源端子＋Ｖに接続さ
れた状態となり、入力端子９にオン指令信号が与えられ
たときには、ＭＯＳＦＥＴ２がオンされて出力端子４が
グランド端子ＧＮＤに接続された状態となる。
【０００５】
【発明が解決しようとする課題】上記のように構成され
たドライバＩＣの内部機能を検査するに当たっては、出
力段に位置するＭＯＳＦＥＴ１及び２が、それぞれに対
応したオン指令信号の入力に応じて正常にオンするか否
かを確認するなどの作業が行われる。この場合、ＭＯＳ
ＦＥＴ１をオンさせるために、電源端子＋Ｖの出力電圧
レベルに近いレベルの分圧信号が必要な構成となってい
る関係上、内部機能検査を行う際には、実際の使用状態
に即した高電圧を印加する必要がある。しかしながら、
このように高電圧が必要な構成では、上記のような検査
が面倒且つ困難になるという問題点が出てくる。
たドライバＩＣの内部機能を検査するに当たっては、出
力段に位置するＭＯＳＦＥＴ１及び２が、それぞれに対
応したオン指令信号の入力に応じて正常にオンするか否
かを確認するなどの作業が行われる。この場合、ＭＯＳ
ＦＥＴ１をオンさせるために、電源端子＋Ｖの出力電圧
レベルに近いレベルの分圧信号が必要な構成となってい
る関係上、内部機能検査を行う際には、実際の使用状態
に即した高電圧を印加する必要がある。しかしながら、
このように高電圧が必要な構成では、上記のような検査
が面倒且つ困難になるという問題点が出てくる。
【０００６】本発明は上記事情に鑑みてなされたもので
あり、その目的は、実際の使用状態では高電圧が印加さ
れたときに初めてオンされる高耐圧半導体スイッチング
素子を出力段に含んだ構成のものでありながら、内部機
能の検査を容易に行い得るようになるなどの効果を奏す
る負荷駆動装置を提供することにある。
あり、その目的は、実際の使用状態では高電圧が印加さ
れたときに初めてオンされる高耐圧半導体スイッチング
素子を出力段に含んだ構成のものでありながら、内部機
能の検査を容易に行い得るようになるなどの効果を奏す
る負荷駆動装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載したような構成を採用できる。この
構成においては、負荷駆動装置を実際に使用する場合に
は、第１電源端子（１８）に高電圧が印加され、且つ第
２電源端子（１９）にそれより低い電圧（０Ｖ或いはマ
イナスレベルの場合も含む）が印加される接続状態とす
るものであり、このとき、モード切換手段（２７）は、
第１電圧信号を信号変換手段（１６）内の第３の高耐圧
半導体スイッチング素子（２３）に与える通常使用モー
ドに切換えておく。
に、請求項１に記載したような構成を採用できる。この
構成においては、負荷駆動装置を実際に使用する場合に
は、第１電源端子（１８）に高電圧が印加され、且つ第
２電源端子（１９）にそれより低い電圧（０Ｖ或いはマ
イナスレベルの場合も含む）が印加される接続状態とす
るものであり、このとき、モード切換手段（２７）は、
第１電圧信号を信号変換手段（１６）内の第３の高耐圧
半導体スイッチング素子（２３）に与える通常使用モー
ドに切換えておく。
【０００８】このような通常使用モード状態において、
第１電圧信号が出力されたときには、その第１電圧信号
によって信号変換手段（１６）内の第３の高耐圧半導体
スイッチング素子（２３）がオンされることになる。す
ると、信号変換手段（１６）内においては、分圧回路
（２２）が、第１及び第２電源端子（１８、１９）間に
印加される高電圧を分圧して当該第１電源端子（１８）
の電圧レベルより所定量だけ低い電圧レベルの分圧信号
を出力するようになり、その分圧信号により第１の高耐
圧半導体スイッチング素子（２０）がオンされる。これ
により、高電圧出力部（１７）の出力端子（Ｐ１〜Ｐ
ｎ）は、高電圧が印加されている第１電源端子（１８）
に接続された状態となる。また、第２電圧信号が出力さ
れたときには、その第２電圧信号によって第２の高耐圧
半導体スイッチング素子（２１）がオンされるため、高
電圧出力部（１７）の出力端子（Ｐ１〜Ｐｎ）は、低電
圧が印加されている第２電源端子（１９）に接続された
状態となる。
第１電圧信号が出力されたときには、その第１電圧信号
によって信号変換手段（１６）内の第３の高耐圧半導体
スイッチング素子（２３）がオンされることになる。す
ると、信号変換手段（１６）内においては、分圧回路
（２２）が、第１及び第２電源端子（１８、１９）間に
印加される高電圧を分圧して当該第１電源端子（１８）
の電圧レベルより所定量だけ低い電圧レベルの分圧信号
を出力するようになり、その分圧信号により第１の高耐
圧半導体スイッチング素子（２０）がオンされる。これ
により、高電圧出力部（１７）の出力端子（Ｐ１〜Ｐ
ｎ）は、高電圧が印加されている第１電源端子（１８）
に接続された状態となる。また、第２電圧信号が出力さ
れたときには、その第２電圧信号によって第２の高耐圧
半導体スイッチング素子（２１）がオンされるため、高
電圧出力部（１７）の出力端子（Ｐ１〜Ｐｎ）は、低電
圧が印加されている第２電源端子（１９）に接続された
状態となる。
【０００９】一方、前記モード切換手段（２７）が、前
記第１電圧信号を第４の高耐圧半導体スイッチング素子
（２６）に与えるテストモードに切換えられた状態にお
いては、第１電圧信号が出力されたときに、上記第４の
高耐圧半導体スイッチング素子（２６）がオンされるよ
うになって、前記分圧回路（２２）の出力端子が前記第
２電源端子（１９）に接続された状態となる。このた
め、第１及び第２電源端子（１８、１９）間に印加され
る電圧が相対的に低い場合であっても、分圧回路（２
２）から、第２電源端子（１９）の電圧レベル、つまり
第１電源端子（１８）の電圧レベルより所定量以上低い
電圧レベルの分圧信号を出力する構成が可能になる。従
って、第１及び第２電源端子（１８、１９）間に高電圧
を印加しなくても、第１の高耐圧半導体スイッチング素
子（２０）を第１電圧信号に基づいてオンさせることが
可能となる。
記第１電圧信号を第４の高耐圧半導体スイッチング素子
（２６）に与えるテストモードに切換えられた状態にお
いては、第１電圧信号が出力されたときに、上記第４の
高耐圧半導体スイッチング素子（２６）がオンされるよ
うになって、前記分圧回路（２２）の出力端子が前記第
２電源端子（１９）に接続された状態となる。このた
め、第１及び第２電源端子（１８、１９）間に印加され
る電圧が相対的に低い場合であっても、分圧回路（２
２）から、第２電源端子（１９）の電圧レベル、つまり
第１電源端子（１８）の電圧レベルより所定量以上低い
電圧レベルの分圧信号を出力する構成が可能になる。従
って、第１及び第２電源端子（１８、１９）間に高電圧
を印加しなくても、第１の高耐圧半導体スイッチング素
子（２０）を第１電圧信号に基づいてオンさせることが
可能となる。
【００１０】要するに、内部機能の検査を行う際には、
モード切換手段（２７）を上述のようなテストモードに
切換えた状態とすれば、第１及び第２電源端子（１８、
１９）間に比較的低い電圧を印加するだけで、出力段に
位置する第１の高耐圧半導体スイッチング素子（２０）
を低電圧レベルの第１電圧信号によって選択的にオンさ
せることが可能になり、そのオン時には、高電圧出力部
（１７）の出力端子（Ｐ１〜Ｐｎ）から第１電源端子
（１８）の電圧レベルに応じた電圧信号を検査信号とし
て得ることができる。また、このときには、出力段に位
置する第２の高耐圧半導体スイッチング素子（２１）
も、低電圧レベルの第２電圧信号により選択的にオンさ
せることが可能になり、そのオン時には、高電圧出力部
（１７）の出力端子（Ｐ１〜Ｐｎ）から第２電源端子
（１９）の電圧レベルに応じた電圧信号を検査信号とし
て得ることができるようになる。この結果、実際の使用
状態では高電圧が印加されたときに初めてオンする高耐
圧半導体スイッチング素子（２０）を出力段に含んだ構
成のものでありながら、内部機能の検査時に高電圧を印
加する必要がなくなって、その検査を容易に行い得るよ
うになる。
モード切換手段（２７）を上述のようなテストモードに
切換えた状態とすれば、第１及び第２電源端子（１８、
１９）間に比較的低い電圧を印加するだけで、出力段に
位置する第１の高耐圧半導体スイッチング素子（２０）
を低電圧レベルの第１電圧信号によって選択的にオンさ
せることが可能になり、そのオン時には、高電圧出力部
（１７）の出力端子（Ｐ１〜Ｐｎ）から第１電源端子
（１８）の電圧レベルに応じた電圧信号を検査信号とし
て得ることができる。また、このときには、出力段に位
置する第２の高耐圧半導体スイッチング素子（２１）
も、低電圧レベルの第２電圧信号により選択的にオンさ
せることが可能になり、そのオン時には、高電圧出力部
（１７）の出力端子（Ｐ１〜Ｐｎ）から第２電源端子
（１９）の電圧レベルに応じた電圧信号を検査信号とし
て得ることができるようになる。この結果、実際の使用
状態では高電圧が印加されたときに初めてオンする高耐
圧半導体スイッチング素子（２０）を出力段に含んだ構
成のものでありながら、内部機能の検査時に高電圧を印
加する必要がなくなって、その検査を容易に行い得るよ
うになる。
【００１１】請求項２記載の手段のように、前記モード
切換手段（２７）が、外部から二値信号として与えられ
るモード切換信号のレベルに基づいて前記通常使用モー
ド及びテストモードの何れかに切換えられる構成となっ
ていた場合には、そのモード切換をきわめて簡単に行い
得るようになるから、内部機能の検査をより一層容易に
行い得る。また、請求項３記載の手段のように、上記モ
ード切換手段（２７）に対してモード切換信号を入力す
るための信号入力端子（１１ａ）を備えた構成となって
いる場合には、モード切換手段（２７）のモード切換を
上記信号入力端子（１１ａ）を通じてさらに容易に行い
得るようになる。
切換手段（２７）が、外部から二値信号として与えられ
るモード切換信号のレベルに基づいて前記通常使用モー
ド及びテストモードの何れかに切換えられる構成となっ
ていた場合には、そのモード切換をきわめて簡単に行い
得るようになるから、内部機能の検査をより一層容易に
行い得る。また、請求項３記載の手段のように、上記モ
ード切換手段（２７）に対してモード切換信号を入力す
るための信号入力端子（１１ａ）を備えた構成となって
いる場合には、モード切換手段（２７）のモード切換を
上記信号入力端子（１１ａ）を通じてさらに容易に行い
得るようになる。
【００１２】請求項４記載の手段のように、前記第１電
圧信号及び第２電圧信号の通過を、外部から与えられる
電流制限信号のレベルに基づいて選択的に禁止できる構
成となっていた場合には、その禁止期間には、全ての高
耐圧半導体スイッチング素子（２０、２１、２３、２
６）をオフさせることができるから、第１及び第２電源
端子（１８、１９）間に流れる貫通電流を抑制できるよ
うになり、以て消費電流の低減を図り得るようになる。
圧信号及び第２電圧信号の通過を、外部から与えられる
電流制限信号のレベルに基づいて選択的に禁止できる構
成となっていた場合には、その禁止期間には、全ての高
耐圧半導体スイッチング素子（２０、２１、２３、２
６）をオフさせることができるから、第１及び第２電源
端子（１８、１９）間に流れる貫通電流を抑制できるよ
うになり、以て消費電流の低減を図り得るようになる。
【００１３】
【発明の実施の形態】以下、本発明をＥＬパネルの駆動
装置に適用した一実施例について図１ないし図３を参照
しながら説明する。図２には、ＥＬパネルの駆動装置の
要部の構成が概略的な機能ブロック図により示されてい
る。尚、この図２は、例えばＥＬパネルが有する複数本
の走査電極に高電圧を印加するためのドライバＩＣの一
部分を示したものである。
装置に適用した一実施例について図１ないし図３を参照
しながら説明する。図２には、ＥＬパネルの駆動装置の
要部の構成が概略的な機能ブロック図により示されてい
る。尚、この図２は、例えばＥＬパネルが有する複数本
の走査電極に高電圧を印加するためのドライバＩＣの一
部分を示したものである。
【００１４】図２において、ドライバＩＣ１１は、制御
回路１２及び複数の駆動部１３及び図示しない他の回路
要素を、１チップに集積回路化した構成とされている。
上記制御回路１２は、出力制御用シフトレジスタ（図示
せず）などを含んで構成されたもので、前記複数の駆動
部１３の入力側にそれぞれ接続された制御端子Ｑ１〜Ｑ
ｎから動作指令信号Ｓｃを出力するようになっている。
この動作指令信号Ｓｃは、上記シフトレジスタの出力に
対応した二値信号より成るもので、ハイレベルの状態
が、各制御端子Ｑ１〜Ｑｎと対応する駆動部１３の出力
端子Ｐ１〜Ｐｎから高電圧出力を発生させる状態に対応
し、ローレベルの状態が、上記出力端子Ｐ１〜Ｐｎから
グランド電位レベルの電圧出力を発生させる状態に対応
する。尚、制御回路１２は、ＥＬパネルをダイナミック
駆動するために、ハイレベル状態の動作指令信号Ｓｃ
は、制御端子Ｑ１〜Ｑｎのうちの１個のみから出力する
構成となっている。
回路１２及び複数の駆動部１３及び図示しない他の回路
要素を、１チップに集積回路化した構成とされている。
上記制御回路１２は、出力制御用シフトレジスタ（図示
せず）などを含んで構成されたもので、前記複数の駆動
部１３の入力側にそれぞれ接続された制御端子Ｑ１〜Ｑ
ｎから動作指令信号Ｓｃを出力するようになっている。
この動作指令信号Ｓｃは、上記シフトレジスタの出力に
対応した二値信号より成るもので、ハイレベルの状態
が、各制御端子Ｑ１〜Ｑｎと対応する駆動部１３の出力
端子Ｐ１〜Ｐｎから高電圧出力を発生させる状態に対応
し、ローレベルの状態が、上記出力端子Ｐ１〜Ｐｎから
グランド電位レベルの電圧出力を発生させる状態に対応
する。尚、制御回路１２は、ＥＬパネルをダイナミック
駆動するために、ハイレベル状態の動作指令信号Ｓｃ
は、制御端子Ｑ１〜Ｑｎのうちの１個のみから出力する
構成となっている。
【００１５】上記各駆動部１３は、それぞれ同一構成の
ものであり、制御回路１２の制御端子Ｑ１〜Ｑｎと前記
出力端子Ｐ１〜Ｐｎとの間に、前記動作指令信号Ｓｃを
受ける貫通電流制御部１４、当該貫通電流制御部１４の
出力信号を受ける低電圧動作制御部１５、当該低電圧動
作制御部１５の出力信号を受ける電圧レベル変換部１６
（本発明でいう信号変換手段に相当）、当該電圧レベル
変換部１６の出力を受ける高電圧出力部１７をこの順に
配置した構成となっている。
ものであり、制御回路１２の制御端子Ｑ１〜Ｑｎと前記
出力端子Ｐ１〜Ｐｎとの間に、前記動作指令信号Ｓｃを
受ける貫通電流制御部１４、当該貫通電流制御部１４の
出力信号を受ける低電圧動作制御部１５、当該低電圧動
作制御部１５の出力信号を受ける電圧レベル変換部１６
（本発明でいう信号変換手段に相当）、当該電圧レベル
変換部１６の出力を受ける高電圧出力部１７をこの順に
配置した構成となっている。
【００１６】この場合、ドライバＩＣ１１には、各低電
圧動作制御部１５に二値信号より成る後述のモード切換
信号Ｓｍを与えるためのモード切換端子１１ａ（本発明
でいう信号入力端子に相当）と、各貫通電流制御部１４
に二値信号より成る後述の電流制限信号Ｓｐを与えるた
めの貫通電流制御端子１１ｂ（本発明でいう第２の信号
入力端子に相当）とが外部端子として設けられている。
圧動作制御部１５に二値信号より成る後述のモード切換
信号Ｓｍを与えるためのモード切換端子１１ａ（本発明
でいう信号入力端子に相当）と、各貫通電流制御部１４
に二値信号より成る後述の電流制限信号Ｓｐを与えるた
めの貫通電流制御端子１１ｂ（本発明でいう第２の信号
入力端子に相当）とが外部端子として設けられている。
【００１７】図１には、上記駆動部１３の具体的な回路
構成が示されており、以下これについて説明する。尚、
図１では出力端子Ｐ１に対応した駆動部１３を示してい
る。即ち、前記高電圧出力部１７は、第１電源端子１８
と第２電源端子１９との間に、コンプリメンタリ構成の
Ｐチャネル型の高耐圧ＭＯＳＦＥＴ２０（本発明でいう
第１の高耐圧半導体スイッチング素子に相当）及びＮチ
ャネル型の高耐圧ＭＯＳＦＥＴ２１（本発明でいう第２
の高耐圧半導体スイッチング素子に相当）を直列に接続
した状態となっており、各ＭＯＳＦＥＴ２０及び２１
は、それらの共通接続点に前記出力端子Ｐ１を接続した
プッシュプル構成とされている。この場合、実際の使用
状態においては、第１電源端子１８は高電圧（例えば１
２５〜２１０Ｖ程度）を発生する電源端子ＶDDH に接続
され、第２電源端子１９は例えばグランド端子に接続さ
れるものである。尚、上記各ＭＯＳＦＥＴ２０及び２１
は、十分な耐圧が得られるように例えばＬＤＭＯＳ（La
teral Double-diffused MOS ：横型二重拡散ＭＯＳＦＥ
Ｔ）により構成されている。
構成が示されており、以下これについて説明する。尚、
図１では出力端子Ｐ１に対応した駆動部１３を示してい
る。即ち、前記高電圧出力部１７は、第１電源端子１８
と第２電源端子１９との間に、コンプリメンタリ構成の
Ｐチャネル型の高耐圧ＭＯＳＦＥＴ２０（本発明でいう
第１の高耐圧半導体スイッチング素子に相当）及びＮチ
ャネル型の高耐圧ＭＯＳＦＥＴ２１（本発明でいう第２
の高耐圧半導体スイッチング素子に相当）を直列に接続
した状態となっており、各ＭＯＳＦＥＴ２０及び２１
は、それらの共通接続点に前記出力端子Ｐ１を接続した
プッシュプル構成とされている。この場合、実際の使用
状態においては、第１電源端子１８は高電圧（例えば１
２５〜２１０Ｖ程度）を発生する電源端子ＶDDH に接続
され、第２電源端子１９は例えばグランド端子に接続さ
れるものである。尚、上記各ＭＯＳＦＥＴ２０及び２１
は、十分な耐圧が得られるように例えばＬＤＭＯＳ（La
teral Double-diffused MOS ：横型二重拡散ＭＯＳＦＥ
Ｔ）により構成されている。
【００１８】前記電圧レベル変換部１６は、第１電源端
子１８と第２電源端子１９との間に、複数個の拡散抵抗
２２ａより成る分圧回路２２と、例えばＬＤＭＯＳより
成るＮチャネル型の高耐圧ＭＯＳＦＥＴ２３（本発明で
いう第３の高耐圧半導体スイッチング素子に相当）とを
直列に接続して構成されたもので、そのＭＯＳＦＥＴ２
３のオン状態で分圧回路２２の出力端子２２ｂから分圧
信号Ｓｄを発生して、ＭＯＳＦＥＴ２０のゲートに与え
るようになっている。この場合、上記分圧信号Ｖｄは、
第１電源端子１８が電源端子ＶDDH に接続された実際の
使用状態において、比較的高い電圧レベルの信号となる
ものである。但し、分圧信号Ｖｄの電圧レベルは、電源
端子ＶDDH の出力電圧よりＭＯＳＦＥＴ２０のゲートし
きい値電圧以上低いレベルとなるように構成される。
子１８と第２電源端子１９との間に、複数個の拡散抵抗
２２ａより成る分圧回路２２と、例えばＬＤＭＯＳより
成るＮチャネル型の高耐圧ＭＯＳＦＥＴ２３（本発明で
いう第３の高耐圧半導体スイッチング素子に相当）とを
直列に接続して構成されたもので、そのＭＯＳＦＥＴ２
３のオン状態で分圧回路２２の出力端子２２ｂから分圧
信号Ｓｄを発生して、ＭＯＳＦＥＴ２０のゲートに与え
るようになっている。この場合、上記分圧信号Ｖｄは、
第１電源端子１８が電源端子ＶDDH に接続された実際の
使用状態において、比較的高い電圧レベルの信号となる
ものである。但し、分圧信号Ｖｄの電圧レベルは、電源
端子ＶDDH の出力電圧よりＭＯＳＦＥＴ２０のゲートし
きい値電圧以上低いレベルとなるように構成される。
【００１９】前記貫通電流制御部１４は、制御回路１２
から出力される動作指令信号Ｓｃを受ける入力回路２４
と、前記貫通電流制御端子１１ｂからの入力信号により
制御されるゲート回路２５（本発明でいう電流制限手段
に相当）とを備えた構成となっている。
から出力される動作指令信号Ｓｃを受ける入力回路２４
と、前記貫通電流制御端子１１ｂからの入力信号により
制御されるゲート回路２５（本発明でいう電流制限手段
に相当）とを備えた構成となっている。
【００２０】具体的には、上記入力回路２４は、制御回
路１２の制御端子Ｑ１に直接接続されたラインＬ１と当
該制御端子Ｑ１にインバータ２４ａを介して接続された
ラインＬ２とを備えており、動作指令信号Ｓｃがハイレ
ベルの状態時には、ラインＬ１にその動作指令信号Ｓｃ
に応じた電圧レベル（ドライバＩＣの動作電圧に応じた
例えば５Ｖ程度）の第１電圧信号Ｖ１を出力し、動作指
令信号Ｓｃがローレベルの状態時には、ラインＬ２にそ
の動作指令信号Ｓｃを反転させた電圧レベル（例えば５
Ｖ程度）の第２電圧信号Ｖ２を出力する構成となってい
る。
路１２の制御端子Ｑ１に直接接続されたラインＬ１と当
該制御端子Ｑ１にインバータ２４ａを介して接続された
ラインＬ２とを備えており、動作指令信号Ｓｃがハイレ
ベルの状態時には、ラインＬ１にその動作指令信号Ｓｃ
に応じた電圧レベル（ドライバＩＣの動作電圧に応じた
例えば５Ｖ程度）の第１電圧信号Ｖ１を出力し、動作指
令信号Ｓｃがローレベルの状態時には、ラインＬ２にそ
の動作指令信号Ｓｃを反転させた電圧レベル（例えば５
Ｖ程度）の第２電圧信号Ｖ２を出力する構成となってい
る。
【００２１】また、上記ゲート回路２５は、各一方の入
力端子が貫通電流制御端子１１ｂに接続されたＡＮＤ回
路２５ａ及び２５ｂを備えたもので、それらＡＮＤ回路
２５ａ及び２５ｂの各他方の入力端子はそれぞれライン
Ｌ１及びＬ２に接続されている。従って、ゲート回路２
５にあっては、貫通電流制御端子１１ｂに与えられる電
流制限信号Ｓｐがハイレベルであった場合に、第１電圧
信号Ｖ１及び第２電圧信号Ｖ２の通過を許容するが、貫
通電流制御端子１１ｂに与えられる電流制限信号Ｓｐが
ローレベルであった場合には、第１電圧信号Ｖ１及び第
２電圧信号Ｖ２の通過を禁止するようになる。そして、
ＡＮＤ回路２５ａから出力された第１電圧信号Ｖ１は、
前記低電圧動作制御部１５に与えられるようになってお
り、ＡＮＤ回路２５ｂから出力された第２電圧信号Ｖ２
は、高電圧出力部１７内のＭＯＳＦＥＴ２１のゲートに
与えられるようになっている。
力端子が貫通電流制御端子１１ｂに接続されたＡＮＤ回
路２５ａ及び２５ｂを備えたもので、それらＡＮＤ回路
２５ａ及び２５ｂの各他方の入力端子はそれぞれライン
Ｌ１及びＬ２に接続されている。従って、ゲート回路２
５にあっては、貫通電流制御端子１１ｂに与えられる電
流制限信号Ｓｐがハイレベルであった場合に、第１電圧
信号Ｖ１及び第２電圧信号Ｖ２の通過を許容するが、貫
通電流制御端子１１ｂに与えられる電流制限信号Ｓｐが
ローレベルであった場合には、第１電圧信号Ｖ１及び第
２電圧信号Ｖ２の通過を禁止するようになる。そして、
ＡＮＤ回路２５ａから出力された第１電圧信号Ｖ１は、
前記低電圧動作制御部１５に与えられるようになってお
り、ＡＮＤ回路２５ｂから出力された第２電圧信号Ｖ２
は、高電圧出力部１７内のＭＯＳＦＥＴ２１のゲートに
与えられるようになっている。
【００２２】上記低電圧動作制御部１５は、オン状態で
前記分圧回路２２の出力端子２２ｂを前記第２電源端子
１７に接続した状態となる例えばＬＤＭＯＳより成る高
耐圧ＭＯＳＦＥＴ２６（本発明でいう第４の高耐圧半導
体スイッチング素子に相当）と、ＡＮＤ回路２７ａ、２
７ｂ及びインバータ２７ｃを組み合わせて構成された信
号切換回路２７（本発明でいうモード切換手段に相当）
とを備えた構成となっている。
前記分圧回路２２の出力端子２２ｂを前記第２電源端子
１７に接続した状態となる例えばＬＤＭＯＳより成る高
耐圧ＭＯＳＦＥＴ２６（本発明でいう第４の高耐圧半導
体スイッチング素子に相当）と、ＡＮＤ回路２７ａ、２
７ｂ及びインバータ２７ｃを組み合わせて構成された信
号切換回路２７（本発明でいうモード切換手段に相当）
とを備えた構成となっている。
【００２３】上記信号切換回路２７は、モード切換端子
１１ａに与えられるモード切換信号Ｓｍのレベルに応じ
て通常使用モード及びテストモードの何れかに切換えら
れる構成となっている。
１１ａに与えられるモード切換信号Ｓｍのレベルに応じ
て通常使用モード及びテストモードの何れかに切換えら
れる構成となっている。
【００２４】具体的には、信号切換回路２７は、ＡＮＤ
回路２７ａ及び２７ｂの各一方の入力端子に前記ＡＮＤ
回路２５ａからの第１電圧信号Ｖ１を受けるようになっ
ており、ＡＮＤ回路２７ａの他方の入力端子にはモード
切換端子１１ａからの信号が直接的に入力され、ＡＮＤ
回路２７ｂの他方の入力端子には、モード切換端子１１
ａからの信号がインバータ２７ｃにより反転された状態
で入力される構成となっている。これにより、信号切換
回路２７にあっては、モード切換端子１１ａに与えられ
るモード切換信号Ｓｍがハイレベルであった場合には、
ＡＮＤ回路２７ａが第１電圧信号Ｖ１の通過を許容した
テストモードに切換えられるものであり、その第１電圧
信号Ｖ１は前記ＭＯＳＦＥＴ２６のゲートに与えられる
ようになっている。また、信号切換回路２７にあって
は、モード切換端子１１ａに与えられるモード切換信号
Ｓｍがローレベルであった場合には、ＡＮＤ回路２７ｂ
が第２電圧信号Ｖ２の通過を許容した通常使用モードに
切換えられるものであり、その第２電圧信号Ｖ２は前記
ＭＯＳＦＥＴ２３のゲートに与えられるようになってい
る。尚、上記した各ＭＯＳＦＥＴ２０、２１、２３、２
６には、それらと逆方向の電流を流すためのダイオード
２０ａ、２１ａ、２３ａ、２６ａが並列接続されてい
る。
回路２７ａ及び２７ｂの各一方の入力端子に前記ＡＮＤ
回路２５ａからの第１電圧信号Ｖ１を受けるようになっ
ており、ＡＮＤ回路２７ａの他方の入力端子にはモード
切換端子１１ａからの信号が直接的に入力され、ＡＮＤ
回路２７ｂの他方の入力端子には、モード切換端子１１
ａからの信号がインバータ２７ｃにより反転された状態
で入力される構成となっている。これにより、信号切換
回路２７にあっては、モード切換端子１１ａに与えられ
るモード切換信号Ｓｍがハイレベルであった場合には、
ＡＮＤ回路２７ａが第１電圧信号Ｖ１の通過を許容した
テストモードに切換えられるものであり、その第１電圧
信号Ｖ１は前記ＭＯＳＦＥＴ２６のゲートに与えられる
ようになっている。また、信号切換回路２７にあって
は、モード切換端子１１ａに与えられるモード切換信号
Ｓｍがローレベルであった場合には、ＡＮＤ回路２７ｂ
が第２電圧信号Ｖ２の通過を許容した通常使用モードに
切換えられるものであり、その第２電圧信号Ｖ２は前記
ＭＯＳＦＥＴ２３のゲートに与えられるようになってい
る。尚、上記した各ＭＯＳＦＥＴ２０、２１、２３、２
６には、それらと逆方向の電流を流すためのダイオード
２０ａ、２１ａ、２３ａ、２６ａが並列接続されてい
る。
【００２５】上記した本実施例の構成によれば、以下に
述べるような作用・効果が得られることになる。但し、
以下の説明では、便宜上、貫通電流制御端子１１ｂに対
してハイレベル信号より成る電流制限信号Ｓｐが与えら
れている状態（ゲート回路２５が第１電圧信号Ｖ１及び
第２電圧信号Ｖ２の通過を許容している状態）を前提に
して説明する。また、図３には、以下の説明の参考とな
るように、モード切換端子１１ａ及び貫通電流制御端子
１１ｂの入力信号の各レベル並びに動作指令信号Ｓｃの
レベルと、ＭＯＳＦＥＴ２０、２１、２３、２６のオン
オフ状態との関係を示した。
述べるような作用・効果が得られることになる。但し、
以下の説明では、便宜上、貫通電流制御端子１１ｂに対
してハイレベル信号より成る電流制限信号Ｓｐが与えら
れている状態（ゲート回路２５が第１電圧信号Ｖ１及び
第２電圧信号Ｖ２の通過を許容している状態）を前提に
して説明する。また、図３には、以下の説明の参考とな
るように、モード切換端子１１ａ及び貫通電流制御端子
１１ｂの入力信号の各レベル並びに動作指令信号Ｓｃの
レベルと、ＭＯＳＦＥＴ２０、２１、２３、２６のオン
オフ状態との関係を示した。
【００２６】即ち、ドライバＩＣを実際に使用する場合
には、図１に示すように、第１電源端子１８を高電圧源
である電源端子ＶDDH に接続し、第２電源端子１９をグ
ランド端子に接続した状態とする。このような実際の使
用状態では、モード切換端子１１ａに対してローレベル
のモード切換信号Ｓｍを与えるものであり、これにより
信号切換回路２７を通常使用モードに切換えておく。
には、図１に示すように、第１電源端子１８を高電圧源
である電源端子ＶDDH に接続し、第２電源端子１９をグ
ランド端子に接続した状態とする。このような実際の使
用状態では、モード切換端子１１ａに対してローレベル
のモード切換信号Ｓｍを与えるものであり、これにより
信号切換回路２７を通常使用モードに切換えておく。
【００２７】しかして、制御回路１２からの動作指令信
号Ｓｃがハイレベルとなった期間には、入力回路２４の
ラインＬ１に第１電圧信号Ｖ１が出力されるようにな
り、また、当該動作指令信号Ｓｃがローレベルとなった
期間には、入力回路２４のラインＬ２に第２電圧信号Ｖ
２が出力されるようになる。
号Ｓｃがハイレベルとなった期間には、入力回路２４の
ラインＬ１に第１電圧信号Ｖ１が出力されるようにな
り、また、当該動作指令信号Ｓｃがローレベルとなった
期間には、入力回路２４のラインＬ２に第２電圧信号Ｖ
２が出力されるようになる。
【００２８】この場合、上記のように信号切換回路２７
が通常使用モードに切換えられた状態において、ライン
Ｌ１に第１電圧信号Ｖ１が出力されたときには、その第
１電圧信号Ｖ１がゲート回路２５及び信号切換回路２７
を介して電圧レベル変換部１６内のＭＯＳＦＥＴ２３の
ゲートに与えられるため、当該ＭＯＳＦＥＴ２３がオン
されることになる。すると、電圧レベル変換部１６内に
おいては、分圧回路２２が、第１電源端子１８及び第２
電源端子１９間に印加される高電圧を分圧して当該第１
電源端子１８の電圧レベルより所定量（ＭＯＳＦＥＴ２
０のゲートしきい値電圧以上）だけ低い電圧レベルの分
圧信号Ｓｄを出力するようになり、その分圧信号Ｓｄに
よりＭＯＳＦＥＴ２０がオンされる。これにより、高電
圧出力部１７の出力端子Ｐ１は、高電圧が印加されてい
る第１電源端子１８に接続された状態となる。また、ラ
インＬ２に第２電圧信号Ｖ２が出力されたときには、そ
の第２電圧信号Ｖ２がＭＯＳＦＥＴ２１のゲートに与え
られて、当該ＭＯＳＦＥＴ２１がオンされるため、高電
圧出力部１５の出力端子Ｐ１は、グランド電位レベルの
第２電源端子１９に接続された状態となる。
が通常使用モードに切換えられた状態において、ライン
Ｌ１に第１電圧信号Ｖ１が出力されたときには、その第
１電圧信号Ｖ１がゲート回路２５及び信号切換回路２７
を介して電圧レベル変換部１６内のＭＯＳＦＥＴ２３の
ゲートに与えられるため、当該ＭＯＳＦＥＴ２３がオン
されることになる。すると、電圧レベル変換部１６内に
おいては、分圧回路２２が、第１電源端子１８及び第２
電源端子１９間に印加される高電圧を分圧して当該第１
電源端子１８の電圧レベルより所定量（ＭＯＳＦＥＴ２
０のゲートしきい値電圧以上）だけ低い電圧レベルの分
圧信号Ｓｄを出力するようになり、その分圧信号Ｓｄに
よりＭＯＳＦＥＴ２０がオンされる。これにより、高電
圧出力部１７の出力端子Ｐ１は、高電圧が印加されてい
る第１電源端子１８に接続された状態となる。また、ラ
インＬ２に第２電圧信号Ｖ２が出力されたときには、そ
の第２電圧信号Ｖ２がＭＯＳＦＥＴ２１のゲートに与え
られて、当該ＭＯＳＦＥＴ２１がオンされるため、高電
圧出力部１５の出力端子Ｐ１は、グランド電位レベルの
第２電源端子１９に接続された状態となる。
【００２９】これに対して、ドライバＩＣの内部機能の
テストを行う場合には、第１電源端子１８に対して例え
ば当該ドライバＩＣ用の制御電源の出力電圧（例えば５
Ｖ）が印加されるように接続すると共に、第２電源端子
１９をグランド端子に接続した状態とする。このような
テスト時には、モード切換端子１１ａに対してハイレベ
ルのモード切換信号Ｓｍを与えるものであり、これによ
り信号切換回路２７をテストモードに切換えておく。
テストを行う場合には、第１電源端子１８に対して例え
ば当該ドライバＩＣ用の制御電源の出力電圧（例えば５
Ｖ）が印加されるように接続すると共に、第２電源端子
１９をグランド端子に接続した状態とする。このような
テスト時には、モード切換端子１１ａに対してハイレベ
ルのモード切換信号Ｓｍを与えるものであり、これによ
り信号切換回路２７をテストモードに切換えておく。
【００３０】このような状態において、制御回路１２か
らの動作指令信号Ｓｃがハイレベルとなった期間には、
入力回路２４のラインＬ１に第１電圧信号Ｖ１が出力さ
れるようになるが、その第１電圧信号Ｖ１は、ゲート回
路２５及び信号切換回路２７を介して低電圧動作制御部
１５内のＭＯＳＦＥＴ２６のゲートに与えられるため、
当該ＭＯＳＦＥＴ２６がオンされることになる。これに
より、分圧回路２２の出力端子２２ｂが、グランド電位
レベルの第２電源端子１９に接続された状態となる。こ
のため、第１電源端子１８及び第２電源端子１９間に印
加される電圧が相対的に低い場合であっても、分圧回路
２２から、第２電源端子１９の電圧レベル、つまり第１
電源端子１８の電圧レベルに比べて、ＭＯＳＦＥＴ２０
のゲートしきい値電圧以上低い電圧レベルの分圧信号Ｓ
ｄが出力されることになる。従って、第１電源端子１８
及び第２電源端子１９間に高電圧を印加しなくても、Ｍ
ＯＳＦＥＴ２０を第１電圧信号Ｖ１に基づいてオンさせ
ることが可能となる。
らの動作指令信号Ｓｃがハイレベルとなった期間には、
入力回路２４のラインＬ１に第１電圧信号Ｖ１が出力さ
れるようになるが、その第１電圧信号Ｖ１は、ゲート回
路２５及び信号切換回路２７を介して低電圧動作制御部
１５内のＭＯＳＦＥＴ２６のゲートに与えられるため、
当該ＭＯＳＦＥＴ２６がオンされることになる。これに
より、分圧回路２２の出力端子２２ｂが、グランド電位
レベルの第２電源端子１９に接続された状態となる。こ
のため、第１電源端子１８及び第２電源端子１９間に印
加される電圧が相対的に低い場合であっても、分圧回路
２２から、第２電源端子１９の電圧レベル、つまり第１
電源端子１８の電圧レベルに比べて、ＭＯＳＦＥＴ２０
のゲートしきい値電圧以上低い電圧レベルの分圧信号Ｓ
ｄが出力されることになる。従って、第１電源端子１８
及び第２電源端子１９間に高電圧を印加しなくても、Ｍ
ＯＳＦＥＴ２０を第１電圧信号Ｖ１に基づいてオンさせ
ることが可能となる。
【００３１】また、制御回路１２からの動作指令信号Ｓ
ｃがローレベルとなった期間には、入力回路２４のライ
ンＬ２に出力された第２電圧信号Ｖ２が、ゲート回路２
５を介して高電圧出力部１７内のＭＯＳＦＥＴ２１のゲ
ートに与えられるため、当該ＭＯＳＦＥＴ２１がオンさ
れることになる。
ｃがローレベルとなった期間には、入力回路２４のライ
ンＬ２に出力された第２電圧信号Ｖ２が、ゲート回路２
５を介して高電圧出力部１７内のＭＯＳＦＥＴ２１のゲ
ートに与えられるため、当該ＭＯＳＦＥＴ２１がオンさ
れることになる。
【００３２】よって、制御回路１２からの動作指令信号
Ｓｃがハイレベルとなった期間において、出力端子Ｐ１
の出力がハイレベル（制御電源電圧に対応した５Ｖ程
度）に反転したか否かに基づいてＭＯＳＦＥＴ２０の機
能検査を行うことができ、また、制御回路１２からの動
作指令信号Ｓｃがローレベルとなった期間において、出
力端子Ｐ１の出力がグランド電位レベルに反転したか否
かに基づいてＭＯＳＦＥＴ２１の機能検査を行うことが
できるものである。
Ｓｃがハイレベルとなった期間において、出力端子Ｐ１
の出力がハイレベル（制御電源電圧に対応した５Ｖ程
度）に反転したか否かに基づいてＭＯＳＦＥＴ２０の機
能検査を行うことができ、また、制御回路１２からの動
作指令信号Ｓｃがローレベルとなった期間において、出
力端子Ｐ１の出力がグランド電位レベルに反転したか否
かに基づいてＭＯＳＦＥＴ２１の機能検査を行うことが
できるものである。
【００３３】要するに、内部機能の検査を行う際には、
信号切換回路２７を上述のようなテストモードに切換え
た状態とすれば、第１電源端子１８及び第２電源端子１
９間に比較的低い電圧（本実施例の場合は、ドライバＩ
Ｃのための制御電源電圧）を印加するだけで、出力段に
位置するＭＯＳＦＥＴ２０及び２１を、低電圧レベルの
第１電圧信号Ｖ１及び第２電圧信号Ｖ２によってそれぞ
れ選択的にオンさせることが可能になり、そのオン時に
は、高電圧出力部１７の出力端子Ｐ１から第１電源端子
１８及び第２電源端子１９の各電圧レベルに応じた電圧
信号を検査信号として得ることができる。この結果、実
際の使用状態では高電圧が印加されたときに初めてオン
するＭＯＳＦＥＴ２０を出力段に含んだ構成のものであ
りながら、内部機能の検査時に高電圧を印加する必要が
なくなって、その検査を容易に行い得るようになる。
信号切換回路２７を上述のようなテストモードに切換え
た状態とすれば、第１電源端子１８及び第２電源端子１
９間に比較的低い電圧（本実施例の場合は、ドライバＩ
Ｃのための制御電源電圧）を印加するだけで、出力段に
位置するＭＯＳＦＥＴ２０及び２１を、低電圧レベルの
第１電圧信号Ｖ１及び第２電圧信号Ｖ２によってそれぞ
れ選択的にオンさせることが可能になり、そのオン時に
は、高電圧出力部１７の出力端子Ｐ１から第１電源端子
１８及び第２電源端子１９の各電圧レベルに応じた電圧
信号を検査信号として得ることができる。この結果、実
際の使用状態では高電圧が印加されたときに初めてオン
するＭＯＳＦＥＴ２０を出力段に含んだ構成のものであ
りながら、内部機能の検査時に高電圧を印加する必要が
なくなって、その検査を容易に行い得るようになる。
【００３４】また、上記信号切換回路２７は、外部から
二値信号として与えられるモード切換信号Ｓｍのレベル
に基づいて前記通常使用モード及びテストモードの何れ
かに切換えられる構成となっているから、そのモード切
換をきわめて簡単に行い得るようになって、内部機能の
検査をより一層容易に行い得る。しかも、複数の信号切
換回路２７に対してモード切換信号Ｓｍを入力するため
のモード切換端子１１ａが設けられているから、上述の
ようなモード切換を上記モード切換端子１１ａを通じて
さらに容易に行い得るようになる。
二値信号として与えられるモード切換信号Ｓｍのレベル
に基づいて前記通常使用モード及びテストモードの何れ
かに切換えられる構成となっているから、そのモード切
換をきわめて簡単に行い得るようになって、内部機能の
検査をより一層容易に行い得る。しかも、複数の信号切
換回路２７に対してモード切換信号Ｓｍを入力するため
のモード切換端子１１ａが設けられているから、上述の
ようなモード切換を上記モード切換端子１１ａを通じて
さらに容易に行い得るようになる。
【００３５】一方、貫通電流制御端子１１ｂに対して、
ローレベル信号より成る電流制限信号Ｓｐを与えた状態
では、第１電圧信号Ｖ１及び第２電圧信号Ｖ２の通過を
選択的に禁止できて、その禁止期間には、全てのＭＯＳ
ＦＥＴ２０、２１、２３及び２６をオフさせることがで
きるから、第１電源端子１８及び第２電源端子１９間に
流れる貫通電流を抑制できるようになり、以て消費電流
の低減を図り得るようになる。
ローレベル信号より成る電流制限信号Ｓｐを与えた状態
では、第１電圧信号Ｖ１及び第２電圧信号Ｖ２の通過を
選択的に禁止できて、その禁止期間には、全てのＭＯＳ
ＦＥＴ２０、２１、２３及び２６をオフさせることがで
きるから、第１電源端子１８及び第２電源端子１９間に
流れる貫通電流を抑制できるようになり、以て消費電流
の低減を図り得るようになる。
【００３６】その他、本発明は上記した実施例に限定さ
れるものではなく、次のような変形または拡張が可能で
ある。ＥＬパネルが有する複数本の走査電極に高電圧を
印加するためのドライバＩＣを例に挙げたが、上記した
本実施例の構成を、ＥＬパネルに上記走査電極と直交し
た状態で設けられる複数本のデータ電極に高電圧を印加
するためのドライバＩＣに適用することもできる。半導
体高耐圧スイッチング素子の例としてＭＯＳＦＥＴ（具
体的にはＬＤＭＯＳ）を挙げたが、例えばＩＧＢＴのよ
うな他の素子を用いることも可能である。電圧レベル変
換部の抵抗の例として拡散抵抗を挙げたが例えばポリシ
リコン抵抗のような他の抵抗を用いることも可能であ
る。
れるものではなく、次のような変形または拡張が可能で
ある。ＥＬパネルが有する複数本の走査電極に高電圧を
印加するためのドライバＩＣを例に挙げたが、上記した
本実施例の構成を、ＥＬパネルに上記走査電極と直交し
た状態で設けられる複数本のデータ電極に高電圧を印加
するためのドライバＩＣに適用することもできる。半導
体高耐圧スイッチング素子の例としてＭＯＳＦＥＴ（具
体的にはＬＤＭＯＳ）を挙げたが、例えばＩＧＢＴのよ
うな他の素子を用いることも可能である。電圧レベル変
換部の抵抗の例として拡散抵抗を挙げたが例えばポリシ
リコン抵抗のような他の抵抗を用いることも可能であ
る。
【図１】本発明の一実施例を示す回路構成図
【図２】ＥＬパネルの駆動装置の要部の構成を概略的に
示す機能ブロック図
示す機能ブロック図
【図３】作用説明用の参考図
【図４】従来構成を示す回路構成図
１１はドライバＩＣ、１１ａはモード切換端子（信号入
力端子）、１１ｂは貫通電流制御端子（第２の信号入力
端子）、Ｐ１〜Ｐｎは出力端子、１２は制御回路、１３
は駆動部、１４は貫通電流制御部、１５は低電圧動作制
御部、１６は電圧レベル変換部（信号変換手段）、１７
は高電圧出力部、１８は第１電源端子、１９は第２電源
端子、２０はＭＯＳＦＥＴ（第１の高耐圧半導体スイッ
チング素子）、２１はＭＯＳＦＥＴ（第２の高耐圧半導
体スイッチング素子）、２２は分圧回路、２２ａは拡散
抵抗、２２ｂは出力端子、２３はＭＯＳＦＥＴ（第３の
高耐圧半導体スイッチング素子）、２４は入力回路、２
５はゲート回路（電流制限手段）、２６はＭＯＳＦＥＴ
（第４の高耐圧半導体スイッチング素子）、２７は信号
切換回路（モード切換手段）を示す。
力端子）、１１ｂは貫通電流制御端子（第２の信号入力
端子）、Ｐ１〜Ｐｎは出力端子、１２は制御回路、１３
は駆動部、１４は貫通電流制御部、１５は低電圧動作制
御部、１６は電圧レベル変換部（信号変換手段）、１７
は高電圧出力部、１８は第１電源端子、１９は第２電源
端子、２０はＭＯＳＦＥＴ（第１の高耐圧半導体スイッ
チング素子）、２１はＭＯＳＦＥＴ（第２の高耐圧半導
体スイッチング素子）、２２は分圧回路、２２ａは拡散
抵抗、２２ｂは出力端子、２３はＭＯＳＦＥＴ（第３の
高耐圧半導体スイッチング素子）、２４は入力回路、２
５はゲート回路（電流制限手段）、２６はＭＯＳＦＥＴ
（第４の高耐圧半導体スイッチング素子）、２７は信号
切換回路（モード切換手段）を示す。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 21/822
27/04
(56)参考文献 特開 平11−296241（ＪＰ，Ａ)
特開 平８−251001（ＪＰ，Ａ)
特開 平２−283126（ＪＰ，Ａ)
実開 昭63−106289（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/20 670
G09G 3/20 621
G01R 31/28
G01R 31/3185
G09G 3/30
H01L 21/822
H01L 27/04
Claims (8)
- 【請求項１】 一対の第１及び第２電源端子（１８、１
９）間にコンプリメンタリ構成の第１の高耐圧半導体ス
イッチング素子（２０）及び第２の高耐圧半導体スイッ
チング素子（２１）をプッシュプル接続して成り、それ
ら半導体スイッチング素子（２０、２１）間の出力端子
（Ｐ１〜Ｐｎ）を介して負荷に通電するための高電圧出
力部（１７）と、 第３の高耐圧半導体スイッチング素子（２３）、並びに
この第３の高耐圧半導体スイッチング素子（２３）のオ
ン状態で前記第１及び第２電源端子（１８、１９）間の
電圧を分圧することにより当該第１電源端子（１８）の
電圧レベルより所定量だけ低い電圧レベルの分圧信号を
出力する分圧回路（２２）を有し、その分圧回路（２
２）からの分圧信号によって前記第１の高耐圧半導体ス
イッチング素子（２０）をオンさせる信号変換手段（１
６）とを備え、 低電圧レベルの第１電圧信号によって前記第３の高耐圧
半導体スイッチング素子（２３）をオンさせると共に、
同じく低電圧レベルの第２電圧信号によって前記第２の
高耐圧半導体スイッチング素子（２１）をオンさせるよ
うにした負荷駆動装置において、 オン状態で前記分圧回路（２２）の出力端子（２２ｂ）
を前記第２電源端子（１９）に接続する第４の高耐圧半
導体スイッチング素子（２６）と、 前記第１電圧信号を前記第３の高耐圧半導体スイッチン
グ素子（２３）にこれをオンさせるための信号として与
える通常使用モードと、上記第１電圧信号を前記第４の
高耐圧半導体スイッチング素子（２６）にこれをオンさ
せるための信号として与えるテストモードとの何れか一
方に選択的に切換えられるモード切換手段（２７）とを
備えたことを特徴とする負荷駆動装置。 - 【請求項２】 前記モード切換手段（２７）は、外部か
ら二値信号より成るモード切換信号が与えられるように
設けられ、そのモード切換信号のレベルに基づいて前記
通常使用モード及びテストモードの何れかに切換えられ
ることを特徴とする請求項１記載の負荷駆動装置。 - 【請求項３】 請求項２記載の負荷駆動装置において、 前記モード切換手段（２７）に対して前記モード切換信
号を与えるための信号入力端子（１１ａ）を備えたこと
を特徴とする負荷駆動装置。 - 【請求項４】 前記第１電圧信号及び第２電圧信号の通
過を、外部から与えられる電流制限信号のレベルに基づ
いて選択的に禁止する電流制限手段（２５）を備えたこ
とを特徴とする請求項１ないし３の何れかに記載の負荷
駆動装置。 - 【請求項５】 請求項４記載の負荷駆動装置において、 前記電流制限手段（２５）に対して前記電流制限信号を
与えるための第２の信号入力端子（１１ｂ）を備えたこ
とを特徴とする負荷駆動装置。 - 【請求項６】 前記第１の高耐圧半導体スイッチング素
子（２０）はＰチャネル型の高耐圧ＭＯＳＦＥＴにより
構成され、前記第２ないし第４の高耐圧半導体スイッチ
ング素子（２１、２３、２６）はＮチャネル型の高耐圧
ＭＯＳＦＥＴにより構成されたものであることを特徴と
する請求項１ないし５の何れかに記載の負荷駆動装置。 - 【請求項７】 前記高電圧出力部（１７）は複数設けら
れ、各高電圧出力部（１７）と１対１で対応するように
して前記信号変換手段（１６）、第４の高耐圧半導体ス
イッチング素子（２６）及びモード切換手段（２７）が
それぞれ設けられることを特徴とする請求項１ないし６
の何れかに記載の負荷駆動装置。 - 【請求項８】 集積回路化されて構成されることを特徴
とする請求項１ないし７の何れかに記載の負荷駆動装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13832398A JP3482873B2 (ja) | 1998-05-20 | 1998-05-20 | 負荷駆動装置 |
| US09/314,880 US6191967B1 (en) | 1998-05-20 | 1999-05-19 | Voltage supply device having self-testing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13832398A JP3482873B2 (ja) | 1998-05-20 | 1998-05-20 | 負荷駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11327500A JPH11327500A (ja) | 1999-11-26 |
| JP3482873B2 true JP3482873B2 (ja) | 2004-01-06 |
Family
ID=15219227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13832398A Expired - Fee Related JP3482873B2 (ja) | 1998-05-20 | 1998-05-20 | 負荷駆動装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6191967B1 (ja) |
| JP (1) | JP3482873B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4504536B2 (ja) | 2000-08-29 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | 出力制御装置及び出力制御方法 |
| WO2002058208A2 (en) * | 2001-01-19 | 2002-07-25 | Primarion, Inc. | Microelectronic transient power generator for power system validation |
| KR100425481B1 (ko) * | 2001-09-21 | 2004-03-30 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 주사/유지전극 구동회로 |
| US20050046440A1 (en) * | 2003-08-29 | 2005-03-03 | Alcatel | Fault tolerant vital power supply system |
| US7358625B2 (en) | 2004-12-14 | 2008-04-15 | Woods Industries, Inc. | Power strip with 12 volt outlet |
| US20060250783A1 (en) * | 2005-04-07 | 2006-11-09 | Taylor Bill W F | Inverter operation modes |
| US20090167742A1 (en) * | 2006-05-24 | 2009-07-02 | Yousuke Nakagawa | Display Device Driving Circuit, Data Signal Line Driving Circuit, and Display Device |
| JP5590115B2 (ja) | 2010-03-16 | 2014-09-17 | 株式会社村田製作所 | 電源装置用駆動回路、電源装置用駆動集積回路及び電源装置 |
| JP2014017962A (ja) * | 2012-07-09 | 2014-01-30 | Denso Corp | 起動回路付半導体装置 |
| CN103487767B (zh) * | 2013-09-11 | 2016-08-17 | 深圳市九洲电器有限公司 | 一种负载驱动电路以及电子负载 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727318A (en) * | 1984-10-04 | 1988-02-23 | Sony/Tektronix Corporation | Apparatus for measuring characteristics of electronic devices |
| JP2721151B2 (ja) * | 1986-04-01 | 1998-03-04 | 株式会社東芝 | 半導体集積回路装置 |
| JP3057847B2 (ja) | 1991-10-25 | 2000-07-04 | 日本電気株式会社 | 半導体集積回路 |
| JPH08137433A (ja) | 1994-11-02 | 1996-05-31 | Nippondenso Co Ltd | 表示装置の駆動装置 |
| JPH0974345A (ja) | 1995-09-05 | 1997-03-18 | Fuji Electric Co Ltd | 絶縁ゲート半導体素子の駆動回路 |
| US5870296A (en) * | 1997-10-14 | 1999-02-09 | Maxim Integrated Products, Inc. | Dual interleaved DC to DC switching circuits realized in an integrated circuit |
-
1998
- 1998-05-20 JP JP13832398A patent/JP3482873B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-19 US US09/314,880 patent/US6191967B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6191967B1 (en) | 2001-02-20 |
| JPH11327500A (ja) | 1999-11-26 |
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